JP2011147247A - Bootstrap circuit and integrated circuit - Google Patents
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Abstract
Description
本発明は、容量結合を用いて電源電圧以上の電圧を生成するブートストラップ回路及びこのブートストラップ回路を含む集積回路に関する。 The present invention relates to a bootstrap circuit that generates a voltage higher than a power supply voltage by using capacitive coupling, and an integrated circuit including the bootstrap circuit.
近年、集積回路を構成する素子や配線が微細化し電源電圧が低電圧化することに伴い、アナログ集積回路中のMOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)などの電界効果トランジスタ(FET)のオン抵抗が増大する傾向にある。FETのオン抵抗の入力電圧依存性は、出力電圧波形の歪みの原因となり得る。また、製造プロセスのばらつきや温度変化に起因してFETのしきい値電圧などのトランジスタ特性のばらつきも大きくなりやすい。このような場合、集積回路が正常かつ安定して動作しないことがある。そこで、低電源電圧と温度変化に対する集積回路の安定動作を実現するために、FETのオン抵抗の入力電圧依存性を低くするブートストラップ回路が必要となっている。 In recent years, with the miniaturization of elements and wirings constituting an integrated circuit and a reduction in power supply voltage, field effect transistors (FETs) such as MOSFETs (Metal-Oxide-Field-Effect Transistors) in analog integrated circuits have been developed. On-resistance tends to increase. The dependence of the on-resistance of the FET on the input voltage can cause distortion of the output voltage waveform. Also, variations in transistor characteristics such as the threshold voltage of the FET are likely to increase due to variations in manufacturing processes and temperature changes. In such a case, the integrated circuit may not operate normally and stably. Therefore, in order to realize a stable operation of the integrated circuit against a low power supply voltage and a temperature change, a bootstrap circuit that lowers the input voltage dependency of the ON resistance of the FET is required.
図1は、FETからなるスイッチ回路101の制御端子(ゲート電極)とソース電極との間に接続されたブートストラップ回路100の基本構成を示す概略図である。スイッチ回路101のソース電極は入力端子102に接続され、スイッチ回路101のドレイン電極は出力端子103に接続されている。また、スイッチ回路101のソース電極と制御端子との間にブートストラップ回路100が接続されている。ブートストラップ回路100は、容量素子CB(ブートストラップ容量素子)とスイッチング素子SWa,SWb,SWcを有している。近年、アナログ集積回路においては、スイッチング素子SWa,SWb,SWcとしてMOSFETなどのFETが使用されている。
FIG. 1 is a schematic diagram showing a basic configuration of a
スイッチング素子SWa,SWb,SWcはクロック信号CLKに同期して動作する。すなわち、クロック信号CLKの電圧が高レベルのとき、スイッチング素子SWaは、容量素子CBの一端200aを端子201aに接続して当該一端200aに電源電圧VDDを印加し、スイッチング素子SWbは、容量素子CBの他端200bを端子201bに接続して当該他端200bに接地電位を印加する。同時に、スイッチング素子SWcは、スイッチ回路101の制御端子に接続されたノード200cを端子202cに接続して当該制御端子に接地電位を印加する。このとき、容量素子CBの両端200a,200b間には電位差が与えられる。他方、クロック信号CLKの電圧が低レベルのときは、スイッチング素子SWaは、容量素子CBの一端200aを端子202aに接続し、スイッチング素子SWbは、容量素子CBの他端200bをスイッチ回路101のソース電極すなわち入力端子102に接続し、スイッチング素子SWcは、ノード200cを端子201cに接続する。これにより、容量素子CBの両端200a,200bは、それぞれ、スイッチ回路101の制御端子と入力端子102とに接続される。
The switching elements SWa, SWb, SWc operate in synchronization with the clock signal CLK. That is, when the voltage of the clock signal CLK is at high level, the switching element SWa is a power supply voltage VDD is applied to the one
ブートストラップ回路100の動作は以下の通りである。最初に、スイッチング素子SWa〜SWcに高レベルのクロック信号CLKを供給して容量素子CBの両端200a,200b間に電位差を与えることにより容量素子CBがプリチャージ(初期充電)される。このときの容量素子CBの充電電圧をVpとする。プリチャージが完了した後に低レベルのクロック信号CLKを供給することにより、容量素子CBの両端200a,200bは、それぞれ、スイッチ回路101の制御端子と入力端子102とに接続される。このときに入力端子102に入力電圧VINが供給されると、容量素子CBによる容量結合を通じてスイッチ回路101の制御端子に充電電圧Vp以上の電圧が印加される。以上の動作を繰り返すことにより、ブートストラップ回路100は、スイッチ回路101の制御電位を電源電圧VDDよりも高い電位(=VDD+VIN)に上昇させて、スイッチ回路101のオン抵抗の入力電圧依存性を低くすることができる。
The operation of the
上記のような基本構成を有するブートストラップ回路は、たとえば、特表2007−501483号公報(特許文献1)に開示されている。特許文献1に開示されるブートストラップ回路はトラック/ホールド回路に適用されるものである。
The bootstrap circuit having the basic configuration as described above is disclosed in, for example, Japanese translations of PCT publication No. 2007-501383 (Patent Document 1). The bootstrap circuit disclosed in
ブートストラップ回路において、ブートストラップ容量素子の両端に接続されたスイッチング素子がFETで構成される場合、これらFETがオン状態(導通状態)とオフ状態(非導通状態)との一方から他方へ遷移する際に、ブートストラップ回路に動作不良が発生するという問題がある。この問題が発生する原因の1つは、オン状態からオフ状態に遷移するFETにクロックフィードスルーが発生することである。クロックフィードスルーとは、FETの寄生容量(たとえば、ゲート−ソース間の寄生容量やゲート−ドレイン間の寄生容量)の静電結合に起因して、FETのゲート電圧の急峻な変化にドレイン電極やソース電極の電位が追随して変化する現象である。ブートストラップ容量素子の両端に接続されているFETにクロックフィードスルーが発生すると、ブートストラップ容量素子の両端の電位が一時的且つ急激に変化する。この電位変化により、当該両端に接続されている他のFETのゲート電極とソース/ドレイン電極との間の電圧あるいは当該FETのバックゲートとソース/ドレイン電極との間の電圧が耐圧レベルを超えてしまい、当該他のFETに動作不良が発生するものと考えられる。 In the bootstrap circuit, when the switching elements connected to both ends of the bootstrap capacitive element are composed of FETs, these FETs transition from one of an on state (conductive state) and an off state (non-conductive state) to the other. In this case, there is a problem that an operation failure occurs in the bootstrap circuit. One cause of this problem is the occurrence of clock feedthrough in the FET that transitions from the on state to the off state. Clock feedthrough is caused by a sudden change in the gate voltage of the FET due to electrostatic coupling of the FET parasitic capacitance (for example, the gate-source parasitic capacitance or the gate-drain parasitic capacitance). This is a phenomenon in which the potential of the source electrode changes following. When clock feedthrough occurs in the FET connected to both ends of the bootstrap capacitive element, the potential at both ends of the bootstrap capacitive element changes temporarily and rapidly. Due to this potential change, the voltage between the gate electrode and the source / drain electrode of another FET connected to both ends of the voltage or the voltage between the back gate and the source / drain electrode of the FET exceeds the withstand voltage level. Therefore, it is considered that a malfunction occurs in the other FET.
上記に鑑みて本発明の目的の1つは、ブートストラップ容量素子に接続されているFETのゲート電極とソース/ドレイン電極との間あるいはバックゲートとソース/ドレイン電極との間に過度な電圧が印加されることを防止することができるブートストラップ回路及びこのブートストラップ回路を有する集積回路を提供することである。 In view of the above, one of the objects of the present invention is that an excessive voltage is applied between the gate electrode and the source / drain electrode of the FET connected to the bootstrap capacitor element or between the back gate and the source / drain electrode. To provide a bootstrap circuit that can be prevented from being applied and an integrated circuit having the bootstrap circuit.
本発明によるブートストラップ回路は、スイッチ回路の動作を制御するブートストラップ回路であって、ブートストラップ容量素子と、第1クロック信号と同期して、前記スイッチ回路の一対の被制御端子のうちの一方の被制御端子と前記ブートストラップ容量素子の一端との間を導通または非導通にする第1のスイッチング素子と、前記第1クロック信号と同期して、前記ブートストラップ容量素子の他端と前記スイッチ回路の制御端子との間を導通または非導通にする第2のスイッチング素子と、第1の電源電圧を供給する第1電源端子と前記ブートストラップ容量素子の他端との間に電気的に接続され、第1のスイッチング制御電圧に応じてスイッチング動作する第1の電界効果トランジスタと、前記第1の電界効果トランジスタと前記ブートストラップ容量素子の他端との間の信号伝達経路に接続され、第2のスイッチング制御電圧に応じてスイッチング動作する第2の電界効果トランジスタとを備えることを特徴とする。 A bootstrap circuit according to the present invention is a bootstrap circuit that controls the operation of a switch circuit, and is one of a pair of controlled terminals of the switch circuit in synchronization with a bootstrap capacitive element and a first clock signal. A first switching element for conducting or non-conducting between the controlled terminal of the bootstrap capacitor and one end of the bootstrap capacitor, the other end of the bootstrap capacitor and the switch in synchronization with the first clock signal Electrical connection between a second switching element for conducting or non-conducting with a control terminal of the circuit, a first power supply terminal for supplying a first power supply voltage, and the other end of the bootstrap capacitive element A first field effect transistor that performs a switching operation in accordance with a first switching control voltage; and Is connected to the signal transmission path between the other end of the bootstrap capacitor element, characterized in that it comprises a second field effect transistor for switching operation in response to a second switching control voltage.
本発明による他のブートストラップ回路は、スイッチ回路の動作を制御するブートストラップ回路であって、ブートストラップ容量素子と、第1クロック信号と同期して、前記スイッチ回路の一対の被制御端子のうちの一方の被制御端子と前記ブートストラップ容量素子の一端との間を導通または非導通にする第1のスイッチング素子と、前記第1クロック信号と同期して、前記ブートストラップ容量素子の他端と前記スイッチ回路の制御端子との間を導通または非導通にする第2のスイッチング素子と、第1の電源電圧を供給する第1電源端子と前記ブートストラップ容量素子の他端との間に電気的に接続され、第1のスイッチング制御電圧に応じてスイッチング動作する第1の電界効果トランジスタと、前記第1の電源電圧を昇圧して前記第1のスイッチング制御電圧を生成する昇圧回路と、基準クロック信号に基づいて、前記第1クロック信号と前記第1クロック信号とは位相の異なる第2クロック信号とを生成するクロック生成部とをさらに備え、前記昇圧回路は、前記第2クロック信号が印加される一端を有するレベルシフト用の第1容量素子と、前記第1容量素子の他端と前記第1電源端子との間の経路に介在する第1の昇圧用電界効果トランジスタとを含み、前記第1のスイッチング制御電圧は、前記第1容量素子の他端から供給されており、前記クロック生成部は、動作開始時に前記第1容量素子の両端に電位差を与える電圧を前記第1容量素子の他端に印加して前記第1容量素子を充電した後に、前記第1クロック信号及び前記第2クロック信号を生成することを特徴とする。 Another bootstrap circuit according to the present invention is a bootstrap circuit that controls the operation of the switch circuit, and is one of a pair of controlled terminals of the switch circuit in synchronization with the bootstrap capacitive element and the first clock signal. A first switching element for conducting or non-conducting between one controlled terminal of the bootstrap capacitor element and one end of the bootstrap capacitor element, and the other end of the bootstrap capacitor element in synchronization with the first clock signal. Electrically connected between a second switching element for conducting or non-conducting with the control terminal of the switch circuit, a first power supply terminal for supplying a first power supply voltage, and the other end of the bootstrap capacitive element. And a first field effect transistor that performs switching operation in accordance with a first switching control voltage, and boosts the first power supply voltage before A booster circuit for generating a first switching control voltage; and a clock generator for generating a first clock signal and a second clock signal having a phase different from that of the first clock signal based on a reference clock signal And the booster circuit is interposed in a path between the first capacitive element for level shift having one end to which the second clock signal is applied, and the other end of the first capacitive element and the first power supply terminal. And the first switching control voltage is supplied from the other end of the first capacitive element, and the clock generator is configured to start the operation when the first capacitive element is activated. Generating a first clock signal and a second clock signal after charging the first capacitive element by applying a voltage that gives a potential difference to both ends of the first capacitive element to charge the first capacitive element. And features.
本発明による集積回路は、上記ブートストラップ回路を含むことを特徴とする。 An integrated circuit according to the present invention includes the bootstrap circuit.
本発明によれば、電界効果トランジスタのゲート−ソース間電圧の過度の上昇を防止することができる。 According to the present invention, an excessive increase in the gate-source voltage of a field effect transistor can be prevented.
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。 Hereinafter, various embodiments according to the present invention will be described with reference to the drawings.
実施の形態1.
図2は、本発明に係る実施の形態1のブートストラップ型スイッチ回路1の概略構成を示す図である。このブートストラップ型スイッチ回路1は、ブートストラップ回路10、スイッチ回路20及び制御部30を有する。ブートストラップ回路10及びスイッチ回路20は集積回路に組み込まれている。
FIG. 2 is a diagram showing a schematic configuration of the bootstrap
スイッチ回路20は、nチャネル型MOS電解効果トランジスタM0を含み、このnチャネル型MOS電解効果トランジスタM0のソース電極(一方の被制御端子)には入力電圧VINが供給され、そのドレイン電極(他方の被制御端子)からは出力電圧VOUTが出力される。ブートストラップ回路10は、MOS電解効果トランジスタM0のゲート電極(制御端子)とソース電極とに接続されている。以下、説明の便宜上、MOS電解効果トランジスタを単に「MOSトランジスタ」と呼ぶこととする。
The
制御部30は、ブートストラップ型スイッチ回路1の動作を制御する2種類の制御信号PD,PDBを生成し、ブートストラップ回路10に供給する。制御信号PDBは、制御信号PDの位相が反転した反転信号である。制御信号PDは、ブートストラップ回路10を構成するMOSトランジスタM13のゲート電極に供給され、制御信号PDBは、クロック生成部17に供給される。制御部30は、制御信号PDの論理レベルを低レベルにすることでブートストラップ回路10を正常に動作させ、制御信号PDの論理レベルを高レベルにすることでブートストラップ回路10の動作を停止(パワーダウン)させることができる。
The
ブートストラップ回路10は、MOSトランジスタM1〜M14と、容量素子C1〜C3と、クロック生成部17とを含む。ブートストラップ回路10は、電源端子5(以下「VDD端子5」と呼ぶ。)から供給される電源電圧VDDと、電源端子6(以下「VSS端子6」と呼ぶ。)から供給される電源電圧VSS(VSS<VDD;VSSは、たとえば、接地電位)とを用いて動作する。nチャネル型MOSトランジスタM1,M2と容量素子C1,C2とで昇圧回路13が構成され、pチャネル型MOSトランジスタM7とnチャネル型MOSトランジスタM8とでインバータ素子14が構成される。昇圧回路13を構成するMOSトランジスタM1,M2のソース電極は共に、電源電圧VDDを供給するVDD端子5に接続されている。これらMOSトランジスタM1,M2のバックゲートは共にVDD端子5に接続されている。
クロック生成部17は、NANDゲートI1,I2とインバータ素子I3,I4とを含むロジック回路である。クロック生成部17には、クロックジェネレータ(図示せず)より互いに逆位相の基準クロック信号CLK,CLKBが供給され、制御部30より制御信号PDBが供給されている。NANDゲートI1は、制御信号PDBと基準クロック信号CLKとに否定積演算を施し、その演算結果をインバータ素子I3に出力する。インバータ素子I3は、NANDゲートI1の演算結果である信号の論理レベルの反転(高レベルから低レベルへの切り替え、または、低レベルから高レベルへの切り替え)を行ってクロック信号CLK1を生成する。一方、NANDゲートI2は、制御信号PDBと基準クロック信号CLKBとに否定積演算を施し、その演算結果をインバータ素子I4に出力する。インバータ素子I4は、NANDゲートI2の演算結果である信号の論理レベルの反転(高レベルから低レベルへの切り替え、または、低レベルから高レベルへの切り替え)を実行してクロック信号CLKB1を生成する。よって、制御信号PDの論理レベルが高レベルのとき、すなわち制御信号PDBの論理レベルが低レベルのときは、クロック信号CLK1,CLKB1の論理レベルが共に低レベルとなる。制御信号PDの論理レベルが低レベルであるときに、ロジック回路I1〜I4は、互いに逆位相のクロック信号CLK1,CLKB1を出力する。なお、クロック生成部17のロジック回路の構成は、図2に示したものに限定されるものではない。
The
容量素子C3(以下「ブートストラップ容量素子C3」と呼ぶ。)は、MOSトランジスタM0のゲート電極に供給すべき制御電圧を電源電圧VDDよりも高い電圧(=VDD+VIN)にするための容量素子である。MOSトランジスタM3は、ブートストラップ容量素子C3の高圧側一端(ノードn3)とVDD端子5との間に電気的に接続され、昇圧回路13の出力をスイッチング制御電圧として動作する。MOSトランジスタM3のドレイン電極とバックゲートは共にVDD端子5に接続されている。また、このMOSトランジスタM3のソース電極とノードn3とに、nチャネル型MOSトランジスタM4(以下、ダミートランジスタM4と呼ぶ。)のソース電極及びドレイン電極が接続されている。このダミートランジスタM4のバックゲートは、MOSトランジスタM3と同様にVDD端子5に接続されている。図2に示されるようにダミートランジスタM4のドレイン電極とソース電極は共にノードn3に接続されているので、MOSトランジスタM3とノードn3とは互いに電気的に短絡されている。
The capacitive element C3 (hereinafter referred to as “bootstrap capacitive element C3”) is a capacitive element for setting a control voltage to be supplied to the gate electrode of the MOS transistor M0 to a voltage (= VDD + V IN ) higher than the power supply voltage VDD. is there. The MOS transistor M3 is electrically connected between the high-voltage side one end (node n3) of the bootstrap capacitive element C3 and the VDD terminal 5, and operates using the output of the
ダミートランジスタM4のゲート電極には、MOSトランジスタM3のゲート電極に印加されるスイッチング制御電圧とは逆位相のスイッチング制御電圧が印加される。これは、MOSトランジスタM3で発生するクロックフィードスルーを補償するためである。MOSトランジスタM3がオン状態からオフ状態に遷移するとき、ゲート電極とソース電極との間の静電結合により、MOSトランジスタM3のソース電極に負電荷が発生する。ダミートランジスタM4は、オフ状態からオン状態に遷移するとき、ゲート電極とドレイン電極との間並びにゲート電極とソース電極との間の静電結合により、MOSトランジスタM3のソース電極で発生した負電荷とは逆極性の正電荷を発生させる。このため、MOSトランジスタM3のソース電極で発生した電荷と、ダミートランジスタM4のソース電極及びドレイン電極で発生した電荷とが互いにキャンセルされるので、クロックフィードスルーに起因するノードn3の電位変化を抑制することができる。 A switching control voltage having a phase opposite to that of the switching control voltage applied to the gate electrode of the MOS transistor M3 is applied to the gate electrode of the dummy transistor M4. This is to compensate for clock feedthrough occurring in the MOS transistor M3. When the MOS transistor M3 transitions from the on state to the off state, a negative charge is generated at the source electrode of the MOS transistor M3 due to electrostatic coupling between the gate electrode and the source electrode. When the dummy transistor M4 transitions from the off state to the on state, the negative charge generated at the source electrode of the MOS transistor M3 is caused by electrostatic coupling between the gate electrode and the drain electrode and between the gate electrode and the source electrode. Generates a positive charge of opposite polarity. For this reason, the electric charge generated at the source electrode of the MOS transistor M3 and the electric charge generated at the source electrode and the drain electrode of the dummy transistor M4 are canceled each other, so that the potential change at the node n3 due to clock feedthrough is suppressed. be able to.
昇圧回路13においては、容量素子C1の一端(ノードn10)にはクロック信号CLKB1が印加され、容量素子C1の他端(ノードn1)にはMOSトランジスタM2のゲート電極とMOSトランジスタM1のソース電極とが接続されている。容量素子C2の一端(ノードn11)にはクロック信号CLK1が印加され、容量素子C2の他端(ノードn2)にはMOSトランジスタM1のゲート電極とMOSトランジスタM2のソース電極とが接続されている。MOSトランジスタM1は、VDD端子5とノードn1との間に電気的に接続され、MOSトランジスタM2は、VDD端子5とノードn2との間に電気的に接続されている。さらに、ノードn1は、MOSトランジスタM3のゲート電極にスイッチング制御電圧を供給し、ノードn2は、ダミートランジスタM4のゲート電極にスイッチング制御電圧を供給する。
In the
ブートストラップ容量素子C3の高圧側一端(ノードn3)とスイッチ回路20のMOSトランジスタM0のゲート電極との間には、pチャネル型MOSトランジスタM9が電気的に接続されている。このMOSトランジスタM9のバックゲートはノードn3に接続されている。インバータ素子14は、クロック信号CLK1の信号レベルを反転した反転信号を生成し、この反転信号をノードn5を介してMOSトランジスタM9のゲート電極に印加する。MOSトランジスタM9は、当該反転信号をスイッチング制御電圧としてスイッチング動作するので、クロック信号CLK1と同期してスイッチング動作することとなる。なお、インバータ素子14において、pチャネル型MOSトランジスタM7のバックゲートはVDD端子5に接続されている。nチャネル型MOSトランジスタM8のバックゲートはVSS端子6に接続されているが、これに代えて、MOSトランジスタM8のバックゲートをノードn4に接続してもよい。
A p-channel MOS transistor M9 is electrically connected between one end on the high voltage side (node n3) of the bootstrap capacitive element C3 and the gate electrode of the MOS transistor M0 of the
ノードn6には、nチャネル型MOSトランジスタM12,M14が接続されている。MOSトランジスタM12は、自己のゲート電極に電源電圧VDDが印加されているので、常にオン状態である。MOSトランジスタM14は、nチャネル型MOSトランジスタM12のソース電極及びドレイン電極を介してノードn6に接続されている。MOSトランジスタM14は、自己のゲート電極に印加されたクロック信号CLKB1をスイッチング制御電圧として動作し、クロック信号CLKB1の信号レベルが高レベルのときはオン状態となり、クロック信号CLKB1の信号レベルが低レベルのときはオフ状態となる。オン状態のMOSトランジスタM14はノードn6をVSS端子6に導通させる。なお、MOSトランジスタM14のバックゲートはVSS端子6に接続されている。
N-channel MOS transistors M12 and M14 are connected to the node n6. The MOS transistor M12 is always on because the power supply voltage VDD is applied to its gate electrode. The MOS transistor M14 is connected to the node n6 via the source electrode and the drain electrode of the n-channel MOS transistor M12. The MOS transistor M14 operates using the clock signal CLKB1 applied to its gate electrode as a switching control voltage. When the signal level of the clock signal CLKB1 is high, the MOS transistor M14 is turned on, and the signal level of the clock signal CLKB1 is low. When it is off. The MOS transistor M14 in the on state makes the node n6 conductive to the
MOSトランジスタM14のソース電極とドレイン電極とには、nチャネル型MOSトランジスタM13が接続されている。このMOSトランジスタM13は、制御信号PDの信号レベルが低レベルのときはオフ状態となる。制御信号PDの信号レベルが高レベルのとき、MOSトランジスタM13は、VSS端子6をMOSトランジスタM12を介してノードn6に導通させるので、スイッチ回路20のMOSトランジスタM0のゲート電極に低レベル電圧が印加されてスイッチ回路20はオフ状態となる。
An n-channel MOS transistor M13 is connected to the source electrode and drain electrode of the MOS transistor M14. The MOS transistor M13 is turned off when the signal level of the control signal PD is low. When the signal level of the control signal PD is high, the MOS transistor M13 conducts the
MOSトランジスタM6は、ブートストラップ容量素子C3の低圧側一端(ノードn4)とVSS端子6との間に電気的に接続され、クロック信号CLKB1をスイッチング制御電圧として動作する。MOSトランジスタM6のソース電極とバックゲートは共にVSS端子6に接続されている。また、このMOSトランジスタM6のドレイン電極とノードn4とには、nチャネル型MOSトランジスタM5(以下、ダミートランジスタM5と呼ぶ。)のソース電極及びドレイン電極が接続されている。ダミートランジスタM5のバックゲートは、MOSトランジスタM6と同様にVSS端子6に接続されている。ダミートランジスタM5のドレイン電極とソース電極は共にノードn4に接続されており、MOSトランジスタM6とノードn4とは互いに電気的に短絡されている。
The MOS transistor M6 is electrically connected between the low-voltage side one end (node n4) of the bootstrap capacitive element C3 and the
ダミートランジスタM5のゲート電極には、MOSトランジスタM6のゲート電極に印加されるスイッチング制御電圧(クロック信号CLKB1)とは逆位相のスイッチング制御電圧(クロック信号CLK1)が印加される。これは、MOSトランジスタM6で発生するクロックフィードスルーを補償するためである。MOSトランジスタM6がオン状態からオフ状態に遷移するとき、ゲート電極とドレイン電極との間の静電結合により、MOSトランジスタM6のドレイン電極に電荷が発生する。ダミートランジスタM5は、オフ状態からオン状態に遷移するとき、ゲート電極とドレイン電極との間並びにゲート電極とソース電極との間の静電結合により、MOSトランジスタM6のドレイン電極で発生した負電荷とは逆極性の正電荷を発生させる。このため、MOSトランジスタM6のドレイン電極で発生した電荷と、ダミートランジスタM5のソース電極及びドレイン電極で発生した電荷とが互いにキャンセルされるので、クロックフィードスルーに起因するノードn4の電位変化を抑制することができる。 A switching control voltage (clock signal CLK1) having a phase opposite to that of the switching control voltage (clock signal CLKB1) applied to the gate electrode of the MOS transistor M6 is applied to the gate electrode of the dummy transistor M5. This is to compensate for clock feedthrough occurring in the MOS transistor M6. When the MOS transistor M6 transitions from the on state to the off state, electric charges are generated at the drain electrode of the MOS transistor M6 due to electrostatic coupling between the gate electrode and the drain electrode. When the dummy transistor M5 transitions from the off state to the on state, the negative charge generated at the drain electrode of the MOS transistor M6 is caused by electrostatic coupling between the gate electrode and the drain electrode and between the gate electrode and the source electrode. Generates a positive charge of opposite polarity. For this reason, the electric charge generated at the drain electrode of the MOS transistor M6 and the electric charge generated at the source electrode and the drain electrode of the dummy transistor M5 are canceled each other, so that the potential change of the node n4 due to clock feedthrough is suppressed. be able to.
ブートストラップ容量素子C3の低圧側一端(ノードn4)とスイッチ回路20のMOSトランジスタM0のソース電極との間には、nチャネル型MOSトランジスタM11が電気的に接続されている。MOSトランジスタM11のバックゲートはノードn4に接続されている。MOSトランジスタM10は、nチャネル型MOSトランジスタM11のゲート−ソース間電圧が電源電圧VDDを超えないようにするためのクランプ回路である。MOSトランジスタM10において、ゲート電極はノードn6に接続され、ソース電極及びドレイン電極はノードn5,n4間に接続され、バックゲートはノードn4に接続されている。
An n-channel MOS transistor M11 is electrically connected between one end (node n4) on the low voltage side of the bootstrap capacitive element C3 and the source electrode of the MOS transistor M0 of the
インバータ素子14は、クロック信号CLK1の電圧レベルを反転した反転信号をMOSトランジスタM9のゲート電極に供給するので、MOSトランジスタM11は、クロック信号CLK1と同期してスイッチング動作する。制御信号PDの信号レベルが低レベルであり、且つ、MOSトランジスタM9がオン状態のときには、MOSトランジスタM3もオン状態にあるので、MOSトランジスタM11のゲート電極に高レベル電圧が印加され、MOSトランジスタM11もオン状態となる。制御信号PDの信号レベルが低レベルであり、且つ、MOSトランジスタM9がオフ状態のときは、MOSトランジスタM11のゲート電極に低レベル電圧が供給されてMOSトランジスタM11はオフ状態となる。
Since the
以上の構成を有するブートストラップ型スイッチ回路1の動作を、図3(A)〜(H)及び図4(A)〜(I)を参照しつつ以下に説明する。図3(A)〜(H)は、ブートストラップ回路10の動作時における各種波形を概略的に示すタイミングチャートである。図3において、(A)は制御信号PDの波形を、(B)はクロック信号CLK1の波形を、(C)はクロック信号CLKB1の波形を、(D)は一定の電圧レベルViにある入力電圧VINの波形の一例を、(E)はノードn1の電位の波形を、(F)はノードn2の電位の波形を、(G)はMOSトランジスタM1のゲート−ドレイン間電圧VGD(M1)の波形を、(H)はノードn6すなわちMOSトランジスタM0のゲート電圧の波形をそれぞれ示している。なお、図3(E),(F),(G)において、pVDD=2×VDD、mVDD=−VDD、である。
The operation of the bootstrap
ブートストラップ型スイッチ回路1の動作開始前(時刻t1より前)には、図3(A)に示されるように制御信号PDの論理レベルは高レベルに維持され、図3(B),(C)に示されるようにクロック信号CLK1,CLKB1の信号レベルは共に低レベルの電源電圧VSSに維持される。これにより、容量素子C1,C2の両端に電位差が生じて容量素子C1,C2は共に充電(プリチャージ)されるため、図3(E),(F)に示されるようにノードn1,n2の電位は電源電圧VSSよりも大きい。 Before the operation of the bootstrap type switch circuit 1 (before time t 1 ), as shown in FIG. 3A, the logic level of the control signal PD is maintained at a high level, and FIGS. As shown in C), the signal levels of the clock signals CLK1 and CLKB1 are both maintained at the low power supply voltage VSS. As a result, a potential difference is generated between both ends of the capacitive elements C1 and C2, and the capacitive elements C1 and C2 are both charged (precharged). Therefore, as shown in FIGS. 3E and 3F, the nodes n1 and n2 The potential is larger than the power supply voltage VSS.
ブートストラップ型スイッチ回路1の動作開始時(時刻t1)には、図3(A)に示されるように、制御部30は、制御信号PDの論理レベルを高レベルから低レベルに切り替えてブートストラップ型スイッチ回路1のパワーダウン状態を解除する。この結果、クロック生成部17は、互いに逆位相のクロック信号CLK1,CLKB1を出力する。
At the start of the operation of the bootstrap type switch circuit 1 (time t 1 ), as shown in FIG. 3A, the
図3(B),(C)に例示されるように、パワーダウン状態が解除されると、高レベル電圧VDDのクロック信号CLK1と低レベル電圧VSSのクロック信号CLKB1とが供給されている。このとき、容量素子C2の一端(ノードn11)にクロック信号CLKB1が供給されるので、静電結合により、図3(F)に示されるようにノードn2の電位が上昇する。これにより、図3(G)に示されるようにMOSトランジスタM1のゲート−ドレイン間電圧VGDが上昇する。 As illustrated in FIGS. 3B and 3C, when the power-down state is released, the clock signal CLK1 of the high level voltage VDD and the clock signal CLKB1 of the low level voltage VSS are supplied. At this time, since the clock signal CLKB1 is supplied to one end (node n11) of the capacitor C2, the potential of the node n2 is increased by electrostatic coupling as illustrated in FIG. As a result, the gate-drain voltage V GD of the MOS transistor M1 increases as shown in FIG.
その後、低レベル電圧VSSのクロック信号CLK1と高レベル電圧VDDのクロック信号CLKB1とが供給されると(時刻t2)、pチャネル型MOSトランジスタM9のゲート電極には、低レベル電圧VSSのクロック信号CLK1とは逆位相の高レベルのスイッチング制御電圧が印加されるので、MOSトランジスタM9はオフ状態となる。また、nチャネル型MOSトランジスタM14のゲート電極には高レベル電圧VDDのクロック信号CLKB1が印加されて、MOSトランジスタM14はオン状態となる。このため、ノードn6の電位は、図3(H)に示されるように基準電圧VSSに固定される。よって、MOSトランジスタM11はオフ状態となる。このため、ブートストラップ容量素子C3はスイッチ回路20から電気的に切り離される。一方、昇圧回路13においては、容量素子C1の一端(ノードn10)にクロック信号CLKB1が供給され、容量素子C2の一端(ノードn11)にクロック信号CLK1が供給されるので、静電結合により、図3(E),(F)に示されるようにノードn1の電位が上昇し、ノードn2の電位は低下する。このとき、MOSトランジスタM3はノードn1の電位変化に応じてオフ状態からオン状態に遷移し、ダミートランジスタM4は、ノードn2の電位変化に応じてオン状態からオフ状態に遷移する。また、MOSトランジスタM6は、クロック信号CLKB1の電圧変化に応じてオフ状態からオン状態に遷移し、ダミートランジスタM5は、クロック信号CLK1の電圧変化に応じてオン状態からオフ状態に遷移する。よって、ブートストラップ容量素子C3の両端ノードn3,n4間に電位差が生じてブートストラップ容量素子C3が充電される。
After that, when the clock signal CLK1 of the low level voltage VSS and the clock signal CLKB1 of the high level voltage VDD are supplied (time t 2 ), the clock signal of the low level voltage VSS is applied to the gate electrode of the p-channel MOS transistor M9. Since a high-level switching control voltage having a phase opposite to that of CLK1 is applied, the MOS transistor M9 is turned off. Further, the clock signal CLKB1 of the high level voltage VDD is applied to the gate electrode of the n-channel MOS transistor M14, and the MOS transistor M14 is turned on. For this reason, the potential of the node n6 is fixed to the reference voltage VSS as shown in FIG. Therefore, the MOS transistor M11 is turned off. Therefore, the bootstrap capacitive element C3 is electrically disconnected from the
その後、高レベル電圧VDDのクロック信号CLK1と低レベル電圧VSSのクロック信号CLKB1とが供給されると(時刻t3)、静電結合により、図3(E),(F)に示されるようにノードn1の電位が下降し、ノードn2の電位は上昇する。このとき、MOSトランジスタM3はノードn1の電位変化に応じてオン状態からオフ状態に遷移し、MOSトランジスタM6は、クロック信号CLKB1の電圧変化に応じてオン状態からオフ状態に遷移する。このとき、MOSトランジスタM9,M11はオン状態となる。よって、ブートストラップ容量素子C3の両端ノードn3,n4はそれぞれ電源端子5,6から電気的に切り離されるが、ブートストラップ容量素子C3の両端ノードn3,n4は、それぞれ、MOSトランジスタM0のゲート電極とソース電極に導通する。図3(D)の入力電圧VINがMOSトランジスタM0のソース電極に供給されるとき、静電結合を通じてノードn3の電位は上昇し、図3(H)に示されるように電源電圧VDD以上の電圧(=VDD+VIN)がノードn6、すなわちMOSトランジスタM0のゲート電極に印加される。よって、MOSトランジスタM0のオン抵抗を低減させることができるとともに、オン抵抗の入力電圧依存性を低くすることができる。なお、図3(A)〜(H)の波形はシミュレーションにより得られたものである。このシミュレーションにおいては、電圧レベルViの電源電圧VDDに対する比率(=Vi/VDD)は約0.12に設定された。
Thereafter, when the clock signal CLK1 having the high level voltage VDD and the clock signal CLKB1 having the low level voltage VSS are supplied (time t 3 ), as shown in FIGS. 3E and 3F due to electrostatic coupling. The potential of the node n1 decreases and the potential of the node n2 increases. At this time, the MOS transistor M3 transitions from the on state to the off state according to the potential change of the node n1, and the MOS transistor M6 transitions from the on state to the off state according to the voltage change of the clock signal CLKB1. At this time, the MOS transistors M9 and M11 are turned on. Therefore, both end nodes n3 and n4 of the bootstrap capacitive element C3 are electrically disconnected from the
次に、図4(A)〜(I)は、パワーオン状態が解除された後のブートストラップ回路10の他の動作時における各種波形を概略的に示すタイミングチャートである。図4において、(A)はクロック信号CLK1の波形を、(B)はクロック信号CLKB1の波形すなわちノードn10の電位の波形を、(C)は電圧レベルVjから電圧レベルVkに変化する入力電圧VINの波形の一例を、(D)はノードn1の電位の波形を、(E)はノードn3の電位の波形を、(F)はノードn4の電位の波形を、(G)はノードn5の電位の波形を、(H)はMOSトランジスタM7のゲート−ソース間電圧VGS(M7)の波形を、(I)はMOSトランジスタM8のゲート−ソース間電圧VGS(M8)の波形をそれぞれ示している。なお、図4(D)において、pVDD=2×VDD、である。
Next, FIGS. 4A to 4I are timing charts schematically showing various waveforms during other operations of the
図4(A)及び図4(B)に示されるように、時刻t4,t6,t8において、クロック信号CLK1が低レベル電圧VSSから高レベル電圧VDDに立ち上がり、クロック信号CLKB1が高レベル電圧VDDから低レベル電圧VSSに立ち下がると、MOSトランジスタM3は、ノードn1の電位変化(図4(D))に応じてオン状態からオフ状態に遷移し、ダミートランジスタM4は、ノードn1の電位とは逆位相のノードn2の電位の変化に応じてオフ状態からオン状態に遷移し、MOSトランジスタM6は、クロック信号CLKB1の電圧変化すなわちノードn10の電位変化(図4(B))に応じてオン状態からオフ状態に遷移し、ダミートランジスタM5は、ノードn10の電位とは逆位相のノードn11の電位の変化に応じてオフ状態からオン状態に遷移する。このとき、MOSトランジスタM9,M11はオン状態となる。よって、ブートストラップ容量素子C3の両端ノードn3,n4はそれぞれ電源端子5,6から電気的に切り離されるが、ブートストラップ容量素子C3の両端ノードn3,n4は、それぞれ、MOSトランジスタM0のゲート電極とソース電極に導通する。このため、ノードn4の電位は、図4(F)に示されるように急峻に低下した後に電位VINまで上昇するとともに、ノードn3の電位は、図4(E)に示されるように急峻に低下した後に電位VDD+VINまで上昇する。ここで、ノードn3,n4の電位が急峻に低下した理由は、オン状態からオフ状態に遷移したMOSトランジスタM3,M6にクロックフィードスルーが発生したためである。クロックフィードスルーによりMOSトランジスタM3,M6で生じた負電荷は、ダミートランジスタM4,M5のソース電極及びドレイン電極で発生した正電荷によりキャンセルされる。一方、MOSトランジスタM7は、クロック信号CLK1の電圧変化すなわちノードn11の電位変化(図4(A))に応じて、オン状態からオフ状態に遷移し、MOSトランジスタM8はオフ状態からオン状態に遷移するので、ノードn5の電位は、ノードn4の電位に追随して急峻に低下した後に電位VINまで上昇する(図4(G))。これに応じて、MOSトランジスタM7,M8のゲート−ソース間電圧VGS(M7)及びVGS(M8)は、図4(H),(I)の波形部分40,41に示されるように急峻に上昇する。
As shown in FIGS. 4A and 4B, at time t 4 , t 6 , t 8 , the clock signal CLK1 rises from the low level voltage VSS to the high level voltage VDD, and the clock signal CLKB1 is at the high level. When the voltage VDD falls to the low level voltage VSS, the MOS transistor M3 transitions from the on state to the off state in accordance with the potential change of the node n1 (FIG. 4D), and the dummy transistor M4 has the potential of the node n1. The MOS transistor M6 transitions from the off state to the on state in response to a change in the potential of the node n2 in the opposite phase to the MOS transistor M6 in response to the voltage change in the clock signal CLKB1, that is, the potential change in the node n10 (FIG. The dummy transistor M5 changes from the on state to the off state, and the dummy transistor M5 changes in the potential of the node n11 in the opposite phase to the potential of the node n10. Flip transitions to the ON state from the OFF state. At this time, the MOS transistors M9 and M11 are turned on. Therefore, both end nodes n3 and n4 of the bootstrap capacitive element C3 are electrically disconnected from the
一方、時刻t5,t7,t9において、クロック信号CLK1が高レベル電圧VDDから低レベル電圧VSSに立ち下がり、クロック信号CLKB1が低レベル電圧VSSから高レベル電圧VDDに立ち上がると、MOSトランジスタM3は、ノードn1の電位変化(図4(D))に応じてオフ状態からオン状態に遷移し、MOSトランジスタM6は、クロック信号CLKB1の電圧変化すなわちノードn10の電位変化(図4(B))に応じてオフ状態からオン状態に遷移する。このとき、MOSトランジスタM9,M11はオフ状態となる。よって、ブートストラップ容量素子C3の両端ノードn3,n4はそれぞれ電源端子5,6に接続される。このため、ノードn4の電位は、図4(F)に示されるように電源電圧VSSまで低下するとともに、ノードn3の電位は、図4(E)に示されるように電源電圧VDDまで低下する。一方、MOSトランジスタM7は、クロック信号CLK1の電圧変化すなわちノードn11の電位変化(図4(A))に応じて、オフ状態からオン状態に遷移し、MOSトランジスタM8はオン状態からオフ状態に遷移するので、ノードn5の電位は電源電圧VDDまで上昇する(図4(G))。これに応じて、MOSトランジスタM7,M8のゲート−ソース間電圧VGS(M7)及びVGS(M8)は共に低下する。
At time t 5, t 7, t 9 , falling clock signal CLK1 from the high level voltage VDD to the low-level voltage VSS, the clock signal CLKB1 rises from the low level voltage VSS to the high-level voltage VDD, MOS transistors M3 Changes from the OFF state to the ON state in response to the potential change of the node n1 (FIG. 4D), and the MOS transistor M6 changes the voltage change of the clock signal CLKB1, that is, the potential change of the node n10 (FIG. 4B). In response to the transition from the off state to the on state. At this time, the MOS transistors M9 and M11 are turned off. Therefore, both end nodes n3 and n4 of the bootstrap capacitive element C3 are connected to the
本実施の形態のブートストラップ回路10では、MOSトランジスタM3,M6がオン状態からオフ状態に遷移する際(図4(A)〜(I)の時刻t4,t6,t8)、これらMOSトランジスタM3,M6でクロックフィードスルーが発生するが、ダミートランジスタM4,M5は、それぞれMOSトランジスタM3,M6で生じた負電荷をキャンセルする正電荷を発生させるので、MOSトランジスタM7,M8のゲート−ソース間電圧VGS(M7)及びVGS(M8)が過度に上昇することを抑制し、耐圧レベルを超えることを防止することができる。また、MOSトランジスタM7,M8のバックゲートとソース/ドレイン電極との間の電圧の過度の上昇も抑制される。なお、ダミートランジスタM4,M5の一方のみが設けられている場合でも、ゲート−ソース間電圧VGS(M7)及びVGS(M8)の過度の上昇を抑制することができる。
In the
図5は、上記ダミートランジスタM4,M5を有していない比較例のブートストラップ型スイッチ回路1Mの概略構成を示す図である。このブートストラップ型スイッチ回路1Mは、ブートストラップ回路10M、スイッチ回路20及びクロック生成部17Mを備えている。ブートストラップ回路10Mの構成は、ダミートランジスタM4,M5及びMOSトランジスタM13を有していない点と、クロック生成部17Mの構成が図2のクロック生成部17の構成と異なる点とを除いて、図2のブートストラップ回路10の構成と同じである。クロック生成部17Mは、クロック信号CLK1,CLKB1を生成するインバータ素子I9,I10を含むロジック回路である。
FIG. 5 is a diagram showing a schematic configuration of a bootstrap
このブートストラップ型スイッチ回路1Mの動作を、図6(A)〜(E)及び図7(A)〜(I)を参照しつつ以下に説明する。図6(A)〜(E)は、比較例のブートストラップ回路10Mの動作時における各種波形を概略的に示すタイミングチャートである。図6において、(A)はクロック信号CLK1の波形すなわちノードn11の電位の波形を、(B)はクロック信号CLKB1の波形すなわちノードn10の電位の波形を、(C)はノードn1の電位の波形を、(D)はノードn2の電位の波形を、(E)はMOSトランジスタM1のゲート−ドレイン間電圧VGD(M1)の波形をそれぞれ示している。なお、図6(C),(D),(E)において、pVDD=2×VDD、mVDD=−VDD、である。
The operation of the bootstrap
ブートストラップ型スイッチ回路1Mの動作が開始されると、図6(A),(B)に示されるように、クロック生成部17Mは、互いに逆位相のクロック信号CLK1,CLKB1を出力する。時刻t10より前では、低レベル電圧VSSのクロック信号CLK1と高レベル電圧VDDのクロック信号CLKB1とが供給されている。また、ノードn1の電位は、図6(C)に示されるようにほぼ高レベル電圧VDDである。よって、容量素子C1の両端ノードn1,n10間に電位差はほとんど発生しないため、容量素子C1はほとんど充電されない。その後、クロック信号CLK1の信号レベルが高レベル電圧VDDから低レベル電圧VSSに変化し、クロック信号CLKB1の信号レベルが低レベル電圧VSSから高レベルVDDに変化すると(時刻t10)、容量素子C1の一端(ノードn10)の電位の急峻な低下により、図6(C)に示されるようにノードn1の電位も大幅に低下する。これにより、図6(E)の波形部分50に示されるように、MOSトランジスタM1のゲート−ドレイン間電圧VGDが上昇し、耐圧レベルを超えてしまう。
When the operation of the bootstrap
これに対し、実施の形態1のブートストラップ回路10では、ブートストラップ型スイッチ回路1のパワーダウン状態の解除前(図3(A)〜(H)の時刻t1より前)に、容量素子C1,C2の両端に電位差が与えられて容量素子C1,C2は共に充電(プリチャージ)されるので、図3(E)に示されるように容量素子C1の他端(ノードn1)の電位が急峻に低下することが回避される。したがって、MOSトランジスタM1のゲート−ドレイン間電圧VGDが耐圧レベルを超えることを防止することができる。
In contrast, in the
次に、図7(A)〜(I)は、比較例のブートストラップ回路10Mの他の動作時における各種波形を概略的に示すタイミングチャートである。図7において、(A)はクロック信号CLK1の波形を、(B)はクロック信号CLKB1の波形すなわちノードn10の電位の波形を、(C)は電圧レベルVjから電圧レベルVkに変化する入力電圧VINの波形の一例を、(D)はノードn1の電位の波形を、(E)はノードn3の電位の波形を、(F)はノードn4の電位の波形を、(G)はノードn5の電位の波形を、(H)はMOSトランジスタM7のゲート−ソース間電圧VGS(M7)の波形を、(I)はMOSトランジスタM8のゲート−ソース間電圧VGS(M8)の波形をそれぞれ示している。なお、図7(D)において、pVDD=2×VDD、である。
Next, FIGS. 7A to 7I are timing charts schematically showing various waveforms during other operations of the
図7(A)及び図7(B)に示されるように、時刻t13,t14,t15において、クロック信号CLK1が低レベル電圧VSSから高レベル電圧VDDに立ち上がり、クロック信号CLKB1が高レベル電圧VDDから低レベル電圧VSSに立ち下がると、MOSトランジスタM3は、ノードn1の電位変化(図7(D))に応じてオン状態からオフ状態に遷移し、MOSトランジスタM6は、クロック信号CLKB1の電圧変化すなわちノードn10の電位変化(図7(B))に応じてオン状態からオフ状態に遷移する。このとき、MOSトランジスタM3,M6でクロックフィードスルーが発生する。しかしながら、これらMOSトランジスタM3,M6で生じた負電荷をキャンセルすることができないため、ノードn3,n4の電位が一時的に大幅に低下し(図7(E)及び図7(F))、ノードn5の電位も大幅に低下する(図7(G))。これにより、図7(H),(I)の波形部分51,52に示されるように、MOSトランジスタM7,M8のゲート−ソース間電圧VGS(M7)及びVGS(M8)が耐圧レベルを超えるという現象が起こりうる。
As shown in FIGS. 7A and 7B, at time t 13 , t 14 , t 15 , the clock signal CLK1 rises from the low level voltage VSS to the high level voltage VDD, and the clock signal CLKB1 is at the high level. When the voltage VDD falls to the low level voltage VSS, the MOS transistor M3 changes from the on state to the off state in accordance with the potential change of the node n1 (FIG. 7D), and the MOS transistor M6 receives the clock signal CLKB1. In response to a voltage change, that is, a potential change of the node n10 (FIG. 7B), the on state is changed to the off state. At this time, clock feedthrough occurs in the MOS transistors M3 and M6. However, since the negative charges generated in the MOS transistors M3 and M6 cannot be canceled, the potentials of the nodes n3 and n4 are temporarily greatly reduced (FIGS. 7E and 7F), and the nodes The potential of n5 is also greatly reduced (FIG. 7G). As a result, as shown in the
これに対し、実施の形態1のブートストラップ回路10は、上述の通り、ダミートランジスタM4,M5を有するので、MOSトランジスタM7,M8のゲート−ソース間電圧VGS(M7)及びVGS(M8)が耐圧レベルを超えることを防止することができる。MOSトランジスタM3,M6でクロックフィードスルーが発生したときでも(図4(A)〜(I)の時刻t4,t6,t8)、図4(E),(F)に示されるようにノードn3,n4の電位の低下は抑制されており、図4(H),(I)の波形部分40,41に示されるように、図7(H),(I)の波形部分51,52と比べると、MOSトランジスタM7,M8のゲート−ソース間電圧VGS(M7)及びVGS(M8)のピーク値は低い値に抑えられていることが分かる。
On the other hand, since the
上記したように、実施の形態1のブートストラップ型スイッチ回路1は、ダミートランジスタM4,M5を有し、ダミートランジスタM4は、MOSトランジスタM3とブートストラップ容量素子C3の一端(ノードn3)との間の信号伝達経路(短絡路)に接続され、ダミートランジスタM5は、MOSトランジスタM6とブートストラップ容量素子C3の他端(ノードn4)との間の信号伝達経路(短絡路)に接続されている。これらダミートランジスタM4,M5のゲート電極にMOSトランジスタM3,M6のゲート電極に与える制御電圧とは逆位相の制御電圧を供給することにより、MOSトランジスタM3,M6で発生するクロックフィードスルーを補償することができる。したがって、ノードn3,n4に接続されているMOSトランジスタM7,M8のゲート−ソース間電圧が耐圧レベルを超えることがないようにすることができる。
As described above, the bootstrap
また、ブートストラップ型スイッチ回路1の動作開始前に、昇圧回路13の容量素子C1,C2がプリチャージされるため、動作開始時に容量素子C1をチャージアップする必要がなく、MOSトランジスタM1のゲート−ソース間電圧が耐圧レベルを超えることがないようにすることができる。
In addition, since the capacitive elements C1 and C2 of the
このようなブートストラップ型スイッチ回路1をA/D変換器やサンプルホールド回路などの集積回路に組み込むことにより、低電源電圧や温度変化に対しても安定して動作し得る集積回路を提供することができる。たとえば、図8は、ブートストラップ型スイッチ回路1が組み込まれた集積回路7の一例を示す概略図である。集積回路7は、オペアンプ64及び容量素子C10〜C13を有し、さらに、ブートストラップ型スイッチ回路1と同じ構造を有するブートストラップ型スイッチ回路1A〜1Hを有している。
By providing such a bootstrap
実施の形態2.
次に、本発明に係る実施の形態2について説明する。図2に示すように、ブートストラップ型スイッチ回路1では、ブートストラップ回路10は、スイッチ回路20の入力端子と制御端子(ゲート電極)とに接続されているが、スイッチ回路20の出力端子に接続されていないため、入力側と出力側との間にアンバランスな負荷を与えている。たとえば、図8を参照すると、ブートストラップ型スイッチ回路1Hにおいて、ブートストラップ回路10は、オペアンプ64の一方の出力端子に接続されているが、他方の出力端子とは接続されていない。また、ブートストラップ型スイッチ回路1Eにおいては、ブートストラップ回路10は、容量素子C12に接続されているが、容量素子C11には接続されていない。このような負荷のアンバランスは、集積回路7の性能に影響を与える可能性がある。
Next, a second embodiment according to the present invention will be described. As shown in FIG. 2, in the bootstrap
図9は、負荷のアンバランスを解消する実施の形態2のブートストラップ型スイッチ回路2の概略構成を示す図である。このブートストラップ型スイッチ回路2は、ブートストラップ回路11、スイッチ回路20及び制御部30を有する。ブートストラップ回路11の構成は、MOSトランジスタM0のドレイン電極に接続されたMOSトランジスタM11bを除いて、図2のブートストラップ回路10の構成と同じである。図9に示されるように、ブートストラップ回路11は、スイッチ回路20の入力端子と制御端子(ゲート電極)と出力端子とに接続されているため、入力側と出力側との間の負荷のアンバランスを解消することができる。
FIG. 9 is a diagram showing a schematic configuration of the bootstrap
図10は、実施の形態2のブートストラップ型スイッチ回路2が組み込まれた集積回路8の一例を示す概略図である。集積回路8は、オペアンプ64及び容量素子C10〜C13を有し、さらに、ブートストラップ型スイッチ回路1A〜1D,1F,1Gと、ブートストラップ型スイッチ回路2と同じ構造を有するブートストラップ型スイッチ回路2A,2Bとを有している。
FIG. 10 is a schematic diagram illustrating an example of the
なお、MOSトランジスタM11bの接続形態は、図9に示したものに限定されない。たとえば、図11に示すように、MOSトランジスタM11bの被制御電極の一方が接続されないブートストラップ回路11Mを有するブートストラップ型スイッチ回路3を採用することもできる。
Note that the connection form of the MOS transistor M11b is not limited to that shown in FIG. For example, as shown in FIG. 11, a
以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な実施の形態を採用することもできる。たとえば、上記ブートストラップ回路10は、MOS(Metal−Oxide−Semiconductor)構造を有する電界効果トランジスタM1〜M14を用いて構成されているが、これに限定されるものではない。たとえば、MOS構造を有する電界効果トランジスタM1〜M14に代えて、MIS(Metal−Insulator−Semiconductor)構造を有する電界効果トランジスタを使用してもよい。
Although various embodiments according to the present invention have been described above with reference to the drawings, these are examples of the present invention, and various embodiments other than those described above can be adopted. For example, the
1,2,3 ブートストラップ型スイッチ回路、 10,10M,11 ブートストラップ回路、 20 スイッチ回路、 M1〜M14,M11b MOS電界効果トランジスタ。 1, 2, 3 Bootstrap type switch circuit, 10, 10M, 11 Bootstrap circuit, 20 switch circuit, M1-M14, M11b MOS field effect transistors.
Claims (12)
ブートストラップ容量素子と、
第1クロック信号と同期して、前記スイッチ回路の一対の被制御端子のうちの一方の被制御端子と前記ブートストラップ容量素子の一端との間を導通または非導通にする第1のスイッチング素子と、
前記第1クロック信号と同期して、前記ブートストラップ容量素子の他端と前記スイッチ回路の制御端子との間を導通または非導通にする第2のスイッチング素子と、
第1の電源電圧を供給する第1電源端子と前記ブートストラップ容量素子の他端との間に電気的に接続され、第1のスイッチング制御電圧に応じてスイッチング動作する第1の電界効果トランジスタと、
前記第1の電界効果トランジスタと前記ブートストラップ容量素子の他端との間の信号伝達経路に接続され、第2のスイッチング制御電圧に応じてスイッチング動作する第2の電界効果トランジスタと
を備えることを特徴とするブートストラップ回路。 A bootstrap circuit for controlling the operation of the switch circuit,
A bootstrap capacitive element;
A first switching element that establishes conduction or non-conduction between one controlled terminal of the pair of controlled terminals of the switch circuit and one end of the bootstrap capacitive element in synchronization with the first clock signal; ,
In synchronization with the first clock signal, a second switching element that makes conduction or non-conduction between the other end of the bootstrap capacitive element and the control terminal of the switch circuit;
A first field effect transistor electrically connected between a first power supply terminal for supplying a first power supply voltage and the other end of the bootstrap capacitive element, and performing a switching operation in accordance with a first switching control voltage; ,
A second field effect transistor connected to a signal transmission path between the first field effect transistor and the other end of the bootstrap capacitive element and performing a switching operation according to a second switching control voltage. Features a bootstrap circuit.
前記第2の電界効果トランジスタの一対の被制御電極は、互いに電気的に短絡されており、
前記第2の電界効果トランジスタの当該一対の被制御電極のうち少なくとも一方は、前記第1の電界効果トランジスタの一対の被制御電極のうち前記ブートストラップ容量素子側の被制御電極に接続されている
ことを特徴とするブートストラップ回路。 The bootstrap circuit according to claim 1,
The pair of controlled electrodes of the second field effect transistor are electrically short-circuited with each other,
At least one of the pair of controlled electrodes of the second field effect transistor is connected to the controlled electrode on the bootstrap capacitor element side of the pair of controlled electrodes of the first field effect transistor. A bootstrap circuit characterized by that.
前記第1の電源電圧よりも低い第2の電源電圧を供給する第2電源端子と前記ブートストラップ容量素子の一端との間に電気的に接続され、第3のスイッチング制御電圧に応じてスイッチング動作する第3の電界効果トランジスタと、
前記第3の電界効果トランジスタと前記ブートストラップ容量素子の一端との間の信号伝達経路に接続され、第4のスイッチング制御電圧に応じて動作する第4の電界効果トランジスタと
をさらに備えることを特徴とするブートストラップ回路。 A bootstrap circuit according to any one of claims 1 to 3,
A second power supply terminal that supplies a second power supply voltage lower than the first power supply voltage is electrically connected between one end of the bootstrap capacitive element, and a switching operation is performed according to a third switching control voltage. A third field effect transistor that
And a fourth field effect transistor connected to a signal transmission path between the third field effect transistor and one end of the bootstrap capacitive element and operating according to a fourth switching control voltage. A bootstrap circuit.
前記第4の電界効果トランジスタの一対の被制御電極は、互いに電気的に短絡されており、
前記第4の電界効果トランジスタの当該一対の被制御電極のうち少なくとも一方は、前記第3の電界効果トランジスタの一対の被制御電極のうち前記ブートストラップ容量素子側の被制御電極に接続されている
ことを特徴とするブートストラップ回路。 The bootstrap circuit according to claim 4,
The pair of controlled electrodes of the fourth field effect transistor are electrically short-circuited to each other,
At least one of the pair of controlled electrodes of the fourth field effect transistor is connected to the controlled electrode on the bootstrap capacitive element side of the pair of controlled electrodes of the third field effect transistor. A bootstrap circuit characterized by that.
前記ブートストラップ容量素子の両端ノードのうち少なくとも一方に接続された被制御電極を有する第5の電界効果トランジスタをさらに備えることを特徴とするブートストラップ回路。 The bootstrap circuit according to any one of claims 1 to 6,
A bootstrap circuit further comprising a fifth field effect transistor having a controlled electrode connected to at least one of both end nodes of the bootstrap capacitor.
前記第1の電源電圧を昇圧して前記第1のスイッチング制御電圧を生成する昇圧回路と、
基準クロック信号に基づいて、前記第1クロック信号と前記第1クロック信号とは位相の異なる第2クロック信号とを生成するクロック生成部と
をさらに備え、
前記昇圧回路は、
前記第2クロック信号が印加される一端を有するレベルシフト用の第1容量素子と、
前記第1容量素子の他端と前記第1電源端子との間の経路に介在する第1の昇圧用電界効果トランジスタと
を含み、
前記第1のスイッチング制御電圧は、前記第1容量素子の他端から供給されており、
前記クロック生成部は、動作開始時に前記第1容量素子の両端に電位差を与えて前記第1容量素子を充電した後に、前記第1クロック信号及び前記第2クロック信号を生成する
ことを特徴とするブートストラップ回路。 A bootstrap circuit according to any one of claims 1 to 7,
A booster circuit that boosts the first power supply voltage to generate the first switching control voltage;
A clock generation unit that generates a first clock signal and a second clock signal having a phase different from that of the first clock signal based on a reference clock signal;
The booster circuit includes:
A first capacitive element for level shift having one end to which the second clock signal is applied;
A first step-up field effect transistor interposed in a path between the other end of the first capacitive element and the first power supply terminal;
The first switching control voltage is supplied from the other end of the first capacitive element;
The clock generation unit generates the first clock signal and the second clock signal after charging the first capacitive element by applying a potential difference to both ends of the first capacitive element at the start of operation. Bootstrap circuit.
ブートストラップ容量素子と、
第1クロック信号と同期して、前記スイッチ回路の一対の被制御端子のうちの一方の被制御端子と前記ブートストラップ容量素子の一端との間を導通または非導通にする第1のスイッチング素子と、
前記第1クロック信号と同期して、前記ブートストラップ容量素子の他端と前記スイッチ回路の制御端子との間を導通または非導通にする第2のスイッチング素子と、
第1の電源電圧を供給する第1電源端子と前記ブートストラップ容量素子の他端との間に電気的に接続され、第1のスイッチング制御電圧に応じてスイッチング動作する第1の電界効果トランジスタと、
前記第1の電源電圧を昇圧して前記第1のスイッチング制御電圧を生成する昇圧回路と、
基準クロック信号に基づいて、前記第1クロック信号と前記第1クロック信号とは位相の異なる第2クロック信号とを生成するクロック生成部と
をさらに備え、
前記昇圧回路は、
前記第2クロック信号が印加される一端を有するレベルシフト用の第1容量素子と、
前記第1容量素子の他端と前記第1電源端子との間の経路に介在する第1の昇圧用電界効果トランジスタと
を含み、
前記第1のスイッチング制御電圧は、前記第1容量素子の他端から供給されており、
前記クロック生成部は、動作開始時に前記第1容量素子の両端に電位差を与える電圧を前記第1容量素子の他端に印加して前記第1容量素子を充電した後に、前記第1クロック信号及び前記第2クロック信号を生成する
ことを特徴とするブートストラップ回路。 A bootstrap circuit for controlling the operation of the switch circuit,
A bootstrap capacitive element;
A first switching element that establishes conduction or non-conduction between one controlled terminal of the pair of controlled terminals of the switch circuit and one end of the bootstrap capacitive element in synchronization with the first clock signal; ,
In synchronization with the first clock signal, a second switching element that makes conduction or non-conduction between the other end of the bootstrap capacitive element and the control terminal of the switch circuit;
A first field effect transistor electrically connected between a first power supply terminal for supplying a first power supply voltage and the other end of the bootstrap capacitive element, and performing a switching operation in accordance with a first switching control voltage; ,
A booster circuit that boosts the first power supply voltage to generate the first switching control voltage;
A clock generation unit that generates a first clock signal and a second clock signal having a phase different from that of the first clock signal based on a reference clock signal;
The booster circuit includes:
A first capacitive element for level shift having one end to which the second clock signal is applied;
A first step-up field effect transistor interposed in a path between the other end of the first capacitive element and the first power supply terminal;
The first switching control voltage is supplied from the other end of the first capacitive element;
The clock generation unit applies a voltage that gives a potential difference to both ends of the first capacitive element at the start of operation to charge the first capacitive element after charging the first capacitive element. A bootstrap circuit for generating the second clock signal.
前記昇圧回路は、
前記第1クロック信号が印加される一端を有するレベルシフト用の第2容量素子と、
前記第2容量素子の他端と前記第1電源端子との間の経路に介在し、前記第1容量素子の他端から供給されたスイッチング制御電圧に応じてスイッチング動作する第2の昇圧用電界効果トランジスタと
をさらに含み、
前記第1の昇圧用電界効果トランジスタは、前記第2容量素子の他端から供給されたスイッチング制御電圧に応じてスイッチング動作を行い、
前記クロック生成部は、前記動作開始時に前記第2容量素子の両端に電位差を与えて前記第2容量素子を充電した後に、前記第1クロック信号及び前記第2クロック信号を生成する
ことを特徴とするブートストラップ回路。 A bootstrap circuit according to claim 8 or 9,
The booster circuit includes:
A second capacitive element for level shift having one end to which the first clock signal is applied;
A second boosting electric field interposed in a path between the other end of the second capacitive element and the first power supply terminal and performing a switching operation according to a switching control voltage supplied from the other end of the first capacitive element. An effect transistor,
The first step-up field effect transistor performs a switching operation according to a switching control voltage supplied from the other end of the second capacitor element,
The clock generation unit generates the first clock signal and the second clock signal after charging the second capacitive element by applying a potential difference to both ends of the second capacitive element at the start of the operation. To bootstrap circuit.
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