JPH08223016A - Driver circuit - Google Patents

Driver circuit

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JPH08223016A
JPH08223016A JP2506595A JP2506595A JPH08223016A JP H08223016 A JPH08223016 A JP H08223016A JP 2506595 A JP2506595 A JP 2506595A JP 2506595 A JP2506595 A JP 2506595A JP H08223016 A JPH08223016 A JP H08223016A
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JP
Japan
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level
power source
potential
power supply
charging
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JP2506595A
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Japanese (ja)
Inventor
Mitsuo Soneda
光生 曽根田
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

PURPOSE: To provide a driver circuit which can extremely reduce its power consumption for driving the capacity load and also can control the through rate without using a through current. CONSTITUTION: This driver circuit includes a power supply for target charging potential Vcc and also a power supply for potential 1/2 Vcc lower than the potential Vcc, and the supply lines of these power voltage and an output node n12, i.e., the PMOS transistors TR P11 and P12 and the NMOS TR N11 and N12 which secure the active connection of load capacity CL in response to the input levels of control signals ϕ1 to ϕ4. In a charging mode, the connection and non-connection states are successively switched to the TR P12 from P11 which are connected to a power supply for lower potential (1/2) Vcc. In a discharging mode, the connection and non-connection states are successively switched to the TR N12 from N11 which are connected to a power supply for potential (1/2) Vcc higher than the ground level.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、負荷容量を充放電する
ドライバ回路に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driver circuit for charging / discharging load capacitance.

【0002】[0002]

【従来の技術】図15は、一般的なCMOSインバータ
からなるドライバ回路の構成例を示す回路図である。こ
のドライバ回路1は、ドレインおよびゲート同士が接続
されたpチャネルMOS(以下、PMOSという)トラ
ンジスタP1とnチャネルMOS(以下、NMOSとい
う)トランジスタN1とから構成され、PMOSトラン
ジスタP1のソースが電源電圧VCCの供給ラインに接続
され、NMOSトランジスタN1のソースが接地ライン
に接続されている。そして、両トランジスタのゲート同
士の接続点側が入力ノードn1、ドレイン同士の接続点
が出力ノードn2となっている。
2. Description of the Related Art FIG. 15 is a circuit diagram showing a configuration example of a driver circuit formed of a general CMOS inverter. The driver circuit 1 includes a p-channel MOS (hereinafter referred to as PMOS) transistor P1 and a n-channel MOS (hereinafter referred to as NMOS) transistor N1 whose drains and gates are connected to each other, and the source of the PMOS transistor P1 is a power supply voltage. It is connected to the supply line of V CC , and the source of the NMOS transistor N1 is connected to the ground line. The connection node side between the gates of both transistors is the input node n1, and the connection point between the drains is the output node n2.

【0003】このような構成において、図16に示すよ
うに、入力ノードn1には、電圧V CCと0Vとの2つの
レベルをとる矩形波信号が入力される。たとえば、入力
信号SINが0V(ローレベル)で入力されると、PMO
SトランジスタP1が導通状態となり、NMOSトラン
ジスタN1が非導通状態に保持される。その結果、出力
ノードn2が電源電圧VCCの供給ラインに接続され、図
15中矢印で示すように、LSI出力ピンやデータバ
ス等の容量負荷CL に対する充電が行われる。
In such a structure, as shown in FIG.
As described above, the voltage V CCAnd two of 0V
A rectangular wave signal that takes a level is input. For example, input
When the signal SIN is input at 0V (low level), PMO
The S transistor P1 becomes conductive, and the NMOS transistor
The transistor N1 is held in a non-conductive state. As a result, the output
Node n2 is power supply voltage VCCFigure connected to the supply line
15 As indicated by the middle arrow,
Capacitive load CLIs charged.

【0004】入力信号SINが0VレベルからVCCレベル
に切り換えられると、PMOSトランジスタP1が非導
通状態に切り換わり、NMOSトランジスタN1が導通
状態に切り換わる。その結果、出力ノードn2が接地ラ
インに接続され、図15中矢印で示すように、容量負
荷CL からの放電が行われる。
When the input signal SIN is switched from the 0V level to the V CC level, the PMOS transistor P1 switches to the non-conductive state and the NMOS transistor N1 switches to the conductive state. As a result, the output node n2 is connected to the ground line, and the capacitive load C L is discharged as indicated by the arrow in FIG.

【0005】また、図17は、出力ノイズの低減(ラデ
ィエーション)を図るために、いわゆるスルーレートコ
ントロールを実現したドライバ回路を示す図である。具
体的には、出力の不要輻射対策をなすために、PMOS
トランジスタP1およびNMOSトランジスタN1のゲ
ート同士の接続点n3と入力ノードn1との間に抵抗素
子R1が接続されている。
FIG. 17 is a diagram showing a driver circuit realizing so-called slew rate control in order to reduce output noise (radiation). Specifically, in order to prevent unwanted output radiation, a PMOS
A resistance element R1 is connected between a connection point n3 between the gates of the transistor P1 and the NMOS transistor N1 and the input node n1.

【0006】このような構成においては、抵抗素子R1
を入力側に配置することにより、図18に示すように、
入力信号の立上がり/立ち下がり時間を長くすることに
よって、出力信号の高周波成分を低減している。
In such a configuration, the resistance element R1
By arranging on the input side, as shown in FIG.
By increasing the rise / fall time of the input signal, the high frequency component of the output signal is reduced.

【0007】[0007]

【発明が解決しようとする課題】ところで、上述した図
15に示すドライバ回路にあっては、たとえば周波数f
で充放電を繰り返すと、{(1/2) CL ・VCC 2 ・f}の
電力がPMOSトランジスタP1およびNMOSトラン
ジスタN1でそれぞれ消費され、ドライバ回路1全体で
は{CL ・VCC 2 ・f}の電力が消費される。
In the driver circuit shown in FIG. 15 described above, for example, the frequency f
When the charging and discharging are repeated at, the power of {(1/2) C L · V CC 2 · f} is consumed by the PMOS transistor P1 and the NMOS transistor N1, respectively, and the driver circuit 1 as a whole has {C L · V CC 2 · f f} power is consumed.

【0008】この電力消費について、出力ノードn2を
0VからVCCに充電する場合を例に、さらに詳細に考察
する。ここで、説明を簡単にするために、PMOSトラ
ンジスタP1に流れる電流を定電流I0 とすると、出力
ノードn2の電位およびPMOSトランジスタP1での
消費電力は、図19の(a)および(b)に示すように
なる。
This power consumption will be examined in more detail by taking the case where the output node n2 is charged from 0V to V CC as an example. Here, in order to simplify the explanation, assuming that the current flowing through the PMOS transistor P1 is a constant current I 0 , the potential of the output node n2 and the power consumption at the PMOS transistor P1 are (a) and (b) in FIG. As shown in.

【0009】この場合、定電流I0 は{(VCC・CL
/t0 }で与えらる。そして、PMOSトランジスタP
1での消費電力は、PMOSトランジスタP1のソース
・ドレイン間電圧VSDと定電流I0 との積で与えられ、
総消費電力は{(1/2t0) CL ・VCC 2 }となる。図19
(b)中斜線で示す部分が、出力ノードn2を0Vから
CCに充電する際に、PMOSトランジスタP1で消費
される累積消費電力である。この図19(b)からわか
るように、図15の回路では、PMOSトランジスタP
1のソース・ドレイン間電圧VSDがVCCと大きいため、
0Vから(1/2) VCCまでの充電で、累積消費電力の3/
4を消費する。
In this case, the constant current I 0 is {(V CC · C L ).
/ T 0 }. Then, the PMOS transistor P
The power consumption at 1 is given by the product of the source-drain voltage V SD of the PMOS transistor P1 and the constant current I 0 ,
The total power consumption is {(1 / 2t 0 ) CL · V CC 2 }. FIG.
(B) The shaded area is the cumulative power consumption consumed by the PMOS transistor P1 when the output node n2 is charged from 0V to V CC . As can be seen from FIG. 19B, in the circuit of FIG.
Since the source-drain voltage V SD of 1 is as large as V CC ,
Charge from 0 V to (1/2) V CC , and
Consume 4.

【0010】したがって、たとえば、ピン数の多い64
ビットMPU等では、チップ全体の消費電力の1/3〜
1/2が出力バッファを構成するドライバ回路で消費さ
れるが、今後、LSIのデザインルールの微細化に伴う
隣接配線の接近による配線容量の増大、LSIの大規模
化、多ピン化に伴う出力ピン容量の増大等、バスおよび
出力ピン容量の充放電に伴う消費電力の増大が、大きな
課題となる。
Therefore, for example, 64 with a large number of pins is used.
For bit MPU, etc., 1/3 of the power consumption of the entire chip
Half of the power is consumed by the driver circuit that constitutes the output buffer, but in the future, the wiring capacity will increase due to the proximity of adjacent wiring due to the miniaturization of the LSI design rule, and the output will increase as the LSI becomes larger and the number of pins increases. An increase in power consumption due to charge / discharge of the bus and output pin capacitance, such as an increase in pin capacitance, becomes a major issue.

【0011】また、図17に示すドライバ回路では、出
力ノイズが低減できるが、出力バッファを構成するドラ
イバ回路における貫通電流が増大し、その結果、消費電
力が増大する。
In the driver circuit shown in FIG. 17, the output noise can be reduced, but the through current in the driver circuit forming the output buffer increases, resulting in an increase in power consumption.

【0012】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、容量負荷をドライブするときの
消費電力を大幅に低減でき、かつスルーレートコントロ
ールを貫通電流なしで実現できるドライバ回路を提供す
ることにある。
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a driver circuit capable of significantly reducing power consumption when driving a capacitive load and realizing slew rate control without through current. To provide.

【0013】[0013]

【課題を解決するための手段】上記目的を達成するた
め、本発明のドライバ回路は、容量を充電するドライバ
回路であって、充電目標電位用電源および当該充電目標
電位より低い電位用電源を少なくとも1つ有し、上記充
電目標電位用電源および上記低い電位用電源と充電すべ
き容量とをそれぞれ作動的に接続するスイッチ手段と、
位の低い電源に接続されたスイッチ手段から接続、非
接続状態を順次切り換えて充電を行わせる手段とを有す
る。
To achieve the above object, a driver circuit according to the present invention is a driver circuit for charging a capacitor, and includes at least a charging target potential power source and a potential power source lower than the charging target potential. Switch means having one and operably connecting the power supply for charging target potential and the power supply for low potential and the capacity to be charged, respectively.
A switch means connected to a lower power source, and means for sequentially switching between connected and disconnected states for charging.

【0014】また、本発明のドライバ回路は、容量を放
電するドライバ回路であって、充電目標電位用電源およ
び当該充電目標電位より低い電位用電源を少なくとも1
つ有し、上記充電目標電位用電源および上記低い電位用
電源と充電すべき容量とをそれぞれ作動的に接続するス
イッチ手段と、電位の高い電源に接続されたスイッチ手
段から接続、非接続状態を順次切り換えて放電を行わせ
る手段とを有する。
Further, the driver circuit of the present invention is a driver circuit for discharging a capacitor, and has at least one power supply for charging target potential and a power supply for potential lower than the charging target potential.
And a switch means for operatively connecting the power source for charging target potential and the power source for low potential and the capacity to be charged, respectively, and a switch means connected to a power source having a high potential for connection and disconnection. And a means for performing discharge by sequentially switching.

【0015】また、本発明のドライバ回路は、容量を充
放電するドライバ回路であって、充電目標電位用電源お
よび当該充電目標電位より低い電位用電源を少なくとも
1つ有し、上記充電目標電位用電源および上記低い電位
用電源と充電すべき容量とをそれぞれ作動的に接続する
スイッチ手段と、電位の低い電源に接続されたスイッチ
手段から接続、非接続状態を順次切り換えて充電を行わ
せ、電位の高い電源に接続されたスイッチ手段から接
続、非接続状態を順次切り換えて放電を行わせる手段と
を有する。
The driver circuit of the present invention is a driver circuit for charging / discharging a capacity, and has at least one power supply for charging target potential and a power supply for potential lower than the charging target potential, and for the charging target potential. Switching means for operably connecting the power source and the power source for low potential and the capacity to be charged, and switch means connected to the power source with low potential are connected and disconnected to sequentially perform charging. A switching means connected to a high power source for sequentially discharging and connecting the connected and disconnected states.

【0016】[0016]

【作用】本発明のドライバ回路によれば、容量に対する
充電を行うときは、充電目標電位より低い電位用電源に
接続されたスイッチ手段が接続状態に切り換えられ、こ
の低い電源電位および容量に基づく電荷が容量に対して
流れる。そして、この低い電位用電源に接続されたスイ
ッチ手段が非接続状態に切り換えられると同時に、充電
目標電位用電源に接続されたスイッチ手段が接続状態に
切り換えられる。これにより、容量が目標電位に充電さ
れる。すなわち、電位の低い電源に接続されたスイッチ
手段から接続、非接続状態が順次切り換えられて段階的
に充電が行われる。
According to the driver circuit of the present invention, when the capacitor is charged, the switch means connected to the power source for the potential lower than the charging target potential is switched to the connected state, and the charge based on the low power source potential and the capacitance is charged. Flows against the capacity. Then, the switch means connected to the low potential power source is switched to the non-connection state, and at the same time, the switch means connected to the charging target potential power source is switched to the connected state. As a result, the capacitance is charged to the target potential. That is, the connection or non-connection state is sequentially switched from the switch means connected to the power source having a low potential, and the charging is performed stepwise.

【0017】また、本発明にドライバ回路によれば、容
量に対する放電を行うときは、充電目標電位により近い
低い電位用電源に接続されたスイッチ手段が接続状態に
切り換えられ、この低い電源電位に対して電荷が流れ
る。そして、この低い電位用電源に接続されたスイッチ
手段が非接続状態に切り換えられると同時に、さらに低
い電位用電源に接続されたスイッチ手段が接続状態に切
り換えられ、この低い電源電位に対して電荷が流れる。
すなわち、電位の高い電源に接続されたスイッチ手段か
ら接続、非接続状態が順次切り換えられて、段階的に放
電が行われる。
Further, according to the driver circuit of the present invention, when discharging the capacitance, the switch means connected to the power source for low potential closer to the charge target potential is switched to the connected state, and the low power source potential is reduced. Electric charge flows. Then, at the same time as the switch means connected to the low potential power source is switched to the non-connection state, the switch means connected to the lower potential power source is switched to the connected state, and the electric charge is applied to this low power source potential. Flowing.
That is, the connection and non-connection states are sequentially switched from the switch means connected to the power source having a high potential, and the discharge is performed stepwise.

【0018】[0018]

【実施例】図1は、本発明に係るドライバ回路の第1の
実施例を示す回路図である。本ドライバ回路10は、図
1に示すように、ドレイン同士が接続されたPMOSト
ランジスタP11,P12、NMOSトランジスタN1
1,N12、および各トランジスタP11,P12,N
11,N12の導通状態と非導通状態との切り換えタイ
ミングを生成するタイミング生成回路11により構成さ
れている。
1 is a circuit diagram showing a first embodiment of a driver circuit according to the present invention. As shown in FIG. 1, the driver circuit 10 includes PMOS transistors P11, P12 and NMOS transistors N1 whose drains are connected to each other.
1, N12 and each transistor P11, P12, N
The timing generating circuit 11 generates timing for switching the conduction state and the non-conduction state of 11 and N12.

【0019】PMOSトランジスタP11のソースおよ
びNMOSトランジスタN11のソースは電源電圧VCC
の1/2の電圧(1/2) VCCを供給する図示しない電源回
路の供給ラインに接続され、PMOSトランジスタP1
2のソースは電源電圧VCCの供給ラインに接続され、N
MOSトランジスタN11のソースは接地ラインに接続
されている。そして、各トランジスタP11,P12,
N11,N12のゲートは、タイミング生成回路11の
制御信号出力ラインに接続されている。具体的には、P
MOSトランジスタP11のゲートが制御信号φ1の出
力ラインに、PMOSトランジスタP12のゲートが制
御信号φ2の出力ラインに、NMOSトランジスタN1
1のゲートが制御信号φ3の出力ラインに、NMOSト
ランジスタN12のゲートが制御信号φ4の出力ライン
にそれぞれ接続されている。
The source of the PMOS transistor P11 and the source of the NMOS transistor N11 are the power supply voltage V CC.
Connected to the supply line of a power supply circuit (not shown) for supplying a voltage (1/2) V CC
The source of 2 is connected to the supply line of the power supply voltage V CC , and N
The source of the MOS transistor N11 is connected to the ground line. Then, the transistors P11, P12,
The gates of N11 and N12 are connected to the control signal output line of the timing generation circuit 11. Specifically, P
The gate of the MOS transistor P11 is on the output line of the control signal φ1, the gate of the PMOS transistor P12 is on the output line of the control signal φ2, and the NMOS transistor N1 is
The gate of 1 is connected to the output line of the control signal φ3, and the gate of the NMOS transistor N12 is connected to the output line of the control signal φ4.

【0020】タイミング生成回路11は、図2に示すよ
うに、入力信号SINが0V(ローレベル)で入力される
充電時には、電位の低い電源電圧(1/2) VCCの供給ライ
ンに接続されたPMOSトランジスタP11を所定時間
だけ導通状態にするために制御信号φ1を入力信号SIN
が0Vに切り換わった時点でVCCレベルから0Vレベル
に切り換え、所定時間経過した時点で、充電目標電位で
ある高い電位の電源電圧VCCの供給ラインに接続された
PMOSトランジスタP12を導通状態にするために、
制御信号φ1を0VレベルからVCCレベルに切り換える
と同時に、制御信号φ2をVCCレベルから0Vレベルに
切り換える。このとき、制御信号φ3およびφ4は0V
レベルに保持して、NMOSトランジスタN11,N1
2を非導通状態に保持させる。また、入力信号SINが電
源電圧VCCレベル(ハイレベル)で入力される放電時に
は、電位の高い(接地レベルに対して)電圧(1/2) VCC
の供給ラインに接続されたNMOSトランジスタN11
を所定時間だけ導通状態にするために制御信号φ3を入
力信号SINがVCCレベルに切り換わった時点で0Vから
CCレベルに切り換え、所定時間経過した時点で低い電
位の接地ラインに接続されたNMOSトランジスタN1
2を導通状態にするために、制御信号φ3をVCCレベル
から0Vレベルに切り換えると同時に、制御信号φ4を
0VレベルからVCCレベルに切り換える。このとき、制
御信号φ1はVCCレベルのままに保持させ、制御信号φ
2は入力信号SINがVCCレベルに切り換わった時点でV
CCレベルに切り換えて、PMOSトランジスタP11,
P12を非導通状態に保持させる。
As shown in FIG. 2, the timing generation circuit 11 is connected to the supply line of the power supply voltage (1/2) V CC having a low potential at the time of charging when the input signal SIN is input at 0V (low level). In order to make the PMOS transistor P11 conductive for a predetermined time, the control signal φ1 is input signal SIN.
There switched to 0V level from off unusual point at V CC level to 0V, when the predetermined time has elapsed, the conductive state PMOS transistor P12 connected to the supply line of the power supply voltage V CC of high potential is charged target potential In order to
At the same time that the control signal φ1 is switched from the 0V level to the V CC level, the control signal φ2 is switched from the V CC level to the 0V level. At this time, the control signals φ3 and φ4 are 0V.
Hold at the level, NMOS transistors N11, N1
2 is kept in a non-conducting state. When the input signal SIN is input at the power supply voltage V CC level (high level), the voltage (1/2) V CC having a high potential (with respect to the ground level) is discharged.
NMOS transistor N11 connected to the supply line of
Switching from 0V to V CC level at the time when the input signal SIN a control signal φ3 is switched to V CC level to the conducting state for a predetermined time, which is connected to the ground line of the lower potential at the time when a predetermined time has elapsed NMOS transistor N1
In order to make 2 conductive, the control signal φ3 is switched from the V CC level to the 0 V level, and at the same time, the control signal φ4 is switched from the 0 V level to the V CC level. At this time, the control signal φ1 is kept at the V CC level and the control signal φ1
2 is V when the input signal SIN switches to V CC level
Switching to CC level, PMOS transistor P11,
P12 is held in a non-conducting state.

【0021】図3は、電圧(1/2) VCCを供給する電源回
路20の構成例を示す回路図である。この電源回路20
は、図3に示すように、ドライバ回路10のPMOSト
ランジスタP11およびNMOSトランジスタN11の
ソースと接地ラインとの間に接続されたキャパシタC2
1、およびキャパシタC21のトランジスタのソースと
の接続電極側に接続された抵抗素子R21により構成さ
れている。
FIG. 3 is a circuit diagram showing a configuration example of the power supply circuit 20 for supplying the voltage (1/2) V CC . This power circuit 20
Is a capacitor C2 connected between the sources of the PMOS transistor P11 and the NMOS transistor N11 of the driver circuit 10 and the ground line, as shown in FIG.
1 and a resistance element R21 connected to the connection electrode side of the capacitor C21 with the source of the transistor.

【0022】電源回路20は、放電時はキャパシタC2
1に蓄積された電荷をPMOSトランジスタP11を通
して出力ノードn12に供給し、放電時はNMOSトラ
ンジスタN11を通してキャパシタC21に電荷を蓄積
し、電圧(1/2) VCCを安定に保持、供給する。
The power supply circuit 20 has a capacitor C2 when discharging.
The electric charge accumulated in 1 is supplied to the output node n12 through the PMOS transistor P11, and the electric charge is accumulated in the capacitor C21 through the NMOS transistor N11 at the time of discharging to stably hold and supply the voltage (1/2) V CC .

【0023】次に、上記構成による充電および放電時の
動作を説明する。放電時には、入力信号SINが0V(ロ
ーレベル)で入力ノードn11を介してタイミング生成
回路11に入力される。タイミング生成回路11では、
入力信号レベルが0Vに切り換わった時点で、制御信号
φ1およびφ4がVCCレベルから0Vレベルに切り換え
られて、PMOSトランジスタP11のゲートおよびN
MOSトランジスタN12のゲートにそれぞれ出力され
る。このとき、制御信号φ2はVCCレベルに、制御信号
φ3は0Vに保持されて、PMOSトランジスタP12
のゲートおよびNMOSトランジスタN11のゲートに
それぞれ出力される。これにより、PMOSトランジス
タP11が導通状態となり、PMOSトランジスタP1
2、NMOSトランジスタN11,N12は非導通状態
に保持される。その結果、電源回路20から出力ノード
n12に対して、図1中矢印で示すように、{(1/2)
CC・CL }なる電荷が流れる。
Next, the operation during charging and discharging according to the above configuration will be described. At the time of discharging, the input signal SIN is 0V (low level) and is input to the timing generation circuit 11 via the input node n11. In the timing generation circuit 11,
When the input signal level is switched to 0V, the control signals φ1 and φ4 are switched from the V CC level to the 0V level, and the gate of the PMOS transistor P11 and the N
It is output to the gate of the MOS transistor N12. At this time, the control signal φ2 is held at the V CC level and the control signal φ3 is held at 0V, so that the PMOS transistor P12
Are output to the gate of the gate and the gate of the NMOS transistor N11. As a result, the PMOS transistor P11 becomes conductive and the PMOS transistor P1
2. The NMOS transistors N11 and N12 are held in the non-conducting state. As a result, from the power supply circuit 20 to the output node n12, {(1/2)
A charge of V CC · C L } flows.

【0024】そして、入力信号SINがVCCレベルから0
Vに切り換わってから所定時間経過後に制御信号φ1が
0VレベルからVCCレベルに切り換えられると同時に、
制御信号φ2がVCCレベルから0Vレベルに切り換えら
れる。このとき、制御信号φ3およびφ4は0Vレベル
に保持される。これにより、PMOSトランジスタP1
1が導通状態から非導通状態に切り換わり、PMOSト
ランジスタP12が非導通状態から導通状態に切り換わ
り、NMOSトランジスタN11,N12は非導通状態
に保持される。その結果、電源電圧VCCの供給ライン
(充電目標電位用電源)から出力ノードn12に対し
て、図1中矢印で示すように、{(1/2) VCC・CL
なる電荷が流れる。以上のように、出力ノードn12に
対し、電位の低い電源側から充電目標電位用電源と、段
階的に電源を順番に接続して、いわゆる負荷容量CL
対する断熱充電が行われる。
Then, the input signal SIN changes from V CC level to 0.
At the same time when the control signal φ1 is switched from the 0V level to the V CC level after a lapse of a predetermined time after switching to V,
Control signal φ2 is switched from the V CC level to the 0 V level. At this time, the control signals φ3 and φ4 are held at 0V level. As a result, the PMOS transistor P1
1 switches from the conductive state to the non-conductive state, the PMOS transistor P12 switches from the non-conductive state to the conductive state, and the NMOS transistors N11 and N12 are held in the non-conductive state. As a result, from the supply line of the power supply voltage V CC (power supply for the charging target potential) to the output node n12, as indicated by the arrow in FIG. 1, {(1/2) V CC · C L }.
Charge flows. As described above, the so-called load capacitance C L is adiabatically charged by sequentially connecting the power source for charging target potential power source and the power source for the charging target potential in order from the power source side with a low potential to the output node n12.

【0025】この充電時のPMOSトランジスタP11
およびP12に流れる電流をI11、I12とすると、I11
=I12=I0 であることから、出力ノードn12の電位
は、図15に示す従来の回路の特性を示す図19(a)
と同様に、図4(a)に示すようになる。ところが、本
実施例に場合、PMOSトランジスタP11およびP1
2のソース・ドレイン間電圧VSDの最大値は、両トラン
ジスタP11およびP12共に、(1/2) VCCであること
から、PMOSトランジスタP11,P12で消費され
る累積消費電力は、図4(b)中斜線で示すようにな
る。したがって、総消費電力は{(1/4t0) CL
CC 2 }と、従来の1/2となる。すなわち、図14
(b)からわかるように、図1の回路では、0Vから(1
/2)VCCまでの充電時、PMOSトランジスタP11の
ソース・ドレイン間電圧VSDが(1/2) VCCと小さいた
め、0Vから(1/2) VCCまでの充電で、従来回路では、
累積消費電力の3/4が消費されていたの対し、本回路
では累積消費電力の1/4が消費されるだけであり、消
費電力が大幅に低減される。
During this charging, the PMOS transistor P11
And the current flowing through P12 is I 11 and I 12 , I 11
= I 12 = I 0 , the potential of the output node n12 shows the characteristic of the conventional circuit shown in FIG.
Similarly, as shown in FIG. However, in the case of this embodiment, the PMOS transistors P11 and P1 are
Since the maximum value of the source-drain voltage V SD of 2 is (1/2) V CC for both transistors P11 and P12, the cumulative power consumption consumed by the PMOS transistors P11 and P12 is shown in FIG. b) As indicated by the diagonally shaded lines. Therefore, the total power consumption {(1 / 4t 0) C L ·
V CC 2 }, which is ½ of the conventional value. That is, FIG.
As can be seen from (b), in the circuit of FIG.
/ 2) When charging to V CC, the source-drain voltage V SD of the PMOS transistor P11 is as small as (1/2) V CC , so charging from 0 V to (1/2) V CC ,
While 3/4 of the cumulative power consumption was consumed, this circuit only consumes 1/4 of the cumulative power consumption, and the power consumption is significantly reduced.

【0026】次に、所定時間充電が行われた後、入力信
号SINが0VレベルからVCCレベルに切り換えられて、
放電が行われる。入力信号SINが0VレベルからVCC
ベルに切り換えられると、タイミング生成回路11で
は、制御信号φ2が0VレベルからVCCレベルに切り換
えられると同時に、制御信号φ3が0VレベルからVCC
レベルに切り換えられる。このとき、制御信号φ1はV
CCレベルに、制御信号φ4は0Vレベルに保持される。
これにより、PMOSトランジスタP12が導通状態か
ら非導通状態に切り換わり、NMOSトランジスタN1
1が非導通状態から導通状態に切り換わり、PMOSト
ランジスタP11およびNMOSトランジスタN12は
非導通状態に保持される。その結果、出力ノードn12
(負荷容量CL )から(1/2) VCC用電源回路20に対
し、図1中矢印で示すように、{(1/2) VCC・CL
なる電荷が流れる。
Next, after charging for a predetermined time, the input signal SIN is switched from the 0V level to the V CC level,
Discharge is performed. When the input signal SIN is switched from the 0V level to the V CC level, in the timing generation circuit 11, the control signal φ2 is switched from the 0V level to the V CC level, and at the same time, the control signal φ3 is switched from the 0V level to the V CC.
Switch to level. At this time, the control signal φ1 is V
The control signal φ4 is held at the CC level and the 0V level.
As a result, the PMOS transistor P12 switches from the conductive state to the non-conductive state, and the NMOS transistor N1
1 is switched from the non-conducting state to the conducting state, and the PMOS transistor P11 and the NMOS transistor N12 are held in the non-conducting state. As a result, the output node n12
From (load capacitance C L ) to (1/2) V CC power supply circuit 20, as indicated by the arrow in FIG. 1, {(1/2) V CC · C L }
Charge flows.

【0027】そして、入力信号SINが0VからVCCレベ
ルに切り換わってから所定時間経過後に制御信号φ3が
CCレベルから0Vレベルに切り換えられると同時に、
制御信号φ4が0VレベルからVCCレベルに切り換えら
れる。このとき、制御信号φ1およびφ2はVCCレベル
に保持される。これにより、NMOSトランジスタN1
1が導通状態から非導通状態に切り換わり、NMOSト
ランジスタN12が非導通状態から導通状態に切り換わ
り、PMOSトランジスタP11,P12は非導通状態
に保持される。その結果、出力ノードn12(負荷容量
L )から接地(0V用電源)に対し、図1中矢印で
示すように、{(1/2) VCC・CL }なる電荷が流れる。
以上のように、出力ノードn12に対し、電位の高い電
源側から低い電源と、段階的に電源を順番に接続して、
いわゆる負荷容量CL に対する放電が行われる。
[0027] Then, the input signal SIN at the same time the control signal φ3 after a predetermined time has elapsed since switched from 0V to V CC level is switched from V CC level to 0V level,
Control signal φ4 is switched from 0V level to V CC level. At this time, control signals φ1 and φ2 are held at the V CC level. As a result, the NMOS transistor N1
1 switches from the conductive state to the non-conductive state, the NMOS transistor N12 switches from the non-conductive state to the conductive state, and the PMOS transistors P11 and P12 are held in the non-conductive state. As a result, from the output node n12 (load capacitance C L ) to the ground (power supply for 0 V), as shown by the arrow in FIG. 1, a charge of {(1/2) V CC · C L } flows.
As described above, with respect to the output node n12, the power supply is connected in order from the power supply side with the higher potential to the power supply with the lower potential,
The so-called load capacitance C L is discharged.

【0028】以上の充電および放電を1サイクル〔〜
〕とすると、充電時のにおける電荷の流れと放電時
のにおける電荷の流れとが相殺され、結果的に、VCC
用電源から接地に対して、1サイクルで{(1/2) VCC
L }の電荷が流れることになる。すなわち、消費電力
Pcは下記式に示すように、従来の1/2となる。 Pc={((1/2) VCC・CL )/(1/f)〕・VCC =(1/2) CL ・VCC 2 ・f …(1)
One cycle of the above charging and discharging [~
], The flow of charge during charging and the flow of charge during discharging are canceled out, resulting in V CC
{(1/2) V CC
The charge of CL } will flow. That is, the power consumption Pc is 1/2 of that in the conventional case, as shown in the following equation. Pc = {((1/2) V CC・ C L ) / (1 / f)] ・ V CC = (1/2) C L・ V CC 2・ f (1)

【0029】この消費電力の低減を別の観点から説明す
ると、ドライバ回路10を構成する4つのトランジスタ
P11,P12,N11,N12で消費される各電力P
ctは、電源が(1/2) VCCのときのインバータの動作と等
価になることから、下記式で示すようになる。 Pct=(1/2) CL ・(VCC/2)2 ・f =(1/8) CL ・VCC 2 ・f …(2) したがって、4つのトランジスタP11,P12,N1
1,N12で消費される総電力は、上記(1)式に示す
電力と同様に、{(1/2) CL ・VCC 2 ・f}となり、従
来の1/2となる。
This reduction in power consumption will be described from another point of view. Each power P consumed by the four transistors P11, P12, N11, N12 forming the driver circuit 10 is explained.
Since ct is equivalent to the operation of the inverter when the power supply is (1/2) V CC , it is expressed by the following formula. Pct = (1/2) C L · (V CC / 2) 2 · f = (1/8) C L · V CC 2 · f ... (2) Therefore, four transistors P11, P12, N1
The total power consumed by 1 and N12 is {(1/2) C L · V CC 2 · f}, which is ½ of the conventional power, similarly to the power shown in the equation (1).

【0030】以上説明したように、本第1の実施例によ
れば、充電目標電位VCC用電源に加えて、充電目標電位
CCより低い電位(1/2) VCC用電源を設けるとともに、
これら電源電圧の供給ラインと出力ノードn12、すな
わち負荷容量CL を制御信号φ1〜φ4の入力レベルに
応じて作動的に接続するPMOSトランジスタP11,
P12およびNMOSトランジスタN11,N12を設
け、充電時には電位の低い(1/2) VCC用電源に接続され
たPMOSトランジスタP11からP12と接続、非接
続状態を順次切り換えて充電を行わせ、放電時は接地よ
り電位の高い(1/2) VCC用電源に接続されたNMOSト
ランジスタN11からN12と接続、非接続状態を順次
切り換えて放電を行わせるようにしたので、LSI外部
ピン、大容量データバス等の負荷容量を充放電する際の
消費電力を従来の1/2に低減でき、LSIの低消費電
力化を図れ、ひいては安価なプラスチックパッケージに
よるLSIの低コスト化を実現できる等の利点がある。
As described above, according to the first embodiment, in addition to the power source for the charge target potential V CC , the power source for the potential (1/2) V CC lower than the charge target potential V CC is provided. ,
A PMOS transistor P11 for operatively connecting the supply line of the power supply voltage and the output node n12, that is, the load capacitance C L according to the input levels of the control signals φ1 to φ4.
P12 and NMOS transistors N11 and N12 are provided to connect the PMOS transistors P11 to P12 connected to the (1/2) V CC power supply, which has a low electric potential during charging, to sequentially switch the non-connection state to perform charging, and during discharging. Is connected to the NMOS transistors N11 to N12 connected to the (1/2) V CC power supply whose potential is higher than ground, and sequentially switches the non-connection state to perform discharge. The power consumption when charging / discharging the load capacity of the bus etc. can be reduced to half of the conventional one, and the power consumption of the LSI can be reduced, and the cost reduction of the LSI can be realized by an inexpensive plastic package. is there.

【0031】図5は、本発明に係るドライバ回路の第2
の実施例を示す回路図である。本第2の実施例が上述し
た第1の実施例と異なる点は、PMOSトランジスタ1
1,P12、NMOSトランジスタN11,N12と出
力ノードn12との間に、それぞれPMOSトランジス
タP13,P14、NMOSトランジスタN13,N1
4を直列に接続したことにある。また、タイミング生成
回路11aは、直列に接続された4つのインバータ11
1,112,113,114により構成されている。
FIG. 5 shows a second driver circuit according to the present invention.
3 is a circuit diagram showing an embodiment of FIG. The second embodiment differs from the first embodiment described above in that the PMOS transistor 1
1, P12, NMOS transistors N11 and N12, and the output node n12 between PMOS transistors P13 and P14 and NMOS transistors N13 and N1, respectively.
4 is connected in series. Further, the timing generation circuit 11a includes four inverters 11 connected in series.
1, 112, 113, 114.

【0032】本回路では、入力ノードn11がPMOS
トランジスタP11,P12およびNMOSトランジス
タN11,N12のゲートにそれぞれ接続され、入力信
号SINが制御信号φ11として供給される。インバータ
113の出力がPMOSトランジスタP13およびNM
OSトランジスタN13のゲートにそれぞれ接続され、
入力信号SINと逆相の信号が3つのインバータ111,
112,113で所定の時間だけ遅延された時間に制御
信号φ12として供給される。また、インバータ114
の出力がPMOSトランジスタP14およびNMOSト
ランジスタN14のゲートにそれぞれ接続され、入力信
号SINと同相の信号が、制御信号φ12からさらにイン
バータ114で所定時間だけ遅延された時間に制御信号
φ13として供給される。
In this circuit, the input node n11 is a PMOS
The gates of the transistors P11 and P12 and the NMOS transistors N11 and N12 are respectively connected, and the input signal SIN is supplied as the control signal φ11. The output of the inverter 113 is the PMOS transistors P13 and NM.
Respectively connected to the gate of the OS transistor N13,
Inverters 111 whose input signal SIN and the opposite phase signal are three,
The signals 112 and 113 are supplied as the control signal φ12 at a time delayed by a predetermined time. In addition, the inverter 114
Is connected to the gates of the PMOS transistor P14 and the NMOS transistor N14, and a signal in phase with the input signal SIN is supplied as the control signal φ13 at a time delayed from the control signal φ12 by the inverter 114 for a predetermined time.

【0033】次に、上記構成による充電および放電時の
動作を、図6のタイミングチャートを参照しつつ説明す
る。放電時には、入力信号SINが0V(ローレベル)で
入力ノードn11を介してタイミング生成回路11aに
入力されるとともに、制御信号φ11としてPMOSト
ランジスタP11,P12、およびNMOSトランジス
タN11,N12のゲートにそれぞれ供給される。これ
により、PMOSトランジスタP11,P12は導通状
態となり、NMOSトランジスタN11,N12は非導
通状態となる。このとき、タイミング生成回路11aか
らは制御信号φ12が0Vレベルで出力され、制御信号
φ13はVCCレベルで出力されている。したがって、P
MOSトランジスタP13、およびNMOSトランジス
タN14は導通状態に保持され、PMOSトランジスタ
P14およびNMOSトランジスタN13は非導通状態
に保持される。その結果、(1/2) VCC用電源から出力ノ
ードn12に対して、図5中矢印で示すように、PM
OSトランジスタP11,P13を介して{(1/2) VCC
・CL}なる電荷が流れる。
Next, the operation at the time of charging and discharging according to the above configuration will be described with reference to the timing chart of FIG. At the time of discharging, the input signal SIN is input to the timing generation circuit 11a at 0V (low level) via the input node n11, and is supplied as the control signal φ11 to the gates of the PMOS transistors P11 and P12 and the NMOS transistors N11 and N12, respectively. To be done. As a result, the PMOS transistors P11 and P12 are rendered conductive, and the NMOS transistors N11 and N12 are rendered non-conductive. At this time, the timing generation circuit 11a outputs the control signal φ12 at the 0V level and the control signal φ13 at the V CC level. Therefore, P
The MOS transistor P13 and the NMOS transistor N14 are held in the conductive state, and the PMOS transistor P14 and the NMOS transistor N13 are held in the non-conductive state. As a result, from the (1/2) V CC power supply to the output node n12, as shown by the arrow in FIG.
Through the OS transistors P11 and P13, {(1/2) V CC
・ C L } flows.

【0034】そして、入力信号SINがタイミング生成回
路11aに0Vレベルで入力されてから、入力信号SIN
が3つのインバータ111,112,113でレベル反
転作用をうけ所定時間遅延されて、制御信号φ12が0
VレベルからVCCレベルに切り換わる。これにより、P
MOSトランジスタP13は導通状態から非導通状態に
切り換わり、NMOSトランジスタN13が非導通状態
から導通状態に切り換わる。さらに、インバータ113
から出力された信号はインバータ114でレベル反転作
用を受けて所定時間遅延されて、制御信号φ13がVCC
レベルから0Vレベルに切り換わる。これにより、PM
OSトランジスタP14が非導通状態から導通状態に切
り換わり、NMOSトランジスタN14が導通状態から
非導通状態に切り換わる。その結果、電源電圧VCCの供
給ライン(充電目標電位用電源)から出力ノードn12
に対して、図5中矢印で示すように、PMOSトラン
ジスタP12,P14を介して{(1/2) VCC・CL }な
る電荷が流れる。以上のように、本第2の実施例におい
ても、出力ノードn12に対し、電位の低い電源側から
充電目標電位用電源と、段階的に電源を順番に接続し
て、いわゆる負荷容量CL に対する断熱充電が行われ
る。
After the input signal SIN is input to the timing generation circuit 11a at 0V level, the input signal SIN
Is delayed by a predetermined time due to the level inversion action of the three inverters 111, 112, 113, and the control signal φ12 becomes 0.
The V level is switched to the V CC level. This gives P
The MOS transistor P13 switches from the conductive state to the non-conductive state, and the NMOS transistor N13 switches from the non-conductive state to the conductive state. Furthermore, the inverter 113
The signal output from the inverter 114 is delayed by the inverter 114 for a predetermined period of time so that the control signal φ13 becomes V CC.
The level switches to 0V level. By this, PM
The OS transistor P14 switches from the non-conductive state to the conductive state, and the NMOS transistor N14 switches from the conductive state to the non-conductive state. As a result, from the supply line of the power source voltage V CC (power source for charging target potential) to the output node n12.
On the other hand, as shown by the arrow in FIG. 5, electric charges of {(1/2) V CC · C L } flow through the PMOS transistors P12 and P14. As described above, also in the second embodiment, the power source for charging target potential and the power source are sequentially connected to the output node n12 from the power source side having a lower potential, and the power source is connected step by step to the so-called load capacitance C L. Adiabatic charging is performed.

【0035】次に、所定時間充電が行われた後、入力信
号SINが0VレベルからVCCレベルに切り換えられて、
放電が行われる。すなわち、入力信号SINが0Vレベル
からVCCレベルに切り換えられると、制御信号φ11も
0VレベルからVCCレベルに切り換わることから、PM
OSトランジスタP11,P12は導通状態から非導通
状態に切り換わり、NMOSトランジスタN11,N1
2は非導通状態から導通状態に切り換わる。このとき、
タイミング生成回路11aからは制御信号φ12がVCC
レベルで出力され、制御信号φ13は0Vレベルで出力
されている。したがって、PMOSトランジスタP1
3、およびNMOSトランジスタN14は非導通状態に
保持され、PMOSトランジスタP14およびNMOS
トランジスタN13は導通状態に保持される。その結
果、出力ノードn12(負荷容量CL )から(1/2) VCC
用電源に対し、図5中矢印で示すように、NMOSト
ランジスタN13,N11を介して{(1/2) VCC
L }なる電荷が流れる。
Next, after charging for a predetermined time, the input signal SIN is switched from 0V level to V CC level,
Discharge is performed. That is, when the input signal SIN is switched from the 0V level to the V CC level, the control signal φ11 is also switched from the 0V level to the V CC level.
The OS transistors P11 and P12 switch from the conductive state to the non-conductive state, and the NMOS transistors N11 and N1
2 switches from the non-conducting state to the conducting state. At this time,
The control signal φ12 is output from the timing generation circuit 11a to V CC.
The control signal .phi.13 is output at a 0V level. Therefore, the PMOS transistor P1
3 and the NMOS transistor N14 are held in the non-conducting state, and the PMOS transistor P14 and the NMOS transistor N14
The transistor N13 is kept conductive. As a result, from the output node n12 (load capacitance C L ) to (1/2) V CC
As shown by the arrow in FIG. 5, for the power supply for power supply, through the NMOS transistors N13 and N11, {(1/2) V CC
A charge of C L } flows.

【0036】そして、入力信号SINがタイミング生成回
路11aにVCCレベルで入力されてから、入力信号SIN
が3つのインバータ111,112,113でレベル反
転作用をうけ所定時間遅延されて、制御信号φ12がV
CCレベルから0Vレベルに切り換わる。これにより、P
MOSトランジスタP13は非導通状態から導通状態に
切り換わり、NMOSトランジスタN13が導通状態か
ら非導通状態に切り換わる。さらに、インバータ113
から出力された信号はインバータ114でレベル反転作
用を受けて所定時間遅延されて、制御信号φ13が0V
レベルからVCCレベルに切り換わる。これにより、PM
OSトランジスタP14が導通状態から非導通状態に切
り換わり、NMOSトランジスタN14が非導通状態か
ら導通状態に切り換わる。その結果、出力ノードn12
(負荷容量CL )から接地(0V用電源)に対し、図5
中矢印で示すように、NMOSトランジスタN14,
N12を介して{(1/2) VCC・CL }なる電荷が流れ
る。以上のように、出力ノードn12に対し、電位の高
い電源側から低い電源と、段階的に電源を順番に接続し
て、いわゆる負荷容量CL に対する放電が行われる。
After the input signal SIN is input to the timing generation circuit 11a at the V CC level, the input signal SIN
Is delayed by a predetermined time due to the level inversion effect by the three inverters 111, 112, 113, and the control signal φ12 becomes V
It switches from CC level to 0V level. This gives P
The MOS transistor P13 switches from the non-conductive state to the conductive state, and the NMOS transistor N13 switches from the conductive state to the non-conductive state. Furthermore, the inverter 113
The signal output from is subjected to the level inversion action in the inverter 114 and delayed for a predetermined time, and the control signal φ13 becomes 0V.
The level switches to the V CC level. By this, PM
The OS transistor P14 switches from the conductive state to the non-conductive state, and the NMOS transistor N14 switches from the non-conductive state to the conductive state. As a result, the output node n12
From (load capacity C L ) to ground (0V power supply),
As indicated by the middle arrow, the NMOS transistor N14,
A charge of {(1/2) V CC C L } flows through N12. As described above, the so-called load capacitance C L is discharged by sequentially connecting to the output node n12 a power source having a high potential and a power source having a low potential in order.

【0037】本第2の実施例によれば、上述した第1の
実施例と同様に、図5中、充電時のにおける電荷の流
れと放電時のにおける電荷の流れとが相殺され、結果
的に、VCC用電源から接地に対して、1サイクルで{(1
/2) VCC・CL }の電荷が流れることになり、消費電力
Pcは{(1/2) CL ・VCC 2 ・f}と従来の1/2とな
る。
According to the second embodiment, as in the first embodiment described above, the flow of charges during charging and the flow of charges during discharging are canceled out in FIG. 5, resulting in to, with respect to ground from the power supply V CC, in one cycle {(1
/ 2) The electric charge of V CC · C L } will flow, and the power consumption Pc will be {(1/2) C L · V CC 2 · f}, which is 1/2 of the conventional value.

【0038】図6は、本発明に係るドライバ回路の第3
の実施例を示す回路図である。本第3の実施例が上述し
た第2の実施例と異なる点は、PMOSトランジスタ1
1,P12のドレイン同士、およびNMOSトランジス
タN11,N12のドレイン同士を接続し、これら接続
点と出力ノードn12との間に、それぞれPMOSトラ
ンジスタP13、NMOSトランジスタN13を直列に
接続したことにある。また、本第3の実施例におけるタ
イミング生成回路11bは、入力信号SINを受けて、ス
ルーレートが最適となるように負荷容量CL に応じて設
定された時定数τをもって遅延させる調整回路115
と、調整回路115の出力信号をレベル反転させて制御
信号φ15として出力するインバータ116と、調整回
路115の出力信号を受けて制御信号φ16として出力
するバッファ117により構成されている。
FIG. 6 shows a third driver circuit according to the present invention.
3 is a circuit diagram showing an embodiment of FIG. The third embodiment differs from the second embodiment described above in that the PMOS transistor 1
This is because the drains of P1 and P12 and the drains of NMOS transistors N11 and N12 are connected to each other, and the PMOS transistor P13 and the NMOS transistor N13 are connected in series between these connection points and the output node n12. Further, the timing generation circuit 11b according to the third embodiment receives the input signal SIN and delays it with a time constant τ set according to the load capacitance C L so that the slew rate is optimized.
An inverter 116 for inverting the level of the output signal of the adjusting circuit 115 and outputting it as a control signal φ15; and a buffer 117 for receiving the output signal of the adjusting circuit 115 and outputting it as a control signal φ16.

【0039】本回路では、入力ノードn11がPMOS
トランジスタP13およびNMOSトランジスタN13
のゲートにそれぞれ接続され、入力信号SINが制御信号
φ14として供給される。インバータ116の出力がP
MOSトランジスタP11およびNMOSトランジスタ
N11のゲートに接続され、入力信号SINと逆相の信号
が所定の時間だけ遅延された時間に制御信号φ15とし
て供給される。また、バッファ117の出力がPMOS
トランジスタP12およびNMOSトランジスタN12
のゲートに接続され、入力信号SINと同相の信号が所定
時間だけ遅延された時間に制御信号φ16として供給さ
れる。
In this circuit, the input node n11 is a PMOS
Transistor P13 and NMOS transistor N13
, And the input signal SIN is supplied as the control signal φ14. The output of the inverter 116 is P
It is connected to the gates of the MOS transistor P11 and the NMOS transistor N11, and is supplied as the control signal φ15 at the time when a signal having a phase opposite to that of the input signal SIN is delayed by a predetermined time. The output of the buffer 117 is PMOS
Transistor P12 and NMOS transistor N12
Of the input signal SIN is supplied as the control signal φ16 at a time delayed by a predetermined time.

【0040】次に、上記構成による充電および放電時の
動作を説明する。放電時には、入力信号SINが0Vレベ
ルで入力ノードn11を介してタイミング生成回路11
bに入力されるとともに、制御信号φ14としてPMO
SトランジスタP13およびNMOSトランジスタN1
3のゲートにそれぞれ供給される。これにより、PMO
SトランジスタP13は導通状態となり、NMOSトラ
ンジスタN13は非導通状態となる。このとき、タイミ
ング生成回路11bからは制御信号φ15が0Vレベル
で出力され、制御信号φ16はVCCレベルで出力されて
いる。したがって、PMOSトランジスタP11、およ
びNMOSトランジスタN12は導通状態に保持され、
PMOSトランジスタP12およびNMOSトランジス
タN11は非導通状態に保持される。その結果、(1/2)
CC用電源から出力ノードn12に対して、PMOSト
ランジスタP11,P13を介して{(1/2) VCC
L }なる電荷が流れる。
Next, the operation during charging and discharging according to the above configuration will be described. At the time of discharging, the input signal SIN is at 0V level, and the timing generation circuit 11 passes through the input node n11.
It is input to b and PMO is used as the control signal φ14.
S transistor P13 and NMOS transistor N1
It is supplied to each of the three gates. This allows the PMO
The S transistor P13 becomes conductive and the NMOS transistor N13 becomes non-conductive. At this time, the timing generation circuit 11b outputs the control signal φ15 at the 0V level and the control signal φ16 at the V CC level. Therefore, the PMOS transistor P11 and the NMOS transistor N12 are held in the conductive state,
The PMOS transistor P12 and the NMOS transistor N11 are held in the non-conducting state. As a result, (1/2)
From the power source for V CC to the output node n12 via the PMOS transistors P11 and P13, {(1/2) V CC
A charge of C L } flows.

【0041】そして、タイミング生成回路11bに0V
レベルで入力された信号SINは、時定数τが設定された
調整回路115で所定時間遅延されてインバータ116
およびバッファ117に入力される。これにより、イン
バータ116から入力信号SINと逆相のVCCレベルの制
御信号φ15が出力され、バッファ117から入力信号
SINと同相の0Vレベルの制御信号φ16が出力され
る。これに伴い、PMOSトランジスタP11およびN
MOSトランジスタN12は導通状態から非導通状態に
切り換わり、PMOSトランジスタP12およびNMO
SトランジスタN11が非導通状態から導通状態に切り
換わる。その結果、電源電圧VCCの供給ライン(充電目
標電位用電源)から出力ノードn12に対して、PMO
SトランジスタP12,P13を介して{(1/2) VCC
L }なる電荷が流れる。以上のように、本第3の実施
例においても、出力ノードn12に対し、電位の低い電
源側から充電目標電位用電源と、段階的に電源を順番に
接続して、いわゆる負荷容量CL に対する断熱充電が行
われる。
Then, 0V is applied to the timing generation circuit 11b.
The signal SIN input at the level is delayed for a predetermined time by the adjustment circuit 115 in which the time constant τ is set, and the signal SIN is delayed by the inverter 116.
And is input to the buffer 117. As a result, the inverter 116 outputs the control signal φ15 having the V CC level in the opposite phase to the input signal SIN, and the buffer 117 outputs the control signal φ16 having the 0 V level in phase with the input signal SIN. Accordingly, PMOS transistors P11 and N
The MOS transistor N12 switches from the conductive state to the non-conductive state, and the PMOS transistors P12 and NMO are turned on.
The S transistor N11 switches from the non-conducting state to the conducting state. As a result, from the supply line of the power supply voltage V CC (power supply for charging target potential) to the output node n12, the PMO
Via S-transistors P12 and P13, {(1/2) V CC
A charge of C L } flows. As described above, also in the third embodiment, the power source for charging target potential and the power source are sequentially connected in order from the power source side having a lower potential to the output node n12, and the so-called load capacitance C L is connected. Adiabatic charging is performed.

【0042】次に、所定時間充電が行われた後、入力信
号SINが0VレベルからVCCレベルに切り換えられて、
放電が行われる。すなわち、入力信号SINが0Vレベル
からVCCレベルに切り換えられると、制御信号φ14も
0VレベルからVCCレベルに切り換わることから、PM
OSトランジスタP13は導通状態から非導通状態に切
り換わり、NMOSトランジスタN13は非導通状態か
ら導通状態に切り換わる。このとき、タイミング生成回
路11bからは制御信号φ15がVCCレベルで出力さ
れ、制御信号φ16は0Vレベルで出力されている。し
たがって、PMOSトランジスタP12、およびNMO
SトランジスタN11は導通状態に保持され、PMOS
トランジスタP11およびNMOSトランジスタN12
は非導通状態に保持される。その結果、出力ノードn1
2(負荷容量CL )から(1/2) VCC用電源に対し、NM
OSトランジスタN13,N11を介して{(1/2) VCC
・CL }なる電荷が流れる。
Next, after charging for a predetermined time, the input signal SIN is switched from 0V level to V CC level,
Discharge is performed. That is, when the input signal SIN is switched from 0V level to V CC level, the control signal φ14 is also switched from 0V level to V CC level.
The OS transistor P13 switches from the conducting state to the non-conducting state, and the NMOS transistor N13 switches from the non-conducting state to the conducting state. At this time, the timing generation circuit 11b outputs the control signal φ15 at the V CC level and the control signal φ16 at the 0 V level. Therefore, the PMOS transistor P12 and the NMO
The S-transistor N11 is kept conductive and the PMOS
Transistor P11 and NMOS transistor N12
Are held in a non-conducting state. As a result, the output node n1
From 2 (load capacitance C L ) to (1/2) V CC power supply, NM
Via the OS transistors N13 and N11, {(1/2) V CC
・ C L } flows.

【0043】そして、タイミング生成回路11bにVCC
レベルで入力された信号SINは、時定数τが設定された
調整回路115で所定時間遅延されてインバータ116
およびバッファ117に入力される。これにより、イン
バータ116から入力信号SINと逆相の0Vレベルの制
御信号φ15が出力され、バッファ117から入力信号
SINと同相のVCCレベルの制御信号φ16が出力され
る。これに伴い、PMOSトランジスタP11およびN
MOSトランジスタN12は非導通状態から導通状態に
切り換わり、PMOSトランジスタP12およびNMO
SトランジスタN11が導通状態から非導通状態に切り
換わる。このとき、PMOSトランジスタP13は非導
通状態に、NMOSトランジスタN13は導通状態に保
持されている。その結果、出力ノードn12(負荷容量
L )から接地(0V用電源)に対し、NMOSトラン
ジスタN13,N12を介して{(1/2) VCC・CL }な
る電荷が流れる。以上のように、出力ノードn12に対
し、電位の高い電源側から低い電源と、段階的に電源を
順番に接続して、いわゆる負荷容量CL に対する放電が
行われる。
Then, the timing generation circuit 11b outputs V CC
The signal SIN input at the level is delayed for a predetermined time by the adjustment circuit 115 in which the time constant τ is set, and the signal SIN is delayed by the inverter 116.
And is input to the buffer 117. Thus, the control signal φ15 of the input signal SIN and the reverse phase of 0V level from the inverter 116 is output, the control signal φ16 of V CC level of the input signal SIN and the phase from the buffer 117 is output. Accordingly, PMOS transistors P11 and N
The MOS transistor N12 switches from the non-conducting state to the conducting state, and the PMOS transistors P12 and NMO are turned on.
S-transistor N11 switches from the conductive state to the non-conductive state. At this time, the PMOS transistor P13 is held in the non-conductive state and the NMOS transistor N13 is held in the conductive state. As a result, the electric charge of {(1/2) V CC · C L } flows from the output node n12 (load capacitance C L ) to the ground (power supply for 0 V) via the NMOS transistors N13 and N12. As described above, the so-called load capacitance C L is discharged by sequentially connecting to the output node n12 a power source having a high potential and a power source having a low potential in order.

【0044】本第3の実施例によれば、上述した第1の
実施例と同様に、VCC用電源から接地に対して、1サイ
クルで{(1/2) VCC・CL }の電荷が流れることにな
り、消費電力Pcは{(1/2) CL ・VCC 2 ・f}と従来
の1/2となり、また、回路構成が簡単になるという利
点がある。
According to the third embodiment, similarly to the first embodiment described above, {(1/2) V CC · C L } is supplied from the V CC power source to the ground in one cycle. Since electric charges flow, the power consumption Pc is {(1/2) C L · V CC 2 · f}, which is half that of the conventional one, and there is an advantage that the circuit configuration is simplified.

【0045】また、図8は図7のドライバ回路11bを
入力ノードn11に対して並列に設け、各回路に逆相の
信号を入力させて、各ドライバ回路11bの出力によ
り、NMOSトランジスタN31〜N35、キャパシタ
C31〜C34から構成されるフラッシュメモリ等の高
圧発生回路のチャージポンプ回路30の駆動用回路とし
て適用した例を示している。このようなチャージポンプ
回路30は、大きな容量負荷であることから消費電力低
減効果は大きい。
Further, in FIG. 8, the driver circuit 11b of FIG. 7 is provided in parallel with the input node n11, the signals of the opposite phase are input to each circuit, and the NMOS transistors N31 to N35 are output by the output of each driver circuit 11b. , An example of application as a drive circuit of a charge pump circuit 30 of a high voltage generation circuit such as a flash memory composed of capacitors C31 to C34. Since such a charge pump circuit 30 has a large capacitive load, it has a great effect of reducing power consumption.

【0046】図9は、本発明に係るドライバ回路の第4
の実施例を示す回路図である。本第4の実施例が上述し
た第1の実施例と異なる点は、充電目標電位VCCより低
い電源として、 (1/2)VCC用電源の代わりに、 (2/3)V
CC用電源を用い、PMOSトランジスタP11およびN
MOSトランジスタN11のソースを電圧(2/3) VCC
供給ラインに接続したことにある。その他の構成、およ
び作用効果は第1の実施例と同様である。本例の場合、
LSI電源としてVCC用電源および (2/3)VCC用電源を
使用している場合に、特に (1/2)VCCを作らなくとも消
費電力を低減できる。
FIG. 9 shows a fourth driver circuit according to the present invention.
3 is a circuit diagram showing an embodiment of FIG. The fourth embodiment is different from the above-mentioned first embodiment in that a power source lower than the charging target potential V CC is (2/3) V instead of the (1/2) V CC power source.
Using CC power supply, PMOS transistors P11 and N
The source of the MOS transistor N11 is connected to the supply line of the voltage (2/3) V CC . Other configurations and operational effects are similar to those of the first embodiment. In this example,
When the V CC power supply and the (2/3) V CC power supply are used as the LSI power supply, the power consumption can be reduced without making (1/2) V CC .

【0047】図10は、本発明に係るドライバ回路の第
5の実施例を示す回路図である。本第5の実施例が上述
した第4の実施例と異なる点は、充電目標電位VCCより
低い電源として、 (2/3)VCC用電源に加えて、 (1/3)V
CC用電源を用いた、すなわち3電源を用いたことにあ
る。
FIG. 10 is a circuit diagram showing a fifth embodiment of the driver circuit according to the present invention. The fifth embodiment differs from the fourth embodiment described above in that, in addition to the (2/3) V CC power supply, a (1/3) V power supply is used as a power supply lower than the charging target potential V CC.
This is because the CC power supply was used, that is, three power supplies were used.

【0048】本第5の実施例においては、PMOSトラ
ンジスタP11およびNMOSトランジスタN11のソ
ースが電圧 (1/3)VCCの供給ラインに接続され、PMO
SトランジスタP12およびNMOSトランジスタN1
2のソースが電圧 (2/3)VCCの供給ラインに接続され、
PMOSトランジスタP13およびNMOSトランジス
タN13のソースが電圧VCCの供給ラインに接続されて
いる。そして、PMOSトランジスタP11,P12,
P13およびNMOSトランジスタN11,N12,N
13の各ゲートに、タイミング生成回路11cから出力
される制御信号φ1c,φ2c,φ3c,φ4c,φ5
c,φ6cがそれぞれ供給される。
In the fifth embodiment, the sources of the PMOS transistor P11 and the NMOS transistor N11 are connected to the supply line of the voltage (1/3) V CC , and the PMO
S transistor P12 and NMOS transistor N1
2 source is connected to the supply line of voltage (2/3) V CC ,
The sources of the PMOS transistor P13 and the NMOS transistor N13 are connected to the supply line of the voltage V CC . Then, the PMOS transistors P11, P12,
P13 and NMOS transistors N11, N12, N
Control signals .phi.1c, .phi.2c, .phi.3c, .phi.4c, .phi.5 output from the timing generation circuit 11c are supplied to the respective gates of the line 13.
c and φ6c are supplied respectively.

【0049】次に、上記構成による充電および放電時の
動作を、図11のタイミングチャートを参照しつつ説明
する。放電時には、入力信号SINが0V(ローレベル)
で入力ノードn11を介してタイミング生成回路11c
に入力される。タイミング生成回路11cでは、入力信
号レベルが0Vに切り換わった時点で、制御信号φ1c
およびφ6cがVCCレベルから0Vレベルに切り換えら
れて、PMOSトランジスタP11のゲートおよびNM
OSトランジスタN13のゲートにそれぞれ出力され
る。このとき、制御信号φ2cおよびφ3cはVCCレベ
ルに、制御信号φ4cおよびφ5cは0Vに保持され
て、PMOSトランジスタP12,P13のゲートおよ
びNMOSトランジスタN11,N12のゲートにそれ
ぞれ出力される。これにより、PMOSトランジスタP
11が導通状態となり、PMOSトランジスタP12,
P13、NMOSトランジスタN11,N12,N13
は非導通状態に保持される。その結果、 (1/3)VCC用電
源から出力ノードn12に対して、図10中矢印で示
すように、{(1/3) VCC・CL }なる電荷が流れる。
Next, the operation at the time of charging and discharging according to the above configuration will be described with reference to the timing chart of FIG. Input signal SIN is 0V (low level) during discharge
At the timing generation circuit 11c via the input node n11
Is input to In the timing generation circuit 11c, at the time when the input signal level is switched to 0V, the control signal φ1c
And φ6c are switched from the V CC level to the 0 V level, and the gate of the PMOS transistor P11 and NM
It is output to the gate of the OS transistor N13. At this time, control signals φ2c and φ3c are held at V CC level, and control signals φ4c and φ5c are held at 0V, and are output to the gates of PMOS transistors P12 and P13 and NMOS transistors N11 and N12, respectively. As a result, the PMOS transistor P
11 becomes conductive, and the PMOS transistor P12,
P13, NMOS transistors N11, N12, N13
Are held in a non-conducting state. As a result, the electric charge of {(1/3) V CC · CL } flows from the (1/3) V CC power supply to the output node n12 as shown by the arrow in FIG.

【0050】そして、入力信号SINがVCCレベルから0
Vに切り換わってから所定時間経過後に制御信号φ1c
が0VレベルからVCCレベルに切り換えられると同時
に、制御信号φ2cがVCCレベルから0Vレベルに切り
換えられる。このとき、制御信号φ3cはVCCレベル
に、制御信号φ4c,φ5c,φ6cは0Vレベルに保
持される。これにより、PMOSトランジスタP11が
導通状態から非導通状態に切り換わり、PMOSトラン
ジスタP12が非導通状態から導通状態に切り換わり、
PMOSトランジスタP13およびNMOSトランジス
タN11,N12,N13は非導通状態に保持される。
その結果、 (1/3)VCC用電源から出力ノードn12に対
して、図10中矢印で示すように、{(1/3) VCC・C
L }なる電荷が流れる。
Then, the input signal SIN changes from the V CC level to 0.
Control signal φ1c after a lapse of a predetermined time after switching to V
Is switched from the 0V level to the V CC level, and at the same time, the control signal φ2c is switched from the V CC level to the 0V level. At this time, control signal φ3c is held at the V CC level and control signals φ4c, φ5c, and φ6c are held at the 0V level. As a result, the PMOS transistor P11 switches from the conductive state to the non-conductive state, and the PMOS transistor P12 switches from the non-conductive state to the conductive state.
The PMOS transistor P13 and the NMOS transistors N11, N12, N13 are held in the non-conducting state.
As a result, from the (1/3) V CC power supply to the output node n12, as indicated by the arrow in FIG. 10, {(1/3) V CC C
The charge of L } flows.

【0051】そして、制御信号φ2cがVCCレベルから
0Vに切り換わってから所定時間経過後に制御信号φ2
cが0VレベルからVCCレベルに切り換えられると同時
に、制御信号φ3cがVCCレベルから0Vレベルに切り
換えられる。このとき、制御信号φ4c,φ5c,φ6
cは0Vレベルに保持される。これにより、PMOSト
ランジスタP12が導通状態から非導通状態に切り換わ
り、PMOSトランジスタP13が非導通状態から導通
状態に切り換わり、PMOSトランジスタP11および
NMOSトランジスタN11,N12,N13は非導通
状態に保持される。その結果、電源電圧VCCの供給ライ
ン(充電目標電位用電源)から出力ノードn12に対し
て、図10中矢印で示すように、{(1/3) VCC
L }なる電荷が流れる。以上のように、出力ノードn
12に対し、電位の低い電源側から充電目標電位用電源
と、段階的に電源を順番に接続して、いわゆる負荷容量
L に対する断熱充電が行われる。
Then, after a lapse of a predetermined time after the control signal φ2c is switched from the V CC level to 0 V, the control signal φ2
At the same time as c is switched from the 0V level to the V CC level, the control signal φ3c is switched from the V CC level to the 0V level. At this time, control signals φ4c, φ5c, φ6
c is held at 0V level. As a result, the PMOS transistor P12 switches from the conductive state to the non-conductive state, the PMOS transistor P13 switches from the non-conductive state to the conductive state, and the PMOS transistor P11 and the NMOS transistors N11, N12, N13 are held in the non-conductive state. . As a result, the output node n12 from the supply line of the power supply voltage V CC (power for charging target potential), as shown in FIG. 10 arrow, {(1/3) V CC ·
A charge of C L } flows. As described above, the output node n
With respect to 12, the power source for charging target potential and the power source for the charging target potential are sequentially connected in sequence from the power source side having a lower potential, so that the so-called load capacitance C L is adiabatically charged.

【0052】次に、所定時間充電が行われた後、入力信
号SINが0VレベルからVCCレベルに切り換えられて、
放電が行われる。入力信号SINが0VレベルからVCC
ベルに切り換えられると、タイミング生成回路11cで
は、制御信号φ3cが0VレベルからVCCレベルに切り
換えられると同時に、制御信号φ5cが0Vレベルから
CCレベルに切り換えられる。このとき、制御信号φ1
cおよびφ2cはVCCレベルに、制御信号φ4cおよび
φ6cは0Vレベルに保持される。これにより、PMO
SトランジスタP13が導通状態から非導通状態に切り
換わり、NMOSトランジスタN12が非導通状態から
導通状態に切り換わり、PMOSトランジスタP11,
P12およびNMOSトランジスタN11,N13は非
導通状態に保持される。その結果、出力ノードn12
(負荷容量CL )から(2/3) VCC用電源に対し、図10
中矢印で示すように、{(1/3) VCC・CL }なる電荷
が流れる。
Next, after charging for a predetermined time, the input signal SIN is switched from the 0V level to the V CC level,
Discharge is performed. When the input signal SIN is switched from the 0V level to the V CC level, in the timing generation circuit 11c, the control signal φ3c is switched from the 0V level to the V CC level, and at the same time, the control signal φ5c is switched from the 0V level to the V CC level. . At this time, the control signal φ1
c and φ2c are held at the V CC level, and control signals φ4c and φ6c are held at the 0 V level. This allows the PMO
The S transistor P13 switches from the conductive state to the non-conductive state, the NMOS transistor N12 switches from the non-conductive state to the conductive state, and the PMOS transistor P11,
P12 and the NMOS transistors N11 and N13 are held in the non-conducting state. As a result, the output node n12
From (load capacitance C L ) to (2/3) V CC power supply,
As indicated by the middle arrow, a charge of {(1/3) V CC · C L } flows.

【0053】そして、制御信号φ5cが0VからVCC
ベルに切り換わってから所定時間経過後に制御信号φ5
cがVCCレベルから0Vレベルに切り換えられると同時
に、制御信号φ4cが0VレベルからVCCレベルに切り
換えられる。このとき、制御信号φ1c,φ2c,φ3
cはVCCレベルに保持され、制御信号φ6cは0Vレベ
ルに保持される。これにより、NMOSトランジスタN
12が導通状態から非導通状態に切り換わり、NMOS
トランジスタN11が非導通状態から導通状態に切り換
わり、PMOSトランジスタP11,P12,P13は
非導通状態に保持される。その結果、出力ノードn12
(負荷容量CL )から(1/3) VCC用電源に対し、図10
中矢印で示すように、{(1/3) VCC・CL }なる電荷
が流れる。
Then, after a lapse of a predetermined time after the control signal φ5c is switched from 0V to the V CC level, the control signal φ5c
At the same time as c is switched from the V CC level to the 0 V level, the control signal φ4c is switched from the 0 V level to the V CC level. At this time, control signals φ1c, φ2c, φ3
c is held at the V CC level, and control signal φ6c is held at the 0 V level. As a result, the NMOS transistor N
12 switches from conducting state to non-conducting state, and
The transistor N11 switches from the non-conducting state to the conducting state, and the PMOS transistors P11, P12, P13 are held in the non-conducting state. As a result, the output node n12
From (load capacitance C L ) to (1/3) V CC power supply,
As indicated by the middle arrow, a charge of {(1/3) V CC · C L } flows.

【0054】そして、制御信号φ4cが0VからVCC
ベルに切り換わってから所定時間経過後に制御信号φ4
cがVCCレベルから0Vレベルに切り換えられると同時
に、制御信号φ6cが0VレベルからVCCレベルに切り
換えられる。このとき、制御信号φ1c,φ2c,φ3
cはVCCレベルに保持され、制御信号φ5cは0Vレベ
ルに保持される。これにより、NMOSトランジスタN
11が導通状態から非導通状態に切り換わり、NMOS
トランジスタN13が非導通状態から導通状態に切り換
わり、PMOSトランジスタP11,P12,P13、
およびNMOSトランジスタN12は非導通状態に保持
される。その結果、出力ノードn12(負荷容量CL
から接地(0V用電源)に対し、図10中矢印で示す
ように、{(1/3) VCC・CL }なる電荷が流れる。以上
のように、出力ノードn12に対し、電位の高い電源側
から低い電源と、段階的に電源を順番に接続して、いわ
ゆる負荷容量CL に対する放電が行われる。
Then, after a lapse of a predetermined time after the control signal φ4c is switched from 0V to the V CC level, the control signal φ4c
At the same time that c is switched from the V CC level to the 0 V level, the control signal φ6c is switched from the 0 V level to the V CC level. At this time, control signals φ1c, φ2c, φ3
c is held at the V CC level, and control signal φ5c is held at the 0 V level. As a result, the NMOS transistor N
11 switches from the conducting state to the non-conducting state, and
The transistor N13 switches from the non-conducting state to the conducting state, and the PMOS transistors P11, P12, P13,
And the NMOS transistor N12 is held in a non-conductive state. As a result, the output node n12 (load capacitance C L )
A charge of {(1/3) V CC · C L } flows from the ground to the ground (power supply for 0 V) as shown by the arrow in FIG. As described above, the so-called load capacitance C L is discharged by sequentially connecting to the output node n12 a power source having a high potential and a power source having a low potential in order.

【0055】以上の充電および放電を1サイクル〔〜
〕とすると、充電時のにおける電荷の流れと放電時
のにおける電荷の流れ、並びに充電時のにおける電
荷の流れと放電時のにおける電荷の流れとが相殺さ
れ、結果的に、VCC用電源から接地に対して、1サイク
ルで{(1/3) VCC・CL }の電荷が流れることになる。
すなわち、消費電力Pcは{(1/3) CL ・VCC 2 ・f}
と、従来の1/3となる。
The above charging and discharging are repeated for one cycle [~
], The flow of charges at the time of charging and the flow of charges at the time of discharging, and the flow of charges at the time of charging and the flow of charges at the time of discharging are canceled, and as a result, from the power supply for V CC . The electric charge of {(1/3) V CC · C L } flows in one cycle with respect to the ground.
That is, the power consumption Pc is {(1/3) C L · V CC 2 · f}
Becomes 1/3 of the conventional value.

【0056】なお、上述した第1〜第5の実施例におい
ては、2電源あるいは3電源の場合を例に説明したがこ
れに限定されるものではなく、n電源(これに接地を加
えるとn+1電源)を用いることにより、消費電力を1
/nに低減できる。図12および図13は、このn電源
使用時の概念的回路構成を示しており、図12はタイミ
ング生成回路11dの制御信号の出力例を、図13が出
力バッファ段の概念的な構成例をそれぞれ示している。
In the above-mentioned first to fifth embodiments, the case of two power sources or three power sources has been described as an example, but the present invention is not limited to this, and n power sources (n + 1 when ground is added to this). Power consumption by using
/ N. 12 and 13 show a conceptual circuit configuration when this n power supply is used. FIG. 12 shows an example of the output of the control signal of the timing generation circuit 11d, and FIG. 13 shows an example of the conceptual configuration of the output buffer stage. Shown respectively.

【0057】接地(0)を含む各電圧(VCC/n)用電
源〜電圧VCC用電源は、抵抗素子R0〜Rnおよびスイ
ッチ回路SW0〜SWnを介して出力ノードn12に対
し並列的に接続される。そして、各スイッチ回路SW0
〜SWnは、タイミング生成回11dで生成された制御
信号φ0〜φnによりオン・オフ制御される。なお、図
14は、図12および図13における要部波形を示して
いる。
The power supply for each voltage (V CC / n) including the ground (0) to the power supply for the voltage V CC are connected in parallel to the output node n12 via the resistance elements R0 to Rn and the switch circuits SW0 to SWn. To be done. Then, each switch circuit SW0
ON to OFF of SWn are controlled by control signals φ0 to φn generated in the timing generation circuit 11d. Note that FIG. 14 shows the waveforms of the main parts in FIGS. 12 and 13.

【0058】このように、n電源を用い、充電時には電
位の低い電源に接続されたスイッチ回路SW0〜SWn
から接続、非接続状態を順次切り換えて充電を行わせ、
放電時は電位の高い電源に接続されたスイッチ手段SW
n-1 〜SW0から接続、非接続状態を順次切り換えて放
電を行わせることにより、消費電力を従来回路に比べて
1/nに低減できる。
As described above, the switch circuits SW0 to SWn, which use the n power supply and are connected to the power supply having a low potential during charging, are used.
From the connected to the non-connected state in order to charge
Switch means SW connected to a power supply with high potential during discharge
It is possible to reduce the power consumption to 1 / n as compared with the conventional circuit by sequentially switching the connected state and the unconnected state from n-1 to SW0 to perform the discharge.

【0059】[0059]

【発明の効果】以上説明したように、本発明のドライバ
回路によれば、容量負荷をドライブするときの消費電力
を大幅に低減でき、かつスルーレートコントロールを貫
通電流なしで実現できる利点がある。
As described above, according to the driver circuit of the present invention, it is possible to significantly reduce power consumption when driving a capacitive load and to realize slew rate control without through current.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係るドライバ回路の第1の実施例を示
す回路図である。
FIG. 1 is a circuit diagram showing a first embodiment of a driver circuit according to the present invention.

【図2】図1の回路の要部波形を示すタイミングチャー
トである。
FIG. 2 is a timing chart showing waveforms of main parts of the circuit of FIG.

【図3】本発明に係る (1/2)VCC用電源回路の構成例を
示す回路図である。
FIG. 3 is a circuit diagram showing a configuration example of a (1/2) V CC power supply circuit according to the present invention.

【図4】図1の回路の充電時における消費電力低減効果
を説明するための図である。
FIG. 4 is a diagram for explaining a power consumption reduction effect during charging of the circuit of FIG.

【図5】本発明に係るドライバ回路の第2の実施例を示
す回路図である。
FIG. 5 is a circuit diagram showing a second embodiment of the driver circuit according to the present invention.

【図6】図5の回路の要部波形を示すタイミングチャー
トである。
6 is a timing chart showing waveforms of a main part of the circuit of FIG.

【図7】本発明に係るドライバ回路の第3の実施例を示
す回路図である。
FIG. 7 is a circuit diagram showing a third embodiment of the driver circuit according to the present invention.

【図8】図7のドライバ回路をチャージポンプ回路に適
用した例を示す回路図である。
8 is a circuit diagram showing an example in which the driver circuit of FIG. 7 is applied to a charge pump circuit.

【図9】本発明に係るドライバ回路の第4の実施例を示
す回路図である。
FIG. 9 is a circuit diagram showing a fourth embodiment of the driver circuit according to the present invention.

【図10】本発明に係るドライバ回路の第5の実施例を
示す回路図である。
FIG. 10 is a circuit diagram showing a fifth embodiment of the driver circuit according to the present invention.

【図11】図10の回路の要部波形を示すタイミングチ
ャートである。
11 is a timing chart showing main waveforms of the circuit of FIG.

【図12】n電源使用時の概念的回路構成を説明するた
めの図で、タイミング生成回路の制御信号の出力例を示
す図である。
FIG. 12 is a diagram for explaining a conceptual circuit configuration when using n power supplies, and is a diagram showing an output example of a control signal of the timing generation circuit.

【図13】n電源使用時の概念的回路構成を説明するた
めの図で、出力バッファ段の概念的な構成例を示す図で
ある。
FIG. 13 is a diagram for explaining a conceptual circuit configuration when using n power supplies, and is a diagram illustrating a conceptual configuration example of an output buffer stage.

【図14】図12および図13における要部波形を示す
タイミングチャートである。
FIG. 14 is a timing chart showing waveforms of main parts in FIGS. 12 and 13.

【図15】従来のドライバ回路の構成例を示す回路図で
ある。
FIG. 15 is a circuit diagram showing a configuration example of a conventional driver circuit.

【図16】図15の回路の動作を説明するためのタイミ
ングチャートである。
16 is a timing chart for explaining the operation of the circuit of FIG.

【図17】スルーレートコントロールを実現したドライ
バ回路を示す回路図である。
FIG. 17 is a circuit diagram showing a driver circuit realizing slew rate control.

【図18】図17の回路の要部波形を示すタイミングチ
ャートである。
FIG. 18 is a timing chart showing waveforms of a main part of the circuit of FIG.

【図19】図15の回路の充電時における消費電力を説
明するための図である。
FIG. 19 is a diagram for explaining power consumption during charging of the circuit in FIG.

【符号の説明】[Explanation of symbols]

10,10a,10b,10c,10d…ドライバ回路 P11〜P14…PMOSトランジスタ N11〜N14…NMOSトランジスタ 11,11a,11b,11c,11d…タイミング生
成回路 20…電源回路 C21…キャパシタ R21…抵抗素子 30…チャージポンプ回路 CL …負荷容量
10, 10a, 10b, 10c, 10d ... Driver circuits P11 to P14 ... PMOS transistors N11 to N14 ... NMOS transistors 11, 11a, 11b, 11c, 11d ... Timing generation circuit 20 ... Power supply circuit C21 ... Capacitor R21 ... Resistor element 30 ... Charge pump circuit CL … Load capacity

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 容量を充電するドライバ回路であって、 充電目標電位用電源および当該充電目標電位より低い電
位用電源を少なくとも1つ有し、 上記充電目標電位用電源および上記低い電位用電源と充
電すべき容量とをそれぞれ作動的に接続するスイッチ手
段と、 電位の低い電源に接続されたスイッチ手段から接続、非
接続状態を順次切り換えて充電を行わせる手段とを有す
るドライバ回路。
1. A driver circuit for charging a capacitor, comprising at least one charge target potential power source and a potential power source lower than the charge target potential, and the charge target potential power source and the low potential power source. A driver circuit having switch means for operatively connecting a capacity to be charged and means for charging by sequentially switching connection / disconnection states from a switch means connected to a power source having a low potential.
【請求項2】 容量を放電するドライバ回路であって、 充電目標電位用電源および当該充電目標電位より低い電
位用電源を少なくとも1つ有し、 上記充電目標電位用電源および上記低い電位用電源と充
電すべき容量とをそれぞれ作動的に接続するスイッチ手
段と、 電位の高い電源に接続されたスイッチ手段から接続、非
接続状態を順次切り換えて放電を行わせる手段とを有す
るドライバ回路。
2. A driver circuit for discharging a capacity, comprising at least one of a charging target potential power source and a potential power source lower than the charging target potential, and the charging target potential power source and the low potential power source. A driver circuit having switch means for operatively connecting a capacity to be charged and means for discharging by sequentially switching between connected and disconnected states from a switch means connected to a power source having a high potential.
【請求項3】 容量を充放電するドライバ回路であっ
て、 充電目標電位用電源および当該充電目標電位より低い電
位用電源を少なくとも1つ有し、 上記充電目標電位用電源および上記低い電位用電源と充
電すべき容量とをそれぞれ作動的に接続するスイッチ手
段と、 電位の低い電源に接続されたスイッチ手段から接続、非
接続状態を順次切り換えて充電を行わせ、電位の高い電
源に接続されたスイッチ手段から接続、非接続状態を順
次切り換えて放電を行わせる手段とを有するドライバ回
路。
3. A driver circuit for charging / discharging a capacity, comprising at least one charge target potential power source and a potential power source lower than the charge target potential, the charge target potential power source and the low potential power source. And a capacity to be charged are respectively connected to a switch means and a switch means connected to a power source having a low electric potential, which is sequentially connected and disconnected to perform charging, and connected to a power source having a high electric potential. A driver circuit having means for sequentially switching the connected and disconnected states from the switch means to perform discharge.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003515259A (en) * 1999-09-10 2003-04-22 インテル・コーポレーション Output buffers for high and low voltage buses
WO2006075768A1 (en) * 2005-01-11 2006-07-20 Rohm Co., Ltd. Capacitive load driving method, capacitive load driving apparatus, and liquid crystal display apparatus
JP2011071979A (en) * 2009-09-28 2011-04-07 Samsung Electronics Co Ltd Signal input circuit and semiconductor device containing the same
JP2011118602A (en) * 2009-12-02 2011-06-16 Renesas Electronics Corp Semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003515259A (en) * 1999-09-10 2003-04-22 インテル・コーポレーション Output buffers for high and low voltage buses
WO2006075768A1 (en) * 2005-01-11 2006-07-20 Rohm Co., Ltd. Capacitive load driving method, capacitive load driving apparatus, and liquid crystal display apparatus
JPWO2006075768A1 (en) * 2005-01-11 2008-06-12 ローム株式会社 Capacitive load driving method, capacitive load driving device, and liquid crystal display device
US7864147B2 (en) 2005-01-11 2011-01-04 Rohm Co., Ltd. Method and apparatus for driving capacitive load, and LCD
JP2011071979A (en) * 2009-09-28 2011-04-07 Samsung Electronics Co Ltd Signal input circuit and semiconductor device containing the same
JP2011118602A (en) * 2009-12-02 2011-06-16 Renesas Electronics Corp Semiconductor device

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