JPH0897701A - Smiconductor circuit - Google Patents
Smiconductor circuitInfo
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- JPH0897701A JPH0897701A JP6226139A JP22613994A JPH0897701A JP H0897701 A JPH0897701 A JP H0897701A JP 6226139 A JP6226139 A JP 6226139A JP 22613994 A JP22613994 A JP 22613994A JP H0897701 A JPH0897701 A JP H0897701A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、半導体回路に関し、
特に、入力信号に応答してこの入力信号の論理レベルに
対応する論理レベルの信号を出力する半導体回路に関す
る。より具体的には、この発明は、半導体集積回路に含
まれる出力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor circuit,
In particular, the present invention relates to a semiconductor circuit which responds to an input signal and outputs a signal of a logic level corresponding to the logic level of the input signal. More specifically, the present invention relates to an output circuit included in a semiconductor integrated circuit.
【0002】[0002]
【従来の技術】図11は、従来の出力回路の構成を示す
図である。図11において、従来の出力回路は、基準電
位としての第1の電源電位Vccを供給する電源ノード
1と出力端子4に接続される出力信号線5の間に互いに
並列に接続されるpチャネルMOSトランジスタP1〜
P5と、第2の基準電位としての接地電位GNDを供給
する接地ノード2と出力信号線5の間に互いに並列に接
続されるnチャネルMOSトランジスタN1〜N5と、
pチャネルMOSトランジスタP1〜P5の制御電極と
してのゲート電極の間に接続される抵抗R1〜R4と、
nチャネルMOSトランジスタN1〜N5のゲート電極
のそれぞれの間に接続される抵抗R5〜R8を含む。抵
抗R1〜R4は直列に接続され、その一方端は前段のp
チャネルMOSトランジスタのゲート電極に接続され、
他方端が次段のpチャネルMOSトランジスタのゲート
電極に接続される。同様に、抵抗R5〜R8も直列に接
続され、それぞれの一方端は前段のnチャネルMOSト
ランジスタのゲート電極に接続され、それぞれの他方端
は次段のnチャネルMOSトランジスタのゲート電極に
接続される。2. Description of the Related Art FIG. 11 is a diagram showing a structure of a conventional output circuit. In FIG. 11, a conventional output circuit is a p-channel MOS transistor connected in parallel between a power supply node 1 supplying a first power supply potential Vcc as a reference potential and an output signal line 5 connected to an output terminal 4. Transistor P1
P5, n-channel MOS transistors N1 to N5 connected in parallel with each other between the output signal line 5 and the ground node 2 supplying the ground potential GND as the second reference potential,
resistors R1 to R4 connected between gate electrodes as control electrodes of the p-channel MOS transistors P1 to P5,
It includes resistors R5 to R8 connected between respective gate electrodes of n channel MOS transistors N1 to N5. The resistors R1 to R4 are connected in series, one end of which is p
Connected to the gate electrode of the channel MOS transistor,
The other end is connected to the gate electrode of the p-channel MOS transistor in the next stage. Similarly, the resistors R5 to R8 are also connected in series, one end of each is connected to the gate electrode of the n-channel MOS transistor of the previous stage, and the other end of each is connected to the gate electrode of the n-channel MOS transistor of the next stage. .
【0003】従来の出力回路は、さらに、入力信号IN
を受ける入力ノード3からノード3aを介して与えられ
る入力信号IN1を反転して抵抗R1〜R4へ与えるイ
ンバータA1と、入力ノード3から入力ノード3bに与
えられた入力信号IN2を反転して抵抗R5〜R8へ与
えるインバータA2を含む。入力信号IN1およびIN
2は同じ信号であるが、後の説明を簡略化するために互
いに異なる参照符号で示す。次に、この図11に示す出
力回路の動作をその動作波形図である図12を参照して
説明する。The conventional output circuit further includes an input signal IN.
Receiving an input signal IN1 from the input node 3 via the node 3a and inverting the input signal IN1 to the resistors R1 to R4; and an input signal IN2 applied from the input node 3 to the input node 3b by inverting the resistor R5. ~ Inverter A2 applied to R8 is included. Input signals IN1 and IN
Although 2 is the same signal, it is indicated by a different reference numeral from each other in order to simplify the following description. Next, the operation of the output circuit shown in FIG. 11 will be described with reference to the operation waveform diagram of FIG.
【0004】入力信号INがLレベルのとき、インバー
タA1によりノードINA1〜INA5はHレベルにあ
り、pチャネルMOSトランジスタP1〜P5はすべて
オフ状態にある。一方、インバータA2により、ノード
INB1〜INB5はHレベルにあり、nチャネルMO
SトランジスタN1〜N5はすべてオン状態にあり、出
力信号線5および出力ノード4は接地電位GNDレベル
のLレベルにある。When input signal IN is at L level, inverters A1 keep nodes INA1 to INA5 at H level, and p channel MOS transistors P1 to P5 are all off. On the other hand, due to the inverter A2, the nodes INB1 to INB5 are at the H level and the n channel MO
S transistors N1 to N5 are all in the ON state, and output signal line 5 and output node 4 are at the L level of the ground potential GND level.
【0005】入力信号IN(IN1、IN2)がHレベ
ルへ立上がると、インバータA1およびA2の出力信号
がLレベルへと立下がる。このとき、抵抗R1〜R4は
遅延素子として機能し、インバータA1の出力信号を順
次遅延させて伝達する。同様に抵抗R5〜R8も遅延素
子として機能し、インバータA2の出力信号を遅延させ
て伝達する。したがって、まずノードINA1およびI
NB1の電位レベルがLレベルへ立下がり、pチャネル
MOSトランジスタP1がオン状態、nチャネルMOS
トランジスタN1がオフ状態とされる。このときまだp
チャネルMOSトランジスタP2〜P4はオフ状態にあ
り、またnチャネルMOSトランジスタN2〜N4もオ
ン状態にある。この状態においては、出力信号線5は電
源ノード1からpチャネルMOSトランジスタP1を介
して充電される。所定時間が経過すると、ノードINA
2およびINB2の電位がLレベルに立下がり、pチャ
ネルMOSトランジスタP2がオン状態、nチャネルM
OSトランジスタN2がオフ状態とされる。これによ
り、出力信号線5はpチャネルMOSトランジスタP1
およびP2を介して充電され、その出力ノードAから出
力される信号DOUTが上昇する。同様にして、ノード
INA3およびINB3がLレベルに立下がり、次いで
ノードINA4およびINB4、さらに次いでノードI
NA5およびノードINB5がそれぞれ順次Lレベルに
立下がる。pチャネルMOSトランジスタP3〜P5が
順次導通状態とされ、nチャネルMOSトランジスタN
3〜N5が順次オフ状態となる。これにより、出力信号
線5がMOSトランジスタP1〜P5で高速で充電され
て、出力信号DOUTがHレベルへと立上がる。When the input signals IN (IN1, IN2) rise to H level, the output signals of the inverters A1 and A2 fall to L level. At this time, the resistors R1 to R4 function as delay elements, and sequentially delay and transmit the output signal of the inverter A1. Similarly, the resistors R5 to R8 also function as delay elements, delaying and transmitting the output signal of the inverter A2. Therefore, first the nodes INA1 and I
The potential level of NB1 falls to L level, the p-channel MOS transistor P1 is turned on, and the n-channel MOS transistor is turned on.
The transistor N1 is turned off. At this time it is still p
The channel MOS transistors P2 to P4 are in the off state, and the n channel MOS transistors N2 to N4 are also in the on state. In this state, output signal line 5 is charged from power supply node 1 via p channel MOS transistor P1. When the predetermined time has passed, the node INA
2 and INB2 fall to L level, p-channel MOS transistor P2 is turned on, n-channel M
The OS transistor N2 is turned off. As a result, the output signal line 5 is connected to the p-channel MOS transistor P1.
The signal DOUT output from its output node A is charged by charging via P2 and P2. Similarly, the nodes INA3 and INB3 fall to the L level, then the nodes INA4 and INB4, and then the node I.
NA5 and node INB5 fall to the L level sequentially. The p-channel MOS transistors P3 to P5 are sequentially turned on, and the n-channel MOS transistor N
3 to N5 are sequentially turned off. As a result, output signal line 5 is charged at high speed by MOS transistors P1 to P5, and output signal DOUT rises to H level.
【0006】一方、入力信号INがHレベルからLレベ
ルへ立下がるとき、内部ノードINA1およびINB1
がインバータA1およびA2によりその電圧レベルがH
レベルへ立上がり、pチャネルMOSトランジスタP1
が非導通状態となり、nチャネルMOSトランジスタN
1が導通状態とされ、出力信号線5がnチャネルMOS
トランジスタN1を介して放電され、その電位が少し低
下する。次いで、ノード(INA2、INB2)、(I
NA3、INB3)、(INA4、INB4)、および
(INA5、INB5)の電位が順次Hレベルとなり、
nチャネルMOSトランジスタN2〜N5がそれぞれ順
次導通状態となり、pチャネルMOSトランジスタP2
〜P5が順次オフ状態とされる。これにより、出力信号
線5が順次増加する電流により放電され、最終的に接地
電位GNDのレベルで放電される。On the other hand, when input signal IN falls from H level to L level, internal nodes INA1 and INB1
Has a voltage level of H due to the inverters A1 and A2.
It rises to the level and p channel MOS transistor P1
Becomes non-conductive, and the n-channel MOS transistor N
1 is made conductive, and the output signal line 5 is an n-channel MOS.
It is discharged through the transistor N1 and its potential drops slightly. Then, the nodes (INA2, INB2), (I
The potentials of NA3, INB3), (INA4, INB4), and (INA5, INB5) sequentially become H level,
The n-channel MOS transistors N2 to N5 are sequentially turned on, and the p-channel MOS transistor P2 is turned on.
~ P5 are sequentially turned off. As a result, the output signal line 5 is discharged by a sequentially increasing current, and finally discharged at the level of the ground potential GND.
【0007】この図11に示す出力回路の構成におい
て、1つのpチャネルMOSトランジスタを5つのpチ
ャネルMOSトランジスタに分割し、この分割されたp
チャネルMOSトランジスタを順次オン状態として出力
ノードを充電し、また同様に1つのnチャネルMOSト
ランジスタを5つのnチャネルMOSトランジスタに分
割し、順次出力信号線を放電する構成として出力信号線
および出力ノードを順次駆動することにより以下の効果
を実現することを図る。In the structure of the output circuit shown in FIG. 11, one p-channel MOS transistor is divided into five p-channel MOS transistors, and the divided p-channel MOS transistors are divided.
The channel MOS transistors are sequentially turned on to charge the output node, and similarly, one n-channel MOS transistor is divided into five n-channel MOS transistors, and the output signal line and the output node are sequentially discharged to sequentially discharge the output signal line. The following effects will be realized by sequentially driving.
【0008】図13に示すように出力回路により電源ノ
ード1へ電源電圧Vccを供給する電源線1aには誘導
性負荷(寄生インダクタンス)L1が存在し、また接地
ノード2へ接地電圧を供給するスイッチ線2aにも同様
の誘導性負荷(寄生インダクタンス)L2が存在する。
また出力ノード4から出力パッド(リードフレームを含
む)の間の信号線にも同様に誘導性負荷L3ならびに外
部負荷および配線容量に起因する寄生容量Cが存在す
る。出力ノード4(4a)を高速で駆動(充放電)する
ために、MOSトランジスタPおよびNの電流供給力を
大きくすると以下の問題が生じる。すなわち、電源線1
aから出力ノード4aの間にインダクタンスL1および
L3と容量Cにより共振回路が形成され、また接地線2
aから出力ノード4aの間にインダクタンスL2、およ
びL3ならびに容量Cにより共振回路が形成される。ノ
ード4の電位がHレベルのときに、入力信号INがLレ
ベルに立下がると、nチャネルMOSトランジスタNが
導通し、その大きな電流供給力をもってノード4および
4aを接地電位レベルへと放電する。この放電は負荷容
量(寄生容量)CからインダクタンスL3およびL2を
介して接地電位レベルへと電荷を放電することに対応す
る。したがってインダクタンスに急激に大きな電流変化
が生じ、この大きな駆動電流により、出力ノード4aの
電位が接地電位レベル以下にまで低下し、いわゆるアン
ダーシュートが生じ、このアンダーシュートにより出力
ノード4,4aにリンギングが発生する。この出力ノー
ド4のリンギングは、電流変化が大きければ大きいほど
この程度が激しくなる。インダクタンスにおいて発生す
る電圧Vは、V=−L・di/dtで表わされるためで
ある。ここでLは誘電性負荷のインダクタンスを示し、
di/dtは電流iの時間変化を示す。As shown in FIG. 13, an inductive load (parasitic inductance) L1 is present on power supply line 1a for supplying power supply voltage Vcc to power supply node 1 by an output circuit, and a switch for supplying ground voltage to ground node 2 is provided. A similar inductive load (parasitic inductance) L2 also exists on the line 2a.
Similarly, the signal line between the output node 4 and the output pad (including the lead frame) also has a parasitic capacitance C due to the inductive load L3 and the external load and wiring capacitance. If the current supply capability of MOS transistors P and N is increased in order to drive (charge / discharge) output node 4 (4a) at high speed, the following problems occur. That is, the power line 1
A resonance circuit is formed between a and the output node 4a by the inductances L1 and L3 and the capacitance C, and the ground line 2
A resonance circuit is formed between the a and the output node 4a by the inductances L2 and L3 and the capacitance C. When input signal IN falls to L level when the potential of node 4 is at H level, n channel MOS transistor N is rendered conductive, and nodes 4 and 4a are discharged to the ground potential level with the large current supply capability. This discharge corresponds to discharging the electric charge from the load capacitance (parasitic capacitance) C to the ground potential level via the inductances L3 and L2. Therefore, a large current change occurs in the inductance abruptly, and the large drive current lowers the potential of the output node 4a below the ground potential level, so-called undershoot occurs, and this undershoot causes ringing at the output nodes 4 and 4a. appear. The ringing of the output node 4 becomes more severe as the current change increases. This is because the voltage V generated in the inductance is represented by V = -L · di / dt. Where L is the inductance of the dielectric load,
di / dt shows the time change of the current i.
【0009】入力信号INがHレベルからLレベルへと
下がり、pチャネルMOSトランジスタPが導通し、n
チャネルMOSトランジスタNが非導通とされるとき
も、同様に、図14に示すように、大きな駆動電流が容
量Cへ流込み、ノード4の電位が電源電圧Vccレベル
以上まで上昇する。このようなオーバーシュートにより
ノード4にリンギングが発生する。このようなリンギン
グが発生した場合、出力ノード4は、リンギングが安定
化するまでその論理レベルが確定されず、その信号出力
タイミングはこのリンギングが安定化するまで遅らされ
ることになり、高速で信号を出力することができなくな
る。The input signal IN falls from H level to L level, the p-channel MOS transistor P becomes conductive, and n
Similarly, when channel MOS transistor N is rendered non-conductive, a large drive current flows into capacitance C and the potential of node 4 rises to the level of power supply voltage Vcc or higher, as shown in FIG. Such overshoot causes ringing at node 4. When such ringing occurs, the logical level of the output node 4 is not determined until the ringing is stabilized, and the signal output timing is delayed until the ringing is stabilized, which is high speed. The signal cannot be output.
【0010】また、オーバーシュートまたはアンダーシ
ュートが生じた場合、電源線1aまたは接地線2aの誘
導性負荷L1またはL2により大きな誘起電圧が生じ、
電源電圧Vccまたは接地電圧GNDが変動し、電源線
1aまたは接地線2aの電圧を利用する他の回路の入出
力レベルが変化し、他の回路において誤動作が生じる可
能性がある。When an overshoot or an undershoot occurs, a large induced voltage is generated by the inductive load L1 or L2 on the power supply line 1a or the ground line 2a,
The power supply voltage Vcc or the ground voltage GND may fluctuate, the input / output level of another circuit using the voltage of the power supply line 1a or the ground line 2a may change, and a malfunction may occur in the other circuit.
【0011】上述のように、大きな駆動力で出力ノード
を高速駆動する代わりに、比較的小さな電流駆動力を持
つpチャネルMOSトランジスタP1〜P5またはnチ
ャネルMOSトランジスタN1〜N5を順次導通状態と
することにより、急激な電流変化の発生を防止し、これ
によりオーバーシュートおよびアンダーシュートなどの
リンギングの発生の防止を図る。すなわち、最初は比較
的小さな電流動力で出力ノード4を充電または放電し、
出力ノード4の電位が変化し、高速で駆動してもリンギ
ングが発生しない状態になったときにすべてのトランジ
スタを導通状態として高速で出力ノード4を充電または
放電する。これにより、リンギングの発生を抑止しつつ
出力信号の発生タイミングの遅延を防止することを図
る。As described above, the p-channel MOS transistors P1 to P5 or the n-channel MOS transistors N1 to N5 having a relatively small current driving force are sequentially turned on instead of driving the output node at a high speed with a large driving force. As a result, abrupt current change is prevented, and thus ringing such as overshoot and undershoot is prevented. That is, at first, the output node 4 is charged or discharged with a relatively small current power,
When the potential of the output node 4 changes and the ringing does not occur even if the output node 4 is driven at high speed, all the transistors are made conductive and the output node 4 is charged or discharged at high speed. Thus, it is possible to prevent the occurrence of ringing and prevent the delay of the output signal generation timing.
【0012】[0012]
【発明が解決しようとする課題】図15は図11に示す
出力回路のpチャネルMOSトランジスタの部分の平面
レイアウトおよびその等価回路を示す図である。図15
(A)において、フィールド活性領域F内に活性領域
(不純物領域)が互いに分離して配置される。ドレイン
領域D(D1〜D3)とソース領域S(S1〜S3 )が
交互に配置される。ドレイン領域Dとソース領域Sの間
にゲート電極GA1〜GA5が配置される。すなわちこ
のフィールド活性領域F内において、隣接する2つのp
チャネルMOSトランジスタにより1つの不純物領域が
共有される。ゲート電極GA1〜GA5は、ゲート電極
配線Gにより相互接続されて1つのゲート電極を構成す
る。ソース領域S1〜S3はコンタクト孔CHsを介し
て電源線Vに接続され、ドレインD1〜D3はコンタク
ト孔CHdを介して出力信号線DTに接続される。出力
信号線DTおよび電源線Vは、通常は、低抵抗のアルミ
ニウム配線層で形成され、ゲート電極配線Gは、比較的
抵抗値の高いポリシリコンで構成される。図15(B)
に示すように、ゲート電極GA1〜GA5はそれぞれ抵
抗値R1を有し、隣接するゲート電極を接続するゲート
電極配線部分は抵抗値R2を有する。ゲート電極配線G
はすべてのゲート電極層GA1〜GA5を相互接続して
おり、等価的にこれらのゲート配線長が長くなり、この
ゲート電極配線Gの配線抵抗および寄生容量により、入
力信号INの伝播に遅延が生じ、MOSトランジスタP
1〜P5の導通タイミングが互いに異なることになる。FIG. 15 is a diagram showing a planar layout of a p-channel MOS transistor portion of the output circuit shown in FIG. 11 and its equivalent circuit. FIG.
In (A), active regions (impurity regions) are arranged separately from each other in field active region F. The drain regions D (D1 to D3) and the source regions S (S1 to S3) are arranged alternately. The gate electrodes GA1 to GA5 are arranged between the drain region D and the source region S. That is, in this field active region F, two adjacent p
One impurity region is shared by the channel MOS transistors. The gate electrodes GA1 to GA5 are interconnected by the gate electrode wiring G to form one gate electrode. The source regions S1 to S3 are connected to the power supply line V via the contact holes CHs, and the drains D1 to D3 are connected to the output signal line DT via the contact holes CHd. The output signal line DT and the power supply line V are usually formed of a low resistance aluminum wiring layer, and the gate electrode wiring G is composed of polysilicon having a relatively high resistance value. FIG. 15 (B)
As shown in, the gate electrodes GA1 to GA5 each have a resistance value R1, and the gate electrode wiring portion connecting the adjacent gate electrodes has a resistance value R2. Gate electrode wiring G
Connect all the gate electrode layers GA1 to GA5 to each other, and equivalently the length of these gate wirings becomes long, and the wiring resistance and parasitic capacitance of the gate electrode wiring G delay the propagation of the input signal IN. , MOS transistor P
The conduction timings of 1 to P5 are different from each other.
【0013】このゲート電極配線Gにおける信号伝播遅
延が大きいほど、出力ノード4は緩やかに駆動され、十
分にこの出力ノード4の電位が十分変化した時点ですべ
てのMOSトランジスタが導通状態となるため、リンギ
ング等のノイズの発生を抑制することができる。The larger the signal propagation delay in the gate electrode wiring G, the more gently the output node 4 is driven, and all the MOS transistors become conductive when the potential of the output node 4 changes sufficiently. Generation of noise such as ringing can be suppressed.
【0014】この図15(A)および(B)に示すpチ
ャネルMOSトランジスタの配線レイアウトは、電源電
圧Vccを伝達する電源線Vを接地電圧GNDを伝達す
る接地線に置換えれば、nチャネルMOSトランジスタ
N1〜N5に対しての配線レイアウトが得られる。In the wiring layout of the p-channel MOS transistor shown in FIGS. 15A and 15B, if the power supply line V transmitting the power supply voltage Vcc is replaced with the ground line transmitting the ground voltage GND, the n-channel MOS transistor is formed. A wiring layout for the transistors N1 to N5 can be obtained.
【0015】しかしながら、このような従来の出力回路
の場合、以下のような問題が生じる。However, in the case of such a conventional output circuit, the following problems occur.
【0016】すなわち、図12に示す動作波形図から見
られるように、たとえば時刻TjにおいてノードINA
1およびINB1がともにLレベルとなったとき、残り
の内部ノードINA3とINB3〜INA5、INB5
はまだHレベルにある。したがってpチャネルMOSト
ランジスタP1がオン状態になりかつnチャネルMOS
トランジスタN3〜N5がオン状態となる。したがって
pチャネルMOSトランジスタP1からnチャネルMO
SトランジスタN3〜N5を介して接地電位レベルへと
電流が流れる。このため、消費電流が増加するととも
に、電源ノード1の電源電圧Vccが放電され、その電
源電圧Vccのレベルが変動し、ノイズが発生するとい
う問題が生じ、また接地ノード2へ電流が流れ、その接
地電圧GNDの電圧レベルが上昇し、接地電圧において
ノイズが生じるという問題が発生する。That is, as can be seen from the operation waveform diagram shown in FIG. 12, for example, the node INA is generated at time Tj.
1 and INB1 both become L level, the remaining internal nodes INA3 and INB3 to INA5, INB5
Is still at H level. Therefore, the p-channel MOS transistor P1 is turned on and the n-channel MOS transistor P1 is turned on.
The transistors N3 to N5 are turned on. Therefore, from the p-channel MOS transistor P1 to the n-channel MO
A current flows to the ground potential level through S transistors N3 to N5. Therefore, as the current consumption increases, the power supply voltage Vcc of the power supply node 1 is discharged, the level of the power supply voltage Vcc fluctuates, and noise occurs, and a current flows to the ground node 2. There is a problem that the voltage level of the ground voltage GND rises and noise occurs in the ground voltage.
【0017】これは、また入力信号INがHレベルから
Lレベルへ低下するとき、時刻ThにおいてノードIN
A1およびINB1がともにHレベルのとき、ノードI
NA3、INB3〜INA5、INB5がまだLレベル
であり、nチャネルMOSトランジスタN1がオン状態
にあり、pチャネルMOSトランジスタP3〜P5がオ
ン状態となるとき、同様に電源電圧Vccに接地電圧G
NDにノイズが発生するとともに貫通電流により消費電
流が増加するという問題が発生する。This is also because when the input signal IN falls from the H level to the L level, the node IN at the time Th.
When both A1 and INB1 are at H level, the node I
When NA3, INB3 to INA5, and INB5 are still at L level, the n-channel MOS transistor N1 is in the ON state, and the p-channel MOS transistors P3 to P5 are in the ON state, the power supply voltage Vcc is similarly changed to the ground voltage G.
There is a problem that noise is generated in the ND and the consumption current increases due to the through current.
【0018】さらに、出力信号のノイズをより低減する
ために、このゲート電極配線Gの抵抗を大きくする場
合、図15(B)におけるゲート電極接続部分の抵抗値
R2を大きくする必要がある。この場合、ゲート電極配
線層はポリシリコンで構成されており、この部分の長さ
を長くする必要が生じ、ゲート電極配線のパターン面積
も大きくなり、応じて出力回路の占有面積が増加すると
いう問題が生じる。Further, in order to further reduce the noise of the output signal, when the resistance of the gate electrode wiring G is increased, it is necessary to increase the resistance value R2 of the gate electrode connecting portion in FIG. 15B. In this case, since the gate electrode wiring layer is made of polysilicon, it is necessary to increase the length of this portion, the pattern area of the gate electrode wiring becomes large, and the area occupied by the output circuit accordingly increases. Occurs.
【0019】また、上述の出力回路を含む半導体集積回
路の高速動作を実現するために、ゲート電極配線の抵抗
値R1を小さくし、ゲート電極配線の信号伝播遅延を小
さくすることが行なわれた場合、図15(B)に示すゲ
ート電極配線の抵抗値R1およびR2を十分な値とする
ためには、このゲート電極配線層Gを長くする必要が生
じ、同様にゲート電極配線などの占有面積が増加すると
いう問題が生じる。Further, in order to realize high-speed operation of the semiconductor integrated circuit including the above-mentioned output circuit, the resistance value R1 of the gate electrode wiring is made small and the signal propagation delay of the gate electrode wiring is made small. In order to make the resistance values R1 and R2 of the gate electrode wiring shown in FIG. The problem of increase arises.
【0020】それゆえ、この発明の目的は、低占有面積
でかつ低消費電力で安定に出力信号を生成することので
きる半導体回路を提供することである。Therefore, an object of the present invention is to provide a semiconductor circuit which can stably generate an output signal with a small occupied area and low power consumption.
【0021】[0021]
【課題を解決するための手段】この発明は、要約すれ
ば、互いに並列に接続されて出力ノードを駆動する複数
のトランジスタ素子を含む出力回路において、これらの
トランジスタが導通状態となるときには互いに導通タイ
ミングを異ならせ、かつこれらのMOSトランジスタが
非導通状態となるときにすべて同時に非導通状態とする
ようにしたものである。SUMMARY OF THE INVENTION In summary, the present invention is an output circuit including a plurality of transistor elements connected in parallel to each other to drive an output node, and when these transistors are in a conductive state, the conductive timings are mutually different. Are different from each other, and when these MOS transistors are in the non-conducting state, they are all in the non-conducting state at the same time.
【0022】請求項1に係る半導体回路は、第1の基準
電位を供給する基準ノードと出力ノードに結合される出
力信号線との間に互いに並列に接続され、かつ各々が第
1の論理レベルの信号がその制御電極に与えられたとき
導通する複数の第1のトランジスタと、これら複数の第
1のトランジスタの各制御電極を相互接続する有意の抵
抗値を有する制御電極線と、基準ノードと制御電極線と
の間に設けられ、第1の論理レベルの信号が制御電極に
与えられると導通する少なくとも1個の第2のトランジ
スタと、入力信号から互いに相補な信号の対を生成し、
この生成した相補な信号の対の一方および他方をそれぞ
れ第1および第2のトランジスタの制御電極へ印加する
出力とを含む。According to another aspect of the semiconductor circuit of the present invention, a reference node supplying a first reference potential and an output signal line coupled to the output node are connected in parallel with each other, and each has a first logic level. A plurality of first transistors that conduct when a signal of is applied to the control electrode thereof, a control electrode line having a significant resistance value interconnecting the control electrodes of the plurality of first transistors, and a reference node. Generating a pair of complementary signals from an input signal and at least one second transistor which is provided between the control electrode line and conductive when a signal of the first logic level is applied to the control electrode;
Outputs of applying one and the other of the pair of generated complementary signals to the control electrodes of the first and second transistors, respectively.
【0023】請求項2に係る半導体回路は、第1の電位
を供給する第1の基準ノードと出力ノードに結合される
出力信号線との間に互いに並列に接続され、それぞれの
制御電極に第1の論理レベルの信号を与えられたとき導
通する複数の第1のトランジスタと、有意の抵抗値を有
しかつ複数の第1のトランジスタの制御電極を相互接続
する第1の制御電極線と、第1の基準ノードと第1の制
御電極線との間に接続されかつその制御電極に第1の論
理レベルの信号を与えられると導通する少なくとも1個
の第2のトランジスタと、第1の電位と相補な論理の第
2の電位を受ける第2の基準ノードと出力信号線との間
に並列に接続され、かつ制御電極に第2の論理レベルの
信号が印加されると導通する複数の第3のトランジスタ
と、これら複数の第3のトランジスタの制御電極を相互
接続する有意の抵抗値を有する第2の制御電極線と、第
2の電源ノードと第2の制御電極線との間に接続されそ
の制御電極に第2の論理レベルの信号が印加されると導
通する少なくとも1個の第4のトランジスタと、入力信
号から互いに相補な論理の信号の対を生成し、第1およ
び第2の制御電源線へこの相補な論理の信号の対の一方
の信号を与えかつ第2および第4のトランジスタの制御
電極へこの相補な論理の信号の対の他方の信号を与える
手段とを備える。According to another aspect of the semiconductor circuit in the present invention, the first reference node supplying the first potential and the output signal line coupled to the output node are connected in parallel to each other, and each control electrode is connected to the first reference node. A plurality of first transistors that conduct when given a signal of logic level 1 and a first control electrode line that has a significant resistance value and interconnects the control electrodes of the plurality of first transistors; At least one second transistor connected between the first reference node and the first control electrode line and conducting when a signal of a first logic level is applied to the control electrode; and a first potential A plurality of first reference nodes that are connected in parallel between a second reference node that receives a second potential of a logic complementary to the output signal line and that conducts when a signal of the second logic level is applied to the control electrode. 3 transistors and these multiple A second control electrode line having a significant resistance value for interconnecting the control electrodes of the third transistor and a second logic connected to the control electrode connected between the second power supply node and the second control electrode line. A pair of complementary logic signals is generated from an input signal and at least one fourth transistor which is conductive when a level signal is applied, and the pair of complementary logic signals is supplied to the first and second control power supply lines. Means for providing one signal of the signal pair and for providing the other signal of the complementary logic signal pair to the control electrodes of the second and fourth transistors.
【0024】請求項3に係る半導体回路は、入力ノード
へ与えられた信号を所定時間遅延させて内部入力ノード
に出力する遅延素子と、出力ノードに接続される出力信
号線と、基準電圧を受ける基準ノードと出力信号線との
間に互いに並列に接続されその制御電極に第1の論理の
信号が印加されると導通する複数のトランジスタと、こ
れら複数のトランジスタの制御電極の間にそれぞれ接続
される互いに縦列接続される複数の論理ゲートを含み、
これら複数の論理ゲートの各々は、入力ノードに接続さ
れる第1の入力と前段トランジスタの制御電極に接続さ
れる第2の入力と次段トランジスタの制御電極および次
段論理ゲートの第2の入力に接続される出力とを有す
る。これら複数の論理ゲートの各々は、また、内部入力
ノードの電位が第1の論理レベルのときこの内部入力ノ
ードの電位を所定時間遅延させて順次転送しかつこの内
部入力ノードの信号が第2の論理レベルのとき遅延素子
と実質的に同じ遅延時間をもって入力ノードの信号を該
出力に伝達する。A semiconductor circuit according to a third aspect of the invention receives a delay element that delays a signal applied to an input node for a predetermined time and outputs the delayed signal to an internal input node, an output signal line connected to the output node, and a reference voltage. A plurality of transistors, which are connected in parallel between the reference node and the output signal line and which conduct when a signal of the first logic is applied to their control electrodes, and a plurality of transistors, which are respectively connected between the control electrodes of these transistors. A plurality of logic gates connected in series with each other,
Each of the plurality of logic gates has a first input connected to the input node, a second input connected to the control electrode of the preceding-stage transistor, a control electrode of the next-stage transistor, and a second input of the next-stage logic gate. And an output connected to. Each of the plurality of logic gates sequentially delays the potential of the internal input node by a predetermined time when the potential of the internal input node is at the first logic level and transfers the signal of the internal input node to the second level. At the logic level, the signal at the input node is transmitted to the output with substantially the same delay time as the delay element.
【0025】請求項4に係る半導体回路は、請求項3の
遅延素子が入力ノードに与えられた信号を反転しかつ所
定時間遅延し、反転遅延を構成する否定遅延素子を含
み、かつ複数の論理ゲートの各々が、第2の入力に与え
られた信号を反転する第2の否定遅延素子と、第1の否
定遅延素子と同じゲート遅延を有し、この第2の否定遅
延素子の出力信号と入力ノードの信号とを受けて、第2
の入力へ与えられた信号が第1の論理レベルのときその
出力に第2の論理レベルの信号を出力するゲート素子と
を備える。According to a fourth aspect of the semiconductor circuit, the delay element of the third aspect includes a negative delay element which inverts the signal applied to the input node and delays it for a predetermined time to form an inversion delay, and includes a plurality of logic elements. Each of the gates has a second negative delay element that inverts the signal applied to the second input, and the same gate delay as the first negative delay element, and the output signal of the second negative delay element. Second, receiving the signal from the input node
A gate element that outputs a signal of the second logic level to its output when the signal applied to the input of the first logic level is the first logic level.
【0026】請求項5に係る半導体回路は、請求項4の
遅延素子が入力ノードへ与えられた信号をバッファ処理
してかつ所定時間遅延するバッファ遅延素子で構成さ
れ、かつ複数の論理ゲートの各々が、第2の入力へ与え
られた信号と第1の入力へ与えられた信号を受け、この
第1の入力へ与えられた信号が第2の論理レベルのとき
第1の論理レベルの信号を出力するゲート素子と、この
ゲート素子の出力信号を反転しかつ遅延する否定遅延素
子とを備える。ゲート素子と否定遅延素子が有するゲー
ト遅延の和はバッファ遅延素子が有するゲート遅延と実
質的に同じである。According to a fifth aspect of the semiconductor circuit, the delay element of the fourth aspect comprises a buffer delay element for buffering a signal applied to an input node and delaying the signal for a predetermined time, and each of the plurality of logic gates. Receives the signal applied to the second input and the signal applied to the first input, and when the signal applied to the first input is at the second logic level, the signal of the first logic level is A gate element for outputting and a negative delay element for inverting and delaying the output signal of the gate element are provided. The sum of the gate delays of the gate element and the negative delay element is substantially the same as the gate delay of the buffer delay element.
【0027】請求項6に係る半導体回路は、基準電位を
供給する基準ノードと出力ノードに接続する出力信号線
との間に互いに並列に接続される複数のトランジスタを
含む。これら複数のトランジスタの各々は、基準ノード
に接続される一方導通ノードと出力信号線に接続される
他方導通ノードと、一方端と他方端とを有しかつこれら
一方および他方端との間に第1の抵抗値を有する制御電
極とを含む。A semiconductor circuit according to a sixth aspect includes a plurality of transistors connected in parallel with each other between a reference node supplying a reference potential and an output signal line connected to the output node. Each of the plurality of transistors has one conduction node connected to the reference node, the other conduction node connected to the output signal line, one end and the other end, and a first conduction node between the one conduction end and the other conduction end. And a control electrode having a resistance value of 1.
【0028】請求項6に係る半導体回路は、さらに、こ
れら複数のトランジスタの制御電極の隣接する一方端お
よび隣接する他方端を交互にU字型のゲート電極レイア
ウトパターンを形成するように接続する相互接続配線を
含む。この相互接続配線は第1の抵抗値よりも大きな第
2の抵抗値を有する。According to a sixth aspect of the semiconductor circuit, the control electrodes of the plurality of transistors are connected to each other by alternately connecting the adjacent one end and the adjacent other end so as to form a U-shaped gate electrode layout pattern. Including connection wiring. The interconnection line has a second resistance value that is greater than the first resistance value.
【0029】[0029]
【作用】請求項1の半導体回路においては、制御電極線
はその抵抗値により接続される第1のトランジスタの制
御電極の信号を遅延させてから伝達し、第2のトランジ
スタは複数のトランジスタの制御電極へ印加される信号
と相補な信号を制御電極に受けて、第1のトランジスタ
と相補的に導通状態とされる。複数の第1のトランジス
タが導通するときに第2のトランジスタは非導通とさ
れ、複数の第1のトランジスタは制御電極線を介して与
えられる信号により順次導通し、一方、複数の第1のト
ランジスタが非導通状態とされるときは、第2のトラン
ジスタが導通して制御電極線へ基準電位を伝達する。制
御電極線は電圧印加手段とこの第2のトランジスタ素子
により駆動され、高速で第1のトランジスタをオフ状態
とする電圧レベルへ駆動され、ほぼ同じタイミングで複
数の第1のトランジスタがオフ状態とされる。これによ
り、出力ノードにおけるリンギングの発生および電流消
費が低減される。According to another aspect of the semiconductor circuit of the present invention, the control electrode line delays and transmits the signal of the control electrode of the first transistor connected by its resistance value, and the second transistor controls the plurality of transistors. The control electrode receives a signal complementary to the signal applied to the electrode, and is rendered conductive with the first transistor in a complementary manner. When the plurality of first transistors are conducting, the second transistor is non-conducting, and the plurality of first transistors are sequentially conducting by a signal given via the control electrode line, while the plurality of first transistors are conducting. Is turned off, the second transistor is turned on and transmits the reference potential to the control electrode line. The control electrode line is driven by the voltage applying means and the second transistor element, and is driven at a high speed to a voltage level that turns off the first transistor, and the plurality of first transistors are turned off at substantially the same timing. It This reduces ringing generation and current consumption at the output node.
【0030】請求項2の半導体回路においては、電圧印
加手段は、第1および第3のトランジスタと第2および
第4のトランジスタとに対し互いに相補な信号を印加す
る。第1のトランジスタの導通時、第1の制御電極線の
抵抗値によりこれら複数の第1のトランジスタは順次導
通し、一方、非導通とされるとき電圧印加手段と第2の
トランジスタにより第1の制御電極線がこれら第1のト
ランジスタがオフ状態となる電圧へと駆動され、ほぼ同
じタイミングで非導通状態とされる。According to another aspect of the semiconductor circuit of the present invention, the voltage applying means applies complementary signals to the first and third transistors and the second and fourth transistors. When the first transistor is conductive, the plurality of first transistors are sequentially conductive due to the resistance value of the first control electrode line. On the other hand, when the first transistor is non-conductive, the first voltage is applied by the voltage applying unit and the second transistor. The control electrode line is driven to a voltage at which these first transistors are turned off, and brought into a non-conducting state at almost the same timing.
【0031】第3のトランジスタは、第2の制御電極線
を有する抵抗値により、入力信号が遅延されて伝達さ
れ、導通時には順次導通状態とされて、非導通状態とさ
れるときには、第4のトランジスタが導通状態とされる
ため、電圧印加手段および第4のトランジスタにより高
速で第2の制御電極線が第3のトランジスタが非導通状
態とされる電圧レベルへ駆動されるため、ほぼ同じタイ
ミングで第3のトランジスタが非導通状態とされる。第
1および第3のトランジスタは相補的に導通/非導通と
なる。出力ノードの電流駆動は順次行なわれることにな
り、リンギングの発生が抑制され、かつ一方のトランジ
スタの導通時には他方のトランジスタがほぼ同じタイミ
ングでオフ状態とされており、第1および第2の電源ノ
ードの間で第1および第3のトランジスタを介して流れ
る貫通電流を防止できる。An input signal is delayed and transmitted to the third transistor by the resistance value having the second control electrode line, and the third transistor is sequentially brought into the conducting state when being conducted, and is brought into the fourth state when being brought into the non-conducting state. Since the transistor is rendered conductive, the voltage applying means and the fourth transistor drive the second control electrode line at a high speed to a voltage level at which the third transistor is rendered non-conductive, and therefore at substantially the same timing. The third transistor is turned off. The first and third transistors complementarily become conductive / non-conductive. The current driving of the output node is sequentially performed, the occurrence of ringing is suppressed, and when one transistor is turned on, the other transistor is turned off at substantially the same timing. Through current flowing between the first and third transistors can be prevented.
【0032】請求項3の半導体回路においては、複数の
トランジスタの制御電極間に論理ゲートが接続されかつ
それらの論理ゲートは縦続接続される。論理ゲートは遅
延素子から内部入力ノードへ伝達された信号が第1の論
理のときにはそれぞれの入力ノードへ与えられた信号を
遅延して対応のトランジスタ素子の制御電極へその出力
を介して印加させてそれにより複数のトランジスタを順
次導通させる。一方、遅延素子から内部入力ノードへ伝
達された信号が第2の論理のときには、これら複数の論
理ゲートは遅延素子と同じゲート遅延をもって第2の論
理レベルの信号をその出力を介してそれぞれのトランジ
スタ素子の制御電極へ与える。これにより、複数のトラ
ンジスタがすべて同じタイミングで非導通状態とされ、
消費電流の低減(貫通電流の抑制)および導通時におけ
る駆動電流による出力ノードのリンギングを防止するこ
とができる。According to another aspect of the semiconductor circuit of the present invention, logic gates are connected between control electrodes of a plurality of transistors, and those logic gates are connected in cascade. When the signal transmitted from the delay element to the internal input node is the first logic, the logic gate delays the signal given to each input node and applies it to the control electrode of the corresponding transistor element via its output. Thereby, the plurality of transistors are sequentially turned on. On the other hand, when the signal transmitted from the delay element to the internal input node has the second logic, the plurality of logic gates outputs the signal of the second logic level through the output of each transistor with the same gate delay as that of the delay element. Apply to the control electrode of the device. As a result, multiple transistors are all turned off at the same timing,
It is possible to reduce the consumption current (suppress the through current) and prevent the ringing of the output node due to the drive current at the time of conduction.
【0033】請求項4の半導体回路においては、遅延素
子が入力ノードに与えられた信号を反転遅延して出力し
ており、論理ゲートも、第2の否定遅延素子が第2の入
力へ与えられた信号を反転かつ遅延してゲートに与えて
いる。この第2の否定遅延素子は、第2の入力へ与えら
れた信号が第1の論理レベルのとき第2の論理レベルの
信号をゲートへ与え、ゲートは第1の入力へ与えられた
信号によらず、この第2の否定遅延素子から与えられた
信号を遅延して次段の論理ゲートへ伝達する。それによ
り、複数のトランジスタは順次導通状態とされる。一
方、第2のゲートへ与えられる信号が第2の論理レベル
のとき、ゲートは第2の論理レベルの信号をその出力へ
与える。この第2の入力へは入力ノードの信号が複数の
論理ゲートへ共通に与えられている。したがって論理ゲ
ートのゲートの遅延は遅延素子に要するゲート遅延と同
じであり、複数のトランジスタ素子がすべて同じタイミ
ングで非導通状態とされ、消費電流(貫通電流)が低減
される。According to another aspect of the semiconductor circuit of the present invention, the delay element inverts and outputs the signal applied to the input node, and the logic gate also has the second negation delay element applied to the second input. The inverted signal is inverted and delayed and given to the gate. The second negative delay element applies a signal of the second logic level to the gate when the signal applied to the second input is the first logic level, and the gate applies the signal applied to the first input to the gate. Regardless, the signal given from the second negative delay element is delayed and transmitted to the logic gate of the next stage. As a result, the plurality of transistors are sequentially turned on. On the other hand, when the signal applied to the second gate is at the second logic level, the gate applies the signal at the second logic level to its output. The signal of the input node is commonly applied to the plurality of logic gates at the second input. Therefore, the delay of the gate of the logic gate is the same as the gate delay required for the delay element, the plurality of transistor elements are all rendered non-conductive at the same timing, and the current consumption (through current) is reduced.
【0034】請求項5の半導体回路においては、遅延素
子は入力信号の論理を保存して内部ノードへ伝達し、こ
の内部ノードの信号の論理が第2の論理のときゲートの
第1の入力へはこの第2の論理の信号が共通に印加され
る。論理ゲートは、バッファ遅延素子と同じ遅延時間を
もってその出力に第2の論理レベルの信号を出力し、複
数のトランジスタをすべて同じタイミングで非導通状態
とする。入力信号が第1の論理レベルのときには、論理
ゲートは遅延素子として機能としてバッファ遅延素子か
ら与えられた信号を順次転送させ、複数のトランジスタ
を順次導通させ、これにより出力ノードの駆動電流を順
次増加させ、出力ノードのリンギングの発生を抑制す
る。According to another aspect of the semiconductor circuit of the present invention, the delay element stores the logic of the input signal and transmits it to the internal node. Is commonly applied with the signal of the second logic. The logic gate outputs a signal of the second logic level to its output with the same delay time as the buffer delay element, and renders all the plurality of transistors non-conductive at the same timing. When the input signal is at the first logic level, the logic gate functions as a delay element to sequentially transfer the signal supplied from the buffer delay element and sequentially turn on the plurality of transistors, thereby sequentially increasing the drive current of the output node. The occurrence of ringing at the output node is suppressed.
【0035】請求項6の半導体回路においては、複数の
トランジスタのゲート電極を相互接続するゲート電極線
は、このゲート電極を構成する配線の抵抗値よりも高
く、したがって低占有面積でゲート電極間の抵抗値を希
望の値に設定することができ、複数のトランジスタを所
望の時間タイミングをずらせて導通/非導通状態とする
ことができる。According to another aspect of the semiconductor circuit of the present invention, the gate electrode line interconnecting the gate electrodes of the plurality of transistors is higher than the resistance value of the wiring forming the gate electrode, and therefore the area occupied by the gate electrodes is small between the gate electrodes. The resistance value can be set to a desired value, and a plurality of transistors can be brought into a conductive / non-conductive state by shifting a timing of a desired time.
【0036】[0036]
【実施例】以下、この発明の実施例について図面を参照
して説明する。本発明は、パッドに接続される出力端子
を介して信号を外部へ出力する出力回路、半導体装置内
において、入力信号に応答してその出力信号線または特
定の信号線を内部信号の論理レベルに対応する論理レベ
ルへと駆動するバッファ機能を有する回路、複数の半導
体回路が同一半導体チップ上に形成された半導体装置内
において、ある半導体回路の出力段に設けられる出力回
路のいずれにも適用することができる。また、本発明の
半導体回路から出力される信号の電圧レベルは、電源電
位Vcc、接地電圧GNDに限定されず、この電源電圧
Vccよりも高い高電圧Vpp、接地電圧GNDよりも
低い負電圧Vbbおよび中間電位などの基準電圧Vre
fいずれの電圧レベルであってもよい。以下の説明にお
いては、説明の便宜上この発明に従う半導体回路は、電
源電圧Vccと接地電圧GNDの間の振幅を有する信号
を出力する回路として説明する。Embodiments of the present invention will be described below with reference to the drawings. The present invention relates to an output circuit for outputting a signal to the outside through an output terminal connected to a pad, and in a semiconductor device, the output signal line or a specific signal line is set to a logic level of an internal signal in response to an input signal. Applicable to both a circuit having a buffer function for driving to a corresponding logic level and an output circuit provided at an output stage of a certain semiconductor circuit in a semiconductor device in which a plurality of semiconductor circuits are formed on the same semiconductor chip. You can Further, the voltage level of the signal output from the semiconductor circuit of the present invention is not limited to the power supply potential Vcc and the ground voltage GND, and the high voltage Vpp higher than the power supply voltage Vcc and the negative voltage Vbb lower than the ground voltage GND and Reference voltage Vre such as intermediate potential
f Any voltage level may be used. In the following description, for convenience of description, the semiconductor circuit according to the present invention is described as a circuit that outputs a signal having an amplitude between power supply voltage Vcc and ground voltage GND.
【0037】[実施例1]図1は、この発明の第1の実
施例である半導体回路の構成および動作波形を示す図で
ある。図1(A)においては、出力信号線5を介して出
力ノード4を電源電位Vccへ駆動する回路の部分を示
す。[Embodiment 1] FIG. 1 is a diagram showing a structure and operation waveforms of a semiconductor circuit according to a first embodiment of the present invention. FIG. 1A shows a portion of a circuit which drives output node 4 to power supply potential Vcc through output signal line 5.
【0038】図1(A)において、半導体回路は、出力
ノード4に接続される出力信号線5と電源ノード1の間
にそれぞれ互いに並列に接続される複数(本実施例にお
いては5個)のpチャネルMOSトランジスタ(絶縁ゲ
ート型電界効果トランジスタ)P1〜P5と、これら複
数のpチャネルMOSトランジスタP1〜P5のゲート
電極(制御電極)の間に接続されかつ互いに直列に接続
される複数(本実施例においては4個)の抵抗R1〜R
4と、入力ノード3aへ与えられる入力信号IN1を反
転して内部ノードINA1へ伝達するインバータA1
と、内部ノード3aへ与えられた入力信号IN1に応答
して電源ノード1と内部ノードIN5を電気的に接続す
るpチャネルMOSトランジスタP6を含む。MOSト
ランジスタP1〜P5は、それぞれのゲート電極が内部
ノードINA1〜INA5に接続され、抵抗R1〜R4
はこれらの内部ノードINA1〜INA5の間に直列に
接続される。すなわち、抵抗R1が内部ノードINA1
およびINA2の間に接続され、抵抗R2が内部ノード
INA2およびINA3の間に接続され、抵抗R3が内
部ノードINA3およびINA4の間に接続され、抵抗
R4が内部ノードINA4およびINA5の間に接続さ
れる。In FIG. 1A, a plurality of semiconductor circuits (five in this embodiment) are connected in parallel between the output signal line 5 connected to the output node 4 and the power supply node 1. A plurality of p-channel MOS transistors (insulated gate field effect transistors) P1 to P5 and a plurality of gate electrodes (control electrodes) of the plurality of p-channel MOS transistors P1 to P5 which are connected in series with each other (this embodiment). 4 resistors in the example) R1 to R
4 and an inverter A1 for inverting the input signal IN1 applied to the input node 3a and transmitting the inverted signal to the internal node INA1.
And a p channel MOS transistor P6 electrically connecting power supply node 1 and internal node IN5 in response to input signal IN1 applied to internal node 3a. The gate electrodes of the MOS transistors P1 to P5 are connected to the internal nodes INA1 to INA5, and the resistors R1 to R4 are connected.
Are connected in series between these internal nodes INA1 to INA5. That is, the resistor R1 changes to the internal node INA1.
And INA2, a resistor R2 is connected between internal nodes INA2 and INA3, a resistor R3 is connected between internal nodes INA3 and INA4, and a resistor R4 is connected between internal nodes INA4 and INA5. .
【0039】pチャネルMOSトランジスタP6は、内
部ノード3aからたとえばアルミニウムで形成される低
抵抗配線7を介して入力信号IN1をそのゲート電極に
受ける。すなわち、pチャネルMOSトランジスタP6
とpチャネルMOSトランジスタP1〜P5とはそれぞ
れのゲート電極に互いに逆相(論理の異なる)の信号を
受ける。次に、図1(A)に示す半導体回路の動作をそ
の動作波形図である図1(B)を参照して説明する。P channel MOS transistor P6 receives input signal IN1 at its gate electrode from internal node 3a through low resistance interconnection 7 formed of aluminum, for example. That is, the p-channel MOS transistor P6
And p-channel MOS transistors P1 to P5 receive signals of opposite phases (logic different) to their respective gate electrodes. Next, operation of the semiconductor circuit shown in FIG. 1A will be described with reference to an operation waveform diagram of FIG.
【0040】入力信号IN1がHレベルのとき、MOS
トランジスタP6は非導通状態になり、入力ノードIN
A1〜INA5はインバータA1の出力信号により、L
レベルにされており、MOSトランジスタP1〜P5は
導通状態になる。この状態においては、出力信号線5お
よび出力ノード4は、MOSトランジスタP1〜P5を
介して電源電圧Vccレベルに充電されている。When the input signal IN1 is at H level, the MOS
The transistor P6 becomes non-conductive, and the input node IN
A1 to INA5 are set to L by the output signal of inverter A1.
Since it is set to the level, the MOS transistors P1 to P5 are rendered conductive. In this state, output signal line 5 and output node 4 are charged to the level of power supply voltage Vcc through MOS transistors P1 to P5.
【0041】入力信号IN1が時刻T0においてHレベ
ルからLレベルへ立下がると、インバータA1の出力信
号(入力ノードINA1の電位)がLレベルからHレベ
ルへ立上がる。このときまた、MOSトランジスタP6
が内部配線7を介して入力信号IN1を受けて導通状態
となり、内部ノードINA5を電源電位Vccレベルに
充電する。MOSトランジスタP6の電流駆動力(たと
えばチャネル幅Wとチャネル長Lとの比W/L)が適当
な大きさにされている場合、内部ノードINA1〜IN
A5は、インバータA1とMOSトランジスタP6によ
り電源電位Vccレベルへ高速で充電される。これによ
り、内部ノードINA1〜INA5の電圧レベルがほぼ
時刻T1においてすべてHレベルとなり、MOSトラン
ジスタP1〜P5がほぼ時刻T1においてすべて非導通
状態とされる。これにより、MOSトランジスタP1〜
P5の非導通時により高速で電源ノード1から出力信号
線5および出力ノード4へ流れる電流経路は遮断され
る。When input signal IN1 falls from H level to L level at time T0, the output signal of inverter A1 (potential of input node INA1) rises from L level to H level. At this time, again, the MOS transistor P6
Receives an input signal IN1 via internal wiring 7 and becomes conductive to charge internal node INA5 to the power supply potential Vcc level. When the current driving capability of MOS transistor P6 (for example, the ratio W / L of channel width W to channel length L) is set to an appropriate value, internal nodes INA1 to INA are selected.
A5 is charged to the power supply potential Vcc level at high speed by inverter A1 and MOS transistor P6. As a result, the voltage levels of internal nodes INA1 to INA5 all become H level at about time T1, and MOS transistors P1 to P5 are all rendered non-conductive at about time T1. Thereby, the MOS transistors P1 to P1
When P5 is non-conductive, the current path flowing from power supply node 1 to output signal line 5 and output node 4 at high speed is cut off.
【0042】時刻T2において入力信号IN1がLレベ
ルからHレベルへ立上がるとき、MOSトランジスタP
6が内部配線7を介してそのゲート電極にHレベルの信
号を受けて非導通状態とされ、内部ノードINA5は電
源ノード1から切離される。インバータA1が入力ノー
ド3aに与えられた入力信号IN1を反転して入力ノー
ドINA1へ伝達すると、時刻T3において入力ノード
INA1の電位レベルがLレベルへ低下し、MOSトラ
ンジスタP1は導通状態とされる。ここで、図1(B)
において、インバータA1が、有意の遅延時間を有して
いるように示される。この内部ノードINA1への信号
が抵抗R1を介して内部ノードINA2に伝達される。
抵抗R1が有する抵抗値と内部ノードINA1およびI
NA2の間の配線容量(寄生容量)により、内部ノード
INA1の信号が所定時間遅延されて内部ノードINA
2へ伝達される。すなわち、時刻T3から所定時間経過
後の時刻T4において内部ノードINA2の電位がLレ
ベルへ低下し、MOSトランジスタP2は導通状態とさ
れる。時刻T4においては出力信号線5は、MOSトラ
ンジスタP1およびP2により充電されて、その充電電
流が増加する。以降、抵抗R2、R3およびR4によ
り、内部ノードINA3、INA4、およびINA5の
電位がそれぞれ時刻T5およびT6およびT7において
Lレベルへ立下がり、MOSトランジスタP3、P4お
よびP5が順次導通状態とされる。これにより出力信号
線5および出力ノード4は順次増大する充電電流により
充電され、その電位が緩やかに上昇し、出力ノード4に
おけるリンギングの発生(オーバーシュートの発生)を
確実に抑制する。At time T2, when the input signal IN1 rises from the L level to the H level, the MOS transistor P
6 receives an H level signal at its gate electrode through internal wiring 7 and is rendered non-conductive, and internal node INA5 is disconnected from power supply node 1. When inverter A1 inverts input signal IN1 applied to input node 3a and transfers it to input node INA1, the potential level of input node INA1 drops to L level at time T3, and MOS transistor P1 is rendered conductive. Here, FIG. 1 (B)
At, inverter A1 is shown to have a significant delay time. The signal to this internal node INA1 is transmitted to internal node INA2 via resistor R1.
The resistance value of the resistor R1 and the internal nodes INA1 and I
The signal on the internal node INA1 is delayed for a predetermined time due to the wiring capacitance (parasitic capacitance) between the NA2 and the internal node INA.
2 is transmitted. That is, the potential of internal node INA2 decreases to the L level at time T4 after a lapse of a predetermined time from time T3, and MOS transistor P2 is rendered conductive. At time T4, output signal line 5 is charged by MOS transistors P1 and P2, and its charging current increases. Thereafter, resistors R2, R3 and R4 cause the potentials of internal nodes INA3, INA4 and INA5 to fall to the L level at times T5, T6 and T7, respectively, and MOS transistors P3, P4 and P5 are successively rendered conductive. As a result, the output signal line 5 and the output node 4 are charged by the charging current that increases in sequence, the potential thereof gradually rises, and the occurrence of ringing (occurrence of overshoot) at the output node 4 is reliably suppressed.
【0043】上述の構成において出力信号線の駆動用M
OSトランジスタP1〜P5の非導通時にすべてを高速
に非導通状態とし、かつMOSトランジスタP1ないし
P5は導通状態となるときにこれらを順次導通状態とす
ることにより、低消費電流でリンギングの発生を抑制す
る半導体回路を実現することができる。In the above structure, M for driving the output signal line
All of the OS transistors P1 to P5 are brought into a non-conducting state at a high speed when they are non-conducting, and the MOS transistors P1 to P5 are sequentially brought into a conducting state when they are in a conducting state, thereby suppressing the occurrence of ringing with low current consumption. It is possible to realize a semiconductor circuit that operates.
【0044】図1(A)の構成においては、ゲート信号
(MOSトランジスタP1〜P5のそれぞれのゲート電
極へ印加されるインバータA1の出力信号)の遅延が最
も大きい内部ノードINA5においてMOSトランジス
タP6を配置している。しかながら、このMOSトラン
ジスタP6は、複数個適当な内部ノードの位置にそれぞ
れ配置されてもよい。In the structure of FIG. 1A, MOS transistor P6 is arranged at internal node INA5 where the delay of the gate signal (the output signal of inverter A1 applied to the gate electrodes of MOS transistors P1 to P5) is the largest. are doing. However, a plurality of MOS transistors P6 may be arranged at appropriate internal node positions.
【0045】[変更例1]図2は、この発明の第1の実
施例の半導体回路の第1の変更例に沿う動作波形図を示
す図である。[Modification 1] FIG. 2 is a diagram showing an operation waveform diagram according to a first modification of the semiconductor circuit of the first embodiment of the present invention.
【0046】図2(A)において、半導体回路は、出力
信号線5と接地ノード2の間に接続される複数個(本例
においては5個)の互いに並列に接続されるnチャネル
MOSトランジスタN1〜N5と、MOSトランジスタ
N1〜N5のそれぞれのゲート電極の間に接続されかつ
互いに直列に接続される複数個(本例においては4個)
の抵抗R5〜R8と、入力ノード3bに与えられた入力
信号IN2を反転して内部ノードINB1へ伝達するイ
ンバータA2と、内部ノードINB5と接地ノード2の
間に接続され、内部配線8を介して伝達される入力信号
IN2に応答して内部ノードINB5を接地ノード2に
電気的に接続するnチャネルMOSトランジスタN6を
含む。内部配線8は、たとえばアルミニウムなどの比較
的低抵抗の導体により形成される。MOSトランジスタ
N1〜N5のそれぞれのゲート電極は内部ノードINB
1〜INB5に接続される。抵抗R5は、内部ノードI
NB1およびINB2の間に接続され、抵抗R6は、内
部ノードINB2およびINB3の間に接続され、抵抗
R7は、内部ノードINB3およびINB4の間に接続
され、抵抗R8は、内部ノードINB4およびINB5
の間に接続される。次にこの図2(A)に示す半導体回
路の動作をその動作波形図である図2(B)を参照して
説明する。In FIG. 2A, the semiconductor circuit includes a plurality (five in this example) of n-channel MOS transistors N1 connected in parallel between the output signal line 5 and the ground node 2. To N5 and a plurality of MOS transistors N1 to N5 which are connected in series with each other (four in this example).
Of resistors R5 to R8, an inverter A2 that inverts the input signal IN2 applied to the input node 3b and transmits it to the internal node INB1, and is connected between the internal node INB5 and the ground node 2 and through the internal wiring 8. An n channel MOS transistor N6 electrically connecting internal node INB5 to ground node 2 in response to transmitted input signal IN2 is included. The internal wiring 8 is formed of a conductor having a relatively low resistance such as aluminum. Each gate electrode of the MOS transistors N1 to N5 has an internal node INB.
1 to INB5 are connected. The resistor R5 has an internal node I
The resistor R6 is connected between NB1 and INB2, the resistor R6 is connected between internal nodes INB2 and INB3, the resistor R7 is connected between the internal nodes INB3 and INB4, and the resistor R8 is connected between the internal nodes INB4 and INB5.
Connected between. The operation of the semiconductor circuit shown in FIG. 2A will now be described with reference to the operation waveform diagram of FIG. 2B.
【0047】入力信号IN2がHレベルのときには、M
OSトランジスタN6は内部配線8により、Hレベルの
信号をそのゲート電極に受けて導通状態になる。インバ
ータA2は、入力ノード3bの信号IN2を反転して内
部ノードINB1へ伝達する。したがって内部ノードI
NB1〜INB5はすべてLレベルにあり、MOSトラ
ンジスタN1〜N5はすべて非導通状態にある。When the input signal IN2 is at H level, M
OS transistor N6 receives an H level signal at its gate electrode through internal wiring 8 and becomes conductive. Inverter A2 inverts signal IN2 at input node 3b and transmits it to internal node INB1. Therefore, the internal node I
NB1 to INB5 are all at the L level, and MOS transistors N1 to N5 are all non-conductive.
【0048】時刻T0において、入力信号IN2がHレ
ベルからLレベルへ立下がると、インバータA2の出力
信号(ノードINB1の電位)が時刻T1においてLレ
ベルからHレベルへ立上がる(ここでインバータA2は
有意の遅延時間を有していると想定する)。一方、入力
信号IN2は低抵抗内部配線8を介してMOSトランジ
スタN6のゲート電極へ与えられており、MOSトラン
ジスタN6は、入力信号IN2の立下がりに応答して非
導通状態とされる。まず、ノードINB1の電位の立上
がりに応答して、MOSトランジスタN1が導通状態と
なり、出力信号線5を接地電位レベルへと放電する。次
いで、抵抗R5および寄生容量のRC遅延により、ノー
ドINB2の電位が時刻T2においてLレベルからHレ
ベルへ立下がり、MOSトランジスタN2が導通状態と
される。これにより、出力信号線5がMOSトランジス
タN1およびN2により接地電位レベルへと放電され
る。At time T0, when input signal IN2 falls from H level to L level, the output signal of inverter A2 (potential of node INB1) rises from L level to H level at time T1 (where inverter A2 is It is assumed to have a significant delay time). On the other hand, the input signal IN2 is applied to the gate electrode of the MOS transistor N6 via the low resistance internal wiring 8, and the MOS transistor N6 is rendered non-conductive in response to the fall of the input signal IN2. First, in response to the rise of the potential of node INB1, MOS transistor N1 is rendered conductive, and output signal line 5 is discharged to the ground potential level. Then, due to the RC delay of the resistor R5 and the parasitic capacitance, the potential of the node INB2 falls from the L level to the H level at time T2, and the MOS transistor N2 is rendered conductive. As a result, output signal line 5 is discharged to the ground potential level by MOS transistors N1 and N2.
【0049】抵抗R6、R7およびR8により、入力ノ
ードINB3、INB4、およびINB5の電位がそれ
ぞれ時刻T3、T4およびT5においてLレベルからH
レベルへと立上がり、MOSトランジスタN3、N4お
よびN5が順次導通状態とされる。これにより、出力信
号線5の放電電流が順次増加し、出力信号線5の放電が
行なわれる。出力信号線5の放電電流が順次増加してお
り、出力ノードの電位にリンギングが発生しないレベル
に低下したときにMOSトランジスタN1〜N5が導通
状態にされ、大きな電流駆動力で出力信線号5を放電し
ており、出力ノード4におけるリンギング(アンダーシ
ュート)の発生が防止される。The resistors R6, R7 and R8 cause the potentials of the input nodes INB3, INB4 and INB5 to change from the L level to the H level at times T3, T4 and T5, respectively.
It rises to the level and MOS transistors N3, N4 and N5 are successively rendered conductive. As a result, the discharge current of the output signal line 5 sequentially increases, and the output signal line 5 is discharged. When the discharge current of the output signal line 5 is gradually increasing and the potential of the output node is reduced to a level at which ringing does not occur, the MOS transistors N1 to N5 are turned on, and the output signal line 5 has a large current driving force. Is discharged, and the occurrence of ringing (undershoot) at output node 4 is prevented.
【0050】時刻T6で、入力信号IN2がLレベルか
らHレベルへ立上がると、低抵抗の内部配線8によりM
OSトランジスタN6のゲート電極の電位がHレベルへ
と高速で立上がり、MOSトランジスタN6が導通状態
となる。一方、インバータA2により内部ノードINB
1が、Lレベルとなる。内部ノードINB1〜INB5
は、インバータA2とMOSトランジスタN6により接
地電位レベルのLレベルへと駆動されるため、これらの
ゲートノードINB1〜INB2がほぼ同じ時刻T7に
おいてLレベルに立下がり、MOSトランジスタN1〜
N5はすべて同じタイミングで非導通状態とされる。At time T6, when the input signal IN2 rises from the L level to the H level, the low resistance internal wiring 8 causes M
The potential of the gate electrode of the OS transistor N6 rises to H level at a high speed, and the MOS transistor N6 becomes conductive. On the other hand, the inverter A2 causes the internal node INB to
1 becomes the L level. Internal nodes INB1 to INB5
Is driven to the L level of the ground potential level by the inverter A2 and the MOS transistor N6, these gate nodes INB1 to INB2 fall to the L level at approximately the same time T7, and the MOS transistors N1 to INB2 fall.
All N5 are made non-conductive at the same timing.
【0051】上述のように、出力ノードを接地電位レベ
ルに放電する経路においては、nチャネルMOSトラン
ジスタの導通時にこれらを順次導通状態とし、非導通状
態とされるときにはほぼ同じタイミングで高速で非導通
状態とすることにより、アンダーシュートおよび貫通電
流の発生を完全に防止することができる。As described above, in the path for discharging the output node to the ground potential level, the n-channel MOS transistors are sequentially turned on when they are turned on, and when they are turned off, they are turned off at high speed at almost the same timing. By setting the state, it is possible to completely prevent the occurrence of undershoot and through current.
【0052】なお、この図2(A)に示す構成において
は、内部ノード駆動用のMOSトランジスタN6は、そ
の遅延時間が最も大きい内部ノードINB5に対しての
み設けられている。このMOSトランジスタN6は、複
数個互いに並列に適当な位置に設けられてもよい。In the structure shown in FIG. 2A, MOS transistor N6 for driving an internal node is provided only for internal node INB5 having the longest delay time. A plurality of MOS transistors N6 may be provided in parallel at appropriate positions.
【0053】図1および図2においては、それぞれオー
バーシュートおよびアンダーシュートの発生をそれぞれ
個々に抑制する構成を示している。これらの回路は、こ
の半導体回路が適用される用途に応じて、オーバーシュ
ートが臨界的要因となる回路部分、およびアンダーシュ
ートによるリンギングが臨界的要因となる回路部分にそ
れぞれ独立に適用することができる。FIGS. 1 and 2 show a structure for individually suppressing the occurrence of overshoot and undershoot, respectively. These circuits can be independently applied to a circuit portion in which overshoot is a critical factor and a circuit portion in which ringing due to undershoot is a critical factor, depending on the application to which this semiconductor circuit is applied. .
【0054】[変更例2]図3は、この発明の第1の実
施例の第2の変更例を示す図である。図3(A)におい
て、半導体回路は、電源ノード1と出力信号線5の間に
互いに並列に接続されるpチャネルMOSトランジスタ
P1〜P5と、接地ノード2と出力信号線5の間に互い
に並列に接続されるnチャネルMOSトランジスタN1
〜N5と、MOSトランジスタP1〜P5のゲート電極
の間に接続されかつ互いに直列に接続される抵抗R1〜
R4と、MOSトランジスタN1〜N5のゲート電極の
間に接続されかつ互いに直列に接続される抵抗R5〜R
8と、入力ノード3へ与えられた入力信号INに応答し
て電源ノード1から内部ノードINA5へ電流を供給す
るpチャネルMOSトランジスタP6と、入力ノード3
へ与えられた入力信号に応答して、内部ノードINB5
を接地ノード2へ電気的に接続するnチャネルMOSト
ランジスタN6と、入力ノード3へ入力された入力信号
INを反転して内部ノードINA1およびINB1へそ
れぞれ出力するインバータA1およびA2とを含む。[Modification 2] FIG. 3 shows a second modification of the first embodiment of the present invention. In FIG. 3A, the semiconductor circuit includes p-channel MOS transistors P1 to P5 connected in parallel between the power supply node 1 and the output signal line 5 and parallel connection between the ground node 2 and the output signal line 5. Channel MOS transistor N1 connected to
To N5 and resistors R1 to R5 connected between the gate electrodes of the MOS transistors P1 to P5 and connected in series with each other.
Resistors R5 to R connected between R4 and the gate electrodes of the MOS transistors N1 to N5 and connected in series with each other.
8, a p-channel MOS transistor P6 for supplying a current from the power supply node 1 to the internal node INA5 in response to the input signal IN applied to the input node 3, and the input node 3
In response to the input signal applied to the internal node INB5
Includes an n-channel MOS transistor N6 electrically connected to ground node 2, and inverters A1 and A2 inverting the input signal IN input to input node 3 and outputting the inverted signals to internal nodes INA1 and INB1, respectively.
【0055】この図3(A)に示す半導体回路の構成
は、図1(A)および図2(A)に示す半導体回路を組
合せたものと等価である。この図3(A)に示す半導体
回路の動作をその動作波形図である図3(B)を参照し
て説明する。The structure of the semiconductor circuit shown in FIG. 3A is equivalent to a combination of the semiconductor circuits shown in FIGS. 1A and 2A. The operation of the semiconductor circuit shown in FIG. 3A will be described with reference to the operation waveform diagram of FIG. 3B.
【0056】入力信号INはHレベルのとき、MOSト
ランジスタP6は非導通状態、MOSトランジスタN6
は導通状態にある。内部ノードINA1〜INA5およ
びINB1〜INB5をすべてLレベルにある。この状
態においては、pチャネルMOSトランジスタP1〜P
5は導通状態、nチャネルMOSトランジスタN1〜N
5は非導通状態にあり、出力信号線5および出力ノード
4から出力される出力信号DOUTはHレベルにある。When the input signal IN is at H level, the MOS transistor P6 is non-conductive, and the MOS transistor N6 is in the non-conductive state.
Is in conduction. Internal nodes INA1 to INA5 and INB1 to INB5 are all at the L level. In this state, p-channel MOS transistors P1 to P
5 is a conductive state, n-channel MOS transistors N1 to N
5 is non-conductive, and output signal DOUT output from output signal line 5 and output node 4 is at H level.
【0057】入力信号INはHレベルからLレベルへ立
下がるとき、図1(A)および(B)を参照して説明し
たように、内部ノードINA1〜INA5がほぼ同じタ
イミングでHレベルとなり、pチャネルMOSトランジ
スタP1〜P5がほぼ同じタイミングで非導通状態とさ
れる。一方、内部ノードINB1〜INB5は、図2
(A)および(B)を参照して説明したように、その電
位が順次Hレベルへ立上がる。これにより、pチャネル
MOSトランジスタとnチャネルMOSトランジスタが
ともに導通状態となる期間が十分短くされて、電源ノー
ド1から接地ノード2へ流れる貫通電流が抑制される。
このとき、出力信号線5もが緩やかに接地電位レベルへ
と放電される。最初は1つのMOSトランジスタN1に
より放電し、順次増大する電流で出力ノード4を放電す
る。MOSトランジスタN2〜N5が順次導通状態とさ
れるため出力信号DOUTは最初は緩やかに、次いで高
速に放電される。このとき、出力ノード4の電圧レベル
がリンギングの生じないレベルに低下してから、出力信
号DOUTは高速で放電されるため、出力信号DOUT
にアンダーシュートが生じない。When the input signal IN falls from the H level to the L level, as described with reference to FIGS. 1A and 1B, the internal nodes INA1 to INA5 become the H level at substantially the same timing, and p The channel MOS transistors P1 to P5 are turned off at almost the same timing. On the other hand, the internal nodes INB1 to INB5 are shown in FIG.
As described with reference to (A) and (B), the potential thereof sequentially rises to the H level. As a result, the period during which both the p-channel MOS transistor and the n-channel MOS transistor are in the conductive state is sufficiently shortened, and the shoot-through current flowing from power supply node 1 to ground node 2 is suppressed.
At this time, the output signal line 5 is also gently discharged to the ground potential level. Initially, one MOS transistor N1 discharges, and the output node 4 is discharged with a current that increases in sequence. Since the MOS transistors N2 to N5 are sequentially turned on, the output signal DOUT is discharged first slowly and then at high speed. At this time, the output signal DOUT is discharged at a high speed after the voltage level of the output node 4 is lowered to a level at which ringing does not occur, so that the output signal DOUT is discharged.
Undershoot does not occur.
【0058】入力信号INがLレベルからHレベルへ上
昇する場合は、図2(A)および(B)を参照して説明
したように、内部ノードINB1〜INB5がほぼ同じ
タイミングでHレベルからLレベルへと低下し、MOS
トランジスタN1〜N5がほぼ同じタイミングで非導通
状態とされる。一方、pチャネルMOSトランジスタP
1〜P5は、図1(A)および(B)を参照して説明し
たように、内部ノードINA1〜INA5が順次Hレベ
ルからLレベルへ低下するため、順次導通する。出力信
号DOUTは最初は緩やかにその電圧レベルが上昇し、
その後高速で電圧レベルが上昇する。出力ノード4は電
圧レベルが十分高くなったときに高速で充電されるため
オーバーシュートの発生は確実に抑制される。When the input signal IN rises from the L level to the H level, the internal nodes INB1 to INB5 are changed from the H level to the L level at almost the same timing as described with reference to FIGS. MOS level
The transistors N1 to N5 are turned off at almost the same timing. On the other hand, p-channel MOS transistor P
As described with reference to FIGS. 1A and 1B, internal nodes INA1 to INA5 sequentially become conductive because the internal nodes INA1 to INA5 sequentially decrease from the H level to the L level. At first, the voltage level of the output signal DOUT gradually rises,
After that, the voltage level rises at a high speed. Since the output node 4 is charged at a high speed when the voltage level becomes sufficiently high, the occurrence of overshoot is surely suppressed.
【0059】出力信号線5および出力ノード4の充電回
路および放電回路のそれぞれに本発明の構成を適用され
ることにより、オーバーシュートおよびアンダーシュー
トの生じることのない安定した出力信号DOUTを構成
することができる。By applying the configuration of the present invention to the charge circuit and the discharge circuit of the output signal line 5 and the output node 4, respectively, a stable output signal DOUT without overshoot and undershoot can be constructed. You can
【0060】以上のように、この発明の第1の実施例に
従えば、出力駆動用のMOSトランジスタの制御電極を
駆動するためにこれらのMOSトランジスタのゲートへ
与えられる信号と相補な信号をゲートに受けるMOSト
ランジスタを追加したため、出力ドライブ用MOSトラ
ンジスタの導通時には、これらの出力駆動用MOSトラ
ンジスタが順次導通状態にされ、非導通時にはこれらの
出力ドライブ用MOSトランジスタが同時に非導通状態
にされなくても、低消費電流で安定な出力信号を生成す
ることができる。As described above, according to the first embodiment of the present invention, a signal complementary to the signal applied to the gates of the output driving MOS transistors for driving the control electrodes of these MOS transistors is gated. Since the MOS transistor for receiving is added, the output drive MOS transistors are sequentially turned on when the output drive MOS transistors are turned on, and the output drive MOS transistors are not turned off at the same time when the output drive MOS transistors are turned off. Also, it is possible to generate a stable output signal with low current consumption.
【0061】なお、この第1の実施例において、MOS
トランジスタP1〜P5およびN1〜N5に代えて、バ
イポーラトランジスタを利用することもできる。バイポ
ーラトランジスタを利用する場合にはpチャネルMOS
トランジスタに代えてPNPバイポーラトランジスタが
利用され、nチャネルMOSトランジスタに代えてNP
Nバイポーラトランジスタが利用される。In the first embodiment, the MOS
Bipolar transistors can be used instead of the transistors P1 to P5 and N1 to N5. P channel MOS when using a bipolar transistor
A PNP bipolar transistor is used instead of the transistor, and an NP is used instead of the n-channel MOS transistor.
N bipolar transistors are used.
【0062】[実施例2]図4は、この発明の第2の実
施例である半導体回路の構成の要部を示す図である。図
4(A)は、出力信号線5および出力ノード4を5つの
pチャネルMOSトランジスタP1〜P5で駆動する構
成が一例として示される。[Embodiment 2] FIG. 4 is a diagram showing a main part of a structure of a semiconductor circuit according to a second embodiment of the present invention. FIG. 4A shows, as an example, a configuration in which output signal line 5 and output node 4 are driven by five p-channel MOS transistors P1 to P5.
【0063】図4(A)において、互いに接続される電
源ノード1と出力信号線5の間に並列に接続されるpチ
ャネルMOSトランジスタP1〜P5の各々のゲート電
極の間に、2入力1出力論理ゲートLG1〜LG4が接
続される。これら2入力1出力論理ゲートLG1〜LG
4は縦列接続される。MOSトランジスタP1〜P5の
それぞれゲート電極は内部ノードINA1〜INA5に
接続される。内部ノードINA1へは、インバータA1
を介して入力ノード3aに与えられた入力信号IN1が
与えられる。論理ゲートLG1は、内部ノードINA1
の信号電位を反転するインバータA3と、インバータA
3の出力信号と入力信号IN1を信号線9を介して受け
る2入力NANDゲートB1を含む。NANDゲートB
1の出力信号が入力ノードINA2へ与えられる。In FIG. 4A, two inputs and one output are provided between the gate electrodes of the p-channel MOS transistors P1 to P5 connected in parallel between the power supply node 1 and the output signal line 5 which are connected to each other. Logic gates LG1 to LG4 are connected. These 2-input 1-output logic gates LG1 to LG
4 are connected in cascade. The gate electrodes of the MOS transistors P1 to P5 are connected to the internal nodes INA1 to INA5. The inverter A1 is connected to the internal node INA1.
Input signal IN1 applied to input node 3a is applied via. The logic gate LG1 has an internal node INA1.
Inverter A3 for inverting the signal potential of
It includes a 2-input NAND gate B1 which receives the output signal of 3 and the input signal IN1 via signal line 9. NAND gate B
The output signal of 1 is applied to the input node INA2.
【0064】論理ゲートLG2は、内部ノードINA2
の信号を反転するインバータA4と、インバータA4の
出力信号と信号線9上の信号とを受ける2入力NAND
ゲートB2を含む。NANDゲートB2の出力信号が入
力ノードINA3へ与えられる。論理ゲートLG3は、
内部ノードINA3の信号を反転するインバータA5
と、インバータA5の出力信号と信号線9上の信号とを
受ける2入力NANDゲートB3を含む。NANDゲー
トB3の出力信号が入力ノードINA4へ与えられる。
論理ゲートLG4は、内部ノードINA4の信号を反転
するインバータA6と、インバータA6の出力信号と信
号線9上の信号とを受ける2入力NANDゲートB4を
含む。インバータA1の有するゲート遅延は、NAND
ゲートB1〜B4の各々のゲート遅延と実質的に等しく
される。次に動作について説明する。The logic gate LG2 has an internal node INA2.
Inverter A4 for inverting the signal of FIG. 2 and a 2-input NAND for receiving the output signal of the inverter A4 and the signal on the signal line 9.
Includes gate B2. The output signal of NAND gate B2 is applied to input node INA3. The logic gate LG3 is
Inverter A5 that inverts the signal of internal node INA3
And a 2-input NAND gate B3 for receiving the output signal of inverter A5 and the signal on signal line 9. The output signal of NAND gate B3 is applied to input node INA4.
Logic gate LG4 includes an inverter A6 that inverts the signal of internal node INA4, and a 2-input NAND gate B4 that receives the output signal of inverter A6 and the signal on signal line 9. The gate delay of the inverter A1 is NAND
It is made substantially equal to the gate delay of each of the gates B1 to B4. Next, the operation will be described.
【0065】入力信号IN1がHレベルのとき、NAN
DゲートB1〜B4はインバータバッファとして機能す
る。すなわち論理ゲートLG1〜LG4は2段のインバ
ータからなる回路として作用し、内部ノードINA1〜
INA5はLレベルにある。この状態において、出力信
号線5は電源電位Vccレベルに充電されている。When the input signal IN1 is at H level, NAN
D gates B1 to B4 function as an inverter buffer. That is, the logic gates LG1 to LG4 act as a circuit including a two-stage inverter, and the internal nodes INA1 to INA1 to
INA5 is at L level. In this state, output signal line 5 is charged to the level of power supply potential Vcc.
【0066】入力信号IN1がHレベルからLレベルに
立下がるとき、ノードINA1の信号電位はインバータ
A1によりHレベルへ立上がる。この内部ノードINA
1の電位レベルの上昇インバータA1の有するゲート遅
延時間により、入力信号IN1の立上がりより所定時間
遅れる。一方、論理ゲートLG1〜LG4においては、
NANDゲートB1〜B4の一方入力へ信号線9を介し
てHレベルからLレベルへ立下がる信号が伝達される。
これに応答してNANDゲートB1〜B4はその出力に
Hレベルの信号を出力する。先に説明したようにインバ
ータA1の有するゲート遅延とNANDゲートB1〜B
4の要するゲート遅延は等しい。したがって、内部ノー
ドINA1〜INA5はすべて同じタイミング(時刻)
でHレベルへ立上がり、MOSトランジスタP1〜P5
はすべてほぼ同じタイミングで非導通状態となる。When the input signal IN1 falls from the H level to the L level, the signal potential of the node INA1 rises to the H level by the inverter A1. This internal node INA
Due to the gate delay time of the inverter A1 for raising the potential level of 1, a predetermined time is delayed from the rise of the input signal IN1. On the other hand, in the logic gates LG1 to LG4,
A signal falling from H level to L level is transmitted to one input of NAND gates B1 to B4 through signal line 9.
In response to this, NAND gates B1 to B4 output an H level signal at their outputs. As described above, the gate delay of the inverter A1 and the NAND gates B1 to B
The gate delays required by 4 are equal. Therefore, all the internal nodes INA1 to INA5 have the same timing (time).
Rises to H level, and MOS transistors P1 to P5
All become non-conductive at almost the same timing.
【0067】入力信号IN1がLレベルからHレベルへ
立上がると、内部ノードINA1の電位がHレベルから
Lレベルへ立下がる。この内部ノードINA1の電位変
化は、入力信号IN1の電位変化からインバータA1の
有するゲート遅延時間が経過した後に生じる。When input signal IN1 rises from the L level to the H level, the potential of internal node INA1 falls from the H level to the L level. The potential change of the internal node INA1 occurs after the gate delay time of the inverter A1 has elapsed from the potential change of the input signal IN1.
【0068】信号線9の電位がHレベルとなると、NA
NDゲートB1〜B4はインバータバッファとして作用
し、論理ゲートLG1〜LG4の各々は2段のインバー
タからなるバッファ回路として機能する。内部ノードI
NA2、INA3、INA4およびINA5が、論理ゲ
ートLG1〜LG4それぞれが有する2段のゲート遅延
時間のずれを持って順次HレベルからLレベルへと低下
する。この内部ノードINA1〜INA5の電位の立下
がりに応答して、MOSトランジスタP1〜P5が順次
導通状態とされ、出力信号線5および出力ノード4を順
次電源電圧Vccレベルに充電する。したがって、出力
信号線5の充電時に、急激な電流変化は生じず、電流変
化は緩やかであり、di/dtの値が小さく、出力ノー
ドにおけるリンギング(オーバーシュート)の発生を十
分抑制することができる。また、MOSトランジスタP
1〜P5の非導通時には、これらのMOSトランジスタ
P1〜P5はほぼ同じタイミングで非導通状態とされる
ため、消費電流(貫通電流)を確実に抑制することがで
きる。When the potential of the signal line 9 becomes H level, NA
The ND gates B1 to B4 act as an inverter buffer, and each of the logic gates LG1 to LG4 functions as a buffer circuit including two stages of inverters. Internal node I
NA2, INA3, INA4, and INA5 sequentially decrease from the H level to the L level with a shift in the gate delay time of two stages included in each of the logic gates LG1 to LG4. In response to the fall of the potentials of internal nodes INA1 to INA5, MOS transistors P1 to P5 are successively rendered conductive, and output signal line 5 and output node 4 are sequentially charged to the level of power supply voltage Vcc. Therefore, when the output signal line 5 is charged, a rapid current change does not occur, the current change is gradual, the value of di / dt is small, and the occurrence of ringing (overshoot) at the output node can be sufficiently suppressed. . Also, the MOS transistor P
When the MOS transistors P1 to P5 are non-conducting, the MOS transistors P1 to P5 are brought into the non-conducting state at substantially the same timing, so that the consumption current (through current) can be surely suppressed.
【0069】[変更例1]図5は、この第2の実施例の
第1の変更例の構成を示す図である。図5(A)におい
ては、5つのnチャネルMOSトランジスタN1〜N5
が出力信号線5を接地電位レベルへ放電する回路が示さ
れる。[Modification 1] FIG. 5 shows a structure of a first modification of the second embodiment. In FIG. 5A, five n-channel MOS transistors N1 to N5 are provided.
Shows a circuit for discharging the output signal line 5 to the ground potential level.
【0070】図5(A)において、半導体回路は、nチ
ャネルMOSトランジスタN1〜N5のゲート電極の間
に接続されかつ互いに縦続接続される論理ゲートLG5
〜LG8と、入力ノード3bへ与えられた入力信号IN
2を反転して入力ノードINB1へ伝達するインバータ
A2を含む。MOSトランジスタN1〜N5のゲート電
極はそれぞれ内部ノードINB1〜INB5に接続され
る。In FIG. 5A, the semiconductor circuit has a logic gate LG5 connected between the gate electrodes of n-channel MOS transistors N1 to N5 and cascaded to each other.
~ LG8 and the input signal IN applied to the input node 3b
It includes an inverter A2 which inverts 2 and transmits it to the input node INB1. Gate electrodes of MOS transistors N1 to N5 are connected to internal nodes INB1 to INB5, respectively.
【0071】論理ゲートLG5は、内部ノードINB1
の信号を反転するインバータA7と、インバータA7の
出力信号と内部ノード3bから信号線10へ与えられる
信号とを受ける2入力NORゲートC1とを含む。NO
RゲートC1の出力信号が内部ノードINB2へ与えら
れる。論理ゲートLG6は、内部ノードINB2の信号
を反転するインバータA8と、インバータA8の出力信
号と信号線10の信号とを受ける2入力NORゲートC
2を含む。NORゲートC2の出力信号が内部ノードI
NB3へ与えられる。The logic gate LG5 has an internal node INB1.
Inverter A7 for inverting the signal of A2 and a 2-input NOR gate C1 receiving the output signal of inverter A7 and the signal applied to signal line 10 from internal node 3b. NO
The output signal of R gate C1 is applied to internal node INB2. Logic gate LG6 has an inverter A8 that inverts the signal of internal node INB2, and a 2-input NOR gate C that receives the output signal of inverter A8 and the signal of signal line 10.
2 inclusive. The output signal of the NOR gate C2 is the internal node I
Given to NB3.
【0072】論理ゲートLG7は、内部ノードINB3
の信号を反転するインバータA9と、インバータA9の
出力信号と信号線10の信号とを受けるNORゲートC
3を含む。NORゲートC3の出力信号は内部ノードI
NB4へ与えられる。論理ゲートLG8は、内部ノード
INB4の信号を反転するインバータA10と、インバ
ータA10の出力信号と信号線10の信号とを受けるN
ORゲートC4を含む。NORゲートC4の出力信号は
内部ノードINB5へ与えられる。インバータA2とN
ORゲートC1〜C4は同じゲート遅延を有する。次
に、図5(B)に示す動作波形図を参照して図5(A)
に示す回路の動作について説明する。The logic gate LG7 has an internal node INB3.
A9 for inverting the signal of the inverter A9, and a NOR gate C for receiving the output signal of the inverter A9 and the signal of the signal line 10.
Including 3. The output signal of the NOR gate C3 is an internal node I
It is given to NB4. Logic gate LG8 receives an inverter A10 that inverts the signal of internal node INB4, and an output signal of inverter A10 and a signal of signal line N.
It includes an OR gate C4. The output signal of NOR gate C4 is applied to internal node INB5. Inverters A2 and N
The OR gates C1 to C4 have the same gate delay. Next, referring to the operation waveform diagram shown in FIG.
The operation of the circuit shown in will be described.
【0073】入力信号IN2がHレベルのとき、信号線
10の信号はHレベルであり、NORゲートC1〜C4
はLレベルの信号を出力している。この状態において、
内部ノードINB1〜INB5はすべてLレベルにあ
り、MOSトランジスタN1〜N5はすべて非導通状態
にある。When the input signal IN2 is at H level, the signal on the signal line 10 is at H level, and the NOR gates C1 to C4 are
Outputs an L level signal. In this state,
Internal nodes INB1 to INB5 are all at the L level, and MOS transistors N1 to N5 are all non-conductive.
【0074】入力信号IN2がHレベルからLレベルへ
低下すると、インバータA2が有するゲート遅延時間の
経過後内部ノードINB1の電位がLレベルからHレベ
ルへと上昇する。一方、信号線10は低抵抗であり、高
速で入力信号IN2の変化がNORゲートC1〜C4の
それぞれの一方入力へ与えられる。したがってこの状態
において、NORゲートC1〜C4はすべてインバータ
バッファとして機能し、論理ゲートLG5〜LG8は2
段のインバータで構成される遅延回路として機能する。When input signal IN2 falls from H level to L level, the potential of internal node INB1 rises from L level to H level after the lapse of the gate delay time of inverter A2. On the other hand, the signal line 10 has low resistance, and the change of the input signal IN2 is applied to one input of each of the NOR gates C1 to C4 at high speed. Therefore, in this state, NOR gates C1 to C4 all function as inverter buffers, and logic gates LG5 to LG8 are 2
It functions as a delay circuit composed of inverters in stages.
【0075】内部ノードINB1の信号電位がHレベル
へ低下した後、論理ゲートLG5の有する2段のゲート
遅延が経過した後、内部ノードINB2の電位がLレベ
ルからHレベルへ立上がり、それによりMOSトランジ
スタN2が導通状態とされる。以降順次、論理ゲートL
G6〜LG8の有する2段のゲート遅延が経過した後、
内部ノードINB3〜INB5の電位がLレベルからH
レベルへと立上がる。これによりMOSトランジスタN
3〜N5が順次導通状態とされる。出力信号線5および
出力ノード4が順次増加する放電電流により駆動される
ため、この電流変化率は小さく、出力ノード4における
リンギング(アンダーシュート)の発生が抑制される。After the signal potential of internal node INB1 drops to H level, the gate delay of two stages of logic gate LG5 elapses, and then the potential of internal node INB2 rises from L level to H level. N2 is made conductive. Thereafter, the logic gate L
After the two-stage gate delay of G6 to LG8 has passed,
The potential of the internal nodes INB3 to INB5 changes from L level to H
Get up to the level. As a result, the MOS transistor N
3 to N5 are sequentially turned on. Since the output signal line 5 and the output node 4 are driven by the discharge current which increases successively, the current change rate is small and the occurrence of ringing (undershoot) at the output node 4 is suppressed.
【0076】出力信号IN2はがレベルからHレベルへ
立上がると、この入力信号IN2の変化は信号線10を
介してNORゲートC1〜C4へ与えられる。これによ
り、NORゲートC1〜C4がインバータバッファとし
て機能する。インバータA2とNORゲートC1〜C4
のゲート遅延はほぼ等しくされている。したがって、内
部ノードINB1〜INB5は、入力信号IN2が変化
したとき1段のゲート遅延が経過した後、すべて同じタ
イミングでHレベルからLレベルと低下する。これによ
り、MOSトランジスタN1〜N5がすべて同じタイミ
ングで非導通状態とされる。これにより、貫通電流の発
生は完全に抑制することができ、消費電流を低減するこ
とができる。When output signal IN2 rises from level to H level, the change in input signal IN2 is applied to NOR gates C1 to C4 via signal line 10. As a result, the NOR gates C1 to C4 function as an inverter buffer. Inverter A2 and NOR gates C1 to C4
The gate delays are almost equal. Therefore, the internal nodes INB1 to INB5 are all lowered from the H level to the L level at the same timing after one stage of gate delay has elapsed when the input signal IN2 changes. As a result, all the MOS transistors N1 to N5 are turned off at the same timing. Thereby, the generation of the through current can be completely suppressed, and the current consumption can be reduced.
【0077】[変更例2]図6は、この発明の第2の実
施例の第2の変更例を示す図である。この図6(A)に
示す半導体回路は図4および図5に示す半導体回路の組
合せと等価である。すなわち図6(A)に示す半導体回
路は、出力信号線5と電源ノード1との間に互いに並列
に接続するpチャネルMOSトランジスタP1〜P5
と、これらのMOSトランジスタP1〜P5のゲート電
極の間に接続されかつ互いに縦続接続される論理ゲート
LG1〜LG4と、入力ノード3(3a)の入力信号I
Nを反転して内部ノードINA1へ伝達するインバータ
A1と、接地ノード2と出力信号線5の間に互いに並列
に接続されるnチャネルMOSトランジスタN1〜N5
と、これらのMOSトランジスタN1〜N5のゲート電
極の間に接続されかつ縦列接続される論理ゲートLG5
〜LG8と、入力ノード3へ与えられた入力信号INを
反転して内部ノードINB1に伝達するインバータA2
を含む。この図6(A)において、図4(A)および図
5(A)に示す回路と対応する部分には同じ参照番号を
付している。論理ゲートLG1〜LG4に含まれるNA
NDゲートB1〜B4の一方入力に、信号線10を介し
て入力信号INが与えられる。同様に、論理ゲートLG
5〜LG8に含まれるNORゲートC1〜C4の一方入
力に、信号線10を介して入力信号Iが与えられる。次
に図6(A)に示す半導体回路の動作をその動作波形図
である図6(B)を参照して説明する。[Modification 2] FIG. 6 shows a second modification of the second embodiment of the present invention. The semiconductor circuit shown in FIG. 6A is equivalent to the combination of the semiconductor circuits shown in FIGS. That is, the semiconductor circuit shown in FIG. 6A has p-channel MOS transistors P1 to P5 connected in parallel between output signal line 5 and power supply node 1.
And logic gates LG1 to LG4 connected between the gate electrodes of these MOS transistors P1 to P5 and cascaded to each other, and the input signal I of the input node 3 (3a).
An inverter A1 that inverts N and transmits it to the internal node INA1, and n-channel MOS transistors N1 to N5 connected in parallel with each other between the ground node 2 and the output signal line 5.
And a logic gate LG5 connected between the gate electrodes of these MOS transistors N1 to N5 and connected in cascade.
To LG8 and an inverter A2 for inverting the input signal IN applied to the input node 3 and transmitting the inverted signal to the internal node INB1.
including. In FIG. 6A, portions corresponding to those of the circuits shown in FIGS. 4A and 5A are designated by the same reference numerals. NA included in the logic gates LG1 to LG4
The input signal IN is applied to one input of the ND gates B1 to B4 via the signal line 10. Similarly, the logic gate LG
Input signal I is applied to one input of NOR gates C1 to C4 included in 5 to LG8 via signal line 10. Next, operation of the semiconductor circuit shown in FIG. 6A is described with reference to an operation waveform diagram of FIG. 6B.
【0078】入力信号INはHレベルのときには、内部
ノードINA1〜INA5およびINB1〜INB5は
すべてLレベルであり、出力信号線5はMOSトランジ
スタP1〜P5を介して充電されHレベルにある。入力
信号INがHレベルからLレベルへ低下すると、この信
号変化は信号線9を介して論理ゲートLG1〜LG4に
含まれるNANDゲートB1〜B4の一方入力へ与えら
れる。これにより、内部ノードINA1〜INA5は同
じタイミング(1段のゲート遅延)でLレベルからHレ
ベルへと立上がり、MOSトランジスタP1〜P5がす
べて同じタイミングで非導通状態とされる。When input signal IN is at H level, internal nodes INA1 to INA5 and INB1 to INB5 are all at L level, and output signal line 5 is charged via MOS transistors P1 to P5 and is at H level. When input signal IN falls from H level to L level, this signal change is applied to one input of NAND gates B1 to B4 included in logic gates LG1 to LG4 via signal line 9. As a result, internal nodes INA1 to INA5 rise from L level to H level at the same timing (gate delay of one stage), and MOS transistors P1 to P5 are all rendered non-conductive at the same timing.
【0079】一方NORゲートC1〜C4は信号線10
を介してこのLレベルの信号が与えられ、インバータと
して機能する。これにより論理ゲートLGが2段のイン
バータで構成される遅延素子として機能する。したがっ
て、入力ノードINB1〜INB5の電位が、入力ノー
ドINB1の電位が上昇した後に2段のゲート遅延をも
って順次上昇する。すなわち、MOSトランジスタN1
〜N5が順次導通状態とされ、出力信号線5を接地電位
レベルへと放電する。出力信号DOUTは順次増加する
電流で放電される。このとき電流変化率は小さいため、
出力信号DOUTにおけるアンダーシュートは生じな
い。また、MOSトランジスタN1〜N5の導通時にお
いて、MOSトランジスタP1〜P5はすべて非導通状
態とされており、貫通電流も生じない。On the other hand, the NOR gates C1 to C4 are connected to the signal line 10
This L-level signal is given via to function as an inverter. As a result, the logic gate LG functions as a delay element including a two-stage inverter. Therefore, the potentials of the input nodes INB1 to INB5 sequentially rise with a gate delay of two stages after the potential of the input node INB1 rises. That is, the MOS transistor N1
.About.N5 are sequentially turned on, and output signal line 5 is discharged to the ground potential level. The output signal DOUT is discharged with an increasing current. At this time, the current change rate is small, so
Undershoot does not occur in the output signal DOUT. Further, when the MOS transistors N1 to N5 are conducting, all the MOS transistors P1 to P5 are in the non-conducting state, and no through current is generated.
【0080】入力信号INがLレベルからHレベルへ立
上がると、信号線10を介して論理ゲートLG5〜LG
8に含まれるNORゲートC1〜C4の一方入力へHレ
ベルの信号が与えられる。応じて、NORゲートC1〜
C4の出力信号がLレベルへと低下する。これにより内
部ノードINB1〜INB5の電位は、入力ノード3に
与えられた入力信号INに対して1段のゲート遅延をも
ってすべてHレベルからLレベルへと低下し、MOSト
ランジスタN1〜N5はすべて同じタイミングで非導通
状態とされる。When the input signal IN rises from the L level to the H level, the logic gates LG5 to LG are supplied via the signal line 10.
A signal of H level is applied to one input of NOR gates C1 to C4 included in 8. Accordingly, NOR gates C1 to
The output signal of C4 drops to L level. As a result, the potentials of the internal nodes INB1 to INB5 all decrease from the H level to the L level with a gate delay of one stage with respect to the input signal IN applied to the input node 3, and the MOS transistors N1 to N5 all have the same timing. Is turned off.
【0081】一方、論理ゲートLG1〜LG4におてい
は、信号線9を介してHレベルの信号がNANDゲート
B1〜B4に与えられ、NANDゲートB1〜B4がイ
ンバータバッファとして機能する。すなわち論理ゲート
LG1〜LG4が2段のインバータで構成される遅延素
子として動作し、入力ノードINA1へ与えられた信号
をそれぞれ次段のゲート遅延をもって順次伝達する。M
OSトランジスタP1〜P5が順次導通状態とされ、出
力信号線5に電流を供給する。出力信号線5の電流変化
率は小さく、この出力信号DOUTのオーバーシュート
は生じず、安定な出力信号DOUTが得られる。また、
このとき、MOSトランジスタP1〜P5が順次導通状
態とされることにより、MOSトランジスタN1〜N5
はすべて非導通状態とされており、貫通電流が生じる可
能性は小さく、消費電流が低減される。On the other hand, in logic gates LG1 to LG4, H level signals are applied to NAND gates B1 to B4 via signal line 9, and NAND gates B1 to B4 function as inverter buffers. That is, logic gates LG1 to LG4 operate as a delay element composed of a two-stage inverter, and sequentially transmit the signal applied to input node INA1 with the gate delay of the next stage. M
The OS transistors P1 to P5 are sequentially turned on to supply a current to the output signal line 5. The current change rate of the output signal line 5 is small, the overshoot of the output signal DOUT does not occur, and the stable output signal DOUT can be obtained. Also,
At this time, the MOS transistors P1 to P5 are sequentially turned on, so that the MOS transistors N1 to N5 are turned on.
Are all in a non-conducting state, the possibility of a through current occurring is small, and the current consumption is reduced.
【0082】この図4ないし図6に示す第2の実施例に
おいて、MOSトランジスタに代えてバイポーラトラン
ジスタを利用することもできる。In the second embodiment shown in FIGS. 4 to 6, a bipolar transistor can be used instead of the MOS transistor.
【0083】[実施例3]図7は、この発明の第3の実
施例である半導体回路の構成および動作を示す図であ
る。図7(A)において、半導体回路は、電源ノード1
と出力信号線5の間に互いに並列に接続される5つのp
チャネルMOSトランジスタP1〜P5を含む。MOS
トランジスタP1〜P5のゲート電極はそれぞれ内部ノ
ードINA1〜INA5に接続される。[Third Embodiment] FIG. 7 is a diagram showing the structure and operation of a semiconductor circuit according to a third embodiment of the present invention. In FIG. 7A, the semiconductor circuit is the power supply node 1
And 5 p connected in parallel with each other between the output signal line 5 and
It includes channel MOS transistors P1 to P5. MOS
Gate electrodes of the transistors P1 to P5 are connected to internal nodes INA1 to INA5, respectively.
【0084】MOSトランジスタP1〜P5のゲート電
極の間すなわち内部ノードINA1〜INA5の間に、
論理ゲートLG1〜LG4がそれぞれ設けられる。内部
ノードINA1には、内部入力ノード3aへ与えられた
入力信号IN1が2段のインバータA11およびA1を
介して伝達される。Between the gate electrodes of the MOS transistors P1 to P5, that is, between the internal nodes INA1 to INA5,
Logic gates LG1 to LG4 are provided respectively. Input signal IN1 applied to internal input node 3a is transmitted to internal node INA1 via two-stage inverters A11 and A1.
【0085】論理ゲートLG1は、内部ノードINA1
上の信号と信号線9上の信号を受ける2入力NORゲー
トC11と、NORゲートC11の出力信号を受けるイ
ンバータA3を含む。インバータA3の出力信号が内部
ノードINA2へ伝達される。論理ゲートL2は、内部
ノードINA2上の信号と信号線9上の信号を受ける2
入力NORゲートC12と、NORゲートC12の出力
信号を受けるインバータA4を含む。インバータA4の
出力信号が内部ノードINA3へ与えられる。The logic gate LG1 has an internal node INA1.
It includes a 2-input NOR gate C11 for receiving the above signal and a signal on signal line 9, and an inverter A3 for receiving the output signal of NOR gate C11. The output signal of inverter A3 is transmitted to internal node INA2. Logic gate L2 receives a signal on internal node INA2 and a signal on signal line 9 2
It includes an input NOR gate C12 and an inverter A4 receiving an output signal of the NOR gate C12. The output signal of inverter A4 is applied to internal node INA3.
【0086】論理ゲートLG3は、内部ノードINA3
上の信号と信号線9上の信号とを受ける2入力NORゲ
ートC13と、NORゲートC13の出力信号を受ける
インバータA5を含む。インバータA5の出力信号が内
部ノードINA4へ伝達される。論理ゲートLG4は、
内部ノードINA4上の信号と信号線9上の信号とを受
ける2入力NORゲートC14と、NORゲートC14
の出力信号を受けるインバータA6を含む。インバータ
A6の出力信号が内部ノードINA5へ伝達される。The logic gate LG3 has an internal node INA3.
It includes a 2-input NOR gate C13 that receives the above signal and a signal on signal line 9, and an inverter A5 that receives the output signal of NOR gate C13. The output signal of inverter A5 is transmitted to internal node INA4. The logic gate LG4 is
Two-input NOR gate C14 for receiving the signal on internal node INA4 and the signal on signal line 9, and NOR gate C14
Inverter A6 for receiving the output signal of The output signal of inverter A6 is transmitted to internal node INA5.
【0087】NORゲートC11〜C14の有する遅延
時間がインバータA11の有する遅延時間と等しく、ま
たインバータA3〜A6の有する遅延時間がインバータ
A1の有する遅延時間と等しい場合、論理ゲートLG1
〜LG4は、インバータA11およびA1からなる遅延
素子と同じ2段のゲート遅延を与える。次ぎに、図7
(B)に示す動作波形を参照してこの図7(A)に示す
半導体回路の動作について説明する。When the delay time of NOR gates C11 to C14 is equal to the delay time of inverter A11 and the delay time of inverters A3 to A6 is equal to the delay time of inverter A1, logic gate LG1
~ LG4 provides the same two-stage gate delay as the delay element formed of inverters A11 and A1. Next, Fig. 7
The operation of the semiconductor circuit shown in FIG. 7A will be described with reference to the operation waveforms shown in FIG.
【0088】入力信号IN1がHレベルのとき、インバ
ータA11およびA1からなる遅延素子が、内部ノード
INA1にHレベルの信号を出力している。信号線9上
の信号もHレベルにある。信号線9上の信号がHレベル
のときにはNORゲートC11〜C14の出力信号はす
べてLレベルになり、同時にインバータA3〜A6の出
力信号もHレベルとなる。すなわち、内部ノードINA
1〜INA5はすべてHレベルにあり、MOSトランジ
スタP1〜P5はすべて非導通状態にある。When the input signal IN1 is at H level, the delay element including the inverters A11 and A1 outputs the signal at H level to the internal node INA1. The signal on the signal line 9 is also at the H level. When the signal on signal line 9 is at H level, the output signals of NOR gates C11 to C14 are all at L level, and at the same time, the output signals of inverters A3 to A6 are also at H level. That is, the internal node INA
1 to INA5 are all at H level, and MOS transistors P1 to P5 are all non-conductive.
【0089】入力信号IN1がHレベルからLレベルへ
立下がると、内部ノードINA1は、インバータA11
およびA1が有する2段のゲート遅延に応じて少し遅れ
てHレベルからLレベルへとその電位が低下する。一
方、信号線9上の信号はこの入力ノード3aに与えられ
た入力信号IN1とほぼ同じタイミングでHレベルから
Lレベルへ低下する。NORゲートC11〜C14はイ
ンバータとして機能し、論理ゲートLG1〜LG4は2
段のインバータで構成される遅延回路として機能する。
これにより、内部ノードINA1へ与えられた信号が論
理ゲートLG1〜LG4により所定時間(2段のゲート
遅延)遅延されて順次内部ノードINA2〜INA5へ
伝達される。MOSトランジスタP1〜P5が順次導通
状態とされ、出力信号線5および出力ノード4を電源電
圧Vccレベルへと充電する。出力信号線5の電流変化
率di/dtは小さく、出力ノード4から出力される出
力信号DOUTのオーバーシュートの発生が抑制され
る。When the input signal IN1 falls from the H level to the L level, the internal node INA1 changes to the inverter A11.
And, the potential decreases from the H level to the L level with a slight delay according to the two-stage gate delay of A1. On the other hand, the signal on signal line 9 drops from H level to L level at substantially the same timing as input signal IN1 applied to input node 3a. NOR gates C11 to C14 function as inverters, and logic gates LG1 to LG4 are 2
It functions as a delay circuit composed of inverters in stages.
As a result, the signals applied to internal node INA1 are delayed by logic gates LG1 to LG4 for a predetermined time (two stages of gate delay) and sequentially transmitted to internal nodes INA2 to INA5. MOS transistors P1 to P5 are successively rendered conductive to charge output signal line 5 and output node 4 to the level of power supply voltage Vcc. The current change rate di / dt of the output signal line 5 is small, and the occurrence of overshoot of the output signal DOUT output from the output node 4 is suppressed.
【0090】入力信号IN1がLレベルからHレベルへ
立上がると、信号線9上の信号も同様にLレベルからH
レベルへ立上がる。論理ゲートLG1〜LG4に含まれ
るNORゲートC11〜C14がすべてLレベルの信号
を出力する。内部ノードINA1へは、2段のインバー
タA11およびA1を介して入力信号IN1が伝達され
る。すなわち、入力ノード3aへ与えられた入力信号I
N1がLレベルからHレベルへ立上がるとき、内部ノー
ドINA1〜INA5は、すべて同じタイミング(イン
バータ2段のゲート遅延をもって)LレベルからHレベ
ルへと立上がり、MOSトランジスタP1〜P5がすべ
て同じタイミングで非導通状態とされる。非導通時にM
OSトランジスタP1〜P5がすべで同じタイミングで
非導通状態とされるため消費電流(貫通電流)が抑制さ
れる。When the input signal IN1 rises from the L level to the H level, the signal on the signal line 9 also changes from the L level to the H level.
Get up to the level. NOR gates C11 to C14 included in logic gates LG1 to LG4 all output L level signals. Input signal IN1 is transmitted to internal node INA1 via two-stage inverters A11 and A1. That is, the input signal I applied to the input node 3a
When N1 rises from the L level to the H level, the internal nodes INA1 to INA5 rise from the L level to the H level at the same timing (with a gate delay of two stages of inverters), and the MOS transistors P1 to P5 all at the same timing. It is made non-conductive. M when not conducting
Since all the OS transistors P1 to P5 are turned off at the same timing, current consumption (through current) is suppressed.
【0091】[変更例1]図8は、この発明の第3の実
施例の第1の変更例の構成および動作を示す図である。
図8においても、出力信号線5および出力ノード4を駆
動するために、5つのnチャネルMOSトランジスタN
1〜N5が互いに並列に出力信号線5と接地ノード2の
間に設けられる。MOSトランジスタN1〜N5のそれ
ぞれのゲート電極は、内部ノードINB1〜INB5に
接続される。[Modification 1] FIG. 8 shows a structure and an operation of a first modification of the third embodiment of the present invention.
Also in FIG. 8, in order to drive output signal line 5 and output node 4, five n-channel MOS transistors N
1 to N5 are provided in parallel with each other between output signal line 5 and ground node 2. Gate electrodes of the MOS transistors N1 to N5 are connected to the internal nodes INB1 to INB5.
【0092】内部ノードINB1へは、入力ノード3b
に与えられた入力信号IN2が2段のインバータA12
およびA2を介して伝達される。内部ノードINB1〜
INB5の間に、論理ゲートLG5〜LG8が縦列接続
される。論理ゲートLG5は、内部ノードINB1の信
号と信号線10の信号を受ける2入力NANDゲートB
1と、NANDゲートB1の出力信号を受けるインバー
タA2を含む。インバータA2の出力信号が内部ノード
INB2へ与えられる。論理ゲートLG6は、内部ノー
ドINB2の信号と信号線10上の信号とを受けるNA
NDゲートB2と、NANDゲートB2の出力信号を受
けるインバータA8を含む。インバータA8の出力信号
は内部ノードINB3へ与えられる。論理ゲートLG7
は、内部ノードINB3の信号と信号線10上の信号と
を受けるNANDゲートB3と、NANDゲートB3の
出力信号を受けるインバータA9を含む。インバータA
9の出力信号は内部ノードINB4へ与えられる。The input node 3b is connected to the internal node INB1.
The input signal IN2 applied to the two-stage inverter A12
And transmitted via A2. Internal nodes INB1 ~
Logic gates LG5 to LG8 are connected in series between INB5. Logic gate LG5 is a 2-input NAND gate B for receiving the signal of internal node INB1 and the signal of signal line 10.
1 and an inverter A2 receiving the output signal of NAND gate B1. The output signal of inverter A2 is applied to internal node INB2. Logic gate LG6 receives NA of the signal on internal node INB2 and the signal on signal line 10.
It includes an ND gate B2 and an inverter A8 receiving an output signal of the NAND gate B2. The output signal of inverter A8 is applied to internal node INB3. Logic gate LG7
Includes a NAND gate B3 receiving a signal on internal node INB3 and a signal on signal line 10, and an inverter A9 receiving an output signal from NAND gate B3. Inverter A
The output signal of 9 is applied to internal node INB4.
【0093】論理ゲートLG8は、内部ノードINB4
の信号と信号線10上の信号とを受けるNANDゲート
B4と、NANDゲートB4の出力信号を受けるインバ
ータA10を含む。インバータA10の出力信号は内部
ノードINB5へ与えられる。NANDゲートB1〜B
4各々が有する遅延時間はインバータA12またはA2
の有する遅延時間と等しくされる。インバータA2とイ
ンバータA7〜A10の各々とが同じ遅延時間を有す
る。それによって、信号線10上にHレベルの信号が与
えられたとき、インバータA12およびA2に含まれる
遅延素子と、論理ゲートLG5〜LG8の有する遅延時
間とが等しくなる(2段のゲート遅延)。次に、図8
(A)に示す半導体回路の動作を示す動作波形図である
図8(B)を参照して説明する。The logic gate LG8 is connected to the internal node INB4.
NAND gate B4 which receives the signal on the signal line 10 and the signal on signal line 10 and an inverter A10 which receives the output signal of NAND gate B4. The output signal of inverter A10 is applied to internal node INB5. NAND gates B1 to B
4 has a delay time of inverter A12 or A2
Is equal to the delay time of. Inverter A2 and each of inverters A7 to A10 have the same delay time. Thus, when an H level signal is applied to signal line 10, the delay elements included in inverters A12 and A2 and the delay times of logic gates LG5 to LG8 become equal (two-stage gate delay). Next, FIG.
This will be described with reference to FIG. 8B which is an operation waveform diagram showing the operation of the semiconductor circuit shown in FIG.
【0094】入力信号IN2がHレベルのとき、内部ノ
ードINB1〜INB5はすべてHレベルにあり、MO
SトランジスタN1〜N5はすべて導通状態にある。入
力信号IN2がHレベルからLレベルへ立下がると、応
じて信号線10上の信号がHレベルからLレベルへ立下
がる。これにより、論理ゲートLG5〜LG8に含まれ
るNANDゲートB1〜B4の出力信号がHレベルへ立
上がり、応じてインバータA7〜A10の出力信号がL
レベルへ立下がる。入力信号IN2が2段のインバータ
A12およびA2を介して内部ノードINB1へ伝達さ
れる。論理ゲートLG5〜LG8は、信号線10上の信
号を2段のゲート遅延(NANDゲートおよびインバー
タ)をもって対応の内部ノードINB2〜INB5の電
位をHレベルからLレベルへ低下させる。すなわち、内
部ノードINB2〜INB5は同じ時刻にLレベルとな
り、MOSトランジスタN1〜N5が非導通状態とされ
る。When the input signal IN2 is at H level, the internal nodes INB1 to INB5 are all at H level, and MO
S transistors N1 to N5 are all in a conductive state. When the input signal IN2 falls from H level to L level, the signal on the signal line 10 accordingly falls from H level to L level. As a result, the output signals of NAND gates B1 to B4 included in logic gates LG5 to LG8 rise to the H level, and accordingly the output signals of inverters A7 to A10 are set to the L level.
Fall to the level. Input signal IN2 is transmitted to internal node INB1 via two-stage inverters A12 and A2. Logic gates LG5-LG8 lower the potential of corresponding internal nodes INB2-INB5 from the H level to the L level for the signal on signal line 10 with a two-stage gate delay (NAND gate and inverter). That is, internal nodes INB2-INB5 attain L level at the same time, and MOS transistors N1-N5 are rendered non-conductive.
【0095】入力信号IN2がLレベルからHレベルへ
立上がると、内部ノードINB1は、インバータA12
およびA2が有する遅延時間経過後、その電位がLレベ
ルからHレベルへ立上がる。信号線10上の信号はこの
入力信号IN2に従ってHレベルとなり、NANDゲー
トB1〜B4はインバータとして機能する。したがって
この状態においては、論理ゲートLG5〜LG8は2段
のインバータで構成される遅延素子と等価となる。内部
ノードINB1へ与えられた信号が順次2段のゲート遅
延の遅れをもって内部ノードINB2〜INB5へ伝達
され、MOSトランジスタN1〜N5が順次導通状態と
される。出力信号線5の放電電流の変化率は小さくさ
れ、したがって出力ノード4からの出力信号DOUTの
アンダーシュートの発生が抑制される。When the input signal IN2 rises from the L level to the H level, the internal node INB1 is driven by the inverter A12.
After the lapse of the delay time of A2 and A2, the potential rises from the L level to the H level. The signal on the signal line 10 becomes H level according to the input signal IN2, and the NAND gates B1 to B4 function as inverters. Therefore, in this state, logic gates LG5 to LG8 are equivalent to a delay element composed of a two-stage inverter. The signal applied to internal node INB1 is sequentially transmitted to internal nodes INB2 to INB5 with a delay of two stages of gate delay, and MOS transistors N1 to N5 are sequentially turned on. The rate of change of the discharge current of output signal line 5 is reduced, and therefore the occurrence of undershoot of output signal DOUT from output node 4 is suppressed.
【0096】またMOSトランジスタN1〜N5の非導
通時にはすべて同じタイミングで非導通状態とされるた
め、消費電流(貫通電流)が低減される。Further, when the MOS transistors N1 to N5 are non-conductive, they are all rendered non-conductive at the same timing, so that current consumption (through current) is reduced.
【0097】[変更例2]図9は、この発明の第3の実
施例の第2の変更例の構成および動作を示す図である。
図9(A)において、半導体回路は、出力信号線5と電
源ノード1の間に互いに並列に接続されるpチャネルM
OSトランジスタP1〜P5と、接地ノード2と出力信
号線5の間に互いに並列に接続されるnチャネルMOS
トランジスタN1〜N5と、MOSトランジスタP1〜
P5のゲート電極の間に接続されかつ互いに縦続接続さ
れる論理ゲートLG1〜LG4と、MOSトランジスタ
N1〜N5のゲート電極の間に接続されかつ互いに縦続
接続される論理ゲートLG5〜LG8と、入力ノード3
へ与えられた入力信号INを内部ノードINA1へ伝達
する2段のインバータA11およびA1と、入力ノード
3へ与えられる入力信号を入力ノードINB1へ伝達す
る次段のインバータA12およびA2を含む。論理ゲー
トLG1〜LG4にはまた信号線9を介して入力信号I
Nが伝達され、論理ゲートLG5〜LG8にはまた信号
線10を介して入力信号INが伝達される。この図9
(A)に示す半導体回路の構成は、図7(A)および図
8(A)に示す回路を組み合わせたものと等価であり、
対応する部分に同一の参照番号を付す。[Modification 2] FIG. 9 shows a structure and an operation of a second modification of the third embodiment of the present invention.
In FIG. 9A, the semiconductor circuit has a p-channel M connected in parallel between the output signal line 5 and the power supply node 1.
OS transistors P1 to P5 and an n-channel MOS transistor connected in parallel between the ground node 2 and the output signal line 5.
Transistors N1 to N5 and MOS transistors P1 to
Logic gates LG1 to LG4 connected between the gate electrodes of P5 and cascaded with each other, logic gates LG5 to LG8 connected between the gate electrodes of MOS transistors N1 to N5 and cascaded with each other, and an input node Three
Inverters A11 and A1 of two stages transmitting an input signal IN applied to internal node INA1 and inverters A12 and A2 of a next stage transmitting an input signal applied to input node 3 to input node INB1. The input signal I is also applied to the logic gates LG1 to LG4 via the signal line 9.
N is transmitted, and the input signal IN is also transmitted to the logic gates LG5 to LG8 via the signal line 10. This Figure 9
The structure of the semiconductor circuit shown in FIG. 7A is equivalent to a combination of the circuits shown in FIGS. 7A and 8A,
Corresponding parts are given the same reference numbers.
【0098】論理ゲートLG1〜LG4の各々は、信号
線9上の信号を一方入力に受け、他方入力に対応のMO
Sトランジスタのゲート電極(内部ノード)の信号を受
ける2入力NORゲートC1〜C4と、対応のNORゲ
ートの出力信号を受けて2段のトランジスタのゲート電
極(次段ノード)へ与えるインバータ(A3〜A6)を
含む。論理ゲートLG5〜LG8の各々は、信号線10
上の信号と前段のトランジスタのゲート電極(内部ノー
ド)の信号とを受けるNANDゲート(B1〜B4)
と、対応のNANDゲートの出力信号を反転して次段の
トランジスタのゲート電極(内部ノード)へ与えるイン
バータ(A7〜A10)を含む。次に、図9(A)に示
す半導体回路の動作をその動作波形図である図9(B)
を参照して説明する。Each of logic gates LG1 to LG4 receives the signal on signal line 9 at one input and MO corresponding to the other input.
Two-input NOR gates C1 to C4 that receive the signal of the gate electrode (internal node) of the S transistor, and an inverter (A3 to C3) that receives the output signal of the corresponding NOR gate and supplies it to the gate electrode (next stage node) of the two-stage transistor. A6) is included. Each of the logic gates LG5 to LG8 has a signal line 10
NAND gates (B1 to B4) that receive the signal above and the signal of the gate electrode (internal node) of the transistor in the previous stage
And an inverter (A7 to A10) that inverts the output signal of the corresponding NAND gate and supplies the inverted signal to the gate electrode (internal node) of the transistor at the next stage. Next, the operation of the semiconductor circuit shown in FIG. 9A is an operation waveform diagram thereof, which is shown in FIG. 9B.
Will be described with reference to.
【0099】入力信号INがHレベルのとき、内部ノー
ドINA1〜INA5およびINB1〜INB5はHレ
ベルにされて、MOSトランジスタP1〜P5は非導通
状態、MOSトランジスタN1〜N5は導通状態にあ
り、出力信号DOUTは接地電位レベルの低レベルにあ
る。入力信号INがHレベルからLレベルへ立下がる
と、内部ノードINB1〜INB5は2段のゲート遅延
をもって同じタイミングでLレベルへ立下がり、MOS
トランジスタN1〜N5はすべて同じタイミングで非導
通状態とされる。一方、内部ノードINA1〜INA5
は論理ゲートLG1〜LG4の有する遅延時間により順
次Lレベルへ立下がり、MOSトランジスタP1〜P5
が順次導通状態とされる。このとき、MOSトランジス
タP1〜P5の導通時にはすでにMOSトランジスタN
1〜N5は非導通状態にされており、電源ノード1から
接地ノード2より流れる貫通電流は生じない。出力信号
線5すなわち出力信号DOUTはMOSトランジスタP
1〜P5により電源電圧Vccレベルへと駆動される。
MOSトランジスタP1〜P5は順次導通状態とされる
ため、出力信号線5における電流変化率は小さく、出力
信号DOUTにおけるオーバーシュートは生じない。When the input signal IN is at H level, the internal nodes INA1 to INA5 and INB1 to INB5 are set to H level, the MOS transistors P1 to P5 are non-conductive, the MOS transistors N1 to N5 are conductive, and the output The signal DOUT is at the low level of the ground potential level. When the input signal IN falls from the H level to the L level, the internal nodes INB1 to INB5 fall to the L level at the same timing with two stages of gate delays, and the MOS
All the transistors N1 to N5 are turned off at the same timing. On the other hand, the internal nodes INA1 to INA5
Is sequentially lowered to the L level due to the delay time of the logic gates LG1 to LG4, and the MOS transistors P1 to P5
Are sequentially turned on. At this time, when the MOS transistors P1 to P5 are conducting, the MOS transistor N has already been
1 to N5 are in a non-conducting state, and a through current flowing from power supply node 1 to ground node 2 does not occur. The output signal line 5, that is, the output signal DOUT is the MOS transistor P.
1 to P5 drive to the power supply voltage Vcc level.
Since the MOS transistors P1 to P5 are sequentially turned on, the rate of current change in the output signal line 5 is small, and no overshoot occurs in the output signal DOUT.
【0100】入力信号INがLレベルからHレベルへ立
上がるときには、論理ゲートLG1〜LG4が、出力線
9上の信号により、それぞれ2段のゲート遅延をもって
内部ノードINA2〜INA5の電位をHレベルへと上
昇させる。内部ノードINA1はインバータA11およ
びA1によりその電位がLレベルからHレベルへと立上
がる。すなわち、内部ノードINA1〜INA5がすべ
て同じタイミングでその電位がLレベルからHレベルへ
と上昇し、MOSトランジスタP1〜P5がすべて同一
タイミングで非導通状態とされる。一方、論理ゲートL
G5〜LG8は、NANDゲートB1〜B4が信号線1
0の信号によりインバータとして機能するため、遅延回
路として作用する。これにより、内部ノードINB1〜
INB5の電位が順次LレベルからHレベルへと立上が
り、MOSトランジスタN1〜N5が順次導通状態とさ
れる。出力信号線5の放電は、MOSトランジスタN1
〜N5により行なわれ、そのとき、電流変化率は小さ
く、出力信号DOUTにアンダーシュートは生じない。When the input signal IN rises from the L level to the H level, the logic gates LG1 to LG4 change the potentials of the internal nodes INA2 to INA5 to the H level by the signals on the output line 9 with two stages of gate delays. And raise. The potential of internal node INA1 rises from L level to H level by inverters A11 and A1. That is, the potentials of all internal nodes INA1 to INA5 rise from L level to H level at the same timing, and MOS transistors P1 to P5 are all rendered non-conductive at the same timing. On the other hand, the logic gate L
In G5 to LG8, the NAND gates B1 to B4 are connected to the signal line 1
Since it functions as an inverter by the signal of 0, it functions as a delay circuit. As a result, the internal nodes INB1 to INB1
The potential of INB5 sequentially rises from the L level to the H level, and MOS transistors N1 to N5 are successively turned on. The output signal line 5 is discharged by the MOS transistor N1.
~ N5, at which time the rate of current change is small and no undershoot occurs in the output signal DOUT.
【0101】MOSトランジスタN1〜N5の導通時に
おいて、MOSトランジスタP1〜P5はすべて同じタ
イミングで既に非導通状態とされており、電源ノード1
から接地ノード2への貫通電流は生じない。When the MOS transistors N1 to N5 are turned on, all the MOS transistors P1 to P5 are already turned off at the same timing, and the power supply node 1
No through current from the ground node 2 to the ground node 2.
【0102】上述のように、出力信号線5の充電時また
は放電時において、充電電流または放電電流を順次増加
させ、出力信号DOUTにおいてリンギングが発生しな
いレベルとなるときに、その充電または放電電流を増加
させて、出力信号の応答の遅れを生じさせることなくか
つリンギングの発生を生じさせることなく出力信号DO
UTを発生することができる。また、pチャネルMOS
トランジスタP1〜P5とnチャネルMOSトランジス
タN1〜N5がともに導通状態となる期間は極めて少な
く、貫通電流の発生を十分に抑制することができ、低消
費電流の回路を実現することができる。As described above, when the output signal line 5 is charged or discharged, the charging current or the discharging current is sequentially increased, and when the output signal DOUT becomes a level at which ringing does not occur, the charging or discharging current is changed. To increase the output signal DO without delaying the response of the output signal and without causing ringing.
A UT can be generated. Also, p-channel MOS
The period in which both the transistors P1 to P5 and the n-channel MOS transistors N1 to N5 are in a conductive state is extremely short, generation of a through current can be sufficiently suppressed, and a circuit with low current consumption can be realized.
【0103】[実施例4]図10は、この発明の第4の
実施例の構成を示す図である。この図10に示す構成は
図1ないし図3に示す第1の実施例と併せて用いると最
も効果的である。図10は、出力信号DOUTを電源電
圧Vccレベルへ駆動動するための回路部分の構成を示
す。出力信号DOUTを接地電位GNDレベルへ駆動す
る回路部分に対しても同様の構成が用いられる。図10
(A)に平面パターンレイアウトを示し、図10(B)
に素子の接続を簡略化して示し、図10(C)に電気的
等価回路を示す。[Embodiment 4] FIG. 10 is a diagram showing the structure of a fourth embodiment of the present invention. The structure shown in FIG. 10 is most effective when used in combination with the first embodiment shown in FIGS. FIG. 10 shows a structure of a circuit portion for driving output signal DOUT to the level of power supply voltage Vcc. A similar configuration is used for the circuit portion that drives output signal DOUT to the ground potential GND level. Figure 10
The plane pattern layout is shown in FIG.
The element connections are shown in simplified form in FIG. 10, and an electrical equivalent circuit is shown in FIG.
【0104】図10(A)において、フィールド活性領
域Fにおいて互いに分離して活性領域(高濃度不純物領
域)が形成される。図10(A)において、ソース領域
を形成する高濃度不純物領域Sとドレイン領域を形成す
る高濃度不純物領域Dが交互に配置される。隣接する2
つの不純物領域SおよびDの間の領域(チャネル領域)
にゲート電極配線Ga1〜Ga5が設けられる。これら
のゲート電極配線Ga1〜Ga5は、MOSトランジス
タP1〜P5のゲート電極を構成する。不純物領域Dお
よびSは、隣接する2つのトランジスタにより共有され
る。これにより素子占有面積を低減する。ゲート電極配
線Ga1〜Ga5は、それより抵抗値の高いたとえばポ
リシリコンで形成される配線層Gb1〜Gb4により相
互接続される。配線層Gb1〜Gb4は、ゲート電極配
線Ga1〜Ga5の隣接する一方端同士および他方端同
士を交互に接続する。すなわち、配線層Gb1〜Gb4
は、フィールド活性領域Fの一方側とこの一方側と対向
する他方側に交互に配置される。ゲート電極配線Ga1
〜Ga5は、コンタクト孔CHgを介して配線層Gb1
〜Gb4に接続される。In FIG. 10A, active regions (high-concentration impurity regions) are formed separately from each other in field active region F. In FIG. 10A, high-concentration impurity regions S forming source regions and high-concentration impurity regions D forming drain regions are alternately arranged. Adjacent 2
Region between two impurity regions S and D (channel region)
Are provided with gate electrode wirings Ga1 to Ga5. These gate electrode wirings Ga1 to Ga5 form the gate electrodes of the MOS transistors P1 to P5. Impurity regions D and S are shared by two adjacent transistors. This reduces the element occupation area. The gate electrode wirings Ga1 to Ga5 are interconnected by wiring layers Gb1 to Gb4 having a higher resistance value, for example, made of polysilicon. The wiring layers Gb1 to Gb4 alternately connect adjacent one ends and the other ends of the gate electrode wirings Ga1 to Ga5. That is, the wiring layers Gb1 to Gb4
Are alternately arranged on one side of the field active region F and the other side opposite to this one side. Gate electrode wiring Ga1
To Ga5 are wiring layers Gb1 through the contact hole CHg.
To Gb4.
【0105】これらのゲート電極配線Ga1〜Ga5お
よび配線層Gb1〜Gb4の上層に、たとえばアルミニ
ウムで形成される低抵抗導電層20および22が形成さ
れる。導電層20には電源電圧Vccが与えられ、導電
層22は、出力信号DOUTを伝達する。この導電層2
0は、導電層22の上層に形成される。導電層20はコ
ンタクト孔CHsを介してソース領域を形成する不純物
層Sに接続され、導電層22は、コンタクト孔CHdを
介してドレイン領域を形成する不純物領域Dに接続され
る。入力信号IN1が、ゲート電極配線Ga1へ与えら
れる。Low resistance conductive layers 20 and 22 made of, for example, aluminum are formed on the upper layers of these gate electrode wirings Ga1 to Ga5 and wiring layers Gb1 to Gb4. Power supply voltage Vcc is applied to conductive layer 20, and conductive layer 22 transmits output signal DOUT. This conductive layer 2
0 is formed on the conductive layer 22. The conductive layer 20 is connected to the impurity layer S forming the source region via the contact hole CHs, and the conductive layer 22 is connected to the impurity region D forming the drain region via the contact hole CHd. The input signal IN1 is applied to the gate electrode wiring Ga1.
【0106】図10(B)において、pチャネルMOS
トランジスタP1がソース不純物領域S1、ゲート電極
配線G1およびドレイン不純物領域D1により構成され
る。MOSトランジスタP2は、ドレイン不純物領域D
1、ゲート電極配線G2およびソース不純物領域S2に
より構成される。MOSトランジスタP3は、ソース不
純物領域S2、ゲート電極配線G3およびドレイン不純
物領域D2により構成される。MOSトランジスタP4
は、ドレイン不純物領域D2、ゲート電極配線G4、お
よびソース不純物領域S3により構成される。MOSト
ランジスタP5は、ソース不純物領域S3、ゲート電極
配線G5およびドレイン不純物領域D3により構成され
る。ソース不純物領域S1〜S3へは導電層20を介し
て電源電圧Vccが印加される。ドレイン不純物領域D
1〜D3は導電層22に接続される。ゲート電極配線G
1〜G5の各々は、抵抗値RR1を有する。ゲート電極
配線G1およびG2が抵抗値RR2を有する配線層Gb
1により相互接続される。ゲート電極配線G2およびG
3が抵抗値RR2を有する配線層Gb2により接続され
る。ゲート電極配線G3およびG4が抵抗値RR2を有
する配線層Gb3により接続され、ゲート電極配線G4
およびG5が抵抗値RR2を有する配線層Gb4により
接続される。In FIG. 10B, p channel MOS
The transistor P1 is composed of a source impurity region S1, a gate electrode wiring G1 and a drain impurity region D1. The MOS transistor P2 has a drain impurity region D
1, a gate electrode wiring G2 and a source impurity region S2. The MOS transistor P3 includes a source impurity region S2, a gate electrode wiring G3 and a drain impurity region D2. MOS transistor P4
Is composed of a drain impurity region D2, a gate electrode wiring G4, and a source impurity region S3. The MOS transistor P5 includes a source impurity region S3, a gate electrode wiring G5 and a drain impurity region D3. Power supply voltage Vcc is applied to source impurity regions S1 to S3 through conductive layer 20. Drain impurity region D
1 to D3 are connected to the conductive layer 22. Gate electrode wiring G
Each of 1 to G5 has a resistance value RR1. Wiring layer Gb in which gate electrode wirings G1 and G2 have resistance value RR2
Interconnected by 1. Gate electrode wirings G2 and G
3 are connected by a wiring layer Gb2 having a resistance value RR2. The gate electrode wirings G3 and G4 are connected by a wiring layer Gb3 having a resistance value RR2, and the gate electrode wiring G4
And G5 are connected by a wiring layer Gb4 having a resistance value RR2.
【0107】ゲート電極G1〜G5が有する抵抗値RR
1と配線層Gb1〜Gb4が有する抵抗値RR2とを異
ならせることは、たとえば配線材料であるポリシリコン
へ注入される不純物量を調節することにより実現され
る。Resistance value RR of gate electrodes G1 to G5
The difference between 1 and the resistance value RR2 of the wiring layers Gb1 to Gb4 is realized by, for example, adjusting the amount of impurities implanted into polysilicon, which is a wiring material.
【0108】図10(C)において、MOSトランジス
タP1はそのゲート電極G1に入力信号IN1を受け
る。MOSトランジスタP1およびP2のゲート電極G
1およびG2の間には、抵抗値RR1およびRR2を有
する抵抗が直列に接続される。2つのMOSトランジス
タのゲート電極の間に抵抗値RR1およびRR2を有す
る抵抗が直列に接続される。これらの抵抗値RR2の値
を適切に調整することにより、MOSトランジスタP2
〜P5へ与えられる信号の遅延時間を所望の値に設定す
ることができる。このとき、ゲート電極層Ga1〜Ga
5が高速動作のために低抵抗化されたとしても、配線層
Gb1〜Gb4が有する抵抗値RR2を十分大きくする
ことによりレイアウト面積の増大をもたらすことなくこ
のゲート電極層の低抵抗化に対処することができ、所望
の遅延時間をもってMOSトランジスタP1〜P5を導
通状態とすることができる。また、ゲート電極層Ga1
〜Ga5が低抵抗化されない場合においても、MOSト
ランジスタP1〜P5が導通状態とされる時間のずれを
大きくしてノイズ(リンギング)を抑制する場合に対し
ても、この配線層Gb1〜Gb4の有する抵抗値RR2
を適切に大きくすることにより所望の遅延時間を面積増
加を伴うことなく容易に実現することができる。In FIG. 10C, MOS transistor P1 receives input signal IN1 at its gate electrode G1. Gate electrode G of MOS transistors P1 and P2
Resistors having resistance values RR1 and RR2 are connected in series between 1 and G2. Resistors having resistance values RR1 and RR2 are connected in series between the gate electrodes of the two MOS transistors. By appropriately adjusting the values of these resistance values RR2, the MOS transistor P2
The delay time of the signal given to P5 can be set to a desired value. At this time, the gate electrode layers Ga1 to Ga
Even if 5 has a low resistance for high-speed operation, by sufficiently increasing the resistance value RR2 of the wiring layers Gb1 to Gb4, it is possible to cope with the low resistance of the gate electrode layer without increasing the layout area. Therefore, the MOS transistors P1 to P5 can be rendered conductive with a desired delay time. In addition, the gate electrode layer Ga1
Even when the resistance of Ga5 to Ga5 is not lowered, the wiring layers Gb1 to Gb4 have the same function even when the noise (ringing) is suppressed by increasing the time lag during which the MOS transistors P1 to P5 are turned on. Resistance value RR2
By appropriately increasing, the desired delay time can be easily realized without increasing the area.
【0109】またMOSトランジスタP1〜P5のそれ
ぞれに対してその抵抗値が変更可能な配線層Gb1〜G
b4が接続されるため、効率的に各MOSトランジスタ
P2〜P5に対する信号の伝播遅延時間を適切に設定す
ることができる。The wiring layers Gb1 to G5 whose resistance values can be changed for the MOS transistors P1 to P5, respectively.
Since b4 is connected, the signal propagation delay time for each of the MOS transistors P2 to P5 can be efficiently set appropriately.
【0110】なお、この図10に示すゲート電極配線の
構成は、図11に示す従来の出力回路に対し適用されて
もよい。The structure of the gate electrode wiring shown in FIG. 10 may be applied to the conventional output circuit shown in FIG.
【0111】以上のように、この第4の実施例に従え
ば、ゲート電極層を、このゲート電極層よりも高い抵抗
値を有する配線層で相互接続するように構成しているた
め、面積増加をもたらすことなく所望の信号伝播遅延時
間を各MOSトランジスタに対して設定することができ
る。As described above, according to the fourth embodiment, since the gate electrode layers are interconnected by the wiring layers having a resistance value higher than that of the gate electrode layers, the area is increased. A desired signal propagation delay time can be set for each MOS transistor without causing
【0112】[0112]
【発明の効果】請求項1に発明に従えば、複数の互いに
並列に接続されるトランジスタの制御電極を、有意の抵
抗値を有する制御電極線と相互接続しかつさらにその制
御電極線と基準電位ノードとの間に複数のトランジスタ
素子の制御電極へ印加される信号と相補な信号を制御電
極に受けるトランジスタを設けたため、複数のトランジ
スタが非導通状態とされたときに、第2のトランジスタ
が制御電極線へ基準電位を伝達し、それら複数のトラン
ジスタが同時に非導通状態とされかつ複数のトランジス
タが導通状態とされるときには、制御電極線が有意の抵
抗値により順次導通されるため、低消費電力でノイズが
十分抑制された出力信号を生成することができる。According to the first aspect of the present invention, the control electrodes of a plurality of transistors connected in parallel with each other are interconnected with a control electrode line having a significant resistance value, and the control electrode line and the reference potential are further connected. Since a transistor whose control electrode receives a signal complementary to the signal applied to the control electrodes of the plurality of transistor elements is provided between the node and the node, the second transistor is controlled when the plurality of transistors are turned off. When the reference potential is transmitted to the electrode line and the plurality of transistors are turned off at the same time and the plurality of transistors are turned on, the control electrode line is sequentially turned on with a significant resistance value, resulting in low power consumption. Thus, it is possible to generate an output signal in which noise is sufficiently suppressed.
【0113】請求項2に係る発明に従えば、第1の基準
ノードと出力信号線の間に互いに並列に接続されかつそ
れぞれの制御電極が有意の抵抗値を有する第1の制御電
極線で相互接続される複数の第1のトランジスタと、第
1の基準電極ノードと第1の制御電極線との間に設けら
れかつ第1のトランジスタの制御電極へ印加される信号
と相補な信号が制御電極に与えられる第2のトランジス
タと、第2の基準電位とノード出力信号線の間に互いに
並列に接続されかつそれぞれの制御電極が有意の抵抗値
を有する第2の制御電極線で相互接続される複数の第3
のトランジスタと、この第2の制御電極線と第2の基準
電位ノードとの間に接続され、第3のトランジスタの制
御電極に印加される信号と相補な信号が制御電極へ与え
られる第4のトランジスタとで半導体回路を構成したた
め、第1のトランジスタの導通時には第3のトランジス
タ素子がすべて同時に非導通状態とされかつ第1のトラ
ンジスタは順次導通状態にされ、一方、第1のトランジ
スタの非導通時においては、この複数の第1のトランジ
スタが同時に非導通状態とされかつ第3のトランジスタ
は順次導通状態とされるため、貫通電流が生じることな
く、かつノイズの抑制された出力信号を生成することが
できる。According to the second aspect of the invention, the first control electrode line connected in parallel between the first reference node and the output signal line and having the respective control electrodes having a significant resistance value is connected to each other. A plurality of first transistors connected to each other and a signal provided between the first reference electrode node and the first control electrode line and complementary to a signal applied to the control electrode of the first transistor are control electrodes. The second transistor applied to the second reference potential and the second reference potential and the node output signal line are connected in parallel to each other and the respective control electrodes are interconnected by the second control electrode line having a significant resistance value. Multiple thirds
Connected between the second control electrode line and the second reference potential node, and a signal complementary to the signal applied to the control electrode of the third transistor is applied to the control electrode. Since the semiconductor circuit is configured with the transistor, when the first transistor is conductive, all the third transistor elements are simultaneously rendered non-conductive and the first transistors are sequentially rendered conductive, while the first transistor is non-conductive. At this time, the plurality of first transistors are simultaneously turned off and the third transistors are sequentially turned on, so that an output signal in which a through current does not occur and noise is suppressed is generated. be able to.
【0114】請求項3に係る発明に従えば、互いに並列
に接続されるトランジスタの制御電極の間に縦続接続さ
れる論理ゲートを配置し、複数のトランジスタの導通時
には複数の論理ゲートを遅延素子列として機能させかつ
複数のトランジスタの非導通時にはこれら複数の論理ゲ
ートの各々の出力信号を同じタイミングで変化させるよ
うに構成したため、複数のトランジスタの非導通時には
すべて同じタイミングでこれら複数のトランジスタを非
導通状態とすることができ、消費電流を低減することが
でき、また複数のトランジスタの導通時にこれらの複数
のトランジスタが順次導通状態とされるため、ノイズの
抑制された出力信号を生成することができる。According to the third aspect of the invention, the logic gates connected in series are arranged between the control electrodes of the transistors connected in parallel to each other, and the plurality of logic gates are connected to the delay element array when the plurality of transistors are conductive. The output signals of the logic gates are changed at the same timing when the plurality of transistors are non-conducting.When the plurality of transistors are non-conducting, the plurality of transistors are not conducting at the same timing. Can be brought into a state, current consumption can be reduced, and since the plurality of transistors are sequentially turned on when the plurality of transistors are turned on, an output signal in which noise is suppressed can be generated. .
【0115】請求項4に係る発明に従えば、入力信号を
反転する第1の遅延素子を設け、かつ論理ゲートの各々
を、前段のゲートの出力信号を受ける第2の入力に与え
られた信号を反転する第2のインバータと、第1のイン
バータと同じゲート遅延を有し、この第2のインバータ
の出力信号と入力ノードへ与えられた入力信号を受け、
入力信号が第1の論理レベルのときに第2の論理レベル
の信号を出力するゲート素子とで構成したため、論理ゲ
ートおよび遅延素子が同じゲート遅延をもってすべての
複数のトランジスタ素子を同じタイミングで非導通状態
とすることができる。According to the invention of claim 4, the first delay element for inverting the input signal is provided, and each of the logic gates is provided with the signal applied to the second input for receiving the output signal of the preceding gate. A second inverter that inverts the same, and the same gate delay as the first inverter, and receives the output signal of this second inverter and the input signal applied to the input node,
Since the input element has the gate element that outputs the signal of the second logic level when the input signal has the first logic level, the logic gate and the delay element have the same gate delay and all the plurality of transistor elements are turned off at the same timing. It can be in a state.
【0116】請求項5に係る発明に従えば、遅延素子を
バッファ遅延素子で構成しかつ論理ゲートの各々を、第
2の入力に前段のゲートの出力信号を受けかつ、第1の
入力に入力信号を受け、入力信号が第2の論理レベルの
ときに第1の論理レベルの信号出力するゲート素子と、
このゲート素子の出力信号を反転するインバータとで構
成したため、バッファ遅延素子と論理ゲートのゲート遅
延とを等しくすることができ、複数のMOSトランジス
タを非導通状態とするときにすべての複数のトランジス
タを同じタイミングで非導通状態とすることができる。According to the invention of claim 5, the delay element is formed of a buffer delay element, and each of the logic gates receives the output signal of the gate of the preceding stage at its second input and inputs it to its first input. A gate element that receives a signal and outputs a signal of a first logic level when the input signal has a second logic level;
Since it is composed of an inverter that inverts the output signal of the gate element, the buffer delay element and the gate delay of the logic gate can be made equal, and all the plurality of transistors are turned off when the plurality of MOS transistors are made non-conductive. The non-conduction state can be set at the same timing.
【0117】請求項6に係る発明に従えば、複数の互い
に並列に接続されるトランジスタの制御電極を、この制
御電極を構成する電極層よりも抵抗値の高い配線層で相
互接続するように構成したため、小占有面積で所望の信
号伝播遅延を有する制御電極線を形成することができ
る。According to the invention of claim 6, the control electrodes of a plurality of transistors connected in parallel to each other are interconnected by a wiring layer having a resistance value higher than that of the electrode layer forming the control electrodes. Therefore, the control electrode line having a desired signal propagation delay can be formed with a small occupied area.
【図1】 この発明の第1の実施例である半導体回路の
構成および動作を示す図である。FIG. 1 is a diagram showing a configuration and an operation of a semiconductor circuit according to a first embodiment of the present invention.
【図2】 この発明の第1の実施例の第1の変更例の構
成および動作を示す図である。FIG. 2 is a diagram showing a configuration and an operation of a first modification of the first embodiment of the present invention.
【図3】 この発明の第1の実施例の第2の変更例の構
成および動作を示す図である。FIG. 3 is a diagram showing a configuration and an operation of a second modification of the first embodiment of the present invention.
【図4】 この発明の第2の実施例である半導体回路の
構成および動作波形を示す図である。FIG. 4 is a diagram showing a configuration and operation waveforms of a semiconductor circuit according to a second embodiment of the present invention.
【図5】 この発明の第2の実施例の第1の変更例の構
成および動作波形を示す図である。FIG. 5 is a diagram showing a configuration and operation waveforms of a first modification of the second embodiment of the present invention.
【図6】 この発明の第2の実施例の第2の変更例の構
成および動作波形を示す図である。FIG. 6 is a diagram showing a configuration and operation waveforms of a second modification of the second embodiment of the present invention.
【図7】 この発明の第3の実施例である半導体回路の
構成および動作波形を示す図である。FIG. 7 is a diagram showing a configuration and operation waveforms of a semiconductor circuit according to a third embodiment of the present invention.
【図8】 この発明の第3の実施例の第1の変更例の構
成および動作波形を示す図である。FIG. 8 is a diagram showing a configuration and operation waveforms of a first modification of the third embodiment of the present invention.
【図9】 この発明の第3の実施例の第2の変更例の構
成および動作波形を示す図である。FIG. 9 is a diagram showing a configuration and operation waveforms of a second modification of the third embodiment of the present invention.
【図10】 この発明の第3の実施例である半導体回路
の配線および抵抗のレイアウトおよび構成を示す図であ
る。FIG. 10 is a diagram showing a layout and a configuration of wirings and resistors of a semiconductor circuit according to a third embodiment of the present invention.
【図11】 従来の出力回路の構成を示す図である。FIG. 11 is a diagram showing a configuration of a conventional output circuit.
【図12】 図11に示す出力回路の動作を示す信号波
形図である。12 is a signal waveform diagram representing an operation of the output circuit shown in FIG.
【図13】 従来の出力回路の問題点を説明するための
図である。FIG. 13 is a diagram for explaining a problem of a conventional output circuit.
【図14】 図13に示す出力回路の動作を示す波形図
である。14 is a waveform chart showing an operation of the output circuit shown in FIG.
【図15】 従来の半導体回路のゲート電極配線のレイ
アウトおよびその接続態様を示す図である。FIG. 15 is a diagram showing a layout of gate electrode wirings of a conventional semiconductor circuit and a connection mode thereof.
1 電源ノード、2 接地ノード、3,3a,3b 入
力ノード、4 出力ノード、5 出力信号線、7 信号
配線、8 信号配線、9 信号配線、10 信号配線、
P1〜P6 pチャネルMOSトランジスタ、N1〜N
6 nチャネルMOSトランジスタ、A1,A2,A1
1,A12 インバータ、R1〜R4抵抗、LG1〜L
G8 論理ゲート、B1〜B4 NANDゲート、C1
〜C4、C11〜C14 NORゲート、A3〜A10
インバータ。1 power supply node, 2 ground node, 3, 3a, 3b input node, 4 output node, 5 output signal line, 7 signal wiring, 8 signal wiring, 9 signal wiring, 10 signal wiring,
P1 to P6 p-channel MOS transistors, N1 to N
6 n-channel MOS transistors, A1, A2, A1
1, A12 inverter, R1 to R4 resistance, LG1 to L
G8 logic gate, B1 to B4 NAND gate, C1
-C4, C11-C14 NOR gates, A3-A10
Inverter.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03K 17/687 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H03K 17/687
Claims (6)
力信号に対応する論理レベルへと駆動する半導体回路で
あって、 第1の基準電位を供給する基準ノードと前記出力ノード
に結合される出力信号線との間に互いに並列に接続さ
れ、各々が第1の論理レベルの信号がその制御電極に与
えられたとき導通する複数の第1のトランジスタと、 有意の抵抗を有し、前記複数の第1のトランジスタの各
制御電極を相互接続する制御電極線と、 前記基準ノードと前記制御電極線との間に設けられ、前
記第1の論理レベルの信号が制御電極に与えられると導
通する少なくとも1個の第2のトランジスタと、 前記入力信号から互いに相補な信号の対を生成し、これ
ら相補な信号対の一方および他方の信号を前記複数の第
1のトランジスタおよび前記第2のトランジスタの制御
電極にそれぞれ印加する手段とを備える、半導体回路。1. A semiconductor circuit for driving an output node to a logic level corresponding to the input signal according to an input signal, the reference signal supplying a first reference potential and an output signal coupled to the output node. A plurality of first transistors connected in parallel with each other and conducting when a signal of a first logic level is applied to its control electrode; A control electrode line interconnecting the control electrodes of the first transistor; and a control electrode line, which is provided between the reference node and the control electrode line and which conducts when a signal of the first logic level is applied to the control electrode. Pair of second transistors, and a pair of signals complementary to each other are generated from the input signals, and one and the other signals of the pair of complementary signals are generated from the plurality of first transistors and the second signal. And means for applying to the control electrode of the transistor, the semiconductor circuit.
と出力ノードに結合される出力信号線の間に互いに並列
に接続され、各制御電極に第1の論理レベルの信号が与
えられると導通する複数の第1のトランジスタと、 有意の抵抗を有し、前記複数の第1のトランジスタの制
御電極を相互接続する第1の制御電極線と、 前記第1の基準ノードと前記第1の制御電極線との間に
接続され、その制御電極に前記第1の論理レベルの信号
が与えられると導通する少なくとも1個の第2のトラン
ジスタと、 前記第1の電位と相補な論理の第2の電位を受ける第2
の基準ノードと前記出力信号線との間に互いに並列に接
続され、各制御電極に第2の論理レベルの信号が印加さ
れると導通する複数の第3のトランジスタと、 前記複数の第3のトランジスタの制御電極を相補接続す
る、有意の抵抗値を有する第2の制御電極線と、 前記第2の基準ノードと前記第2の制御電極線との間に
接続され、その制御電極に前記第2の論理レベルの信号
が印加されると導通する少なくとも1個の第4のトラン
ジスタと、 入力信号に応答して、互いに相補な論理の信号の対を生
成して、前記第1および第2の制御電極線へ前記相補な
論理の信号の対のうちの一方の信号を与えかつ前記第2
および第4のトランジスタの制御電極へ前記相補な論理
の信号の対の他方の信号を与える制御回路を備える、半
導体回路。2. A first reference node supplying a first potential and an output signal line coupled to the output node are connected in parallel to each other, and a signal of a first logic level is applied to each control electrode. A first control electrode line having a significant resistance and interconnecting control electrodes of the plurality of first transistors; a first reference node; At least one second transistor which is connected between the control electrode line and the control electrode line and which conducts when the signal of the first logic level is applied to the control electrode, and a second transistor having a logic complementary to the first potential. Second receiving a potential of 2
A plurality of third transistors connected in parallel with each other between the reference node and the output signal line and conducting when a signal of the second logic level is applied to each control electrode; and a plurality of the third transistors. A second control electrode line having a significant resistance value, which complementarily connects the control electrode of the transistor, is connected between the second reference node and the second control electrode line, and the control electrode is connected to the second control electrode line. At least one fourth transistor which conducts when a signal of logic level 2 is applied, and a pair of signals of logic complementary to each other are generated in response to the input signal to generate the pair of first and second transistors. One signal of the pair of complementary logic signals is applied to the control electrode line, and the second signal is applied to the control electrode line.
And a control circuit for applying the other signal of the pair of signals of the complementary logic to the control electrode of the fourth transistor.
内部入力ノードに出力する遅延素子と、 出力ノードに接続される出力信号線と、 基準電圧を受ける基準ノードと前記出力信号線との間に
互いに並列に接続され、その制御電極に第1の論理レベ
ルの信号が印加されると導通する複数のトランジスタ
と、 前記複数のトランジスタの制御電極の間にそれぞれ接続
される複数の論理ゲートとを備え、前記複数の論理ゲー
トの各々は、前記入力ノードに接続される第1の入力と
前段のトランジスタの制御電極に接続される第2の入力
と次段のトランジスタの制御電極および次段の論理ゲー
トの第2の入力に接続される出力とを有し、かつ前記内
部入力ノードの電位が前記第1の論理レベルのとき前記
論理ゲートの各々は前記内部入力ノードの電位をそれぞ
れ所定の時間遅延させて順次伝達し、かつ前記内部入力
ノードの信号が第2の論理レベルのとき前記論理ゲート
の各々は、前記遅延素子が与える遅延時間と実質的に同
じ遅延時間をもって前記入力ノードの信号を対応のトラ
ンジスタの制御電極へ伝達する、半導体回路。3. A delay element for delaying a signal of an input node for a predetermined time and outputting the delayed signal to an internal input node, an output signal line connected to the output node, and a reference node receiving a reference voltage and the output signal line. A plurality of transistors connected in parallel to each other and conducting when a signal of a first logic level is applied to its control electrode, and a plurality of logic gates respectively connected between the control electrodes of the plurality of transistors. Each of the plurality of logic gates has a first input connected to the input node, a second input connected to a control electrode of a previous-stage transistor, a control electrode of a next-stage transistor, and a logic of the next stage. An output connected to the second input of the gate, and each of the logic gates has a potential of the internal input node when the potential of the internal input node is at the first logic level. Are sequentially transmitted with a delay of a predetermined time, and when the signal of the internal input node is at the second logic level, each of the logic gates has a delay time substantially the same as the delay time given by the delay element. A semiconductor circuit that transmits a signal at an input node to a control electrode of a corresponding transistor.
られた信号を反転しかつ遅延する否定遅延素子であり、 前記複数の論理ゲートの各々は、前記第2の入力の信号
を反転する第2の指定遅延素子と、前記第1の指定遅延
素子と同じゲート遅延を有し、かつ前記第2の否定遅延
素子の出力信号と前記入力ノードの信号とを受け、前記
第2の入力の信号が前記第1の論理レベルのとき前記第
1の入力の信号の論理に関わらずその出力に第2の論理
レベルの信号を出力するゲート素子とを備える、請求項
3記載の半導体回路。4. The delay element is a negative delay element that inverts and delays the signal applied to the input node, and each of the plurality of logic gates inverts the signal of the second input. Second designated delay element and the same gate delay as the first designated delay element, and receives the output signal of the second negative delay element and the signal of the input node, and receives the signal of the second input. 4. The semiconductor circuit according to claim 3, further comprising a gate element that outputs a signal of the second logic level to its output regardless of the logic of the signal of the first input when is the first logic level.
られた入力信号を所定時間遅延するバッファ遅延素子を
備え、 前記複数の論理ゲートの各々は、前記第1の入力へ与え
られた前記入力ノードの信号が第2の論理レベルのとき
該第2の入力に与えられる信号の論理レベルに関わらず
第1の論理レベルの信号を出力するゲート素子と、 前記ゲート素子の出力信号を反転しかつ遅延する否定遅
延素子とを含み、前記ゲート素子と前記指定遅延素子と
が有するゲート遅延の和は前記バッファ遅延素子が有す
るゲート遅延と実質的に同じである、請求項3記載の半
導体回路。5. The delay element comprises a buffer delay element that delays an input signal applied to the input node for a predetermined time, and each of the plurality of logic gates has the input applied to the first input. A gate element that outputs a signal of the first logic level regardless of the logic level of the signal applied to the second input when the signal of the node has the second logic level; and an inversion of the output signal of the gate element. 4. The semiconductor circuit according to claim 3, further comprising a delaying negative delay element, wherein the sum of the gate delays of the gate element and the designated delay element is substantially the same as the gate delay of the buffer delay element.
ードに接続する出力信号線との間に互いに並列に接続さ
れる複数のトランジスタを備え、前記複数のトランジス
タの各々は前記基準ノードに接続される一方導通ノード
と前記出力信号線に接続される他方導通ノードと、一方
端と他方端との間に第1の抵抗値を有する配線層を構成
する制御電極とを有し、さらに、前記複数のトランジス
タの前記制御電極は互いに平行に配列され、 前記複数のトランジスタの制御電極の隣接する一方端お
よび隣接する他方端を交互に相互接続する、前記第1の
抵抗値よりも大きな第2の抵抗値を有する相互接続配線
とを備え、前記相互接続配線上に入力信号に対応する信
号が伝達される、半導体回路。6. A plurality of transistors connected in parallel are provided between a reference node supplying a reference potential and an output signal line connected to the output node, each of the plurality of transistors being connected to the reference node. One conduction node and the other conduction node connected to the output signal line, and a control electrode forming a wiring layer having a first resistance value between one end and the other end. Second control electrodes of the plurality of transistors are arranged in parallel with each other, and the second resistance larger than the first resistance value alternately interconnects adjacent one end and adjacent other end of the control electrodes of the plurality of transistors. A wiring having a value, and a signal corresponding to an input signal is transmitted on the wiring.
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