JP4077168B2

JP4077168B2 - Current control circuit

Info

Publication number: JP4077168B2
Application number: JP2001087472A
Authority: JP
Inventors: 義人中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-03-26
Filing date: 2001-03-26
Publication date: 2008-04-16
Anticipated expiration: 2021-03-26
Also published as: JP2002290220A

Description

【０００１】
【発明の属する技術分野】
本発明は通信分野において、電源として電池、バッテリ等を用いた制御回路に使用され、特に電装機器のスタンバイ時の電流を制御する回路に関する。
【０００２】
【従来の技術】
例えば自動車等の車両において、ワイパ、ドアロック、パワーウインドウ等、複数の電装機器がバッテリにより駆動される。この種の各電装機器はそれぞれ制御ユニットと接続されており、制御ユニット相互間は例えばＬＡＮ（Local Area Network）により接続され、このＬＡＮを構成する信号配線を介して各電装機器相互間で信号が授受される。
【０００３】
図４はこの種の装置の構成を示している。図４に示すように、例えばバス等の信号配線Ｌ１に複数の制御ユニット３０が入力端ＲＸ及び出力端ＴＸを介して接続されている。各制御ユニット３０は、例えばワイパ、ドアロック等の図示せぬ電装機器毎に設けられており、制御ユニット３０に接続されたモータＭにより各電装機器が駆動される。すなわち、例えばワイパに設けられた制御ユニット３０は、運転席に配置されたスイッチＳＷのオン・オフに応じてモータＭに信号を供給し、このモータＭが駆動することによりワイパが作動する。
【０００４】
ところで、最近、上記したようなＬＡＮを使用した車両においてエンジンの非動作中、すなわちバッテリに充電がされない状態でもＬＡＮを使用する機器が増えている。エンジンが動作していないときにおいても前記ワイパやオートロック等の電装機器は常に動作待機状態となっており、制御ユニット３０はＬＡＮを構成する信号配線を介して他の制御ユニットと信号が授受されている。このため、常にバッテリの電力が消費されている。
【０００５】
図５は上記制御ユニット３０の従来例を示す図である。図５に示すように直列接続された抵抗Ｒ３１、Ｒ３２はバッテリＥの電圧を分圧する。この分圧電圧はコンパレータＣの反転入力端に供給されている。コンパレータＣの非反転入力端にはＬＡＮの信号配線及び入力端ＲＸを介して図示せぬ他の制御ユニットからの入力信号Ｓｉｎが供給される。コンパレータＣの出力信号Ｓ３１はＬＡＮコントローラ３１、スタンバイ制御部３２を構成するロジック回路３３に入力されている。ＬＡＮコントローラ３１は入力された信号Ｓ３１のパケットの内容を解析する。この結果、このＬＡＮコントローラ３１に設定されたＩＤとパケットのタグに含まれるＩＤが一致した場合、そのパケット内のデータをＣＰＵ３６に送出する。
【０００６】
また、スタンバイ制御部３２は、制御ユニット３０のスタンバイ状態と動作状態とを切り替え制御する。スタンバイ制御部３２において、ロジック回路３３は、コンパレータＣからの出力信号の有無に応じて、後述するような信号Ｓ３２をナンド回路３４の一方入力端に供給する。
【０００７】
ＬＡＮコントローラ３１の出力信号Ｓ３３はロジック回路３３に供給され、出力信号Ｓ３４はナンド回路３４の他方入力端に供給される。このナンド回路３４の出力端は送信ドライバとしてのＰチャネルＭＯＳＦＥＴ３５のゲートに供給される。このＭＯＳＦＥＴ３５はナンド回路３４の出力信号に応じて制御され、出力信号Ｓｏｕｔを出力端ＴＸより出力する。
【０００８】
また、前記ＬＡＮコントローラ３１はＣＰＵ３６と接続され、このＣＰＵ３６は図示せぬ電装機器を駆動するモータＭ及び電装機器をオン・オフするためのスイッチＳＷと接続されている。
【０００９】
上記構成の制御ユニット３０において、図５に示すように抵抗Ｒ３１、Ｒ３２及びコンパレータＣには電流Ｉ３１、Ｉ３２が流れている。このため、制御ユニット３０は、ＬＡＮの信号配線を介して他の制御ユニットから出力された入力信号Ｓｉｎを受信可能となっている。入力信号Ｓｉｎが供給されていないとき、スタンバイ制御部３２により、ＭＯＳＦＥＴ３５はオフとされる。すなわち、制御ユニット３０はスタンバイ状態とされている。
【００１０】
一方、入力端ＲＸに入力信号Ｓｉｎが供給されると、この入力信号Ｓｉｎに応じてハイレベルの信号Ｓ３１が出力される。すると、ロジック回路３３から信号Ｓ３２が出力され、スタンバイ状態が解除される。この状態において入力信号Ｓｉｎに対応する信号Ｓ３１はＬＡＮコントローラ３１に供給される。
【００１１】
ＬＡＮコントローラ３１は信号Ｓ３１の内容を解析し、パケットに含まれるＩＤとＬＡＮコントローラ３１とのＩＤが一致した場合、パケット内のデータをＣＰＵ３６へ供給する。一方、ＬＡＮコントローラ３１はＩＤが不一致の場合、特に信号を出力しない。また、例えばデータに欠陥等が有り、ＣＰＵ３６がデータを読み取れない場合等において、ＣＰＵ３６から通信要求命令があったとき、ＬＡＮコントローラ３１はその旨のデータを信号Ｓ３４としてナンド回路３４に供給する。ＭＯＳＦＥＴ３５はこの信号Ｓ３４に応じて動作し、出力端ＴＸより出力信号Ｓｏｕｔを出力する。
【００１２】
また、入力信号Ｓｉｎが所定時間無い場合、ＬＡＮコントローラ３１はスタンバイ状態への移行命令となるローレベルの信号Ｓ３３をロジック回路３３へ供給する。このため、ロジック回路３３の出力信号Ｓ３２はローレベルとなり、ナンド回路３４の出力信号がハイレベルとされる。したがって、制御ユニット３０により、ＭＯＳＦＥＴはオフとされ、制御ユニット３０はスタンバイ状態とされる。すなわち、スタンバイ制御部３２、ＬＡＮコントローラ３１は停止される。しかし、このスタンバイ状態において、抵抗Ｒ３１、Ｒ３２、コンパレータＣには電流Ｉ３１、Ｉ３２がそれぞれ流れている。
【００１３】
【発明が解決しようとする課題】
上記したように、従来の制御ユニットはエンジンが停止された状態で、かつスタンバイ状態においても常に電流が流れておりバッテリの電力を消費する。このため、バッテリの電圧が低下し、最悪の場合、自動車のエンジンを始動できなくなるという問題が発生する。したがって、エンジンの非動作中においても、制御ユニットの消費電力を抑えることが切望される。
【００１４】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、スタンバイ時の消費電流を低減可能な電流制御回路を提供しようとするものである。
【００１５】
【課題を解決するための手段】
本発明の電流制御回路は、上記課題を解決するため、入力信号を受ける受信回路と、前記受信回路の電源供給端と電源との相互間に接続されたスイッチ回路と、前記入力信号の有無を検出する検出回路と、前記検出回路に接続され、前記検出回路により前記入力信号が検出された場合、前記スイッチ回路をオンとして前記受信回路に電源を供給しスタンバイ状態を解除する制御回路とを具備することを特徴とする。
【００１６】
本発明の電流制御回路は、入力信号が供給され、第１の制御信号を出力する受信回路と、前記受信回路の電源供給端と電源との相互間に接続されたスイッチ回路と、前記入力信号の有無を検出する検出回路と、前記第１の制御信号が供給され、この第１の制御信号に応じて第２の制御信号を出力する第１の制御回路と、前記検出回路に接続され、前記検出回路により前記入力信号が検出された場合、前記スイッチ回路をオンとして前記受信回路に電源を供給しスタンバイ状態を解除し、前記第２の制御信号に応じて前記スイッチ回路をオフとして前記受信回路への電源供給を停止しスタンバイ状態とする第２の制御回路とを具備することを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
（第１の実施形態）
図１は本発明に係る電流制御回路の第１の実施形態を示す回路図である。図１に示すように、ＬＡＮを構成する信号配線を介して入力端ＲＸより入力信号Ｓｉｎが信号検出部１に入力される。この信号検出部１は入力信号Ｓｉｎの有無を検出する。前記入力信号Ｓｉｎは信号検出部１を構成するＮチャネルＭＯＳＦＥＴＱ１のゲートに入力される。このＭＯＳＦＥＴＱ１のドレインは抵抗Ｒ１を介して例えばバッテリ等の電源Ｅの正端子に接続され、ソース及び基板は電源Ｅの負端子に接続されるとともに接地されている。
【００１９】
また、前記入力信号Ｓｉｎは波形整形部２に供給され、この波形整形部２により入力信号Ｓｉｎの波形が整形される。この波形整形部２は直列接続された抵抗Ｒ２及び抵抗Ｒ３により構成される基準電圧発生部３とコンパレータＣにより構成されている。前記入力信号ＳｉｎはコンパレータＣの非反転入力端に供給される。また、前記抵抗Ｒ２、抵抗Ｒ３は電源Ｅの電圧を分圧し、この分圧電圧は前記コンパレータＣの反転入力端に供給される。
【００２０】
前記波形整形部２は、ＮチャネルＭＯＳＦＥＴＱ２、Ｑ３により構成された電源供給制御部４に接続されている。これらＭＯＳＦＥＴＱ２、Ｑ３は基準電圧発生部３、コンパレータＣに対する電源の供給制御を行う。すなわちＭＯＳＦＥＴＱ２の電流通路は抵抗Ｒ３と電源Ｅの負端子（接地）間に接続され、ＭＯＳＦＥＴＱ３の電流通路はコンパレータＣの電源配線Ｌと電源Ｅの負端子間に接続されている。
【００２１】
前記抵抗Ｒ１とＭＯＳＦＥＴＱ１との接続ノードは、ロジック回路５及びナンド回路ＮＤにより構成されるスタンバイ制御部６に接続される。スタンバイ制御部６は、前記信号検出部１の出力信号Ｓ１と後述するＬＡＮコントローラ７から供給される信号Ｓ８に応じて、制御ユニット９のスタンバイ状態と動作状態とを切り替え制御する。前記信号検出部１の出力信号Ｓ１はロジック回路５に供給される。このロジック回路５は例えばフリップフロップ回路を有している。このロジック回路５は信号検出部１により入力信号Ｓｉｎが検出されるとフリップフロップ回路がセットされ、ハイレベルの信号Ｓ２、Ｓ３を出力する。ロジック回路５の出力信号Ｓ２はアンド回路ＡＤの一方入力端に供給されるとともに前記ＭＯＳＦＥＴＱ２、Ｑ３のベースに供給される。この信号Ｓ２に応じて、ＭＯＳＦＥＴＱ２、Ｑ３がオン・オフし、前記波形整形部２への電源供給が制御される。また、ロジック回路５の出力信号Ｓ３はナンド回路ＮＤの一方入力端に供給される。
【００２２】
前記コンパレータＣの出力端は前記アンド回路ＡＤの他方入力端に接続されている。アンド回路ＡＤは制御ユニット９のスタンバイ状態が解除されている間、すなわちロジック回路５からハイレベルの信号Ｓ２が出力されている間のみ、コンパレータＣの出力信号をＬＡＮコントローラ７に供給可能とするために設けられる。このアンド回路ＡＤの出力信号Ｓ７はＬＡＮコントローラ７に供給される。このＬＡＮコントローラ７にはＣＰＵ８が接続されている。このＣＰＵ８に図示せぬ電装機器をオン・オフするスイッチＳＷ及び電装機器を駆動するモータＭが接続されている。このスイッチＳＷの動作に応じてＣＰＵ８より出力された信号によりモータＭが駆動される。ＬＡＮコントローラ７は入力された信号Ｓ７のパケットの内容を解析する。この結果、このＬＡＮコントローラ７に設定されたＩＤとパケットのタグに含まれるＩＤが一致した場合、そのパケット内のデータをＣＰＵ８に送出する。一方、ＬＡＮコントローラ７は、ＩＤが不一致の場合、特に信号を出力しない。ナンド回路ＮＤの出力端はＰチャネルＭＯＳＦＥＴＱ４のゲートに接続される。このＭＯＳＦＥＴＱ４のソースは前記電源Ｅの正端子に接続され、ドレインは出力端ＴＸに接続されている。したがって、ＭＯＳＦＥＴＱ４を介してパケットが他の制御ユニットに転送される。さらに、ＬＡＮコントローラ７は入力信号Ｓｉｎが所定時間供給されない場合、スタンバイ状態を設定する信号Ｓ８を出力する。この信号Ｓ８は前記ロジック回路５に供給される。
【００２３】
上記構成の電流制御回路の動作について以下に説明する。
【００２４】
＜スタンバイ状態から動作状態への移行動作＞
図２は、図１各部の電圧のタイミングチャートを示している。電源Ｅが図２に示す時間Ｔ１において投入されると、それに伴い信号検出部１の出力信号Ｓ１はハイレベルとなり、ＭＯＳＦＥＴＱ２、Ｑ３のドレイン電圧Ｓ４、Ｓ５がハイレベルとなる。ここで、入力信号Ｓｉｎがローレベルであるとき、ＭＯＳＦＥＴＱ１はオフであり、信号Ｓ１がハイレベルであるとき、ロジック回路５の出力信号Ｓ２はローレベルに設定されている。このため、ＭＯＳＦＥＴＱ２、Ｑ３はいずれもオフ状態である。したがって、信号検出部１、波形整形部２、スタンバイ制御部６、ＬＡＮコントローラ７には電流が流れず、制御ユニット９はスタンバイ状態とされている。このとき、スタンバイ制御部６を構成するロジック回路５の出力信号Ｓ３はローレベル、ナンド回路ＮＤの出力信号はハイレベルである。このため、ＭＯＳＦＥＴＱ４がオフとされ、出力信号Ｓｏｕｔは出力されない。
【００２５】
この後、時間Ｔ２において入力信号ＳｉｎがハイレベルとなるとＭＯＳＦＥＴＱ１がオンし、信号Ｓ１はローレベルとなる。ロジック回路５にローレベルの信号Ｓ１が供給されると、ロジック回路５はハイレベルの信号Ｓ２及びＳ３を出力する。このハイレベルの信号Ｓ２、Ｓ３は、後述するＬＡＮコントローラから出力される信号Ｓ８がローレベルとなるまで出力され続ける。
【００２６】
ハイレベルの信号Ｓ２は前記アンド回路ＡＤの一方入力端に供給されるとともに、ＭＯＳＦＥＴＱ２、Ｑ３のゲートに供給される。よって、ＭＯＳＦＥＴＱ２、Ｑ３がオンし、波形整形部２の各部に電流Ｉ１、Ｉ２が流れる。このため、波形整形部２が動作する。したがって、制御ユニット９のスタンバイ状態が解除される。
【００２７】
この状態において、ＬＡＮの信号配線を介して他の制御ユニットから供給された入力信号Ｓｉｎは波形整形部２により波形整形され、アンド回路ＡＤを介してＬＡＮコントローラ７に信号Ｓ７として供給される。ＬＡＮコントローラ７は信号Ｓ７が供給されるとハイレベルの信号Ｓ８を出力する。
【００２８】
さらに、ＬＡＮコントローラ７は信号Ｓ７の内容を解析し、パケットに含まれるＩＤとＬＡＮコントローラ７とのＩＤが一致した場合、パケット内のデータをＣＰＵ８へ供給する。一方、ＬＡＮコントローラ７はＩＤが不一致の場合、特に信号を出力しない。また、例えばデータに欠陥等が有り、ＣＰＵ８がデータを読み取れない場合等において、ＣＰＵ８から通信要求命令があったとき、ＬＡＮコントローラ７はその旨のデータを信号Ｓ９としてナンド回路ＮＤに供給する。ＭＯＳＦＥＴＱ４はこの信号Ｓ９に応じて動作し、出力端ＴＸより出力信号Ｓｏｕｔを出力する。
【００２９】
＜動作状態からスタンバイ状態への移行動作＞
入力信号Ｓｉｎが所定時間無い場合、ＬＡＮコントローラ７は図２中の時間Ｔ３に示すように、スタンバイ状態への移行命令となるローレベルの信号Ｓ８をロジック回路５へ供給する。この信号Ｓ８が供給されることにより、ロジック回路５は信号Ｓ２、Ｓ３をローレベルとする。このため、ＭＯＳＦＥＴＱ２、Ｑ３はオフし、波形整形部２は停止される。また、アンド回路ＡＤの入力条件は満足されなくなり、信号Ｓ７はＬＡＮコントローラ７へ供給されない。よって、制御ユニット９はスタンバイ状態へと移行する。
【００３０】
上記第１の実施形態によれば、ロジック回路５は信号検出部１の出力信号Ｓ１及びＬＡＮコントローラ７の出力信号Ｓ８に応じて信号Ｓ２を出力し、この信号Ｓ２に応じて電源供給制御部４を制御することにより波形整形部２に流れる電流Ｉ１、Ｉ２を制御している。すなわち、スタンバイ状態時は、電源供給制御部４を構成するＭＯＳＦＥＴＱ２、Ｑ３をオフとすることにより、波形整形部２への電流を遮断している。よって、スタンバイ状態時において、制御ユニット９は電流を消費しないため、バッテリの消費電力を抑えることができる。
【００３１】
尚、前記スタンバイ制御部６はロジック回路５等により構成したが、これに限らず、例えばＣＰＵにより構成し、このＣＰＵによってソフトウェアによる制御を行い、信号ＳＳ１、Ｓ８の検出、信号Ｓ２、Ｓ３の出力を制御してもよい。また、同様に、ＬＡＮコントローラ７をＣＰＵにより構成し、ソフトウェアによる制御としてもよい。
【００３２】
（第２の実施形態）
図３は本発明の第２の実施形態を示す回路図である。第２の実施形態は、信号検出部１、波形整形部２、電源供給制御部４をバイポーラトランジスタ及び抵抗により構成している。これ以外のロジック回路５、ＬＡＮコントローラ７等については第１の実施形態と同じであるため、図３から省略している。
【００３３】
図３に示すように、入力端ＲＸは波形整形部３のコンパレータ部Ｃに接続されている。このコンパレータ部ＣはトランジスタＱ１１〜Ｑ１６により構成される。すなわち、入力信号ＳｉｎはＰＮＰトランジスタＱ１１のベースに供給される。このトランジスタＱ１１のコレクタは接地され、エミッタはＰＮＰトランジスタＱ１２のベースに接続されている。トランジスタＱ１２のコレクタはＮＰＮトランジスタＱ１３のコレクタ及びベース、ＮＰＮトランジスタＱ１４のベースに接続されている。トランジスタＱ１３のエミッタとトランジスタＱ１４のエミッタはそれぞれ接地されている。前記トランジスタＱ１２のエミッタはＰＮＰトランジスタＱ１５のエミッタに接続され、このトランジスタＱ１５のコレクタは前記トランジスタＱ１４のコレクタに接続されている。トランジスタＱ１５のベースはＰＮＰトランジスタＱ１６のエミッタに接続され、このトランジスタＱ１６のコレクタは接地されている。
【００３４】
前記トランジスタＱ１６のベースは基準電圧発生部３を構成する抵抗Ｒ１１の一端とＲ１２の一端の接続ノードに接続され、抵抗Ｒ１１の他端は例えば５Ｖの電源に接続されている。この基準電圧発生部３とコンパレータ部Ｃにより波形整形部２が構成される。
【００３５】
前記トランジスタＱ１４とＱ１５の接続ノードはＮＰＮトランジスタＱ１７のベースに接続されている。このトランジスタＱ１７のエミッタは接地され、コレクタはインバータ回路ＩＶ１１を介して図１に示すＬＡＮコントローラ７に接続される。また、前記トランジスタＱ１７とインバータ回路ＩＶ１１の接続ノードは抵抗Ｒ１３を介して５Ｖ電源に接続される。
【００３６】
前記入力端ＲＸは信号検出部１に接続されている。信号検出部１は抵抗Ｒ１４、Ｒ１５、及びトランジスタＱ１８により構成される。すなわち、入力信号Ｓｉｎは抵抗Ｒ１４を介してＮＰＮトランジスタＱ１８のベースに供給されている。このトランジスタＱ１８のエミッタは、接地されるとともに、抵抗Ｒ１５を介してトランジスタＱ１８のベースに接続されている。また、トランジスタＱ１８のコレクタはバッファＢＦ１１を介して図１に示すロジック回路５に接続されるとともに、抵抗Ｒ１６を介して前記電源に接続されている。
【００３７】
上記ロジック回路５より供給された信号Ｓ２は電源供給制御部４ａに供給される。この電源供給部４ａは抵抗Ｒ１７、Ｒ１８及びトランジスタＱ１９により構成される。すなわち、信号Ｓ２は抵抗Ｒ１７を介してＮＰＮトランジスタＱ１９のベースに接続される。トランジスタＱ１９のエミッタは接地されるとともに、抵抗Ｒ１８を介してトランジスタＱ１９のベースに接続され、コレクタは前記抵抗Ｒ１２の他端に接続される。
【００３８】
前記信号Ｓ２はバッファＢＦ１２を介して電源供給制御部４に供給される。この電源供給制御部４は、抵抗Ｒ１９〜Ｒ２５及びトランジスタＱ２０〜Ｑ２６により構成される。すなわち、バッファＢＦ１２の出力端は抵抗Ｒ１９を介してＮＰＮトランジスタＱ２０のベースに接続される。このトランジスタＱ２０のエミッタはＮＰＮトランジスタＱ２１のベースに接続されるとともに、抵抗Ｒ２０を介して接地される。トランジスタＱ２１のコレクタは前記トランジスタＱ２０のベースに接続され、エミッタは接地される。
【００３９】
前記トランジスタＱ２０のコレクタはＰＮＰトランジスタＱ２２のベースに接続される。このトランジスタＱ２２のコレクタは接地され、エミッタは抵抗Ｒ２１を介してＰＮＰトランジスタＱ２３のベースに接続される。トランジスタＱ２３のコレクタは前記トランジスタＱ２０のコレクタとＱ２２のベースとの接続ノードに接続され、エミッタは抵抗Ｒ２２を介して例えば１２Ｖの電源に接続されている。
【００４０】
前記トランジスタＱ２３のベースと抵抗Ｒ２１の接続ノードはＰＮＰトランジスタＱ２４、Ｑ２５、Ｑ２６のベースに接続される。これらトランジスタＱ２４〜Ｑ２６のエミッタはそれぞれ抵抗Ｒ２３、Ｒ２４、Ｒ２５を介して前記１２Ｖの電源に接続されている。また、トランジスタＱ２４のコレクタは前記トランジスタＱ１２のベースに接続されている。トランジスタＱ２５のコレクタは前記トランジスタＱ１２とＱ１５のエミッタに接続されている。また、トランジスタＱ２６のコレクタは前記トランジスタＱ１５のベースに接続されている。
【００４１】
第２の実施形態に係る電流制御回路の動作については、第１の実施形態のそれと同じであり、入力端ＲＸよりハイレベルの入力信号Ｓｉｎが供給されることにより制御ユニット９はスタンバイ状態から動作状態へ移行する。すなわち、ハイレベルの入力信号Ｓｉｎが供給されると、信号検出部１のトランジスタＱ１８がオンする。このため、ローレベルの信号Ｓ１がバッファＢＦ１１を介してロジック回路５に入力され、ハイレベルの信号Ｓ２がロジック回路５より出力される。この信号Ｓ２により電源供給制御部４のトランジスタＱ２０及びＱ２１がオンし、トランジスタＱ２２及びＱ２３がオンする。よって、トランジスタＱ２４〜Ｑ２６がオンし、コンパレータ部Ｃに１２Ｖの電圧が供給される。
【００４２】
また、ハイレベルの信号Ｓ２により電源供給制御部４ａのトランジスタＱ１９がオンし、基準電圧発生部３を構成する抵抗Ｒ１１、Ｒ１２に５Ｖの電圧が供給される。これら抵抗Ｒ１１及びＲ１２は５Ｖの電圧を分圧する。この分圧電圧が基準電圧としてコンパレータ部Ｃを構成するトランジスタＱ１６のベースに供給される。
【００４３】
以降、ＬＡＮを介して他の制御ユニットから供給された入力信号Ｓｉｎは波形整形部２により波形整形される。この波形整形部２の出力信号に応じてトランジスタＱ１７が制御され、インバータ回路ＩＶ１１を介した信号Ｓ７がＬＡＮコントローラ７に供給される。この後の動作については第１の実施形態のそれと同様である。このようにして、制御ユニット９はスタンバイ状態から動作状態へと移行する。
【００４４】
また、入力信号Ｓｉｎが所定時間無い場合、制御ユニットは動作状態からスタンバイ状態へと移行する。すなわち、コンパレータ部Ｃを介してＬＡＮコントローラ７に供給される信号Ｓ８が所定時間無い場合、ＬＡＮコントローラ７はローレベルの信号Ｓ８をロジック回路へ供給する。これに応じてロジック回路５からローレベルの信号Ｓ２がトランジスタＱ２０のベースに供給される。よって、トランジスタＱ２１がオフし、トランジスタＱ２２及びＱ２３がオフする。トランジスタＱ２１及びＱ２２がオフすることにより、トランジスタＱ２４〜Ｑ２６がオフし、コンパレータ部Ｃへ流れる電流が遮断される。したがって、コンパレータ部Ｃの動作は停止する。
【００４５】
また、ローレベルの信号Ｓ２はトランジスタＱ１９のベースに供給され、トランジスタＱ１９がオフする。このため、基準電圧発生部３へ流れる電流が遮断される。このようにして制御ユニットはスタンバイ状態とされる。
【００４６】
尚、第２の実施形態において、信号検出部１を構成するトランジスタＱ１８としてＮＰＮトランジスタを使用し、ハイレベルの入力信号Ｓｉｎを検出する構成とした。しかし、ＰＮＰトランジスタを使用し、ローレベルの入力信号Ｓｉｎを検出する構成とすることも可能である。この場合、ＰＮＰトランジスタのベースは抵抗Ｒ１３と接続され、エミッタはバッファ回路１１に接続される。また、ＰＮＰトランジスタのコレクタは、電源に接続されるとともに抵抗Ｒ１４を介してＰＮＰトランジスタのベースに接続される。
【００４７】
本発明の第２の実施形態に係る電流制御回路によれば、第１の実施形態と同様の効果を得られる。
【００４８】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００４９】
【発明の効果】
以上、詳述したように本発明によれば、スタンバイ時の消費電流を低減可能な電流制御回路を提供できる。
【図面の簡単な説明】
【図１】本発明に係る電流制御回路の第１の実施形態を示す回路図。
【図２】図１各部の電圧のタイミングチャート。
【図３】本発明に係る電流制御回路の第２の実施形態を示す回路図。
【図４】車内ＬＡＮの構成を示す図。
【図５】制御ユニットの従来例を示す図。
【符号の説明】
１…信号検出部、
２…波形整形部、
３…基準電圧発生部、
４…電源供給制御部、
５…ロジック回路、
６…スタンバイ制御部、
７…ＬＡＮコントローラ、
８…ＣＰＵ、
９…制御ユニット、
ＲＸ…入力端、
ＴＸ…出力端、
Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、
Ｒ１〜Ｒ３…抵抗、
Ｅ…電源、
Ｃ…コンパレータ
ＡＤ…アンド回路、
ＮＤ…ナンド回路、
Ｍ…モータ、
ＳＷ…スイッチ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a circuit used in a control circuit using a battery, a battery or the like as a power source in the communication field, and more particularly to a circuit for controlling a current during standby of an electrical equipment.
[0002]
[Prior art]
For example, in a vehicle such as an automobile, a plurality of electrical devices such as wipers, door locks, and power windows are driven by a battery. Each electrical device of this type is connected to a control unit, and the control units are connected to each other by, for example, a LAN (Local Area Network), and a signal is transmitted between the electrical devices via a signal wiring constituting the LAN. It is given and received.
[0003]
FIG. 4 shows the configuration of this type of apparatus. As shown in FIG. 4, for example, a plurality of control units 30 are connected to a signal line L1 such as a bus via an input end RX and an output end TX. Each control unit 30 is provided for each electrical equipment (not shown) such as a wiper and a door lock, and each electrical equipment is driven by a motor M connected to the control unit 30. That is, for example, the control unit 30 provided in the wiper supplies a signal to the motor M according to on / off of the switch SW disposed in the driver's seat, and the wiper operates when the motor M is driven.
[0004]
By the way, recently, the number of devices using the LAN is increasing even when the engine is not operating in the vehicle using the LAN as described above, that is, when the battery is not charged. Even when the engine is not operating, the electrical equipment such as the wiper and the auto-lock is always in an operation standby state, and the control unit 30 receives signals from other control units via the signal wiring constituting the LAN. ing. For this reason, battery power is always consumed.
[0005]
FIG. 5 is a diagram showing a conventional example of the control unit 30. As shown in FIG. 5, the resistors R31 and R32 connected in series divide the voltage of the battery E. This divided voltage is supplied to the inverting input terminal of the comparator C. An input signal Sin from another control unit (not shown) is supplied to the non-inverting input terminal of the comparator C via the LAN signal wiring and the input terminal RX. The output signal S31 of the comparator C is input to the logic circuit 33 constituting the LAN controller 31 and the standby control unit 32. The LAN controller 31 analyzes the content of the packet of the input signal S31. As a result, when the ID set in the LAN controller 31 matches the ID included in the packet tag, the data in the packet is sent to the CPU 36.
[0006]
The standby control unit 32 controls to switch between the standby state and the operation state of the control unit 30. In the standby control unit 32, the logic circuit 33 supplies a signal S 32 described later to one input terminal of the NAND circuit 34 in accordance with the presence / absence of an output signal from the comparator C.
[0007]
The output signal S33 of the LAN controller 31 is supplied to the logic circuit 33, and the output signal S34 is supplied to the other input terminal of the NAND circuit 34. The output terminal of the NAND circuit 34 is supplied to the gate of a P-channel MOSFET 35 as a transmission driver. The MOSFET 35 is controlled according to the output signal of the NAND circuit 34, and outputs the output signal Sout from the output terminal TX.
[0008]
The LAN controller 31 is connected to a CPU 36. The CPU 36 is connected to a motor M (not shown) for driving electrical equipment and a switch SW for turning on / off the electrical equipment.
[0009]
In the control unit 30 configured as described above, currents I31 and I32 flow through the resistors R31 and R32 and the comparator C as shown in FIG. For this reason, the control unit 30 can receive an input signal Sin output from another control unit via the signal wiring of the LAN. When the input signal Sin is not supplied, the standby control unit 32 turns off the MOSFET 35. That is, the control unit 30 is in a standby state.
[0010]
On the other hand, when the input signal Sin is supplied to the input terminal RX, a high-level signal S31 is output according to the input signal Sin. Then, the signal S32 is output from the logic circuit 33, and the standby state is released. In this state, the signal S31 corresponding to the input signal Sin is supplied to the LAN controller 31.
[0011]
The LAN controller 31 analyzes the content of the signal S31, and supplies the data in the packet to the CPU 36 if the ID included in the packet matches the ID of the LAN controller 31. On the other hand, the LAN controller 31 does not output a signal when the IDs do not match. Also, for example, when there is a defect in the data and the CPU 36 cannot read the data, when the communication request command is issued from the CPU 36, the LAN controller 31 supplies the data to that effect to the NAND circuit 34 as a signal S34. The MOSFET 35 operates in response to the signal S34, and outputs an output signal Sout from the output terminal TX.
[0012]
When the input signal Sin does not exist for a predetermined time, the LAN controller 31 supplies the logic circuit 33 with a low-level signal S33 serving as an instruction to shift to the standby state. For this reason, the output signal S32 of the logic circuit 33 becomes low level, and the output signal of the NAND circuit 34 becomes high level. Therefore, the MOSFET is turned off by the control unit 30, and the control unit 30 is set in a standby state. That is, the standby control unit 32 and the LAN controller 31 are stopped. However, in this standby state, currents I31 and I32 flow through the resistors R31 and R32 and the comparator C, respectively.
[0013]
[Problems to be solved by the invention]
As described above, the conventional control unit consumes the power of the battery because the current always flows even when the engine is stopped and in the standby state. For this reason, the voltage of a battery falls and the problem that it becomes impossible to start the engine of a motor vehicle occurs in the worst case. Therefore, it is anxious to suppress the power consumption of the control unit even when the engine is not operating.
[0014]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a current control circuit capable of reducing current consumption during standby.
[0015]
[Means for Solving the Problems]
In order to solve the above problems, a current control circuit according to the present invention includes a receiving circuit that receives an input signal, a switch circuit that is connected between a power supply terminal of the receiving circuit and a power supply, and the presence or absence of the input signal. A detection circuit for detecting, and a control circuit connected to the detection circuit and configured to turn on the switch circuit to supply power to the reception circuit and release the standby state when the input signal is detected by the detection circuit It is characterized by doing.
[0016]
The current control circuit of the present invention includes a receiving circuit that is supplied with an input signal and outputs a first control signal, a switch circuit that is connected between a power supply terminal of the receiving circuit and a power supply, and the input signal A detection circuit for detecting the presence or absence of the first control signal, the first control signal being supplied, and a first control circuit for outputting a second control signal in response to the first control signal; and the detection circuit, When the input signal is detected by the detection circuit, the switch circuit is turned on to supply power to the reception circuit to cancel the standby state, and the switch circuit is turned off according to the second control signal to receive the reception signal. And a second control circuit which stops power supply to the circuit and puts it into a standby state.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0018]
(First embodiment)
FIG. 1 is a circuit diagram showing a first embodiment of a current control circuit according to the present invention. As shown in FIG. 1, an input signal Sin is input to the signal detection unit 1 from an input terminal RX via a signal wiring configuring the LAN. The signal detector 1 detects the presence or absence of the input signal Sin. The input signal Sin is input to the gate of an N-channel MOSFET Q1 constituting the signal detector 1. The drain of the MOSFET Q1 is connected to the positive terminal of a power source E such as a battery via a resistor R1, and the source and substrate are connected to the negative terminal of the power source E and grounded.
[0019]
The input signal Sin is supplied to the waveform shaping unit 2, and the waveform shaping unit 2 shapes the waveform of the input signal Sin. The waveform shaping unit 2 is composed of a reference voltage generating unit 3 and a comparator C which are configured by resistors R2 and R3 connected in series. The input signal Sin is supplied to the non-inverting input terminal of the comparator C. The resistors R2 and R3 divide the voltage of the power source E, and the divided voltage is supplied to the inverting input terminal of the comparator C.
[0020]
The waveform shaping unit 2 is connected to a power supply control unit 4 constituted by N-channel MOSFETs Q2 and Q3. These MOSFETs Q2 and Q3 perform power supply control to the reference voltage generator 3 and the comparator C. That is, the current path of the MOSFET Q2 is connected between the resistor R3 and the negative terminal (ground) of the power supply E, and the current path of the MOSFET Q3 is connected between the power supply line L of the comparator C and the negative terminal of the power supply E.
[0021]
A connection node between the resistor R1 and the MOSFET Q1 is connected to a standby control unit 6 including a logic circuit 5 and a NAND circuit ND. The standby control unit 6 controls to switch between the standby state and the operation state of the control unit 9 according to the output signal S1 of the signal detection unit 1 and a signal S8 supplied from a LAN controller 7 described later. The output signal S1 of the signal detector 1 is supplied to the logic circuit 5. This logic circuit 5 has, for example, a flip-flop circuit. When the signal detector 1 detects the input signal Sin, the logic circuit 5 sets a flip-flop circuit and outputs high level signals S2 and S3. The output signal S2 of the logic circuit 5 is supplied to one input terminal of the AND circuit AD and supplied to the bases of the MOSFETs Q2 and Q3. In response to the signal S2, the MOSFETs Q2 and Q3 are turned on / off, and the power supply to the waveform shaping unit 2 is controlled. The output signal S3 of the logic circuit 5 is supplied to one input terminal of the NAND circuit ND.
[0022]
The output terminal of the comparator C is connected to the other input terminal of the AND circuit AD. The AND circuit AD can supply the output signal of the comparator C to the LAN controller 7 only while the standby state of the control unit 9 is released, that is, while the high-level signal S2 is output from the logic circuit 5. Is provided. The output signal S7 of the AND circuit AD is supplied to the LAN controller 7. A CPU 8 is connected to the LAN controller 7. The CPU 8 is connected to a switch SW for turning on / off electrical equipment (not shown) and a motor M for driving the electrical equipment. The motor M is driven by a signal output from the CPU 8 according to the operation of the switch SW. The LAN controller 7 analyzes the content of the packet of the input signal S7. As a result, when the ID set in the LAN controller 7 matches the ID included in the packet tag, the data in the packet is sent to the CPU 8. On the other hand, the LAN controller 7 does not output a signal when the IDs do not match. The output terminal of the NAND circuit ND is connected to the gate of the P-channel MOSFET Q4. The source of the MOSFET Q4 is connected to the positive terminal of the power supply E, and the drain is connected to the output terminal TX. Therefore, the packet is transferred to another control unit via the MOSFET Q4. Further, the LAN controller 7 outputs a signal S8 for setting a standby state when the input signal Sin is not supplied for a predetermined time. This signal S8 is supplied to the logic circuit 5.
[0023]
The operation of the current control circuit having the above configuration will be described below.
[0024]
<Transition from standby state to operating state>
FIG. 2 shows a voltage timing chart of each part of FIG. When the power source E is turned on at time T1 shown in FIG. 2, the output signal S1 of the signal detection unit 1 becomes high level accordingly, and the drain voltages S4 and S5 of the MOSFETs Q2 and Q3 become high level. Here, when the input signal Sin is at a low level, the MOSFET Q1 is off, and when the signal S1 is at a high level, the output signal S2 of the logic circuit 5 is set to a low level. For this reason, MOSFETs Q2 and Q3 are both off. Therefore, no current flows through the signal detection unit 1, the waveform shaping unit 2, the standby control unit 6, and the LAN controller 7, and the control unit 9 is in a standby state. At this time, the output signal S3 of the logic circuit 5 constituting the standby control unit 6 is at a low level, and the output signal of the NAND circuit ND is at a high level. For this reason, the MOSFET Q4 is turned off, and the output signal Sout is not output.
[0025]
Thereafter, when the input signal Sin becomes high level at time T2, the MOSFET Q1 is turned on and the signal S1 becomes low level. When a low level signal S1 is supplied to the logic circuit 5, the logic circuit 5 outputs high level signals S2 and S3. The high level signals S2 and S3 continue to be output until a signal S8 output from a LAN controller described later becomes a low level.
[0026]
The high level signal S2 is supplied to one input terminal of the AND circuit AD and also supplied to the gates of the MOSFETs Q2 and Q3. Therefore, the MOSFETs Q2 and Q3 are turned on, and the currents I1 and I2 flow in each part of the waveform shaping unit 2. For this reason, the waveform shaping unit 2 operates. Therefore, the standby state of the control unit 9 is released.
[0027]
In this state, the input signal Sin supplied from another control unit via the LAN signal wiring is waveform-shaped by the waveform shaping unit 2 and supplied to the LAN controller 7 as the signal S7 via the AND circuit AD. When the signal S7 is supplied, the LAN controller 7 outputs a high level signal S8.
[0028]
Further, the LAN controller 7 analyzes the content of the signal S7, and when the ID included in the packet matches the ID of the LAN controller 7, supplies the data in the packet to the CPU 8. On the other hand, the LAN controller 7 does not output a signal when the IDs do not match. For example, when there is a defect in the data and the CPU 8 cannot read the data, when the CPU 8 receives a communication request command, the LAN controller 7 supplies the data to that effect to the NAND circuit ND as a signal S9. The MOSFET Q4 operates in response to the signal S9, and outputs an output signal Sout from the output terminal TX.
[0029]
<Transition from the operating state to the standby state>
When the input signal Sin does not exist for a predetermined time, the LAN controller 7 supplies the logic circuit 5 with a low-level signal S8 that is a command to shift to the standby state, as shown at time T3 in FIG. By supplying this signal S8, the logic circuit 5 sets the signals S2 and S3 to the low level. Therefore, the MOSFETs Q2 and Q3 are turned off and the waveform shaping unit 2 is stopped. Further, the input condition of the AND circuit AD is not satisfied, and the signal S7 is not supplied to the LAN controller 7. Therefore, the control unit 9 shifts to the standby state.
[0030]
According to the first embodiment, the logic circuit 5 outputs the signal S2 according to the output signal S1 of the signal detection unit 1 and the output signal S8 of the LAN controller 7, and the power supply control unit 4 according to the signal S2. Is controlled to control the currents I1 and I2 flowing in the waveform shaping unit 2. That is, in the standby state, the MOSFET Q2 and Q3 constituting the power supply control unit 4 are turned off to cut off the current to the waveform shaping unit 2. Therefore, since the control unit 9 does not consume current in the standby state, the power consumption of the battery can be suppressed.
[0031]
The standby control unit 6 is configured by the logic circuit 5 or the like, but is not limited thereto, and is configured by, for example, a CPU, which is controlled by software by the CPU, detects the signals SS1 and S8, and outputs the signals S2 and S3. May be controlled. Similarly, the LAN controller 7 may be configured by a CPU and controlled by software.
[0032]
(Second Embodiment)
FIG. 3 is a circuit diagram showing a second embodiment of the present invention. In the second embodiment, the signal detection unit 1, the waveform shaping unit 2, and the power supply control unit 4 are configured by bipolar transistors and resistors. Other logic circuit 5, LAN controller 7 and the like are the same as those in the first embodiment, and are omitted from FIG.
[0033]
As shown in FIG. 3, the input end RX is connected to the comparator unit C of the waveform shaping unit 3. The comparator C is composed of transistors Q11 to Q16. That is, the input signal Sin is supplied to the base of the PNP transistor Q11. The collector of the transistor Q11 is grounded, and the emitter is connected to the base of the PNP transistor Q12. The collector of the transistor Q12 is connected to the collector and base of the NPN transistor Q13 and the base of the NPN transistor Q14. The emitter of the transistor Q13 and the emitter of the transistor Q14 are each grounded. The emitter of the transistor Q12 is connected to the emitter of a PNP transistor Q15, and the collector of the transistor Q15 is connected to the collector of the transistor Q14. The base of transistor Q15 is connected to the emitter of PNP transistor Q16, and the collector of transistor Q16 is grounded.
[0034]
The base of the transistor Q16 is connected to a connection node between one end of the resistor R11 and one end of R12 constituting the reference voltage generator 3, and the other end of the resistor R11 is connected to a power supply of 5V, for example. The reference voltage generation unit 3 and the comparator unit C constitute a waveform shaping unit 2.
[0035]
The connection node between the transistors Q14 and Q15 is connected to the base of an NPN transistor Q17. The emitter of the transistor Q17 is grounded, and the collector is connected to the LAN controller 7 shown in FIG. 1 through an inverter circuit IV11. The connection node between the transistor Q17 and the inverter circuit IV11 is connected to a 5V power supply via a resistor R13.
[0036]
The input end RX is connected to the signal detection unit 1. The signal detection unit 1 includes resistors R14 and R15, and a transistor Q18. That is, the input signal Sin is supplied to the base of the NPN transistor Q18 via the resistor R14. The emitter of the transistor Q18 is grounded and connected to the base of the transistor Q18 via a resistor R15. The collector of the transistor Q18 is connected to the logic circuit 5 shown in FIG. 1 through the buffer BF11, and is connected to the power supply through the resistor R16.
[0037]
The signal S2 supplied from the logic circuit 5 is supplied to the power supply control unit 4a. The power supply unit 4a includes resistors R17 and R18 and a transistor Q19. That is, the signal S2 is connected to the base of the NPN transistor Q19 via the resistor R17. The emitter of the transistor Q19 is grounded and connected to the base of the transistor Q19 via a resistor R18, and the collector is connected to the other end of the resistor R12.
[0038]
The signal S2 is supplied to the power supply control unit 4 through the buffer BF12. The power supply control unit 4 includes resistors R19 to R25 and transistors Q20 to Q26. That is, the output terminal of the buffer BF12 is connected to the base of the NPN transistor Q20 via the resistor R19. The emitter of the transistor Q20 is connected to the base of the NPN transistor Q21 and grounded through the resistor R20. The collector of the transistor Q21 is connected to the base of the transistor Q20, and the emitter is grounded.
[0039]
The collector of the transistor Q20 is connected to the base of a PNP transistor Q22. The collector of the transistor Q22 is grounded, and the emitter is connected to the base of the PNP transistor Q23 via the resistor R21. The collector of the transistor Q23 is connected to a connection node between the collector of the transistor Q20 and the base of Q22, and the emitter is connected to a power supply of 12 V, for example, via a resistor R22.
[0040]
The connection node between the base of the transistor Q23 and the resistor R21 is connected to the bases of the PNP transistors Q24, Q25, Q26. The emitters of these transistors Q24 to Q26 are connected to the 12V power source via resistors R23, R24, and R25, respectively. The collector of the transistor Q24 is connected to the base of the transistor Q12. The collector of the transistor Q25 is connected to the emitters of the transistors Q12 and Q15. The collector of the transistor Q26 is connected to the base of the transistor Q15.
[0041]
The operation of the current control circuit according to the second embodiment is the same as that of the first embodiment. When the high-level input signal Sin is supplied from the input terminal RX, the control unit 9 operates from the standby state. Transition to the state. That is, when the high level input signal Sin is supplied, the transistor Q18 of the signal detector 1 is turned on. Therefore, the low level signal S1 is input to the logic circuit 5 via the buffer BF11, and the high level signal S2 is output from the logic circuit 5. By this signal S2, the transistors Q20 and Q21 of the power supply controller 4 are turned on, and the transistors Q22 and Q23 are turned on. Therefore, the transistors Q24 to Q26 are turned on, and a voltage of 12V is supplied to the comparator unit C.
[0042]
Further, the transistor Q19 of the power supply control unit 4a is turned on by the high level signal S2, and a voltage of 5V is supplied to the resistors R11 and R12 constituting the reference voltage generating unit 3. These resistors R11 and R12 divide a voltage of 5V. This divided voltage is supplied as a reference voltage to the base of the transistor Q16 constituting the comparator unit C.
[0043]
Thereafter, the input signal Sin supplied from another control unit via the LAN is waveform-shaped by the waveform shaping unit 2. The transistor Q17 is controlled in accordance with the output signal of the waveform shaping unit 2, and the signal S7 via the inverter circuit IV11 is supplied to the LAN controller 7. The subsequent operation is the same as that of the first embodiment. In this way, the control unit 9 shifts from the standby state to the operating state.
[0044]
Further, when the input signal Sin does not exist for a predetermined time, the control unit shifts from the operating state to the standby state. That is, when the signal S8 supplied to the LAN controller 7 via the comparator C is absent for a predetermined time, the LAN controller 7 supplies the low level signal S8 to the logic circuit. In response to this, a low level signal S2 is supplied from the logic circuit 5 to the base of the transistor Q20. Therefore, the transistor Q21 is turned off and the transistors Q22 and Q23 are turned off. When the transistors Q21 and Q22 are turned off, the transistors Q24 to Q26 are turned off, and the current flowing to the comparator unit C is interrupted. Therefore, the operation of the comparator unit C is stopped.
[0045]
The low level signal S2 is supplied to the base of the transistor Q19, and the transistor Q19 is turned off. For this reason, the electric current which flows into the reference voltage generation part 3 is interrupted | blocked. In this way, the control unit is brought into a standby state.
[0046]
In the second embodiment, an NPN transistor is used as the transistor Q18 constituting the signal detection unit 1, and a high level input signal Sin is detected. However, it is possible to use a PNP transistor to detect the low level input signal Sin. In this case, the base of the PNP transistor is connected to the resistor R13, and the emitter is connected to the buffer circuit 11. Further, the collector of the PNP transistor is connected to the power supply and is connected to the base of the PNP transistor via the resistor R14.
[0047]
According to the current control circuit of the second embodiment of the present invention, the same effect as that of the first embodiment can be obtained.
[0048]
Of course, various modifications can be made without departing from the scope of the present invention.
[0049]
【The invention's effect】
As described above in detail, according to the present invention, it is possible to provide a current control circuit capable of reducing current consumption during standby.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a current control circuit according to the present invention.
FIG. 2 is a timing chart of voltages at various parts in FIG. 1;
FIG. 3 is a circuit diagram showing a second embodiment of a current control circuit according to the present invention.
FIG. 4 is a diagram showing a configuration of an in-vehicle LAN.
FIG. 5 is a diagram showing a conventional example of a control unit.
[Explanation of symbols]
1 ... signal detection unit,
2 ... Waveform shaping part,
3. Reference voltage generator,
4 ... Power supply control unit,
5 ... Logic circuit,
6 ... Standby control unit,
7 ... LAN controller,
8 ... CPU,
9 ... Control unit,
RX: Input end,
TX ... Output end,
Q1-Q4 ... MOSFET,
R1-R3 ... resistance,
E ... Power supply
C: Comparator AD ... AND circuit,
ND ... NAND circuit,
M ... motor,
SW: Switch.

Claims

A receiving circuit that is supplied with an input signal and outputs a first control signal when receiving the input signal;
A power supply control circuit connected between a power supply end of the receiving circuit and a power supply;
A detection circuit for detecting the presence or absence of the input signal;
A first control circuit that outputs the second control signal after the first control signal is supplied and the first control signal is not supplied for a predetermined time;
When connected to the detection circuit and the input signal is detected by the detection circuit, the power supply control circuit is turned on to supply power to the reception circuit, release the standby state, and supply the second control signal And a second control circuit for turning off the power supply control circuit and stopping the power supply to the receiving circuit to enter a standby state when
The first control signal can be supplied to the first control circuit while the second control circuit releases the standby state.
A current control circuit.