JP2008048039A - Operational amplifier circuit and semiconductor device using the same - Google Patents

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JP2008048039A JP2006220043A JP2006220043A JP2008048039A JP 2008048039 A JP2008048039 A JP 2008048039A JP 2006220043 A JP2006220043 A JP 2006220043A JP 2006220043 A JP2006220043 A JP 2006220043A JP 2008048039 A JP2008048039 A JP 2008048039A
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睦夫 大東
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an operational amplifier circuit that has small current consumption and high settling performance. <P>SOLUTION: A folded cascade type operational amplifier circuit is composed so as to set a current driving capability of a transistor 1 of a current source of an n-type differential transistor pair, smaller than that of each transistor 4, 5 being a current source of a first load stage including a pair of the transistors 4, 5 connected to the n-type differential transistor pair, and also, to set a current driving capability of a transistor 14 of a current source of a p-type differential transistor pair, smaller than that of each transistor 10, 11 of a current source of a second load stage including a pair of the transistors 10, 11 connected to the p-type differential transistor pair. By this, it is possible to reduce the current consumption and to improve the settling performance. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は演算増幅回路およびそれを用いた半導体装置に関し、特に、フォールデッドカスコード型の演算増幅回路と、それを用いた半導体装置に関する。   The present invention relates to an operational amplifier circuit and a semiconductor device using the same, and more particularly to a folded cascode operational amplifier circuit and a semiconductor device using the same.

近年、プロセス技術の発展によりトランジスタサイズが縮小し続けている。それに伴い、電源電圧も低下し続けており、アナログ回路においては信号振幅を十分に確保するのが困難になりつつある。信号振幅を確保するためには縦積みするトランジスタ数を減らす必要があり、負荷段のトランジスタ数が少ないフォールデッド（折り返し）カスコード型の演算増幅回路が用いられることが多くなってきた。   In recent years, transistor size continues to shrink due to the development of process technology. Accordingly, the power supply voltage continues to decrease, and it is becoming difficult to ensure a sufficient signal amplitude in an analog circuit. In order to ensure signal amplitude, it is necessary to reduce the number of vertically stacked transistors, and a folded (folded) cascode type operational amplifier circuit with a small number of transistors in the load stage has been increasingly used.

図４は、従来のフォールデッドカスコード型演算増幅回路の構成を示す回路図である。図４において、この演算増幅回路は、ＮチャネルＭＯＳトランジスタ３１〜３３，３８〜４１およびＰチャネルＭＯＳトランジスタ３４〜３７を備える。ＮチャネルＭＯＳトランジスタ３２，３３は、Ｎ型差動トランジスタ対を構成し、それらのゲートはそれぞれ入力電圧Ｖｉｎｍ，Ｖｉｎｐを受ける。トランジスタ３２，３３のソースは、ともにＮチャネルＭＯＳトランジスタ３１を介して接地電圧ＧＮＤのラインに接続される。トランジスタ３１は、電流源を構成し、そのゲートはバイアス電圧ｖｂ３１を受ける。トランジスタ３１〜３３は、入力段を構成する。   FIG. 4 is a circuit diagram showing a configuration of a conventional folded cascode operational amplifier circuit. 4, this operational amplifier circuit includes N channel MOS transistors 31-33, 38-41 and P channel MOS transistors 34-37. N-channel MOS transistors 32 and 33 constitute an N-type differential transistor pair, and their gates receive input voltages Vinm and Vinp, respectively. The sources of the transistors 32 and 33 are both connected to the ground voltage GND line via the N-channel MOS transistor 31. Transistor 31 constitutes a current source, and its gate receives bias voltage vb31. Transistors 31 to 33 constitute an input stage.

トランジスタ３２，３３のドレインは、それぞれＰチャネルＭＯＳトランジスタ３４，３５を介して電源電圧ＶＤＤのラインに接続される。トランジスタ３４，３５は、負荷段を構成する。トランジスタ３４，３５は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３４を受ける。   The drains of the transistors 32 and 33 are connected to the power supply voltage VDD line via P-channel MOS transistors 34 and 35, respectively. Transistors 34 and 35 constitute a load stage. Transistors 34 and 35 each constitute a current source, and both gates thereof receive bias voltage vb34.

トランジスタ３４，３５のドレインは、それぞれＰチャネルＭＯＳトランジスタ３６，３７を介して出力ノードＮ３６，Ｎ３７に接続される。トランジスタ３６，３７は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３３を受ける。出力ノードＮ３６，Ｎ３７は、それぞれＮチャネルＭＯＳトランジスタ３８，３９を介してＮチャネルＭＯＳトランジスタ４０，４１のドレインに接続される。トランジスタ３６，３７は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３３を受ける。トランジスタ３６〜３９は、増幅段を構成する。   The drains of transistors 34 and 35 are connected to output nodes N36 and N37 via P-channel MOS transistors 36 and 37, respectively. Transistors 36 and 37 each constitute a current source, and both gates thereof receive bias voltage vb33. Output nodes N36 and N37 are connected to the drains of N channel MOS transistors 40 and 41 via N channel MOS transistors 38 and 39, respectively. Transistors 36 and 37 each constitute a current source, and both gates thereof receive bias voltage vb33. The transistors 36 to 39 constitute an amplification stage.

トランジスタ４０，４１は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３１を受け、それらのソースは接地電圧ＧＮＤを受ける。トランジスタ４０，４１は、負荷段を構成する。   Transistors 40 and 41 each constitute a current source, their gates both receive bias voltage vb31, and their sources receive ground voltage GND. Transistors 40 and 41 constitute a load stage.

入力電圧ＶｉｎｍとＶｉｎｐが等しい場合は、トランジスタ３２，３３に流れる電流が等しくなり、出力ノードＮ３６の電圧Ｖｏｕｔｐと出力ノードＮ３７の電圧Ｖｏｕｔｍが等しくなる。入力電圧Ｖｉｎｍが入力電圧Ｖｉｎｐよりも高くなると、トランジスタ３２に流れる電流がトランジスタ３３に流れる電流よりも大きくなり、ＶｏｕｔｍがＶｏｕｔｐよりも高くなる。入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｍよりも高くなると、トランジスタ３３に流れる電流がトランジスタ３２に流れる電流よりも大きくなり、ＶｏｕｔｐがＶｏｕｔｍよりも高くなる。   When the input voltages Vinm and Vinp are equal, the currents flowing through the transistors 32 and 33 are equal, and the voltage Voutp at the output node N36 and the voltage Voutm at the output node N37 are equal. When the input voltage Vinm becomes higher than the input voltage Vinp, the current flowing through the transistor 32 becomes larger than the current flowing through the transistor 33, and Voutm becomes higher than Voutp. When the input voltage Vinp becomes higher than the input voltage Vinm, the current flowing through the transistor 33 becomes larger than the current flowing through the transistor 32, and Voutp becomes higher than Voutm.

また、図４の回路にＰ型差動トランジスタ対を含む入力段を追加したフォールデッドカスコード型演算増幅回路もある（たとえば特許文献１参照）。
特開２００１−２８５２２号公報 There is also a folded cascode operational amplifier circuit in which an input stage including a P-type differential transistor pair is added to the circuit of FIG. 4 (see, for example, Patent Document 1).
JP 2001-28522 A

しかし、図４に示した演算増幅回路には、以下の問題がある。すなわち、たとえば入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｍよりも高く、トランジスタ３２がオフし、トランジスタ３３がオンしている場合、トランジスタｘを流れる電流をＩｘとすると、Ｉ３１≧Ｉ３５のとき出力ノードＮ３６から外部に電流Ｉ３４−Ｉ４０が流出し、外部から出力ノードＮ３７に電流Ｉ４１が流入する。このとき、トランジスタ３８と４０には電流Ｉ４０（＝Ｉ３８）が流れている、つまりトランジスタ３４，３６，３８，４０を貫通電流Ｉ４０が流れていることになり、電力効率が低かった。   However, the operational amplifier circuit shown in FIG. 4 has the following problems. That is, for example, when the input voltage Vinp is higher than the input voltage Vinm, the transistor 32 is turned off, and the transistor 33 is turned on. Current I34-I40 flows out, and current I41 flows into output node N37 from the outside. At this time, the current I40 (= I38) flows through the transistors 38 and 40, that is, the through current I40 flows through the transistors 34, 36, 38, and 40, and the power efficiency is low.

また、出力ノードＮ３６から流出する電流Ｉ３４−Ｉ４０と、出力ノードＮ３７から流入する電流Ｉ４１とが等しくないため、コモンモード（ｃｏｍｍｏｎ ｍｏｄｅ）電圧が差動出力電圧に引きずられる。このとき、コモンモード電圧値を一定に保つ機構により電流源の電流駆動能力が大きく変動するため、セトリング（ｓｅｔｔｌｉｎｇ）性能が劣化する。   Further, since the current I34-I40 flowing out from the output node N36 and the current I41 flowing in from the output node N37 are not equal, the common mode voltage is dragged to the differential output voltage. At this time, the current driving capability of the current source largely fluctuates due to the mechanism that keeps the common mode voltage value constant, so that the settling performance is deteriorated.

これらの問題は、Ｐ型差動トランジスタ対を含む入力段を追加することで抑制されるが、それだけでは十分でない。   These problems are suppressed by adding an input stage including a P-type differential transistor pair, but that alone is not sufficient.

それゆえに、この発明の主たる目的は、消費電流が小さく、セトリング性能が高い演算増幅回路を提供することである。   Therefore, a main object of the present invention is to provide an operational amplifier circuit with low current consumption and high settling performance.

この発明に係る演算増幅回路は、フォールデッドカスコード型の演算増幅回路において、Ｎ型差動トランジスタ対および第１の電流源を含む第１の入力段と、Ｐ型差動トランジスタ対および第２の電流源を含む第２の入力段と、Ｎ型差動トランジスタ対に接続された１対の第３の電流源を含む第１の負荷段と、Ｐ型差動トランジスタ対に接続された１対の第４の電流源を含む第２の負荷段と、第１および第２の負荷段の間に接続された増幅段とを備え、第１の電流源の電流駆動能力は第３の電流源の電流駆動能力以下に設定され、第２の電流源の電流駆動能力は第４の電流源の電流駆動能力以下に設定されていることを特徴とする。   The operational amplifier circuit according to the present invention is a folded cascode operational amplifier circuit in which a first input stage including an N-type differential transistor pair and a first current source, a P-type differential transistor pair, and a second A second input stage including a current source; a first load stage including a pair of third current sources connected to an N-type differential transistor pair; and a pair connected to a P-type differential transistor pair A second load stage including the fourth current source and an amplification stage connected between the first and second load stages, and the current driving capability of the first current source is the third current source. The current drive capability of the second current source is set to be equal to or lower than the current drive capability of the fourth current source.

好ましくは、第１の電流源の電流駆動能力と第２の電流源の電流駆動能力は等しく設定されている。   Preferably, the current drive capability of the first current source and the current drive capability of the second current source are set equal.

また好ましくは、第１〜第４の電流源の電流駆動能力は制御可能になっている。
また、この発明に係る半導体装置は、上記演算増幅回路と、演算増幅回路の出力信号に基づいて第１〜第４の電流源の電流駆動能力を制御する制御回路とを備えたことを特徴とする。 Preferably, the current driving capabilities of the first to fourth current sources are controllable.
According to another aspect of the present invention, there is provided a semiconductor device comprising: the operational amplifier circuit; and a control circuit that controls current drive capabilities of the first to fourth current sources based on an output signal of the operational amplifier circuit. To do.

この発明に係る演算増幅回路では、第１の入力段の第１の電流源の電流駆動能力は第１の負荷段の第３の電流源の電流駆動能力以下に設定され、第２の入力段の第２の電流源の電流駆動能力は第２の負荷段の第４の電流源の電流駆動能力以下に設定されている。したがって、消費電流の低減化およびセトリング性能の向上を図ることができる。   In the operational amplifier circuit according to the present invention, the current drive capability of the first current source of the first input stage is set to be equal to or lower than the current drive capability of the third current source of the first load stage, and the second input stage The current drive capability of the second current source is set to be equal to or lower than the current drive capability of the fourth current source of the second load stage. Therefore, current consumption can be reduced and settling performance can be improved.

図１は、この発明の一実施の形態によるフォールデッドカスコード型演算増幅回路の構成を示す回路図である。図１において、この演算増幅回路は、ＮチャネルＭＯＳトランジスタ１〜３，８〜１３およびＰチャネルＭＯＳトランジスタ４〜７，１４を備える。ＮチャネルＭＯＳトランジスタ２，３は、Ｎ型差動トランジスタ対を構成し、それらのゲートはそれぞれ入力電圧Ｖｉｎｍ，Ｖｉｎｐを受ける。トランジスタ２，３のソースは、ともにＮチャネルＭＯＳトランジスタ１を介して接地電圧ＧＮＤのラインに接続される。トランジスタ１は、Ｎ型差動トランジスタ対の電流源を構成し、そのゲートはバイアス電圧ｖｂ１を受ける。トランジスタ１〜３は、入力段を構成する。   FIG. 1 is a circuit diagram showing a configuration of a folded cascode operational amplifier circuit according to an embodiment of the present invention. In FIG. 1, this operational amplifier circuit includes N channel MOS transistors 1 to 3, 8 to 13 and P channel MOS transistors 4 to 7 and 14. N-channel MOS transistors 2 and 3 constitute an N-type differential transistor pair, and their gates receive input voltages Vinm and Vinp, respectively. The sources of the transistors 2 and 3 are both connected to the ground voltage GND line via the N-channel MOS transistor 1. Transistor 1 constitutes a current source of an N-type differential transistor pair, and its gate receives bias voltage vb1. Transistors 1 to 3 constitute an input stage.

トランジスタ２，３のドレインは、それぞれＰチャネルＭＯＳトランジスタ４，５を介して電源電圧ＶＤＤのラインに接続される。トランジスタ４，５は、Ｎ型差動トランジスタ対の負荷段を構成する。トランジスタ４，５は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ４を受ける。   The drains of the transistors 2 and 3 are connected to the power supply voltage VDD line via P-channel MOS transistors 4 and 5, respectively. Transistors 4 and 5 constitute a load stage of an N-type differential transistor pair. Transistors 4 and 5 constitute current sources, respectively, and their gates both receive bias voltage vb4.

トランジスタ４，５のドレインは、それぞれＰチャネルＭＯＳトランジスタ６，７を介して出力ノードＮ６，Ｎ７に接続される。トランジスタ６，７は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３を受ける。出力ノードＮ６，Ｎ７は、それぞれＮチャネルＭＯＳトランジスタ８，９を介してＮチャネルＭＯＳトランジスタ１０，１１のドレインに接続される。トランジスタ６，７は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３を受ける。トランジスタ６〜９は、増幅段を構成する。   The drains of transistors 4 and 5 are connected to output nodes N6 and N7 through P-channel MOS transistors 6 and 7, respectively. Transistors 6 and 7 constitute current sources, respectively, and their gates both receive bias voltage vb3. Output nodes N6 and N7 are connected to the drains of N channel MOS transistors 10 and 11 via N channel MOS transistors 8 and 9, respectively. Transistors 6 and 7 constitute current sources, respectively, and their gates both receive bias voltage vb3. Transistors 6 to 9 constitute an amplification stage.

トランジスタ１０，１１は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ１を受け、それらのソースは接地電圧ＧＮＤを受ける。トランジスタ１０，１１は、Ｐ型差動トランジスタ対の負荷段を構成する。   Transistors 10 and 11 constitute current sources, their gates both receive bias voltage vb1, and their sources receive ground voltage GND. Transistors 10 and 11 constitute a load stage of a P-type differential transistor pair.

トランジスタ１０，１１のドレインは、それぞれＰチャネルＭＯＳトランジスタ１２，１３のドレインに接続される。トランジスタ１２，１３は、Ｐ型差動トランジスタ対を構成し、それらのゲートはそれぞれ入力電圧Ｖｉｎｐ，Ｖｉｎｍを受ける。トランジスタ１２，１３のソースは、ＰチャネルＭＯＳトランジスタ１４を介して電源電圧ＶＤＤのラインに接続される。トランジスタ１４は、Ｐ型差動トランジスタ対の電流源を構成し、そのゲートはバイアス電圧ｖｂ４を受ける。トランジスタ１２〜１４は、入力段を構成する。   The drains of transistors 10 and 11 are connected to the drains of P-channel MOS transistors 12 and 13, respectively. Transistors 12 and 13 form a P-type differential transistor pair, and their gates receive input voltages Vinp and Vinm, respectively. The sources of the transistors 12 and 13 are connected to the line of the power supply voltage VDD via the P channel MOS transistor 14. Transistor 14 constitutes a current source of a P-type differential transistor pair, and its gate receives bias voltage vb4. The transistors 12 to 14 constitute an input stage.

入力電圧ＶｉｎｍとＶｉｎｐが等しい場合は、トランジスタ２，３に流れる電流が等しくなるとともにトランジスタ１２，１３に流れる電流が等しくなり、出力ノードＮ６の電圧Ｖｏｕｔｐと出力ノードＮ３の電圧Ｖｏｕｔｍが等しくなる。入力電圧Ｖｉｎｍが入力電圧Ｖｉｎｐよりも高くなると、トランジスタ２に流れる電流がトランジスタ３に流れる電流よりも大きくなるとともにトランジスタ１２に流れる電流がトランジスタ１３に流れる電流よりも大きくなり、ＶｏｕｔｍがＶｏｕｔｐよりも高くなる。入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｍよりも高くなると、トランジスタ３に流れる電流がトランジスタ２に流れる電流よりも大きくなるとともにトランジスタ１３に流れる電流がトランジスタ１２に流れる電流よりも大きくなり、ＶｏｕｔｐがＶｏｕｔｍよりも高くなる。   When the input voltages Vinm and Vinp are equal, the currents flowing through the transistors 2 and 3 are equal and the currents flowing through the transistors 12 and 13 are equal, and the voltage Voutp at the output node N6 and the voltage Voutm at the output node N3 are equal. When the input voltage Vinm becomes higher than the input voltage Vinp, the current flowing through the transistor 2 becomes larger than the current flowing through the transistor 3, the current flowing through the transistor 12 becomes larger than the current flowing through the transistor 13, and Voutm is higher than Voutp. Become. When the input voltage Vinp becomes higher than the input voltage Vinm, the current flowing through the transistor 3 becomes larger than the current flowing through the transistor 2, the current flowing through the transistor 13 becomes larger than the current flowing through the transistor 12, and Voutp is higher than Voutm. Become.

ここで、トランジスタ１，４，５，１０，１１，１４の電流駆動能力が等しくなるように、トランジスタ１，４，５，１０，１１，１４のサイズおよびバイアス電圧ｖｂ１，ｖｂ４を設定した場合について考える。   Here, when the transistors 1, 4, 5, 10, 11 and 14 are set to have the same current drive capability, the sizes of the transistors 1, 4, 5, 10, 11 and 14 and the bias voltages vb 1 and vb 4 are set. Think.

この場合において、スルーイング時に、たとえばＶｉｎｐがＶｉｎｍよりも高く、トランジスタ２，１２がオフし、トランジスタ３，１３がオンしている状態を考える。Ｉ１＝Ｉ５、Ｉ１０＝Ｉ１４であるため、出力ノードＮ６から外部に電流Ｉ４が流出し、外部から出力ノードＮ７に電流Ｉ１１が流入する。このとき、トランジスタ７，８を流れる電流はほぼ０である、つまりトランジスタ４，６，８，１０またはトランジスタ５，７，９，１１を貫通する電流がなくなるため電力効率の向上を図ることができる。また、Ｉ４＝Ｉ１１であるから、差動出力電流が均衡し、コモンモード電圧は変動しない。   In this case, let us consider a state in which, for example, Vinp is higher than Vinm, transistors 2 and 12 are turned off, and transistors 3 and 13 are turned on during slewing. Since I1 = I5 and I10 = I14, the current I4 flows out from the output node N6, and the current I11 flows into the output node N7 from the outside. At this time, the current flowing through the transistors 7 and 8 is almost zero, that is, the current passing through the transistors 4, 6, 8, 10 or the transistors 5, 7, 9, 11 is eliminated, so that power efficiency can be improved. . Further, since I4 = I11, the differential output current is balanced and the common mode voltage does not fluctuate.

次に、入力段のトランジスタ１の電流駆動能力が負荷段のトランジスタ４，５の各々の電流駆動能力よりも大きく、入力段のトランジスタ１４の電流駆動能力が負荷段のトランジスタ１０，１１の各々電流駆動能力よりも大きくなるように、トランジスタ１，４，５，１０，１１，１４のサイズおよびバイアス電圧ｖｂ１，ｖｂ４を設定した場合について考える。   Next, the current drive capability of the input stage transistor 1 is greater than the current drive capability of each of the load stage transistors 4 and 5, and the current drive capability of the input stage transistor 14 is the current of each of the load stage transistors 10 and 11. Consider a case where the sizes of the transistors 1, 4, 5, 10, 11, and 14 and the bias voltages vb1 and vb4 are set so as to be larger than the driving capability.

この場合において、スルーイング時に、トランジスタ２，１２は完全にオフせず、トランジスタ３，１３も完全にオンしない場合を考える。トランジスタのしきい値電圧の違いなどによりＮ型差動トランジスタ対とＰ型差動トランジスタ対を流れる電流量が等しくなくなると、差動出力電流に不均衡性が生じ、コモンモード電圧が差動出力電圧に引きずられる。このとき、コモンモード電圧値を一定に保つ機構により電流源の電流駆動能力が変動するため、セトリング性能が劣化する。この現象を解決するためには、Ｎ型差動トランジスタ対とＰ型差動トランジスタ対を流れる電流量が等しくなるようにＩ１とＩ４を設定できればよいが、トランジスタのしきい値電圧などが製造時にばらつくため、Ｉ１とＩ４を正確に設定することは容易でない。   In this case, consider a case where the transistors 2 and 12 are not completely turned off and the transistors 3 and 13 are not completely turned on during slewing. If the amount of current flowing through the N-type differential transistor pair and the P-type differential transistor pair is not equal due to differences in the threshold voltage of the transistors, the differential output current becomes unbalanced and the common mode voltage is output as a differential output. Dragged by voltage. At this time, since the current driving capability of the current source varies due to a mechanism that keeps the common mode voltage value constant, the settling performance deteriorates. In order to solve this phenomenon, it is sufficient that I1 and I4 can be set so that the amounts of current flowing through the N-type differential transistor pair and the P-type differential transistor pair are equal. Since it varies, it is not easy to set I1 and I4 accurately.

そこで、入力段のトランジスタ１の電流駆動能力が負荷段のトランジスタ４，５の各々の電流駆動能力以下になり、入力段のトランジスタ１４の電流駆動能力が負荷段のトランジスタ１０，１１の各々の電流駆動能力以下になるように、トランジスタ１，４，５，１０，１１，１４のサイズおよびバイアス電圧ｖｂ１，ｖｂ４を設定する。このように設定すれば、スルーイング時にトランジスタ２，１２がほぼ完全にオフし、トランジスタ３，１３がほぼ完全にオンした場合にも、Ｉ３≦Ｉ５、Ｉ１０≧Ｉ１３であるため、トランジスタのしきい値電圧の違いなどによらず負荷段を流れる電流量Ｉ４，Ｉ５，Ｉ１０，Ｉ１１はほぼ等しくなり、コモンモード電圧の変動を抑制することができる。   Therefore, the current driving capability of the input stage transistor 1 is less than the current driving capability of each of the load stage transistors 4 and 5, and the current driving capability of the input stage transistor 14 is the current of each of the load stage transistors 10 and 11. The sizes of the transistors 1, 4, 5, 10, 11, and 14 and the bias voltages vb1 and vb4 are set so as to be less than the driving capability. With this setting, even when the transistors 2 and 12 are almost completely turned off and the transistors 3 and 13 are almost completely turned on during slewing, the threshold of the transistor is satisfied because I3 ≦ I5 and I10 ≧ I13. Regardless of the difference in value voltage or the like, the current amounts I4, I5, I10, and I11 flowing through the load stage are almost equal, and fluctuations in the common mode voltage can be suppressed.

トランジスタ１，４，５，１０，１１，１４の電流駆動能力はバイアス電圧ｖｂ１，ｖｂ４とトランジスタサイズで決められる。トランジスタサイズは製造後に変更することはできないため、バイアス電圧ｖｂ１，ｖｂ２を調整することによってトランジスタ１，４，５，１０，１１，１４の電流駆動能力を調整する。   The current drive capability of the transistors 1, 4, 5, 10, 11, and 14 is determined by the bias voltages vb1 and vb4 and the transistor size. Since the transistor size cannot be changed after manufacture, the current drive capability of the transistors 1, 4, 5, 10, 11, and 14 is adjusted by adjusting the bias voltages vb1 and vb2.

図２は、図１に示したバイアス電圧ｖｂ１，ｖｂ４を発生するバイアス電圧発生回路２０，２３の構成を示す回路図である。図２において、バイアス発生回路２０は、電源電圧ＶＤＤのラインと接地電圧ＧＮＤのラインとの間に直列接続された可変電流源２１およびＮチャネルＭＯＳトランジスタ２２を含む。ＮチャネルＭＯＳトランジスタ２２のゲートは、そのドレインに接続されるとともに、演算増幅回路のＮチャネルＭＯＳトランジスタ１のゲートに接続される。トランジスタ２２のゲートには、可変電流源２１に流れる電流Ｉ２１に応じたレベルのバイアス電圧ｖｂ１が現れる。可変電流源２１の電流Ｉ２１を調整することにより、バイアス電圧ｖｂ１を調整することができる。バイアス電圧ｖｂ１は、図１のＮチャネルＭＯＳトランジスタ１０，１１のゲートにも与えられる。   FIG. 2 is a circuit diagram showing a configuration of bias voltage generation circuits 20 and 23 for generating bias voltages vb1 and vb4 shown in FIG. 2, bias generation circuit 20 includes a variable current source 21 and an N-channel MOS transistor 22 connected in series between a power supply voltage VDD line and a ground voltage GND line. N channel MOS transistor 22 has its gate connected to its drain and to the gate of N channel MOS transistor 1 of the operational amplifier circuit. A bias voltage vb 1 having a level corresponding to the current I 21 flowing through the variable current source 21 appears at the gate of the transistor 22. The bias voltage vb1 can be adjusted by adjusting the current I21 of the variable current source 21. Bias voltage vb1 is also applied to the gates of N-channel MOS transistors 10 and 11 in FIG.

また、バイアス発生回路２３は、電源電圧ＶＤＤのラインと接地電圧ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ２４および可変電流源２５を含む。ＰチャネルＭＯＳトランジスタ２４のゲートは、そのドレインに接続されるとともに、演算増幅回路のＰチャネルＭＯＳトランジスタ４，５のゲートに接続される。トランジスタ２４のゲートには、可変電流源２５に流れる電流Ｉ２５に応じたレベルのバイアス電圧ｖｂ４が現れる。可変電流源２５の電流Ｉ２５を調整することにより、バイアス電圧ｖｂ４を調整することができる。バイアス電圧ｖｂ４は、図１のＰチャネルＭＯＳトランジスタ１４のゲートにも与えられる。したがって、演算増幅回路の外部に設けた制御回路から可変電流源２１，２５の電流Ｉ２１，Ｉ２５を調整することにより、演算増幅回路の製造後においても入力段および負荷段における電流源の電流駆動能力を最適値に設定することができる。   Bias generation circuit 23 includes a P-channel MOS transistor 24 and a variable current source 25 connected in series between a power supply voltage VDD line and a ground voltage GND line. The gate of P-channel MOS transistor 24 is connected to the drain thereof and to the gates of P-channel MOS transistors 4 and 5 of the operational amplifier circuit. A bias voltage vb4 having a level corresponding to the current I25 flowing through the variable current source 25 appears at the gate of the transistor 24. By adjusting the current I25 of the variable current source 25, the bias voltage vb4 can be adjusted. Bias voltage vb4 is also applied to the gate of P-channel MOS transistor 14 of FIG. Therefore, by adjusting the currents I21 and I25 of the variable current sources 21 and 25 from a control circuit provided outside the operational amplifier circuit, the current drive capability of the current source in the input stage and the load stage even after the operational amplifier circuit is manufactured. Can be set to an optimum value.

たとえば図３に示すように、図１に示した演算増幅回路と図２に示したバイアス電圧発生回路２０，２３を用いてＡ／Ｄコンバータ２６を構成した場合、Ａ／Ｄコンバータ２６の出力信号を観測することによって演算増幅回路の状態を知ることが可能である。そこで、Ａ／Ｄコンバータ２６の出力信号を制御回路２７に入力し、制御回路２７によって演算増幅回路の入力段および負荷段における電流源の電流駆動能力を最適値に設定することができる。   For example, as shown in FIG. 3, when the A / D converter 26 is configured using the operational amplifier circuit shown in FIG. 1 and the bias voltage generation circuits 20 and 23 shown in FIG. It is possible to know the state of the operational amplifier circuit by observing. Therefore, the output signal of the A / D converter 26 is input to the control circuit 27, and the control circuit 27 can set the current drive capability of the current source in the input stage and the load stage of the operational amplifier circuit to an optimum value.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

この発明の一実施の形態によるフォールデッドカスコード型演算増幅回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a folded cascode operational amplifier circuit according to an embodiment of the present invention. FIG. 図１に示したバイアス電圧を発生するバイアス電圧発生回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a bias voltage generation circuit that generates the bias voltage shown in FIG. 1. 図１に示した演算増幅回路を用いたＡ／Ｄコンバータの構成を示す回路ブロック図である。FIG. 2 is a circuit block diagram showing a configuration of an A / D converter using the operational amplifier circuit shown in FIG. 1. 従来のフォールデッドカスコード型演算増幅回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional folded cascode type | mold operational amplifier circuit.

符号の説明Explanation of symbols

１〜３，８〜１３，２２，３１〜３３，３８〜４１ ＮチャネルＭＯＳトランジスタ、４〜７，１４，２４，３４〜３７ ＰチャネルＭＯＳトランジスタ、２０，２３ バイアス発生回路、２１，２５ 可変電流源、２６ Ａ／Ｄコンバータ、２７ 制御回路。   1-3, 8-13, 22, 31-33, 38-41 N-channel MOS transistor, 4-7, 14, 24, 34-37 P-channel MOS transistor, 20, 23 Bias generation circuit, 21, 25 Variable current Source, 26 A / D converter, 27 control circuit.

Claims (4)

フォールデッドカスコード型の演算増幅回路において、
Ｎ型差動トランジスタ対および第１の電流源を含む第１の入力段と、
Ｐ型差動トランジスタ対および第２の電流源を含む第２の入力段と、
前記Ｎ型差動トランジスタ対に接続された１対の第３の電流源を含む第１の負荷段と、
前記Ｐ型差動トランジスタ対に接続された１対の第４の電流源を含む第２の負荷段と、
前記第１および第２の負荷段の間に接続された増幅段とを備え、
前記第１の電流源の電流駆動能力は前記第３の電流源の電流駆動能力以下に設定され、
前記第２の電流源の電流駆動能力は前記第４の電流源の電流駆動能力以下に設定されていることを特徴とする、演算増幅回路。 In the folded cascode type operational amplifier circuit,
A first input stage including an N-type differential transistor pair and a first current source;
A second input stage including a P-type differential transistor pair and a second current source;
A first load stage including a pair of third current sources connected to the N-type differential transistor pair;
A second load stage including a pair of fourth current sources connected to the P-type differential transistor pair;
An amplification stage connected between the first and second load stages;
The current driving capability of the first current source is set to be equal to or lower than the current driving capability of the third current source;
An operational amplifier circuit characterized in that the current drive capability of the second current source is set to be equal to or lower than the current drive capability of the fourth current source. 前記第１の電流源の電流駆動能力と前記第２の電流源の電流駆動能力は等しく設定されていることを特徴とする、請求項１に記載の演算増幅回路。   2. The operational amplifier circuit according to claim 1, wherein the current drive capability of the first current source and the current drive capability of the second current source are set equal. 前記第１〜第４の電流源の電流駆動能力は制御可能になっていることを特徴とする、請求項１または請求項２に記載の演算増幅回路。   3. The operational amplifier circuit according to claim 1, wherein current drive capabilities of the first to fourth current sources are controllable. 4. 請求項３に記載の演算増幅回路と、
前記演算増幅回路の出力信号に基づいて前記第１〜第４の電流源の電流駆動能力を制御する制御回路とを備えたことを特徴とする、半導体装置。 An operational amplifier circuit according to claim 3,
A semiconductor device comprising: a control circuit that controls current drive capabilities of the first to fourth current sources based on an output signal of the operational amplifier circuit.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211692A (en) * 2012-03-30 2013-10-10 Fujitsu Ltd Operational amplifier, analog arithmetic circuit and analog-digital converter
JP2014179887A (en) * 2013-03-15 2014-09-25 Tokyo Institute Of Technology Operational amplifier

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150430A (en) * 1997-07-29 1999-06-02 Samsung Electron Co Ltd Low voltage cmos operational amplifier circuit and sample-and-hold circuit provided with the same
JP2001028522A (en) * 1999-07-14 2001-01-30 Ricoh Co Ltd Pn input type cmos operational amplifier
JP2001156559A (en) * 1999-09-17 2001-06-08 Matsushita Electric Ind Co Ltd High slew rate differential amplifier circuit
JP2005333624A (en) * 2004-04-19 2005-12-02 Asahi Kasei Microsystems Kk Operational amplifier
JP2005354266A (en) * 2004-06-09 2005-12-22 Nec Electronics Corp Voltage comparator circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150430A (en) * 1997-07-29 1999-06-02 Samsung Electron Co Ltd Low voltage cmos operational amplifier circuit and sample-and-hold circuit provided with the same
JP2001028522A (en) * 1999-07-14 2001-01-30 Ricoh Co Ltd Pn input type cmos operational amplifier
JP2001156559A (en) * 1999-09-17 2001-06-08 Matsushita Electric Ind Co Ltd High slew rate differential amplifier circuit
JP2005333624A (en) * 2004-04-19 2005-12-02 Asahi Kasei Microsystems Kk Operational amplifier
JP2005354266A (en) * 2004-06-09 2005-12-22 Nec Electronics Corp Voltage comparator circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211692A (en) * 2012-03-30 2013-10-10 Fujitsu Ltd Operational amplifier, analog arithmetic circuit and analog-digital converter
JP2014179887A (en) * 2013-03-15 2014-09-25 Tokyo Institute Of Technology Operational amplifier

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