JP2012114610A

JP2012114610A - Electronic circuit

Info

Publication number: JP2012114610A
Application number: JP2010260839A
Authority: JP
Inventors: Eisaku Ito; 栄作伊藤; Yasuhiro Kitagawa; 康弘北川
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-11-24
Filing date: 2010-11-24
Publication date: 2012-06-14

Abstract

PROBLEM TO BE SOLVED: To reduce a leakage current in a switch circuit.SOLUTION: An electronic circuit includes: a plurality of switch circuits SW1-SWn each having one end connected to a corresponding input terminal AN1-ANn and the other end connected to a common output terminal OUT and including a first switch SWia and a second switch SWib connected in series between the input terminal ANi and the output terminal OUT; and a voltage supply circuit 20 for supplying a voltage at the output terminal OUT to an intermediate node Mi provided in the middle between the first switch SWia and the second switch SWib.

Description

本発明は、スイッチ回路を含む電子回路に関する。 The present invention relates to an electronic circuit including a switch circuit.

複数のアナログ入力端子からの入力信号を、１つのアナログデジタル変換回路（ＡＤＣ：Analog Digital Converter）において変換する電子回路が知られている。各入力端子とＡＤＣとの間にはそれぞれスイッチ回路が設けられ、スイッチ回路のオンまたはオフを切り替えることにより、任意の入力端子からの信号をＡＤＣへと入力することができる。各スイッチ回路は直列に接続された２つのスイッチを含み、スイッチ回路がオフ状態にあるとき、当該２つのスイッチの中間ノードは、予め定められた電位（例えば、接地電位）に設定される。 2. Description of the Related Art An electronic circuit that converts input signals from a plurality of analog input terminals in one analog-digital conversion circuit (ADC) is known. A switch circuit is provided between each input terminal and the ADC, and a signal from any input terminal can be input to the ADC by switching the switch circuit on or off. Each switch circuit includes two switches connected in series. When the switch circuit is in an OFF state, an intermediate node of the two switches is set to a predetermined potential (for example, ground potential).

特開２０１０−４１２７９号公報JP 2010-41279 A

従来のスイッチ回路では、オフ状態にあるスイッチ回路の中間ノードが予め定められた電位に設定されているため、各スイッチ回路に共通の出力端子との間で電位差が生じ、リーク電流が発生してしまう場合があった。 In the conventional switch circuit, since the intermediate node of the switch circuit in the OFF state is set to a predetermined potential, a potential difference is generated between each switch circuit and the common output terminal, and a leakage current is generated. There was a case.

本発明は上記課題に鑑みなされたものであり、スイッチ回路におけるリーク電流を低減することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to reduce a leakage current in a switch circuit.

本電子回路は、一端がそれぞれの入力端子に接続され、他端が共通の出力端子に接続された複数のスイッチ回路であって、前記入力端子と前記出力端子との間に直列に接続された第１スイッチ及び第２スイッチを含む複数のスイッチ回路と、前記第１スイッチと前記第２スイッチとの中間に位置する中間ノードに対し、前記出力端子の電圧を供給する電圧供給回路と、を備えることを特徴とする。 The electronic circuit is a plurality of switch circuits in which one end is connected to each input terminal and the other end is connected to a common output terminal, and is connected in series between the input terminal and the output terminal. A plurality of switch circuits including a first switch and a second switch; and a voltage supply circuit that supplies a voltage of the output terminal to an intermediate node located between the first switch and the second switch. It is characterized by that.

本電子回路によれば、スイッチ回路におけるリーク電流を低減することができる。 According to this electronic circuit, the leakage current in the switch circuit can be reduced.

図１は、実施例１に係る電子回路の基本構成を示す図である。FIG. 1 is a diagram illustrating a basic configuration of an electronic circuit according to the first embodiment. 図２は、実施例１に係る電子回路の動作を説明する図である。FIG. 2 is a diagram for explaining the operation of the electronic circuit according to the first embodiment. 図３は、比較例に係る電子回路の動作を説明する図である。FIG. 3 is a diagram for explaining the operation of the electronic circuit according to the comparative example. 図４は、実施例１に係る電子回路の具体的構成を示す図である。FIG. 4 is a diagram illustrating a specific configuration of the electronic circuit according to the first embodiment. 図５は、ボルテージフォロワ回路の詳細な構成を示す図である。FIG. 5 is a diagram illustrating a detailed configuration of the voltage follower circuit.

図１は、実施例１に係る電子回路の基本構成を示す図である。実施例１に係る電子回路は、複数のアナログ入力端子ＡＮ１〜ＡＮｎを備えている。アナログ入力端子ＡＮ１〜ＡＮｎには、例えばセンサからの信号が入力される。アナログ入力端子ＡＮ１〜ＡＮｎの後段には、それぞれスイッチ回路ＳＷ１〜ＳＷｎが設けられている。スイッチ回路ＳＷ１〜ＳＷｎの出力は、共通のＡＤＣ（アナログデジタル変換回路）１０に入力されている。ＡＤＣ１０は、入力されたアナログ信号をデジタル信号に変換し、内部回路へと出力する。スイッチ回路ＳＷ１〜ＳＷｎに共通の出力端子をＯＵＴで図示する。出力端子ＯＵＴには、電圧供給回路２０が接続されている。電圧供給回路２０の機能については後述する。 FIG. 1 is a diagram illustrating a basic configuration of an electronic circuit according to the first embodiment. The electronic circuit according to the first embodiment includes a plurality of analog input terminals AN1 to ANn. For example, signals from sensors are input to the analog input terminals AN1 to ANn. Switch circuits SW1 to SWn are provided at subsequent stages of the analog input terminals AN1 to ANn, respectively. The outputs of the switch circuits SW1 to SWn are input to a common ADC (analog / digital conversion circuit) 10. The ADC 10 converts the input analog signal into a digital signal and outputs it to an internal circuit. An output terminal common to the switch circuits SW1 to SWn is shown as OUT. A voltage supply circuit 20 is connected to the output terminal OUT. The function of the voltage supply circuit 20 will be described later.

各スイッチ回路ＳＷ１〜ＳＷｎは、入力端子ＡＮｎと出力端子ＯＵＴとの間に直列に接続された第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂを含む（ただし、ｉは１以上ｎ以下の整数。以下の説明においても同じ）。各スイッチ回路ＳＷ１〜ＳＷｎにおける第１スイッチＳＷｉａと第２スイッチＳＷｉｂとの中間ノードをＭｉで図示する。中間ノードＭｉには、第３スイッチＳＷｉｃが接続されている。第３スイッチＳＷｉｃの他端は、電圧供給回路２０に接続されている。スイッチ回路ＳＷ１〜ＳＷｎには、入力端子ＡＮ１〜ＡＮｎからサージ（例えば、外来ノイズによる電圧変動）が入力される場合がある。このとき、第３スイッチＳＷｉｃを介してスイッチ回路ＳＷｉからサージを逃すことで、出力端子ＯＵＴへのサージの影響を抑制することができる。第１スイッチＳＷｉａ、第２スイッチＳＷｉｂ、及び第３スイッチＳＷｉｃは、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いて実現することができる。 Each of the switch circuits SW1 to SWn includes a first switch SWia and a second switch SWib connected in series between the input terminal ANn and the output terminal OUT (where i is an integer of 1 to n. The same applies to An intermediate node between the first switch SWia and the second switch SWib in each switch circuit SW1 to SWn is indicated by Mi. A third switch SWic is connected to the intermediate node Mi. The other end of the third switch SWic is connected to the voltage supply circuit 20. A surge (for example, voltage fluctuation due to external noise) may be input to the switch circuits SW1 to SWn from the input terminals AN1 to ANn. At this time, the influence of the surge on the output terminal OUT can be suppressed by releasing the surge from the switch circuit SWi via the third switch SWic. The first switch SWia, the second switch SWib, and the third switch SWic can be realized using, for example, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).

各スイッチ回路ＳＷ１〜ＳＷｎの動作は、スイッチ制御回路３０により制御される。第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂがオンであるとき、スイッチ回路ＳＷｉはオン状態にあり、第３スイッチＳＷｉｃはオフに設定される。第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂがオフであるとき、スイッチ回路ＳＷｉはオフ状態にあり、第３スイッチＳＷｉｃはオンに設定される。このように、第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂと、第３スイッチＳＷｉｃとは、互いに相補的にオンまたはオフに設定される。また、スイッチ制御回路３０は、複数のスイッチ回路ＳＷ１〜ＳＷｎのうち一のスイッチ回路をオン状態とし、他の残りのスイッチ回路をオフ状態とする。これにより、入力端子ＡＮ１〜ＡＮｎのうち任意の端子からの入力信号を、ＡＤＣ１０に入力することができる。 The operations of the switch circuits SW1 to SWn are controlled by the switch control circuit 30. When the first switch SWia and the second switch SWib are on, the switch circuit SWi is on, and the third switch SWic is set off. When the first switch SWia and the second switch SWib are off, the switch circuit SWi is in an off state, and the third switch SWic is set on. As described above, the first switch SWia, the second switch SWib, and the third switch SWic are set to ON or OFF complementarily. Further, the switch control circuit 30 turns on one switch circuit among the plurality of switch circuits SW1 to SWn, and turns off the remaining switch circuits. Thereby, an input signal from any terminal among the input terminals AN1 to ANn can be input to the ADC 10.

電圧供給回路２０は、複数のスイッチ回路ＳＷ１〜ＳＷｎのうちオフ状態にあるスイッチ回路ＳＷｉの中間ノードＭｉに対し、出力端子ＯＵＴの電圧を供給する。また、電圧供給回路２０は、各中間ノードＭｉからのサージが出力端子ＯＵＴの側へ伝達されることを抑制する。これにより、オフ状態にあるスイッチ回路ＳＷｉｃの中間ノードＭｉの電位は、出力端子ＯＵＴの電位と実質的に同じに設定される。 The voltage supply circuit 20 supplies the voltage of the output terminal OUT to the intermediate node Mi of the switch circuit SWi in the off state among the plurality of switch circuits SW1 to SWn. In addition, the voltage supply circuit 20 suppresses a surge from each intermediate node Mi from being transmitted to the output terminal OUT side. As a result, the potential of the intermediate node Mi of the switch circuit SWic in the off state is set to be substantially the same as the potential of the output terminal OUT.

図２は、実施例１に係る電子回路の動作を説明する図であり、図３はその比較例を示す図である。図２及び図３共に、スイッチ回路ＳＷ１〜ＳＷｎのうちスイッチ回路ＳＷ１がオン状態にある場合を示している。図３の比較例では、電圧供給回路２０が設けられておらず、第３スイッチＳＷｉｃの一端が接地されている。その他の構成は図２と同様である。図２及び図３に示すように、共通の出力端子ＯＵＴの電位は、入力端子ＡＮ１からの入力信号に基づく電位となっている。この電位をＶ１で示す。 FIG. 2 is a diagram illustrating the operation of the electronic circuit according to the first embodiment, and FIG. 3 is a diagram illustrating a comparative example thereof. 2 and 3 both show a case where the switch circuit SW1 among the switch circuits SW1 to SWn is in the on state. In the comparative example of FIG. 3, the voltage supply circuit 20 is not provided, and one end of the third switch SWic is grounded. Other configurations are the same as those in FIG. As shown in FIGS. 2 and 3, the potential of the common output terminal OUT is a potential based on the input signal from the input terminal AN1. This potential is indicated by V1.

図３に示すように、比較例では第３スイッチＳＷｉｃの一端が接地されているため、オフ状態にあるスイッチ回路ＳＷ２〜ＳＷｎの中間ノードＭ２〜Ｍｎの電位は、それぞれ接地電位Ｖｓｓとなる。これにより、オフ状態にあるスイッチ回路の入力端子ＡＮ２〜ＡＮｎからサージが入力された場合でも、接地からサージを逃がすことにより、出力端子ＯＵＴへのサージの影響を抑制することができる。一方で、中間ノードＭ２〜Ｍｎを接地した場合、中間ノードＭ２〜Ｍｎと出力端子ＯＵＴとの間に電位差（Ｖ１−Ｖｓｓ）が生じてしまう。このとき、第２スイッチＳＷ２ｂ〜ＳＷｎｂはオフとなっているが、スイッチ（ＭＯＳＦＥＴ）の性質上電流を完全に遮断することは難しいため、第２スイッチＳＷ２ｂ〜ＳＷｎｂを介してリーク電流Ｉ２〜Ｉｎが流れてしまう。その結果、出力端子ＯＵＴの電位が変化し、入力信号が正しく伝達されない場合がある。このようなリーク電流の経路は、入力端子の数ｎより１少ない「ｎ―１」の数だけ存在するため、入力端子の数が増えるほど増加してしまう。第３スイッチＳＷｉｃの一端を接地以外の所定の電圧（例えば、電源電圧）に接続した場合も、同様にリーク電流が生じてしまう。 As shown in FIG. 3, in the comparative example, since one end of the third switch SWic is grounded, the potentials of the intermediate nodes M2 to Mn of the switch circuits SW2 to SWn in the off state are the ground potential Vss, respectively. Thereby, even when a surge is input from the input terminals AN2 to ANn of the switch circuit in the OFF state, the influence of the surge on the output terminal OUT can be suppressed by releasing the surge from the ground. On the other hand, when the intermediate nodes M2 to Mn are grounded, a potential difference (V1−Vss) is generated between the intermediate nodes M2 to Mn and the output terminal OUT. At this time, the second switches SW2b to SWnb are off, but it is difficult to completely cut off the current due to the nature of the switches (MOSFETs), so that the leakage currents I2 to In are generated via the second switches SW2b to SWnb. It will flow. As a result, the potential of the output terminal OUT may change and the input signal may not be transmitted correctly. Since such leak current paths exist by the number “n−1” which is one less than the number n of input terminals, the number of input terminals increases as the number of input terminals increases. Similarly, when one end of the third switch SWic is connected to a predetermined voltage (for example, a power supply voltage) other than the ground, a leak current is generated.

これに対し実施例１では、図２に示すように、第３スイッチＳＷｉｃの一端が電圧供給回路２０に接続されているため、オフ状態にあるスイッチ回路ＳＷ２〜ＳＷｎの中間ノードＭ２〜Ｍｎには、出力端子ＯＵＴの電圧が供給される。これにより、中間ノードＭ２〜Ｍｎの電位はＶ１となるため、出力端子ＯＵＴとの間で実質的に電位差が生じなくなる。これにより、第２スイッチＳＷ２ｂ〜ＳＷｎｂを介してリーク電流が流れることを抑制することができ、入力端子数が増加した場合でもリーク電流の増大を抑制することができる。また、電圧供給回路２０は、中間ノードＭ２〜Ｍｎから出力端子ＯＵＴへのサージの伝達を抑制する。これにより、オフ状態にあるアナログ入力端子ＡＮ２〜ＡＮｎからサージが入力された場合でも、図２の場合と同様に出力端子ＯＵＴへのサージの影響を抑制することができる。 On the other hand, in the first embodiment, as shown in FIG. 2, since one end of the third switch SWic is connected to the voltage supply circuit 20, the intermediate nodes M2 to Mn of the switch circuits SW2 to SWn in the off state The voltage of the output terminal OUT is supplied. As a result, the potentials of the intermediate nodes M2 to Mn become V1, so that a potential difference is not substantially generated between the output nodes OUT. Thereby, it is possible to suppress the leakage current from flowing through the second switches SW2b to SWnb, and it is possible to suppress an increase in the leakage current even when the number of input terminals is increased. In addition, the voltage supply circuit 20 suppresses transmission of a surge from the intermediate nodes M2 to Mn to the output terminal OUT. Thereby, even when a surge is input from the analog input terminals AN2 to ANn in the off state, the influence of the surge on the output terminal OUT can be suppressed as in the case of FIG.

図４は、実施例１に係る電子回路の具体的構成を示す図である。各スイッチ回路ＳＷ１〜ＳＷｎにおける第１スイッチＳＷｉａは、ソース端子及びドレイン端子が共通に接続されたＰ型トランジスタＰｉａ及びＮ型トランジスタＮｉａを含むゲートにより実現されている。同様に、第２スイッチＳＷｉｂは、ソース端子及びドレイン端子が共通に接続されたＰ型トランジスタＰｉｂ及びＮ型トランジスタＮｉｂを含むゲートにより実現されている。同様に、第３スイッチＳＷｉｃは、ソース端子及びドレイン端子が共通に接続されたＰ型トランジスタＰｉｃ及びＮ型トランジスタＮｉｃを含むゲートにより実現されている。 FIG. 4 is a diagram illustrating a specific configuration of the electronic circuit according to the first embodiment. The first switch SWia in each of the switch circuits SW1 to SWn is realized by a gate including a P-type transistor Pia and an N-type transistor Nia having a source terminal and a drain terminal connected in common. Similarly, the second switch SWib is realized by a gate including a P-type transistor Pib and an N-type transistor Nib whose source terminal and drain terminal are commonly connected. Similarly, the third switch SWic is realized by a gate including a P-type transistor Pic and an N-type transistor Nic in which a source terminal and a drain terminal are commonly connected.

ＡＤＣ１０は、サンプルホールド回路１１、比較回路１２、Ｄ／Ａコンバータ１３、逐次比較レジスタ１４、及びデータレジスタ１５を含む。サンプルホールド回路１１の入力端子は、スイッチ回路の共通の出力端子ＯＵＴに接続されている。サンプルホールド回路１１は、入力と出力との間に直列に接続された第４スイッチＳＷ４と、第４スイッチＳＷ４に対し並列に接続され他端が接地されたキャパシタＣ１とを含む。サンプルホールド回路１１は、所定の周期で、スイッチ回路ＳＷ１〜ＳＷｎから入力される信号のサンプリングを行う。 The ADC 10 includes a sample and hold circuit 11, a comparison circuit 12, a D / A converter 13, a successive approximation register 14, and a data register 15. The input terminal of the sample hold circuit 11 is connected to the common output terminal OUT of the switch circuit. The sample hold circuit 11 includes a fourth switch SW4 connected in series between an input and an output, and a capacitor C1 connected in parallel to the fourth switch SW4 and grounded at the other end. The sample hold circuit 11 samples the signals input from the switch circuits SW1 to SWn at a predetermined cycle.

比較回路１２は、サンプルホールド回路１１の出力信号と、Ｄ／Ａコンバータ１３からの出力信号とを比較し、比較結果を逐次比較レジスタ１４へ出力する。Ｄ／Ａコンバータ１３は、電源電圧Ｖｄｄと接地電圧Ｖｓｓの中間電圧のうち、参照電圧として使用される所定の電圧を出力する。逐次比較レジスタ１４は、比較回路１２における比較結果を保持し、データレジスタ１５へと出力する。データレジスタ１５は、入力されたアナログ信号の最終的な変換結果であるデジタル信号を保持し、内部回路に繋がるデータバス１６へと出力する。 The comparison circuit 12 compares the output signal from the sample hold circuit 11 with the output signal from the D / A converter 13 and outputs the comparison result to the successive approximation register 14. The D / A converter 13 outputs a predetermined voltage used as a reference voltage among intermediate voltages between the power supply voltage Vdd and the ground voltage Vss. The successive approximation register 14 holds the comparison result in the comparison circuit 12 and outputs it to the data register 15. The data register 15 holds a digital signal, which is the final conversion result of the input analog signal, and outputs it to the data bus 16 connected to the internal circuit.

スイッチ制御回路３０は、Ａ／Ｄ制御レジスタ３２及びデコーダ３４を含む。Ａ／Ｄ制御レジスタ３２は、クロック信号ＣＬＫに基づき、アナログデジタル変換を制御するための制御信号を出力する。デコーダ３４は、Ａ／Ｄ制御レジスタからの制御信号をデコードし、スイッチ回路ＳＷ１〜ＳＷｎのそれぞれに対しハイレベルまたはローレベルのいずれかの信号を出力する。デコーダ３４からの信号は、第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂのＮ型トランジスタ（Ｎｉａ、Ｎｉｂ）のゲートと、第３スイッチＳＷｉｃのＰ型トランジスタ（Ｐｉｃ）のゲートに入力される。また、デコーダ３４からの信号は、各スイッチ回路に設けられたインバータＩＮＶ１〜ＩＮＶｎにより反転される。当該反転信号は、第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂのＰ型トランジスタ（Ｐｉａ、Ｐｉｂ）のゲートと、第３スイッチＳＷｉｃのＮ型トランジスタ（Ｎｉｃ）のゲートに入力される。これにより、スイッチ制御回路３０は、第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂと、第３スイッチＳＷｉｃとを相補的にオンまたはオフに設定することができる。 The switch control circuit 30 includes an A / D control register 32 and a decoder 34. The A / D control register 32 outputs a control signal for controlling analog-digital conversion based on the clock signal CLK. The decoder 34 decodes the control signal from the A / D control register and outputs either a high level signal or a low level signal to each of the switch circuits SW1 to SWn. A signal from the decoder 34 is input to the gates of the N-type transistors (Nia, Nib) of the first switch SWia and the second switch SWib and the gate of the P-type transistor (Pic) of the third switch SWic. The signal from the decoder 34 is inverted by inverters INV1 to INVn provided in each switch circuit. The inversion signal is inputted to the gates of the P-type transistors (Pia, Pib) of the first switch SWia and the second switch SWib and the gates of the N-type transistors (Nic) of the third switch SWic. Thereby, the switch control circuit 30 can set the first switch SWia, the second switch SWib, and the third switch SWic to ON or OFF in a complementary manner.

本実施例では、電圧供給回路２０がボルテージフォロワ回路２２を含む。ボルテージフォロワ回路２２は、自身の正相入力端子（入力端子）がスイッチ回路ＳＷ１〜ＳＷｎの共通の出力端子ＯＵＴに接続され、自身の出力端子が自身の逆相入力端子に接続されている。これにより、ボルテージフォロワ回路２２は、正相入力端子への入力電圧と同じ大きさの電圧を出力する。 In this embodiment, the voltage supply circuit 20 includes a voltage follower circuit 22. The voltage follower circuit 22 has its own positive phase input terminal (input terminal) connected to the common output terminal OUT of the switch circuits SW1 to SWn, and its own output terminal is connected to its own negative phase input terminal. As a result, the voltage follower circuit 22 outputs a voltage having the same magnitude as the input voltage to the positive phase input terminal.

図５は、ボルテージフォロワ回路の詳細な構成を示す図である。ボルテージフォロワ回路２２は、差動増幅部２４、増幅部２６、及びバイアス部２８を含む。差動増幅部２４は、２つの入力信号の差動増幅を行うためのＮ型トランジスタＮ１及びＮ２を含む。トランジスタＮ１及びＮ２は、ソース端子が共通に接続されており、トランジスタＮ１のゲート端子には正相入力信号Ｖｉｎが、トランジスタＮ２のゲート端子には逆相入力信号Ｖｏｕｔが入力されている。トランジスタＮ１及びトランジスタＮ２のドレイン端子は、それぞれＰ型トランジスタＰ１及びＰ２を介して電源電圧Ｖｄｄに接続されている。Ｐ型トランジスタＰ１及びＰ２のゲート端子同士は接続され、さらにＮ型トランジスタＮ２のドレイン端子と接続されている。Ｐ型トランジスタＰ１及びＰ２は、それぞれＮ型トランジスタＮ１及びＮ２に直列の負荷抵抗として機能する。また、ゲート端子に正相信号が入力されるＮ型トランジスタＮ１のドレイン端子の電位が、差動増幅部２４の出力となっている。 FIG. 5 is a diagram illustrating a detailed configuration of the voltage follower circuit. The voltage follower circuit 22 includes a differential amplifier 24, an amplifier 26, and a bias unit 28. The differential amplifier 24 includes N-type transistors N1 and N2 for performing differential amplification of two input signals. The transistors N1 and N2 have a common source terminal, and a positive phase input signal Vin is input to the gate terminal of the transistor N1, and a negative phase input signal Vout is input to the gate terminal of the transistor N2. The drain terminals of the transistors N1 and N2 are connected to the power supply voltage Vdd via P-type transistors P1 and P2, respectively. The gate terminals of the P-type transistors P1 and P2 are connected to each other, and further connected to the drain terminal of the N-type transistor N2. P-type transistors P1 and P2 function as load resistors in series with N-type transistors N1 and N2, respectively. Further, the potential of the drain terminal of the N-type transistor N1 to which the positive phase signal is input to the gate terminal is the output of the differential amplifier 24.

増幅部２６は、電源電圧Ｖｄｄとボルテージフォロワ回路の出力端子Ｖｏｕｔとの間に接続されたＰ型トランジスタＰ３を含む。Ｐ型トランジスタＰ３のゲート端子には、差動増幅部２４の出力端子が接続され、差動増幅部２４により得られた差動信号が増幅部２６により増幅されて出力端子Ｖｏｕｔより出力される。バイアス部２８は、共通の制御信号Ｖｂｉａｓにより駆動されるＮ型トランジスタＮ３及びＮ４を含む。Ｎ型トランジスタＮ３のドレイン端子は、差動増幅部２４におけるＮ型トランジスタＮ１及びＮ２の共通のソース端子に接続され、Ｎ型トランジスタＮ３のソース端子は接地されている。Ｎ型トランジスタＮ４のドレイン端子は、増幅部２６におけるＰ型トランジスタＰ３のドレイン端子に接続され、Ｎ型トランジスタＮ４のソース端子は接地されている。バイアス部２８は、差動増幅部２４及び増幅部２６に対し、制御信号Ｖｂｉａｓに基づくバイアス電圧を供給する。以上の構成により、ボルテージフォロワ回路２２は、出力端子ＯＵＴの電圧をスイッチ回路ＳＷ１〜ＳＷｎの中間ノードＭ１〜Ｍｎに供給すると共に、中間ノードＭ１〜Ｍｎから出力端子ＯＵＴへのサージ（ノイズ）の伝達を抑制する。サージの抑制は、ボルテージフォロワ回路２２がサージのピークを平滑化することにより実現することができる。 The amplifying unit 26 includes a P-type transistor P3 connected between the power supply voltage Vdd and the output terminal Vout of the voltage follower circuit. The output terminal of the differential amplifier 24 is connected to the gate terminal of the P-type transistor P3, and the differential signal obtained by the differential amplifier 24 is amplified by the amplifier 26 and output from the output terminal Vout. The bias unit 28 includes N-type transistors N3 and N4 driven by a common control signal Vbias. The drain terminal of the N-type transistor N3 is connected to the common source terminal of the N-type transistors N1 and N2 in the differential amplifier 24, and the source terminal of the N-type transistor N3 is grounded. The drain terminal of the N-type transistor N4 is connected to the drain terminal of the P-type transistor P3 in the amplification unit 26, and the source terminal of the N-type transistor N4 is grounded. The bias unit 28 supplies a bias voltage based on the control signal Vbias to the differential amplifier unit 24 and the amplifier unit 26. With the above configuration, the voltage follower circuit 22 supplies the voltage of the output terminal OUT to the intermediate nodes M1 to Mn of the switch circuits SW1 to SWn, and transmits a surge (noise) from the intermediate nodes M1 to Mn to the output terminal OUT. Suppress. Surge suppression can be realized by the voltage follower circuit 22 smoothing the surge peak.

以上のように、実施例１に係る電子回路は、オフ状態にあるスイッチ回路の中間ノードＭｉに対し出力端子ＯＵＴの電圧を供給する電圧供給回路２０を備えている。これにより、中間ノードＭｉと出力端子ＯＵＴとの間の電位差を低減し、オフ状態にあるスイッチ回路ＳＷｉにおけるリーク電流を低減することができる。実施例１では、電圧供給回路２０としてボルテージフォロワ回路２２を用いる例について説明したが、電圧供給回路２０は上記の機能を有するものであれば、実施例１に示した以外の形態であってもよい。また、ボルテージフォロワ回路２２の具体的構成も、図５に示した形態に限定されるものではない。例えば、非使用時における消費電力を低減するために、電源オフ機能付きのボルテージフォロワ回路を用いてもよい。 As described above, the electronic circuit according to the first embodiment includes the voltage supply circuit 20 that supplies the voltage of the output terminal OUT to the intermediate node Mi of the switch circuit in the off state. Thereby, the potential difference between the intermediate node Mi and the output terminal OUT can be reduced, and the leakage current in the switch circuit SWi in the off state can be reduced. In the first embodiment, an example in which the voltage follower circuit 22 is used as the voltage supply circuit 20 has been described. Good. Further, the specific configuration of the voltage follower circuit 22 is not limited to the form shown in FIG. For example, a voltage follower circuit with a power-off function may be used to reduce power consumption when not in use.

また、実施例１では、出力端子ＯＵＴの電圧を中間ノードＭｉに供給することにより、中間ノードＭｉの電位が出力端子ＯＵＴの電位と実質的に同じになる旨の説明を行ったが、両者の電位は厳密には同じでなくともよい。すなわち、オフ状態にあるスイッチ回路ＳＷｉの中間ノードＭｉと出力端子ＯＵＴとの間の電位差が、信号に影響を与えるリーク電流が生じない程度に十分に小さくなっていればよい。このとき、電圧供給回路２０として、上記の許容範囲内の電圧が出力される簡易な回路構成を用いてもよい。ただし、リーク電流を低減するためには、中間ノードＭｉと出力端子ＯＵＴとの間の電位差はなるべく小さい方が好ましく、両者の電位が同じであることがさらに好ましい。 In the first embodiment, it has been described that the potential of the intermediate node Mi becomes substantially the same as the potential of the output terminal OUT by supplying the voltage of the output terminal OUT to the intermediate node Mi. The potentials need not be exactly the same. That is, it is only necessary that the potential difference between the intermediate node Mi of the switch circuit SWi in the off state and the output terminal OUT is sufficiently small so that a leak current that affects the signal does not occur. At this time, a simple circuit configuration that outputs a voltage within the above-described allowable range may be used as the voltage supply circuit 20. However, in order to reduce the leakage current, it is preferable that the potential difference between the intermediate node Mi and the output terminal OUT is as small as possible, and it is more preferable that the potentials of both are the same.

また、実施例１では、スイッチ回路ＳＷ１〜ＳＷｎの後段にアナログデジタル変換回路（ＡＤＣ）を設けた例について説明したが、スイッチ回路ＳＷ１〜ＳＷｎの出力端子ＯＵＴは、ＡＤＣ以外の回路に接続されていてもよい。 In the first embodiment, the example in which the analog-digital conversion circuit (ADC) is provided in the subsequent stage of the switch circuits SW1 to SWn has been described. However, the output terminals OUT of the switch circuits SW1 to SWn are connected to circuits other than the ADC. May be.

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０アナログデジタル変換回路（ＡＤＣ）
２０電圧供給回路
２２ボルテージフォロワ回路
３０スイッチ制御回路
ＡＮ入力端子
ＯＵＴ出力端子
ＳＷｉスイッチ回路
ＳＷｉａ第１スイッチ
ＳＷｉｂ第２スイッチ
ＳＷｉｃ第３スイッチ 10 Analog-digital conversion circuit (ADC)
20 voltage supply circuit 22 voltage follower circuit 30 switch control circuit AN input terminal OUT output terminal SWi switch circuit SWia first switch SWib second switch SWic third switch

Claims

A plurality of switch circuits having one end connected to each input terminal and the other end connected to a common output terminal, the first switch and the second switch connected in series between the input terminal and the output terminal; A plurality of switch circuits including two switches;
A voltage supply circuit for supplying a voltage of the output terminal to an intermediate node located between the first switch and the second switch;
An electronic circuit comprising:

The electronic circuit according to claim 1, wherein the voltage supply circuit suppresses transmission of a surge from the intermediate node to the output terminal.

The voltage supply circuit includes a voltage follower circuit,
The input terminal of the voltage follower circuit is connected to the output terminal, and the output terminal of the voltage follower circuit is connected to the intermediate node of each of the plurality of switch circuits. The electronic circuit described.

A switch control circuit which turns on the first switch and the second switch in one switch circuit among the plurality of switch circuits before and turns off the first switch and the second switch in another switch circuit; Prepared,
The electronic circuit according to claim 1, wherein the voltage supply circuit supplies a voltage of the output terminal to the intermediate node in the other switch circuit.

An analog-digital conversion circuit connected to the output terminal,
5. The electronic circuit according to claim 1, wherein the input terminal includes an analog input terminal.