JP2005328464A - Amplifier and liquid crystal display device using the same - Google Patents

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Tetsuro Itakura
Rui Ito
類 伊藤
哲朗 板倉
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Toshiba Corp
株式会社東芝
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an amplifier which reduces current consumption and a chip area while realizing high-speed settling by driving an output stage using one floating register. <P>SOLUTION: Differential input signals Vin+, Vin- are received by a differential input/single-phase output type voltage/current converting amplifier Gm1, a single-phase output signal of the voltage/current converting amplifier Gm1 is received by one floating register comprised of transistors P1, N2, and transistors P2, N2 of the output stage are driven by the floating register. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、液晶デバイスのような容量性負荷を高速駆動するのに適した増幅器及びこれを用いた液晶ディスプレイ装置に関する。   The present invention relates to an amplifier suitable for driving a capacitive load such as a liquid crystal device at high speed, and a liquid crystal display device using the amplifier.
増幅器にとってセトリングタイムは回路の性能を決定する重要なファクターの一つであり、高速なセトリングを得ることは極めて重要な事項である。特に大容量負荷を駆動する増幅器の場合、出力電流駆動能力が低いと大容量負荷を充放電するために長い時間がかかり、高速のセトリングを実現できない。   For amplifiers, settling time is one of the important factors that determine circuit performance, and obtaining high-speed settling is extremely important. In particular, in the case of an amplifier that drives a large-capacity load, if the output current driving capability is low, it takes a long time to charge and discharge the large-capacity load, and high-speed settling cannot be realized.
一般に増幅器のセトリングタイムは、増幅器に供給するバイアス電流を増加し、出力電流の駆動能力を高くすることで短くすることができる。しかし、バイアス電流を増加すれば、それだけ消費電流も増加する。この点を解決するため、AB級出力段を用いたりプッシュプル構成とした増幅器が多く用いられている。   In general, the settling time of an amplifier can be shortened by increasing the bias current supplied to the amplifier and increasing the drive capability of the output current. However, if the bias current is increased, the current consumption increases accordingly. In order to solve this problem, amplifiers using a class AB output stage or a push-pull configuration are often used.
例えば、米国特許第5,311,145号明細書の図1には、入力信号を差動入力/差動出力型の入力段で受け、異なる導電型の二つのゲート接地トランジスタを組み合わせたフローティングレジスタを介してAB級の出力段を駆動する増幅器が開示されている。フローティングレジスタを用いると、静的状態の消費電流は、ゲート接地トランジスタに与えるバイアス電圧により決定されるため、小さく抑えられる。一方、大信号入力時にはゲート接地トランジスタがオフ状態となって、出力段のトランジスタのゲート端子に大きな信号電圧が加わるため、出力段のトランジスタを大電流で駆動することで高速セトリングを実現することができる。
米国特許第5,311,145号明細書、図1
For example, FIG. 1 of US Pat. No. 5,311,145 shows a floating register in which an input signal is received by a differential input / differential output type input stage and two gated transistors of different conductivity types are combined. An amplifier is disclosed which drives a class AB output stage via the. When the floating register is used, the consumption current in the static state is determined by the bias voltage applied to the grounded gate transistor, and can be suppressed to a small value. On the other hand, when a large signal is input, the grounded gate transistor is turned off, and a large signal voltage is applied to the gate terminal of the output stage transistor. Therefore, high speed settling can be realized by driving the output stage transistor with a large current. it can.
US Pat. No. 5,311,145, FIG.
特許文献1によると、出力段に直接接続されるフローティングレジスタは一つだけでよいが、入力段の差動出力を受けるために二つのフローティングレジスタを必要とする。すなわち、入力段からの差動出力は二つのフローティングレジスタに入力され、二つのフローティングレジスタの出力が結合されて出力段に入力される。従って、二つのフローティングレジスタの存在により、消費電流を小さく抑える効果が損なわれ、それに伴いチップ面積が大きくなるという問題点がある。   According to Patent Document 1, only one floating register is directly connected to the output stage, but two floating registers are required to receive the differential output of the input stage. That is, the differential output from the input stage is input to two floating registers, and the outputs of the two floating registers are combined and input to the output stage. Therefore, the presence of the two floating registers impairs the effect of reducing the current consumption, resulting in a problem that the chip area increases.
本発明の目的は、出力段を一つのフローティングレジスタによって駆動可能とすることにより、高速セトリングを実現しつつ低消費電流でチップ面積の小さい増幅器及びこれを用いた液晶ディスプレイ装置を提供することにある。   An object of the present invention is to provide an amplifier having a low current consumption and a small chip area while realizing high-speed settling by enabling an output stage to be driven by one floating register, and a liquid crystal display device using the same. .
上記の課題を解決するため、本発明の第1の観点による増幅器は、差動入力信号を受ける差動入力端子対及び単相出力信号を出力する単相出力端子を有する電圧−電流変換増幅器と;前記単相出力端子に接続される第1ノードと第1の電源との間に接続される第1の電流源と;第2ノードと第2の電源との間に接続される第2の電流源と;前記第1ノードに接続される第1ドレイン端子、前記第2ノードに接続される第1ソース端子、及び第1のバイアス電圧が印加される第1ゲート端子を有する第1導電型の第1のMOSトランジスタと;前記第1ノードに接続される第2ソース端子、前記第2ノードに接続される第2ドレイン端子、及び第2のバイアス電圧が印加される第2ゲート端子を有する第2導電型の第2のMOSトランジスタと;前記第1ノードに接続される第3ゲート端子、信号出力端子に接続される第3ドレイン端子、及び前記第1の電源に接続される第3ソース端子を有する第1導電型の第3のMOSトランジスタと;前記第2ノードに接続される第4ゲート端子、前記信号出力端子に接続される第4ドレイン端子、及び前記第2の電源に接続される第4ソース端子を有する第2導電型の第4のMOSトランジスタとを具備する。   In order to solve the above problems, an amplifier according to a first aspect of the present invention includes a voltage-current conversion amplifier having a differential input terminal pair for receiving a differential input signal and a single-phase output terminal for outputting a single-phase output signal; A first current source connected between the first node connected to the single-phase output terminal and the first power supply; a second current connected between the second node and the second power supply; A first conductivity type having a current source; a first drain terminal connected to the first node; a first source terminal connected to the second node; and a first gate terminal to which a first bias voltage is applied A first MOS transistor; a second source terminal connected to the first node; a second drain terminal connected to the second node; and a second gate terminal to which a second bias voltage is applied. A second MOS transistor of the second conductivity type; A third MOS of the first conductivity type having a third gate terminal connected to the first node, a third drain terminal connected to the signal output terminal, and a third source terminal connected to the first power supply. A second conductivity type having a transistor; a fourth gate terminal connected to the second node; a fourth drain terminal connected to the signal output terminal; and a fourth source terminal connected to the second power supply. And a fourth MOS transistor.
本発明の第2の観点による増幅器は、差動入力信号を受ける差動入力端子対及び単相出力信号を出力する単相出力端子を有する電圧−電流変換増幅器と;第1ノードと第1の電源との間に接続される第1の電流源と;前記単相出力端子に接続される第2ノードと第2の電源との間に接続される第2の電流源と;前記第1ノードに接続される第1ドレイン端子、前記第2ノードに接続される第1ソース端子、及び第1のバイアス電圧が印加される第1ゲート端子を有する第1導電型の第1のMOSトランジスタと;前記第1ノードに接続される第2ソース端子、前記第2ノードに接続される第2ドレイン端子、及び第2のバイアス電圧が印加される第2ゲート端子を有する第2導電型の第2のMOSトランジスタと;前記第1ノードに接続される第3ゲート端子、信号出力端子に接続される第3ドレイン端子、及び前記第1の電源に接続される第3ソース端子を有する第1導電型の第3のMOSトランジスタと;前記第2ノードに接続される第4ゲート端子、前記信号出力端子に接続される第4ドレイン端子、及び前記第2の電源に接続される第4ソース端子を有する第2導電型の第4のMOSトランジスタとを具備する。   An amplifier according to a second aspect of the present invention includes a voltage-current conversion amplifier having a differential input terminal pair for receiving a differential input signal and a single-phase output terminal for outputting a single-phase output signal; a first node and a first A first current source connected between the power source; a second current source connected between the second node connected to the single-phase output terminal and a second power source; and the first node A first conductivity type first MOS transistor having a first drain terminal connected to the first node, a first source terminal connected to the second node, and a first gate terminal to which a first bias voltage is applied; A second conductivity type second having a second source terminal connected to the first node, a second drain terminal connected to the second node, and a second gate terminal to which a second bias voltage is applied. A MOS transistor; connected to the first node; A third MOS transistor of a first conductivity type having a third gate terminal, a third drain terminal connected to the signal output terminal, and a third source terminal connected to the first power supply; and to the second node A fourth gate terminal connected to the signal output terminal; a fourth drain terminal connected to the signal output terminal; and a fourth MOS terminal of the second conductivity type having a fourth source terminal connected to the second power supply. To do.
本発明によれば、差動入力信号を差動入力/単相出力型の電圧−電流変換増幅器で受け、出力段を一つのフローティングレジスタによって駆動可能とすることにより、高速セトリングを実現しつつ低消費電流でチップ面積の小さい増幅器を提供することができる。   According to the present invention, a differential input signal is received by a differential input / single-phase output type voltage-current conversion amplifier, and the output stage can be driven by one floating register, thereby realizing high-speed settling while achieving low settling. It is possible to provide an amplifier having a small chip area with current consumption.
以下、本発明の実施の形態を図面に基づいて説明する。
(第1の実施形態)
まず、図1を用いて本発明の第1の実施形態に係る増幅器について説明する。図1に示す増幅器においては、差動入力信号Vin+及びVin-は差動入力/単相出力型の電圧−電流変換増幅器Gm1の差動入力端子対に入力される。電圧−電流変換増幅器Gm1の単相出力端子は、第1ノードn1に接続される。第1ノードn1と高電圧側の電源Vddとの間に第1の電流源CS1が接続され、第2ノードn2と低電圧の電源Vssとの間に第2の電流源CS2が接続される。この例では、第1の電流源CS1は電流吐き出し型電流源が用いられ、第2の電流源CS2は電流吸い込み型電流源が用いられる。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
First, an amplifier according to a first embodiment of the present invention will be described with reference to FIG. In the amplifier shown in FIG. 1, differential input signals Vin + and Vin− are input to a differential input terminal pair of a differential input / single phase output type voltage-current conversion amplifier Gm1. The single-phase output terminal of the voltage-current conversion amplifier Gm1 is connected to the first node n1. The first current source CS1 is connected between the first node n1 and the high-voltage power supply Vdd, and the second current source CS2 is connected between the second node n2 and the low-voltage power supply Vss. In this example, a current discharge type current source is used as the first current source CS1, and a current sink type current source is used as the second current source CS2.
第1ノードn1と第2ノードn2との間に、ゲート接地のP型MOSトランジスタ(以下、PMOSトランジスタという)P1とゲート接地のN型MOSトランジスタ(以下、NMOSトランジスタという)N1による一組のフローティングレジスタが接続される。すなわち、トランジスタN1のドレイン端子及びトランジスタP1のソース端子はノードn1に接続され、トランジスタN1のソース端子及びトランジスタP1のドレイン端子はノードn2に接続される。トランジスタP1のゲート端子には、第1のバイアス電圧Vbias1が印加される。トランジスタN1のゲート端子には、第2のバイアス電圧Vbias2が印加される。   Between the first node n 1 and the second node n 2, a pair of floating gates is formed by a grounded P-type MOS transistor (hereinafter referred to as PMOS transistor) P 1 and a grounded N-type MOS transistor (hereinafter referred to as NMOS transistor) N 1. A register is connected. That is, the drain terminal of the transistor N1 and the source terminal of the transistor P1 are connected to the node n1, and the source terminal of the transistor N1 and the drain terminal of the transistor P1 are connected to the node n2. A first bias voltage Vbias1 is applied to the gate terminal of the transistor P1. A second bias voltage Vbias2 is applied to the gate terminal of the transistor N1.
第1ノードn1及び第2ノードn2に、出力段のPMOSトランジスタP2のゲート端子及びNMOSトランジスタN2のゲート端子がそれぞれ接続される。トランジスタP2のソース端子は電源Vddに接続され、トランジスタN2のソース端子は電源Vssに接続される。トランジスタP2のドレイン端子及びトランジスタN2のドレイン端子は信号出力端子に共通に接続され、この信号出力端子から増幅された出力信号Voutが取り出される。   The gate terminal of the PMOS transistor P2 and the gate terminal of the NMOS transistor N2 in the output stage are connected to the first node n1 and the second node n2, respectively. The source terminal of the transistor P2 is connected to the power supply Vdd, and the source terminal of the transistor N2 is connected to the power supply Vss. The drain terminal of the transistor P2 and the drain terminal of the transistor N2 are connected in common to the signal output terminal, and the amplified output signal Vout is taken out from this signal output terminal.
次に、図1の増幅器の動作について説明する。
図1の増幅器は、無信号入力時(Vin+=Vin-の時)、すなわち差動入力信号が零のときには、電圧−電流変換増幅器Gm1から電流が出力されず、電流源CS1及びCS2の電流I1,I2が等しくなるように設計される。この場合、出力段のPMOSトランジスタP2に流れる無信号時のバイアス電流をフローティングレジスタのPMOSトランジスタP1のゲート・ソース間電圧、すなわちトランジスタP1のゲート端子に与えるバイアス電圧Vbias1により制御できる。同様に、出力段のNMOSトランジスタN2に流れる無信号時のバイアス電流をフローティングレジスタのNMOSトランジスタN1のゲート端子に与えるバイアス電圧Vbias2により制御できる。従って、電源Vddから電源Vssに向かって出力段のトランジスタP2及びN2に流れる無信号入力時のバイアス電流をバイアス電圧Vbias1及びVbias2により制御することができる。
Next, the operation of the amplifier of FIG. 1 will be described.
The amplifier of FIG. 1 does not output current from the voltage-current conversion amplifier Gm1 when no signal is input (when Vin + = Vin−), that is, when the differential input signal is zero, and the current I1 of the current sources CS1 and CS2 , I2 are designed to be equal. In this case, the no-signal bias current flowing through the output stage PMOS transistor P2 can be controlled by the gate-source voltage of the PMOS transistor P1 of the floating register, that is, the bias voltage Vbias1 applied to the gate terminal of the transistor P1. Similarly, the no-signal bias current flowing through the NMOS transistor N2 in the output stage can be controlled by the bias voltage Vbias2 applied to the gate terminal of the NMOS transistor N1 in the floating register. Therefore, the bias current at the time of no signal input flowing from the power supply Vdd toward the power supply Vss to the transistors P2 and N2 in the output stage can be controlled by the bias voltages Vbias1 and Vbias2.
一方、正の大信号入力時(Vin+ >> Vin-の時)には、ノードn1から電圧−電流変換増幅器Gm1に差動入力信号Vin+及びVin-の電圧(Vin+−Vin-)に応じた電流が流れ込むことにより、ノードn1の電位が下がる。ノードn1の電位が下がると、フローティングレジスタのPMOSトランジスタP1のゲート・ソース間電圧が無信号入力時よりも減少するので、トランジスタP1を流れる電流が減少し、ノードn2の電位も下がる。ノードn2の電位が下がると、フローティングレジスタのNMOSトランジスタN1のゲート・ソース間電圧が無信号入力時よりも増加するので、トランジスタN1を流れる電流が減少し、ノードn1の電位は更に低下する。   On the other hand, when a positive large signal is input (when Vin + >> Vin−), the current corresponding to the voltage (Vin + −Vin−) of the differential input signals Vin + and Vin− from the node n1 to the voltage-current conversion amplifier Gm1. Flows in, the potential of the node n1 decreases. When the potential of the node n1 is lowered, the voltage between the gate and the source of the PMOS transistor P1 of the floating register is reduced as compared with the case of no signal input, so that the current flowing through the transistor P1 is reduced and the potential of the node n2 is also lowered. When the potential of the node n2 is lowered, the voltage between the gate and the source of the NMOS transistor N1 of the floating register is increased as compared with no signal input, so that the current flowing through the transistor N1 is decreased and the potential of the node n1 is further decreased.
このように正の大信号入力時には、ノードn1を起点とした正帰還がかかることにより、ノードn1及びn2の電位が共に低下する。従って、ノードn1の電位低下によりトランジスタP2が信号出力端子に大電流を供給し、ノードn2の電位低下によりトランジスタN2がカットオフ状態となるため、高いスルーレートを得ることができる。   In this way, when a large positive signal is input, positive feedback starting from the node n1 is applied, so that the potentials of the nodes n1 and n2 both decrease. Accordingly, the transistor P2 supplies a large current to the signal output terminal due to the potential drop of the node n1, and the transistor N2 is cut off due to the potential drop of the node n2, so that a high slew rate can be obtained.
次に、負の大信号入力時(Vin+ << Vin-の時)には、ノードn1に電圧−電流変換増幅器Gm1から差動入力信号Vin+及びVin-の電圧(Vin+−Vin-)に応じた電流が流れ込むことにより、ノードn1の電位が上がる。ノードn1の電位が上がると、フローティングレジスタのPMOSトランジスタP1のゲート・ソース間電圧が無信号入力時よりも増加するので、トランジスタP1を流れる電流が増加し、ノードn2の電位も上がる。ノードn2の電位が上がると、フローティングレジスタのNMOSトランジスタN1のゲート・ソース間電圧が無信号入力時よりも増加するので、トランジスタN1を流れる電流は減少し、ノードn1の電位は更に増加する。   Next, when a large negative signal is input (when Vin + << Vin-), the voltage corresponding to the voltage (Vin + -Vin-) of the differential input signals Vin + and Vin- is applied to the node n1 from the voltage-current conversion amplifier Gm1. When the current flows, the potential of the node n1 increases. When the potential of the node n1 rises, the voltage between the gate and source of the PMOS transistor P1 of the floating register increases as compared to when no signal is input, so that the current flowing through the transistor P1 increases and the potential of the node n2 also rises. When the potential of the node n2 rises, the voltage between the gate and source of the NMOS transistor N1 of the floating register increases as compared to when no signal is input, so the current flowing through the transistor N1 decreases and the potential of the node n1 further increases.
このように負の大信号入力時においても、ノードn1を起点とした正帰還がかかることにより、ノードn1及びn2の電位が共に増加する。従って、ノードn2の電位増加によりトランジスタN2が信号出力端子に大電流を供給し、ノードn1の電位増加によりトランジスタP2がカットオフ状態となるため、高いスルーレートを得ることができる。   In this way, even when a large negative signal is input, positive feedback starting from the node n1 is applied, so that both the potentials of the nodes n1 and n2 increase. Accordingly, the transistor N2 supplies a large current to the signal output terminal due to the potential increase at the node n2, and the transistor P2 is cut off due to the potential increase at the node n1, so that a high slew rate can be obtained.
図1中に示す差動入力/単相出力型の電圧−電流変換増幅器Gm1には、例えば図2に示されるような差動対とカレントミラーによる能動負荷を有する一般的な電圧−電流変換増幅器を用いることができる。   A differential input / single-phase output type voltage-current conversion amplifier Gm1 shown in FIG. 1 includes, for example, a general voltage-current conversion amplifier having an active load by a differential pair and a current mirror as shown in FIG. Can be used.
図2の電圧−電流変換増幅器では、差動対を形成するNMOSトランジスタN11及びN12のゲート端子は差動入力端子対として機能し、差動入力信号Vin+及びVin-が入力される。トランジスタN11及びN12の共通ソース端子は電流源のNMOSトランジスタN13のドレイン端子に接続され、トランジスタN13のソース端子は電源Vssに接続される。電流源のトランジスタN13のゲート端子には、バイアス電圧Vbias3が与えられる。   In the voltage-current conversion amplifier of FIG. 2, the gate terminals of NMOS transistors N11 and N12 forming a differential pair function as a differential input terminal pair, and differential input signals Vin + and Vin− are input. The common source terminal of the transistors N11 and N12 is connected to the drain terminal of the NMOS transistor N13 which is a current source, and the source terminal of the transistor N13 is connected to the power source Vss. A bias voltage Vbias3 is applied to the gate terminal of the current source transistor N13.
トランジスタN11のドレイン端子は、差動対の能動負荷であるカレントミラーの電流入力側のPMOSトランジスタP11のドレイン及びゲート端子に接続される。トランジスタN12のドレイン端子は、該カレントミラーの電流出力側のPMOSトランジスタP12のドレイン端子に接続されると共に単相出力端子に接続され、単相出力端子から出力信号電流Ioutが出力される。カレントミラーのトランジスタP11及びP12のソース端子は、電源Vddに接続される。   The drain terminal of the transistor N11 is connected to the drain and gate terminals of the PMOS transistor P11 on the current input side of the current mirror that is the active load of the differential pair. The drain terminal of the transistor N12 is connected to the drain terminal of the PMOS transistor P12 on the current output side of the current mirror and to the single-phase output terminal, and the output signal current Iout is output from the single-phase output terminal. The source terminals of the transistors P11 and P12 of the current mirror are connected to the power supply Vdd.
図3に、図1の増幅器のより具体的な構成例を示す。図3においては、図1中の電圧−電流変換増幅器Gm1に図2の回路を用い、さらに図1中の電流源CS1にPMOSトランジスタP3、電流源CS2にNMOSトランジスタN3を用いている。トランジスタP3のゲート端子にはバイアス電圧Vbias4が与えられ、トランジスタN3のゲート端子にはバイアス電圧Vbias3、すなわち電流変換増幅器Gm1の電流源のトランジスタN13のゲート端子に与えられているのと同じバイアス電圧が与えられる。   FIG. 3 shows a more specific configuration example of the amplifier of FIG. In FIG. 3, the circuit of FIG. 2 is used for the voltage-current conversion amplifier Gm1 in FIG. 1, and further, the PMOS transistor P3 is used as the current source CS1 and the NMOS transistor N3 is used as the current source CS2. A bias voltage Vbias4 is applied to the gate terminal of the transistor P3, and a bias voltage Vbias3, that is, the same bias voltage applied to the gate terminal of the transistor N13 of the current source of the current conversion amplifier Gm1 is applied to the gate terminal of the transistor N3. Given.
次に、図3に示す増幅器と特許文献1に記載された増幅器について、定性的に必要となる消費電流の比較を行う。図3に示す増幅器において定性的に必要となる電流は、(n+2+o)*Iで表される。ここで、n,oはIをある単位電流としたとき、電流−電圧変換増幅器Gm1及び出力段に流れる電流のIに対する倍数であり、増幅器全体の利得などにより決定される。すなわち、電流−電圧変換増幅器Gm1に流れる電流はn*I、出力段に流れる電流はo*Iで与えられる。2*Iは、トランジスタN1及びP2を含むフローティングレジスタに必要な電流であり、トランジスタN1及びP1にそれぞれ流れる電流を単位電流Iとして、Iに対する倍数が2となっている。   Next, qualitatively required current consumption is compared between the amplifier shown in FIG. 3 and the amplifier described in Patent Document 1. The current qualitatively required in the amplifier shown in FIG. 3 is represented by (n + 2 + o) * I. Here, n and o are multiples of the current flowing through the current-voltage conversion amplifier Gm1 and the output stage, where I is a unit current, and are determined by the gain of the entire amplifier. That is, the current flowing through the current-voltage conversion amplifier Gm1 is given by n * I, and the current flowing through the output stage is given by o * I. 2 * I is a current required for the floating register including the transistors N1 and P2. The current flowing through the transistors N1 and P1 is a unit current I, and a multiple of I is 2.
一方、特許文献1に記載された増幅器において定性的に必要となる電流は(n+4+o)*Iで表される。n,oは図3の増幅器と同様であり、電流−電圧変換増幅器に流れる電流はn*I、出力段に流れる電流はo*Iで与えられる。特許文献1に記載された増幅器では、入力段に差動入力/差動出力の電圧−電流変換増幅器を用いているため、入力段の差動出力に対応して二つのフローティングレジスタが必要である。従って、二つのフローティングレジスタに合計4*Iの電流が必要となる。   On the other hand, the current qualitatively required in the amplifier described in Patent Document 1 is represented by (n + 4 + o) * I. n and o are the same as those of the amplifier in FIG. In the amplifier described in Patent Document 1, since a differential input / differential output voltage-current conversion amplifier is used in the input stage, two floating registers are required corresponding to the differential output in the input stage. . Therefore, a total current of 4 * I is required for the two floating resistors.
このように本発明の実施形態に基づく図3に示す増幅器は、入力段に差動入力/単相出力型の電圧−電流変換増幅器Gm1を用いているため、フローティングレジスタはGm1の単相出力を受ける唯一つのみでよい。従って、特許文献1に記載の増幅器に比較して単位電流Iの2倍だけ消費電流が低く抑えられる。   As described above, since the amplifier shown in FIG. 3 based on the embodiment of the present invention uses the differential input / single phase output type voltage-current conversion amplifier Gm1 in the input stage, the floating register outputs the single phase output of Gm1. You only need to receive one. Therefore, the current consumption can be kept low by twice the unit current I as compared with the amplifier described in Patent Document 1.
さらに、特許文献1に記載の増幅器では、二つのフローティングレジスタに対応して図3中のP3に相当する二つの電流源及びN3に相当する二つの電流源が必要である。従って、図3に示す増幅器を特許文献1に記載の増幅器を素子数、すなわちトランジスタの個数について比較した場合、図3に示す増幅器は一つのフローティングレジスタに含まれる二つのトランジスタと、二つの電流源のトランジスタが削減されるので、トランジスタの個数を4個減少させることができる。   Furthermore, the amplifier described in Patent Document 1 requires two current sources corresponding to P3 and two current sources corresponding to N3 in FIG. 3 corresponding to two floating registers. Therefore, when the amplifier shown in FIG. 3 is compared with the amplifier described in Patent Document 1 in terms of the number of elements, that is, the number of transistors, the amplifier shown in FIG. 3 has two transistors and two current sources included in one floating resistor. Therefore, the number of transistors can be reduced by four.
(第2の実施形態)
次に、図4を用いて本発明の第2の実施形態に係る増幅器について説明する。図4に示す増幅器は、電圧−電流変換増幅器Gm2の単相出力端子が第2ノードn2に接続されている点が図1に示した増幅器と異なる。図4に示す増幅器においても、無信号入力時(Vin+=Vin-の時)には電圧−電流変換増幅器Gm2から電流が出力されず、電流源CS1及びCS2の電流I1,I2が等しくなるように設計する。これによりトランジスタP2に流れる無信号時のバイアス電流をトランジスタP1のゲート端子に与えるバイアス電圧Vbias1により制御でき、トランジスタN2に流れる無信号時のバイアス電流をトランジスタN1のゲート端子に与えるバイアス電圧Vbias2により制御できるので、電源Vddから電源Vssに向かって出力段のトランジスタP2及びN2に流れる無信号時のバイアス電流をバイアス電圧Vbias1及びVbias2により制御することができる。
(Second Embodiment)
Next, an amplifier according to a second embodiment of the present invention will be described with reference to FIG. The amplifier shown in FIG. 4 is different from the amplifier shown in FIG. 1 in that the single-phase output terminal of the voltage-current conversion amplifier Gm2 is connected to the second node n2. Also in the amplifier shown in FIG. 4, when no signal is input (when Vin + = Vin−), no current is output from the voltage-current conversion amplifier Gm2, so that the currents I1 and I2 of the current sources CS1 and CS2 are equal. design. As a result, the no-signal bias current flowing through the transistor P2 can be controlled by the bias voltage Vbias1 applied to the gate terminal of the transistor P1, and the no-signal bias current flowing through the transistor N2 is controlled by the bias voltage Vbias2 applied to the gate terminal of the transistor N1. Therefore, the bias current at the time of no signal flowing through the transistors P2 and N2 in the output stage from the power source Vdd to the power source Vss can be controlled by the bias voltages Vbias1 and Vbias2.
また、正の大信号入力時(Vin+ >> Vin-の時)及び負の大信号入力時(Vin+ << Vin-の時)においても、図1の増幅器においてはノードn1が正帰還の起点だったのに対し、図4の増幅器ではノードn2を起点とする正帰還がかかることにより、高いスルーレートを得ることができる。   In addition, node n1 is the starting point of positive feedback in the amplifier of FIG. 1 when a large positive signal is input (when Vin + >> Vin-) and when a large negative signal is input (when Vin + << Vin-). On the other hand, in the amplifier of FIG. 4, a high slew rate can be obtained by applying positive feedback starting from the node n2.
図5には、図4中に示す差動入力/単相出力型の電圧−電流変換増幅器Gm2の具体例を示す。図2に示した電圧−電流変換増幅器Gm1と同様に、差動対とカレントミラーによる能動負荷を有する一般的な電圧−電流変換増幅器であるが、差動対とカレントミラーにそれぞれ図2とは逆導電型のMOSトランジスタを用いている。   FIG. 5 shows a specific example of the differential input / single phase output type voltage-current conversion amplifier Gm2 shown in FIG. Similar to the voltage-current conversion amplifier Gm1 shown in FIG. 2, this is a general voltage-current conversion amplifier having an active load by a differential pair and a current mirror. A reverse conductivity type MOS transistor is used.
すなわち、図5の電圧−電流変換増幅器では、差動対を形成するPMOSトランジスタP21及びP22のゲート端子は差動入力端子対として機能し、差動入力信号Vin+及びVin-が入力される。トランジスタP21及びP22の共通ソース端子は電流源のPMOSトランジスタP23のドレイン端子に接続され、トランジスタP23のソース端子は電源Vddに接続される。電流源のトランジスタP23のゲート端子には、バイアス電圧Vbias4が与えられる。   That is, in the voltage-current conversion amplifier of FIG. 5, the gate terminals of the PMOS transistors P21 and P22 forming the differential pair function as a differential input terminal pair, and the differential input signals Vin + and Vin− are input. The common source terminal of the transistors P21 and P22 is connected to the drain terminal of the PMOS transistor P23 which is a current source, and the source terminal of the transistor P23 is connected to the power source Vdd. A bias voltage Vbias4 is applied to the gate terminal of the current source transistor P23.
トランジスタP21のドレイン端子は、差動対の能動負荷であるカレントミラーの電流入力側のNMOSトランジスタN21のドレイン及びゲート端子に接続される。トランジスタP22のドレイン端子は、該カレントミラーの電流出力側のNMOSトランジスタN22のドレイン端子に接続されると共に単相出力端子に接続され、単相出力端子から出力信号電流Ioutが出力される。カレントミラーのトランジスタN21及びN22のソース端子は、電源Vssに接続される。   The drain terminal of the transistor P21 is connected to the drain and gate terminals of the NMOS transistor N21 on the current input side of the current mirror that is the active load of the differential pair. The drain terminal of the transistor P22 is connected to the drain terminal of the NMOS transistor N22 on the current output side of the current mirror and to the single-phase output terminal, and the output signal current Iout is output from the single-phase output terminal. The source terminals of the transistors N21 and N22 of the current mirror are connected to the power supply Vss.
(第3の実施形態)
次に、図6を用いて本発明の第3の実施形態に係る増幅器について説明する。図6の増幅器では、図1中に示した電圧−電流変換増幅器Gm1と図4中に示した電圧−電流変換増幅器Gm2の両方が備えられ、Gm1の単相出力端子はノードn1に接続され、Gm2の単相出力端子はノードn2に接続される。
(Third embodiment)
Next, an amplifier according to a third embodiment of the present invention will be described with reference to FIG. 6 includes both the voltage-current conversion amplifier Gm1 shown in FIG. 1 and the voltage-current conversion amplifier Gm2 shown in FIG. 4, and the single-phase output terminal of Gm1 is connected to the node n1. A single-phase output terminal of Gm2 is connected to the node n2.
図6に示す増幅器においても、無信号入力時(Vin+=Vin-の時)には電圧−電流変換増幅器Gm2から電流が出力されず、電流源CS1及びCS2の電流I1,I2が等しくなるように設計することにより、トランジスタP2に流れる無信号時のバイアス電流をトランジスタP1のゲート端子に与えるバイアス電圧Vbias1により制御でき、トランジスタN2に流れる無信号時のバイアス電流をトランジスタN1のゲート端子に与えるバイアス電圧Vbias2により制御できるので、電源Vddから電源Vssに向かって出力段のトランジスタP2及びN2に流れる無信号時のバイアス電流をバイアス電圧Vbias1及びVbias2により制御することができる。   Also in the amplifier shown in FIG. 6, when no signal is input (when Vin + = Vin−), no current is output from the voltage-current conversion amplifier Gm2, so that the currents I1 and I2 of the current sources CS1 and CS2 are equal. By designing, the bias voltage Vbias1 applied to the gate terminal of the transistor P1 can be controlled by a bias voltage Vbias1 applied to the gate terminal of the transistor P1, and the bias voltage applied to the gate terminal of the transistor N1. Since it can be controlled by Vbias2, the bias current at the time of no signal flowing through the transistors P2 and N2 in the output stage from the power supply Vdd to the power supply Vss can be controlled by the bias voltages Vbias1 and Vbias2.
さらに、正の大信号入力時(Vin+ >> Vin-の時)及び負の大信号入力時(Vin+ << Vin-の時)においては、図1の増幅器ではノードn1、図4の増幅器ではノードn2をそれぞれ起点する正帰還がかかっていたのに対して、図6の増幅器ではノードn1及びn2の両方を起点とする正帰還が施されることによって、より高いスルーレートを実現することができる。   Further, when a large positive signal is input (when Vin + >> Vin−) and when a large negative signal is input (when Vin + << Vin−), the node n1 in the amplifier of FIG. 1 and the node in the amplifier of FIG. Whereas the positive feedback starting from each of n2 is applied, the amplifier of FIG. 6 can achieve a higher slew rate by applying positive feedback starting from both nodes n1 and n2. .
図7は、図6の増幅器をより具体的に示す回路図であり、電圧−電流変換増幅器Gm1として図2に示す回路を使用し、電圧−電流変換増幅器Gm2として図5に示す回路を使用している。このように導電型の異なるトランジスタを用いた二つの電圧−電流変換増幅器Gm1及び電圧−電流変換増幅器Gm2を入力段に用いると、Gm1のNMOSトランジスタがカットオフ状態となるような信号が入力された場合には、Gm2のPMOSトランジスタが動作し、Gm2のPMOSトランジスタがカットオフするような信号が入力された場合には、Gm1のNMOSトランジスタが動作する。従って、差動入力信号Vin+及びVin-の同相動作範囲を広くすることができる。   FIG. 7 is a circuit diagram showing the amplifier of FIG. 6 more specifically. The circuit shown in FIG. 2 is used as the voltage-current conversion amplifier Gm1, and the circuit shown in FIG. 5 is used as the voltage-current conversion amplifier Gm2. ing. Thus, when two voltage-current conversion amplifiers Gm1 and voltage-current conversion amplifiers Gm2 using transistors having different conductivity types are used in the input stage, a signal is input so that the NMOS transistor of Gm1 is cut off. In this case, the Gm2 NMOS transistor operates when the Gm2 PMOS transistor operates and a signal that cuts off the Gm2 PMOS transistor is input. Therefore, the common-mode operation range of the differential input signals Vin + and Vin− can be widened.
(増幅器の応用例について)
上述した本発明の実施形態に基づき増幅器は、例えば図8に示すような液晶ディスプレイ装置に好適である。図8の液晶ディスプレイ装置は、液晶セル101がマトリクス状に配列され、画像信号が供給される複数本の信号線104と複数本の走査線105が交差して配設されて構成された液晶ディスプレイパネル100と、画像信号を信号線104に供給して液晶ディスプレイパネル100を駆動するための液晶ディスプレイ駆動回路102、及び走査線105を選択的に駆動する走査線選択回路103を有する。
(Amplifier application examples)
The amplifier according to the embodiment of the present invention described above is suitable for a liquid crystal display device as shown in FIG. The liquid crystal display device of FIG. 8 includes a liquid crystal display in which liquid crystal cells 101 are arranged in a matrix, and a plurality of signal lines 104 to which image signals are supplied and a plurality of scanning lines 105 are arranged to intersect. The panel 100 includes a liquid crystal display driving circuit 102 for driving the liquid crystal display panel 100 by supplying an image signal to the signal line 104, and a scanning line selection circuit 103 for selectively driving the scanning lines 105.
液晶ディスプレイ駆動回路102は、図示しないが例えばRGB信号を記憶する1水平ラインに必要な画素数と同じ数の第1ラッチ群と、RGB信号をラッチするタイミングパルスを転送するシフトレジスタと、第1ラッチ群で記憶されたRGB信号を1水平期間の周期でさらに記憶する第2ラッチ群と、第2ラッチ群で記憶された1水平ラインのRGB信号をアナログ値に変換するD/A変換器群と、D/A変換器群によりアナログ電圧に変換されたRGB信号をそれぞれ増幅して、図8の液晶ディスプレイパネル100の信号線及び液晶セルを駆動するための増幅器群により構成される。これらの増幅器群に、本発明の実施形態に基づく増幅器を用いることができる。   Although not shown, the liquid crystal display drive circuit 102 includes, for example, a first latch group having the same number of pixels as one horizontal line that stores RGB signals, a shift register that transfers timing pulses for latching RGB signals, A second latch group that further stores the RGB signals stored in the latch group in a cycle of one horizontal period, and a D / A converter group that converts the RGB signal of one horizontal line stored in the second latch group into an analog value In addition, the RGB signals converted into analog voltages by the D / A converter group are respectively amplified and configured by amplifier groups for driving the signal lines and the liquid crystal cells of the liquid crystal display panel 100 of FIG. The amplifiers according to the embodiments of the present invention can be used for these amplifier groups.
本発明の第1の実施形態に係る増幅器の回路図1 is a circuit diagram of an amplifier according to a first embodiment of the present invention. 図1中に示す電圧−電流変換増幅器Gm1の具体例を示す回路図Circuit diagram showing a specific example of the voltage-current conversion amplifier Gm1 shown in FIG. 図1の増幅器の具体例を示す回路図Circuit diagram showing a specific example of the amplifier of FIG. 本発明の第2の実施形態に係る増幅器の回路図Circuit diagram of an amplifier according to a second embodiment of the present invention 図2中に示す電圧−電流変換増幅器Gm2の具体例を示す回路図Circuit diagram showing a specific example of the voltage-current conversion amplifier Gm2 shown in FIG. 本発明の第3の実施形態に係る増幅器の回路図Circuit diagram of an amplifier according to a third embodiment of the present invention 図6の増幅器の具体例を示す回路図Circuit diagram showing a specific example of the amplifier of FIG. 液晶ディスプレイ装置の回路図Circuit diagram of liquid crystal display device
符号の説明Explanation of symbols
Vin+,Vin-…差動入力信号
Gm1,Gm2…電圧−電流変換増幅器
Vout…出力信号
n1…第1ノード
n2…第2ノード
P1,N1…フローティングレジスタのトランジスタ
P2,N2…出力段のトランジスタ
P3,N3…電流源のトランジスタ
CS1,CS2…電流源
N11,N12…差動対のトランジスタ
P11,P12…能動負荷のトランジスタ
N13…電流源のトランジスタ
P21,P22…差動対のトランジスタ
N21,N22…能動負荷のトランジスタ
P23…電流源のトランジスタ
Vin +, Vin -... differential input signal Gm1, Gm2 ... voltage-current conversion amplifier Vout ... output signal n1 ... first node n2 ... second node P1, N1 ... floating register transistor P2, N2 ... output stage transistor P3 N3 ... Current source transistors CS1, CS2 ... Current sources N11, N12 ... Differential pair transistors P11, P12 ... Active load transistors N13 ... Current source transistors P21, P22 ... Differential pair transistors N21, N22 ... Active loads Transistor P23 ... current source transistor

Claims (8)

  1. 差動入力信号を受ける差動入力端子対及び単相出力信号を出力する単相出力端子を有する電圧−電流変換増幅器と;
    前記単相出力端子に接続される第1ノードと第1の電源との間に接続される第1の電流源と;
    第2ノードと第2の電源との間に接続される第2の電流源と;
    前記第1ノードに接続される第1ドレイン端子、前記第2ノードに接続される第1ソース端子、及び第1のバイアス電圧が印加される第1ゲート端子を有する第1導電型の第1のMOSトランジスタと;
    前記第1ノードに接続される第2ソース端子、前記第2ノードに接続される第2ドレイン端子、及び第2のバイアス電圧が印加される第2ゲート端子を有する第2導電型の第2のMOSトランジスタと;
    前記第1ノードに接続される第3ゲート端子、信号出力端子に接続される第3ドレイン端子、及び前記第1の電源に接続される第3ソース端子を有する第2導電型の第3のMOSトランジスタと;
    前記第2ノードに接続される第4ゲート端子、前記信号出力端子に接続される第4ドレイン端子、及び前記第2の電源に接続される第4ソース端子を有する第1導電型の第4のMOSトランジスタとを具備する増幅器。
    A voltage-current conversion amplifier having a differential input terminal pair for receiving a differential input signal and a single-phase output terminal for outputting a single-phase output signal;
    A first current source connected between a first node connected to the single-phase output terminal and a first power supply;
    A second current source connected between the second node and the second power source;
    A first conductivity type first having a first drain terminal connected to the first node, a first source terminal connected to the second node, and a first gate terminal to which a first bias voltage is applied. A MOS transistor;
    A second conductivity type second having a second source terminal connected to the first node, a second drain terminal connected to the second node, and a second gate terminal to which a second bias voltage is applied. A MOS transistor;
    A second MOS transistor of the second conductivity type having a third gate terminal connected to the first node, a third drain terminal connected to the signal output terminal, and a third source terminal connected to the first power supply. With a transistor;
    A fourth first conductive type having a fourth gate terminal connected to the second node, a fourth drain terminal connected to the signal output terminal, and a fourth source terminal connected to the second power supply. An amplifier comprising a MOS transistor.
  2. 前記電圧−電流変換増幅器は、前記差動入力端子対として機能する第5ゲート端子及び第6ゲート端子と、第5ドレイン端子及び第6ドレイン端子をそれぞれ有する第2導電型の第5及び第6のMOSトランジスタの差動対と;前記第5ドレイン端子に接続される電流入力端子、及び前記第6ドレイン端子と前記単相出力端子に接続される電流出力端子を有する能動負荷とを含む請求項1記載の増幅器。   The voltage-current conversion amplifier includes fifth and sixth gates of second conductivity type having a fifth gate terminal and a sixth gate terminal that function as the differential input terminal pair, and a fifth drain terminal and a sixth drain terminal, respectively. A differential pair of MOS transistors; a current input terminal connected to the fifth drain terminal; and an active load having a current output terminal connected to the sixth drain terminal and the single-phase output terminal. The amplifier according to 1.
  3. 差動入力信号を受ける差動入力端子対及び単相出力信号を出力する単相出力端子を有する電圧−電流変換増幅器と;
    第1ノードと第1の電源との間に接続される第1の電流源と;
    前記単相出力端子に接続される第2ノードと第2の電源との間に接続される第2の電流源と;
    前記第1ノードに接続される第1ドレイン端子、前記第2ノードに接続される第1ソース端子、及び第1のバイアス電圧が印加される第1ゲート端子を有する第1導電型の第1のMOSトランジスタと;
    前記第1ノードに接続される第2ソース端子、前記第2ノードに接続される第2ドレイン端子、及び第2のバイアス電圧が印加される第2ゲート端子を有する第2導電型の第2のMOSトランジスタと;
    前記第1ノードに接続される第3ゲート端子、信号出力端子に接続される第3ドレイン端子、及び前記第1の電源に接続される第3ソース端子を有する第2導電型の第3のMOSトランジスタと;
    前記第2ノードに接続される第4ゲート端子、前記信号出力端子に接続される第4ドレイン端子、及び前記第2の電源に接続される第4ソース端子を有する第1導電型の第4のMOSトランジスタとを具備する増幅器。
    A voltage-current conversion amplifier having a differential input terminal pair for receiving a differential input signal and a single-phase output terminal for outputting a single-phase output signal;
    A first current source connected between the first node and the first power source;
    A second current source connected between a second node connected to the single-phase output terminal and a second power supply;
    A first conductivity type first having a first drain terminal connected to the first node, a first source terminal connected to the second node, and a first gate terminal to which a first bias voltage is applied. A MOS transistor;
    A second conductivity type second having a second source terminal connected to the first node, a second drain terminal connected to the second node, and a second gate terminal to which a second bias voltage is applied. A MOS transistor;
    A second MOS transistor of the second conductivity type having a third gate terminal connected to the first node, a third drain terminal connected to the signal output terminal, and a third source terminal connected to the first power supply. With a transistor;
    A fourth first conductive type having a fourth gate terminal connected to the second node, a fourth drain terminal connected to the signal output terminal, and a fourth source terminal connected to the second power supply. An amplifier comprising a MOS transistor.
  4. 前記電圧−電流変換増幅器は、前記差動入力端子対として機能する第5ゲート端子及び第6ゲート端子と、第5ドレイン端子及び第6ドレイン端子をそれぞれ有する第1導電型の第5及び第6のMOSトランジスタの差動対と、前記第5ドレイン端子に接続される電流入力端子、及び前記第6ドレイン端子と前記単相出力端子に接続される電流出力端子を有する能動負荷とを含む請求項3記載の増幅器。   The voltage-current conversion amplifier includes fifth and sixth gates of first conductivity type having a fifth gate terminal and a sixth gate terminal that function as the differential input terminal pair, and a fifth drain terminal and a sixth drain terminal, respectively. And an active load having a current input terminal connected to the fifth drain terminal and a current output terminal connected to the sixth drain terminal and the single-phase output terminal. 3. The amplifier according to 3.
  5. 前記電圧−電流変換増幅器は、前記差動入力信号が零のときは前記単相出力端子からの出力電流が零であり、前記第1の電流源及び第2の電流源は、前記差動入力信号が零のときに等しい電流を出力する請求項1または3のいずれか1項記載の増幅器。   In the voltage-current conversion amplifier, when the differential input signal is zero, the output current from the single-phase output terminal is zero, and the first current source and the second current source are the differential input 4. The amplifier according to claim 1, wherein the amplifier outputs an equal current when the signal is zero.
  6. 差動入力信号を受ける第1差動入力端子対、第2導電型の二つのMOSトランジスタの第1差動対、及び第1の単相出力信号を出力する第1単相出力端子を有する第1の電圧−電流変換増幅器と;
    前記差動入力信号を受ける第2差動入力端子対、第1導電型の二つのMOSトランジスタの第2差動対、及び第2の単相出力信号を出力する第2単相出力端子を有する第2の電圧−電流変換増幅器と;
    前記第1単相出力端子に接続される第1ノードと第1の電源との間に接続される第1の電流源と;
    前記第2単相出力端子に接続される第2ノードと第2の電源との間に接続される第2の電流源と;
    前記第1ノードに接続される第1ドレイン端子、前記第2ノードに接続される第1ソース端子、及び第1のバイアス電圧が印加される第1ゲート端子を有する第1導電型の第1のMOSトランジスタと;
    前記第1ノードに接続される第2ソース端子、前記第2ノードに接続される第2ドレイン端子、及び第2のバイアス電圧が印加される第2ゲート端子を有する第2導電型の第2のMOSトランジスタと;
    前記第1ノードに接続される第3ゲート端子、信号出力端子に接続される第3ドレイン端子、及び前記第1の電源に接続される第3ソース端子を有する第1導電型の第3のMOSトランジスタと;
    前記第2ノードに接続される第4ゲート端子、前記信号出力端子に接続される第4ドレイン端子、及び前記第2の電源に接続される第4ソース端子を有する第2導電型の第4のMOSトランジスタとを具備する増幅器。
    A first differential input terminal pair for receiving a differential input signal, a first differential pair of two second conductivity type MOS transistors, and a first single-phase output terminal for outputting a first single-phase output signal. 1 voltage-current conversion amplifier;
    A second differential input terminal pair for receiving the differential input signal; a second differential pair of two first-conductivity-type MOS transistors; and a second single-phase output terminal for outputting a second single-phase output signal. A second voltage-current conversion amplifier;
    A first current source connected between a first node connected to the first single-phase output terminal and a first power supply;
    A second current source connected between a second node connected to the second single-phase output terminal and a second power source;
    A first conductivity type first having a first drain terminal connected to the first node, a first source terminal connected to the second node, and a first gate terminal to which a first bias voltage is applied. A MOS transistor;
    A second conductivity type second having a second source terminal connected to the first node, a second drain terminal connected to the second node, and a second gate terminal to which a second bias voltage is applied. A MOS transistor;
    A third MOS of the first conductivity type having a third gate terminal connected to the first node, a third drain terminal connected to the signal output terminal, and a third source terminal connected to the first power supply. With a transistor;
    A second conductivity type fourth having a fourth gate terminal connected to the second node, a fourth drain terminal connected to the signal output terminal, and a fourth source terminal connected to the second power source; An amplifier comprising a MOS transistor.
  7. 前記第1の電圧−電流変換増幅器は、前記第1の差動入力端子対として機能する第5ゲート端子及び第6ゲート端子と、第5ドレイン端子及び第6ドレイン端子をそれぞれ有する第2導電型の第5及び第6のMOSトランジスタの差動対と、前記第5ドレイン端子に接続される第1電流入力端子、及び前記第6ドレイン端子と前記第1単相出力端子に接続される第1電流出力端子を有する第1の能動負荷とを含み、
    前記第2の電圧−電流変換増幅器は、前記第2の差動入力端子対として機能する第7ゲート端子及び第8ゲート端子と、第7ドレイン端子及び第8ドレイン端子をそれぞれ有する第1導電型の第7及び第8のMOSトランジスタの差動対と、前記第7ドレイン端子に接続される第2電流入力端子、及び前記第8ドレイン端子と前記第2単相出力端子に接続される第2電流出力端子を有する第2の能動負荷とを含む請求項6記載の増幅器。
    The first voltage-current conversion amplifier has a second conductivity type having a fifth gate terminal and a sixth gate terminal functioning as the first differential input terminal pair, and a fifth drain terminal and a sixth drain terminal, respectively. Differential pair of the fifth and sixth MOS transistors, a first current input terminal connected to the fifth drain terminal, and a first connected to the sixth drain terminal and the first single-phase output terminal. A first active load having a current output terminal;
    The second voltage-current conversion amplifier has a first conductivity type having a seventh gate terminal and an eighth gate terminal functioning as the second differential input terminal pair, and a seventh drain terminal and an eighth drain terminal, respectively. A differential pair of the seventh and eighth MOS transistors, a second current input terminal connected to the seventh drain terminal, and a second connected to the eighth drain terminal and the second single-phase output terminal. The amplifier according to claim 6, further comprising a second active load having a current output terminal.
  8. 複数の画素と該画素に映像信号に応じた信号電圧を選択的に与えるための信号線及び該信号線と交差する走査線を有する液晶ディスプレイと;
    前記信号線を画像信号に応じて駆動する、請求項1乃至7のいずれか1項記載の増幅器を有する駆動回路と;
    前記走査線を順次選択する選択回路とを具備する液晶ディスプレイ装置。
    A liquid crystal display having a plurality of pixels, a signal line for selectively giving a signal voltage corresponding to a video signal to the pixel, and a scanning line intersecting the signal line;
    A drive circuit having an amplifier according to any one of claims 1 to 7, wherein the signal line is driven in accordance with an image signal;
    A liquid crystal display device comprising a selection circuit for sequentially selecting the scanning lines.
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