JP5502528B2

JP5502528B2 - Semiconductor wafer processing method and processed semiconductor wafer

Info

Publication number: JP5502528B2
Application number: JP2010041648A
Authority: JP
Inventors: 剛石川; 行彦渡辺; 高志勝野; 武雄山本; 剛遠藤; 広和藤原; 正樹小西
Original assignee: Denso Corp; Toyota Motor Corp
Current assignee: Denso Corp; Toyota Motor Corp
Priority date: 2010-02-26
Filing date: 2010-02-26
Publication date: 2014-05-28
Anticipated expiration: 2030-02-26
Also published as: JP2011181553A

Description

本発明は、半導体ウエハの処理方法と、処理済の半導体ウエハに関する。 The present invention relates to a semiconductor wafer processing method and a processed semiconductor wafer.

半導体ウエハには、結晶欠陥や表面の凹凸といった不均質性が存在する。不均質性が存在する半導体ウエハから複数個の半導体装置を量産すると、半導体装置ごとに特性がばらついてしまう。そこで、結晶欠陥が存在する半導体ウエハを処理し、結晶欠陥の影響を除去する技術が開発されている。特許文献１の技術では、半導体ウエハを観察して結晶欠陥が存在する位置を特定し、特定された位置に半導体ウエハと反対導電型のイオンを注入する。この結果、結晶欠陥に沿って電流が流れることが禁止され、結晶欠陥の影響が除去される。 Semiconductor wafers have inhomogeneities such as crystal defects and surface irregularities. When a plurality of semiconductor devices are mass-produced from a semiconductor wafer having inhomogeneities, the characteristics vary from one semiconductor device to another. Therefore, a technique for processing a semiconductor wafer in which crystal defects exist and removing the influence of the crystal defects has been developed. In the technique of Patent Document 1, a semiconductor wafer is observed to identify a position where a crystal defect exists, and ions having a conductivity type opposite to that of the semiconductor wafer are implanted into the identified position. As a result, the current is prohibited from flowing along the crystal defect, and the influence of the crystal defect is removed.

特開２００９‐４４０８３号公報JP 2009-44083 A

しかしながら、結晶欠陥の存在位置を特定し、特定した位置にイオンを注入する処理は量産になじまない。例えば、イオン注入領域を制限するマスクパターンを予め用意しておくといったことができない。
本明細書で開示される技術は、こうした実情に鑑みて開発されたものであり、その目的は、不均質性が存在する半導体ウエハを処理して不均質性の影響を効率的に軽減することができる処理技術を提供することである。 However, the process of specifying the position where a crystal defect exists and implanting ions at the specified position is not suitable for mass production. For example, it is not possible to prepare a mask pattern for limiting the ion implantation region in advance.
The technology disclosed in this specification has been developed in view of such circumstances, and its purpose is to efficiently reduce the effects of inhomogeneities by processing semiconductor wafers that have inhomogeneities. Is to provide a processing technology that can

本明細書で開示される技術は、半導体ウエハを処理して均質化する方法に関する。この処理方法では、半導体ウエハの表面を複数区域に分割し、分割された区域ごとに特性低下要因の平均存在密度を特定する。また、分割された区域ごとに、その区域内の平均存在密度に基づいて、予め用意されている複数種類のマスクパターンのなかから１種類のマスクパターンを選択する。さらに、分割された区域ごとに、選択したマスクパターンの開口から、異種物質を注入する。複数種類のマスクパターンは、複数の開口を備えており、開口が均一に分布しているとともに、種類によって開口比率が相違するという制約に従って予め用意されている。また、平均存在密度が高いほど開口比率が高い種類のマスクパターンを選択する。
分割された区域ごとに異種物質を注入する工程は、全部の区域に同時に異種物質を注入してもよいし、順々に注入してもよい。重要なことは、区域ごとに利用するマスクパターンを選択することである。 The technology disclosed herein relates to a method for processing and homogenizing a semiconductor wafer. In this processing method, the surface of the semiconductor wafer is divided into a plurality of areas, and the average existence density of the characteristic deterioration factor is specified for each divided area. Further, for each divided area, one type of mask pattern is selected from a plurality of types of mask patterns prepared in advance based on the average existence density in the area. Further, in each divided area, a different substance is injected from the opening of the selected mask pattern. The plurality of types of mask patterns have a plurality of openings, and are prepared in advance according to the restriction that the openings are uniformly distributed and the opening ratio differs depending on the type. In addition, a mask pattern having a higher aperture ratio is selected as the average density is higher.
In the step of injecting the foreign substance into each divided area, the foreign substance may be injected into all the areas simultaneously or sequentially. What is important is to select a mask pattern to be used for each area.

上記構成によれば、半導体ウエハの区域ごとに、予め用意されている複数種類のマスクパターンのなかから１種類のマスクパターンを選択して処理する。結晶欠陥の存在位置を特定し、特定された位置を処理する方法よりも効率的に、半導体ウエハを均質な状態に変化させることができる。
特性の不均質な半導体ウエハは、区域ごとに、結晶欠陥や表面の凹凸等の平均存在密度が相違する。半導体ウエハに存在する結晶欠陥や表面の凹凸等は、その半導体ウエハから半導体装置を製造した場合に、その半導体装置の特性を低下させる要因となる。特性の不均質な半導体ウエハは、区域ごとに、特性低下要因の平均存在密度が相違している。
半導体ウエハに、半導体ウエハとは異なる物質を注入すると、特性低下要因の影響が軽減される。例えば、半導体ウエハと反対導電型のイオンまたは絶縁物質を注入すれば、半導体装置に流れるリーク電流を低下させられる。
本処理方法では、特性低下要因が多く存在する区域ほど、その特性低下要因の影響を除去するための物質が多く注入される。これによって、区域同士を比較したときに、特性低下要因による影響の差が少ない状態に調整することができる。不均質な半導体ウエハを均質なウエハに変化させることができる。しかも、前記したように、マスクパターンを選択して処理すればよく、量産化に適している。 According to the above configuration, one type of mask pattern is selected and processed from a plurality of types of mask patterns prepared in advance for each area of the semiconductor wafer. It is possible to change the semiconductor wafer into a homogeneous state more efficiently than the method of specifying the existence position of the crystal defect and processing the specified position.
Semiconductor wafers with inhomogeneous characteristics have different average abundances, such as crystal defects and surface irregularities, for each zone. Crystal defects, surface irregularities, and the like that exist in a semiconductor wafer cause deterioration in the characteristics of the semiconductor device when the semiconductor device is manufactured from the semiconductor wafer. Semiconductor wafers with inhomogeneous characteristics have different average abundance of characteristics degradation factors for each area.
If a material different from the semiconductor wafer is injected into the semiconductor wafer, the influence of the characteristic deterioration factor is reduced. For example, if an ion or insulating material having a conductivity type opposite to that of the semiconductor wafer is implanted, the leakage current flowing through the semiconductor device can be reduced.
In the present processing method, a larger amount of a substance for removing the influence of the characteristic deterioration factor is injected into an area where there are more characteristic deterioration factors. Thereby, when the areas are compared, it is possible to adjust to a state in which the difference in influence due to the characteristic deterioration factor is small. A heterogeneous semiconductor wafer can be transformed into a homogeneous wafer. Moreover, as described above, the mask pattern may be selected and processed, which is suitable for mass production.

本明細書で開示される技術は、均質に処理された半導体ウエハを提供する。この半導体ウエハは、半導体ウエハの表面が複数区域に分割されており、分割された区域ごとに均一な分布パターンで異種物質注入領域が形成されている。この半導体ウエハでは、区域内に存在する特性低下要因の平均存在密度が高いほど異種物質注入領域の存在比率が高い関係にあるという特徴を備えている。
この半導体ウエハは、区域同士を比較したときに、特性低下要因による影響の差が少ない状態に調整されている。この半導体ウエハから複数個の半導体装置を量産すると、特性の揃った複数個の半導体装置を量産することができる。 The technology disclosed herein provides a uniformly processed semiconductor wafer. In this semiconductor wafer, the surface of the semiconductor wafer is divided into a plurality of areas, and different substance injection regions are formed in a uniform distribution pattern in each divided area. This semiconductor wafer is characterized in that the higher the average existence density of the characteristic deterioration factors existing in the area, the higher the existence ratio of the different substance injection regions.
This semiconductor wafer is adjusted to a state in which the difference in influence due to the characteristic deterioration factor is small when the areas are compared. When a plurality of semiconductor devices are mass-produced from this semiconductor wafer, a plurality of semiconductor devices with uniform characteristics can be mass-produced.

実施例１の処理済みの半導体ウエハを示す平面図。FIG. 3 is a plan view showing a processed semiconductor wafer according to the first embodiment. 図１のII−II線における断面構造を示す端面図。FIG. 2 is an end view showing a cross-sectional structure taken along line II-II in FIG. 1. 実施例１の半導体ウエハを用いて製造されるＪＢＳダイオードの断面構造を示す端面図。1 is an end view showing a cross-sectional structure of a JBS diode manufactured using the semiconductor wafer of Example 1. FIG. 実施例１の半導体ウエハの処理手順を示すフローチャート。3 is a flowchart showing a processing procedure for a semiconductor wafer according to the first embodiment. 実施例１の半導体ウエハの処理装置を示す模式図。1 is a schematic diagram showing a semiconductor wafer processing apparatus according to Embodiment 1. FIG. 実施例１の半導体ウエハの処理工程（ステップ１４）における断面構造を示す端面図。FIG. 6 is an end view showing a cross-sectional structure in a semiconductor wafer processing step (Step 14) of Example 1; 実施例１の半導体ウエハの処理工程（ステップ１６）における断面構造を示す端面図。FIG. 6 is an end view showing a cross-sectional structure in a semiconductor wafer processing step (Step 16) of Example 1; 実施例１の半導体ウエハの処理工程（ステップ１６）における断面構造を示す端面図。FIG. 6 is an end view showing a cross-sectional structure in a semiconductor wafer processing step (Step 16) of Example 1; 実施例１の半導体ウエハの処理工程（ステップ１９）における断面構造を示す端面図。FIG. 6 is an end view showing a cross-sectional structure in the semiconductor wafer processing step (step 19) of the first embodiment. 実施例１の半導体ウエハの処理工程（ステップ２１）における断面構造を示す端面図。FIG. 3 is an end view showing a cross-sectional structure in a semiconductor wafer processing step (Step 21) in Example 1; 実施例１の半導体ウエハの処理工程（ステップ２２）における断面構造を示す端面図。FIG. 6 is an end view showing a cross-sectional structure in a semiconductor wafer processing step (Step 22) according to the first embodiment. 実施例１の半導体ウエハの処理工程（ステップ２３）における断面構造を示す端面図。FIG. 6 is an end view showing a cross-sectional structure in a semiconductor wafer processing step (Step 23) of Example 1; 実施例２の処理済みの半導体ウエハを示す平面図。FIG. 6 is a plan view showing a processed semiconductor wafer of Example 2. 実施例３の処理済みの半導体ウエハを示す平面図。FIG. 6 is a plan view showing a processed semiconductor wafer of Example 3. 実施例４の処理済みの半導体ウエハを示す平面図。FIG. 6 is a plan view showing a processed semiconductor wafer of Example 4.

以下に本発明の実施例の特徴を説明する。
（特徴１）半導体ウエハを用いて量産される半導体装置は、ＪＢＳ（ジャンクション・バリア・ショットキー）ダイオードである。
（特徴２）１個のＪＢＳとなる区域に分割して、本処理を実施する。
（特徴３）基板上にドリフト層が形成されている半導体ウエハを処理する。処理済の半導体ウエハを観察すると、ドリフト層に複数個の反対導電型のコラムが形成されている。各反対導電型のコラムの大きさは同じであり、その分布パターンが半導体ウエハ内の区域によって異なっている。隣り合うコラムの間隔は、区域内の特性低下要因の平均存在密度が高いほど、狭い。 The features of the embodiments of the present invention will be described below.
(Feature 1) A semiconductor device mass-produced using a semiconductor wafer is a JBS (junction barrier schottky) diode.
(Characteristic 2) This processing is performed by dividing the area into one JBS.
(Feature 3) A semiconductor wafer having a drift layer formed on a substrate is processed. When the processed semiconductor wafer is observed, a plurality of columns of opposite conductivity type are formed in the drift layer. Each opposite conductivity type column has the same size, and its distribution pattern varies depending on the area in the semiconductor wafer. The interval between adjacent columns is narrower as the average density of the deterioration factors in the area is higher.

（実施例１）
本明細書で開示される発明を具体化した実施例１の半導体ウエハ及びその処理方法を、図１〜図１２を参照して説明する。
図１は、本明細書に開示される技術によって処理された半導体ウエハ１０を示す平面図である。図１に示すように、半導体ウエハ１０は、同じ大きさの複数の区域（図１では１６個の区域）に分割されている。図１では、半導体ウエハ１０の複数の区域のうち、紙面上側に位置する３つの領域を、第１区域Ｒ１、第２区域Ｒ２、及び第３区域Ｒ３としている。なお、以下の説明及び図面においては、この３つの区域Ｒ１，Ｒ２，Ｒ３の説明及び図示を行い、他の区域の説明及び図示は省略する。第４〜第１６領域にも同じ説明が適用される。 Example 1
A semiconductor wafer according to a first embodiment and a processing method thereof embodying the invention disclosed in this specification will be described with reference to FIGS.
FIG. 1 is a plan view showing a semiconductor wafer 10 processed by the technique disclosed in this specification. As shown in FIG. 1, the semiconductor wafer 10 is divided into a plurality of areas of the same size (16 areas in FIG. 1). In FIG. 1, among the plurality of areas of the semiconductor wafer 10, three areas located on the upper side of the drawing are defined as a first area R 1, a second area R 2, and a third area R 3. In the following description and drawings, the three areas R1, R2, and R3 are described and illustrated, and the other areas are not described and illustrated. The same description applies to the fourth to sixteenth regions.

図２は、図１のII−II線における断面構造を示している。図２に示すように、半導体ウエハ１０は、ｎ^＋型の基板１１の表面に、ｎ⁻型のドリフト層１２がエピタキシャル成長することによって形成されている。なお図２では、ドリフト層１２のハッチングを省略している。ドリフト層１２には、その表面側から下方に伸びるｐ型のコラム１５（異種物質注入領域）が形成されている。基板１１とドリフト層１２とコラム１５とは、いずれも炭化珪素からなる。図１及び図２に示すように、各コラム１５は、いずれも同じ大きさの略直方体形状であり、表面が細長い略矩形状である。また、各区域Ｒ１，Ｒ２，Ｒ３ごとに、コラム１５の存在比率が異なっている。なお、コラム１５の存在比率の設定については、後に詳細に説明する。 FIG. 2 shows a cross-sectional structure taken along line II-II in FIG. As shown in FIG. 2, the semiconductor wafer 10 is formed by epitaxially growing an n ⁻ type drift layer 12 on the surface of an n ⁺ type substrate 11. In FIG. 2, hatching of the drift layer 12 is omitted. The drift layer 12 is formed with a p-type column 15 (foreign substance injection region) extending downward from the surface side thereof. Substrate 11, drift layer 12 and column 15 are all made of silicon carbide. As shown in FIGS. 1 and 2, each column 15 has a substantially rectangular parallelepiped shape with the same size, and has a substantially rectangular shape with an elongated surface. Further, the existence ratio of the column 15 is different for each of the sections R1, R2, and R3. The setting of the existence ratio of the column 15 will be described in detail later.

この半導体ウエハ１０を用いて、図３に示すＪＢＳダイオード２０が製造される。図３に示すように、ＪＢＳダイオード２０では、半導体ウエハ１０のドリフト層１２の表面の各区域Ｒ１，Ｒ２，Ｒ３の端部に、層間絶縁膜３７が形成されている。また、ドリフト層１２の表面の各区域Ｒ１，Ｒ２，Ｒ３の中央部にはショットキー電極３８が接続されている。ショットキー電極３８は、端部が屈曲しており、層間絶縁膜３７の上にまで伸びている。ショットキー電極３８は、チタン、モリブデン、ニッケル、およびこれらの合金などから形成されている。また、ショットキー電極３８の上に、アルミニウムなどの表面電極３９が形成されている。図３に示すように、1枚の半導体ウエハ１０に複数個(この場合１６個)のＪＢＳダイオード２０を提供する構造が製造される。その後に、区域の境界である切断線２１に沿って切断することによって、１６個のＪＢＳダイオード２０が量産される。図１の個々の領域は、個々のＪＢＳダイオード２０に対応する。各区域Ｒ１，Ｒ２，Ｒ３の特性が予め均質化されていれば、それらの区域から製造される複数個のJＢＳダイオード２０の特性が均質なものとなる。 A JBS diode 20 shown in FIG. 3 is manufactured using the semiconductor wafer 10. As shown in FIG. 3, in the JBS diode 20, an interlayer insulating film 37 is formed at the end of each section R 1, R 2, R 3 on the surface of the drift layer 12 of the semiconductor wafer 10. Further, a Schottky electrode 38 is connected to the central portion of each section R1, R2, R3 on the surface of the drift layer 12. The Schottky electrode 38 is bent at its end and extends onto the interlayer insulating film 37. Schottky electrode 38 is made of titanium, molybdenum, nickel, an alloy thereof, or the like. A surface electrode 39 such as aluminum is formed on the Schottky electrode 38. As shown in FIG. 3, a structure for providing a plurality (16 in this case) of JBS diodes 20 on one semiconductor wafer 10 is manufactured. Thereafter, 16 JBS diodes 20 are mass-produced by cutting along the cutting line 21 which is the boundary of the area. Individual regions in FIG. 1 correspond to individual JBS diodes 20. If the characteristics of each of the areas R1, R2, and R3 are homogenized in advance, the characteristics of the plurality of JBS diodes 20 manufactured from these areas become uniform.

次に、半導体ウエハ１０のドリフト層１２に形成されるコラム１５と、半導体ウエハ１０に存在している特性低下要因との関係について説明する。図２に示すように、各区域Ｒ１，Ｒ２，Ｒ３内には、結晶欠陥１７や、ドリフト層１２の表面に生じている凹部１８などが存在している。これらの特性低下要因は、基板１１を形成する際、又はドリフト層１２をエピタキシャル成長させる際に生じる。本実施例の基板１１は、炭化珪素からなるため、転位や積層欠陥などの結晶欠陥を含まない高品質の結晶成長を行うことが困難である。ドリフト層１２は、基板１１上にエピタキシャル成長しているため、基板１１にこうした結晶欠陥があると、その欠陥が伝播される。また、ドリフト層１２をエピタキシャル成長させる際に、その表面の一部が平坦化されないで凹凸が生じたり、上記欠陥の近傍に凹凸が生じたりすることもある。半導体ウエハ１０に、結晶欠陥１７や表面凹部１８等が存在していると、この半導体ウエハ１０から図３に示すＪＢＳダイオード２０を形成した場合に、この部位をリーク電流が流れる。結晶欠陥１７や表面凹部１８等はＪＢＳダイオード２０の特性を低下させる要因となる。半導体ウエハ１０の各区域Ｒ１，Ｒ２，Ｒ３ごとに、特性低下要因の平均存在密度（単位面積あたりの数）が不均一であると、各区域Ｒ１，Ｒ２，Ｒ３に形成されるＪＢＳダイオードの特性にもばらつきが生じる。 Next, the relationship between the column 15 formed in the drift layer 12 of the semiconductor wafer 10 and the characteristic deterioration factor existing in the semiconductor wafer 10 will be described. As shown in FIG. 2, there are crystal defects 17, recesses 18 generated on the surface of the drift layer 12, and the like in each of the sections R 1, R 2, R 3. These characteristic deterioration factors occur when the substrate 11 is formed or when the drift layer 12 is epitaxially grown. Since the substrate 11 of this embodiment is made of silicon carbide, it is difficult to perform high-quality crystal growth that does not include crystal defects such as dislocations and stacking faults. Since the drift layer 12 is epitaxially grown on the substrate 11, if such a crystal defect exists in the substrate 11, the defect is propagated. In addition, when the drift layer 12 is epitaxially grown, unevenness may occur due to a portion of the surface not being flattened, or unevenness may occur in the vicinity of the defect. If there are crystal defects 17, surface recesses 18, etc. in the semiconductor wafer 10, when the JBS diode 20 shown in FIG. 3 is formed from the semiconductor wafer 10, a leak current flows through this portion. The crystal defects 17 and the surface recesses 18 are factors that deteriorate the characteristics of the JBS diode 20. If the average existence density (number per unit area) of the characteristic degradation factor is non-uniform for each of the areas R1, R2, and R3 of the semiconductor wafer 10, the characteristics of the JBS diode formed in each of the areas R1, R2, and R3 Variation also occurs.

そこで、この半導体ウエハ１０では、図２に示すように、各区域Ｒ１，Ｒ２，Ｒ３ごとに測定した特性低下要因の平均存在密度が高いほど、コラム１５の存在比率を高くすることによって、区域Ｒ１，Ｒ２，Ｒ３ごとの特性を均質にするようにしている。すなわち、図示されているケースでは、図２に示すように、結晶欠陥１７と凹部１８とを加算した値、すなわち特性低下要因の総数が、第１区域Ｒ１、第３区域Ｒ３、第２区域Ｒ２の順に多くなっている。区域Ｒ１，Ｒ２，Ｒ３内の特性低下要因の平均存在密度が高いほど、各区域Ｒ１，Ｒ２，Ｒ３に形成するコラム１５の個数が多くなっている。すなわち、各コラム１５は同じ大きさであるため、各区域Ｒ１，Ｒ２，Ｒ３では、特性低下要因の平均存在密度が高いほど、コラム１５の存在比率が大きくなっている。半導体ウエハ１０では、特性低下要因が多い区域ほど、コラム１５が多く存在しており、特性低下要因による影響を低減する処理が多く加えられている。したがって、区域Ｒ１，Ｒ２，Ｒ３を相互を比較したときに、特性低下要因の差が少ない状態に調整することができる。すなわち、半導体ウエハ１０は、区域ごとの特性のばらつきが少ない均質なウエハとなっている。 Therefore, in this semiconductor wafer 10, as shown in FIG. 2, by increasing the existence ratio of the column 15 as the average existence density of the characteristic deterioration factor measured for each of the areas R1, R2, and R3 increases, the area R1 , R2 and R3 are made uniform in characteristics. That is, in the illustrated case, as shown in FIG. 2, the sum of the crystal defects 17 and the recesses 18, that is, the total number of characteristic deterioration factors is the first zone R 1, the third zone R 3, and the second zone R 2. It is increasing in order. The higher the average existence density of the characteristic deterioration factors in the areas R1, R2, and R3, the greater the number of columns 15 formed in each of the areas R1, R2, and R3. That is, since each column 15 is the same size, the presence ratio of the column 15 is larger in each of the areas R1, R2, and R3 as the average existence density of the characteristic deterioration factor is higher. In the semiconductor wafer 10, the column 15 is more present in an area where there are more characteristic deterioration factors, and more processing for reducing the influence of the characteristic deterioration factors is added. Therefore, when the areas R1, R2, and R3 are compared with each other, it is possible to adjust to a state in which the difference in the characteristic deterioration factor is small. That is, the semiconductor wafer 10 is a homogeneous wafer with little variation in characteristics for each zone.

また、各区域Ｒ１，Ｒ２，Ｒ３では、特性低下要因の平均存在密度が高いほど、コラム１５の存在比率が高いため、特性低下要因の平均存在密度が高いほど、隣り合う２つのコラム１５の間隔が短くなっているということができる。隣り合う２つのコラム１５の間隔は、詳細には、下記の表１〜３に基づいて設定されている。 Further, in each of the areas R1, R2, and R3, the higher the average existence density of the characteristic deterioration factor is, the higher the existence ratio of the columns 15 is. Therefore, the higher the average existence density of the characteristic deterioration factor is, the higher the interval between two adjacent columns 15 is. Can be said to be shorter. More specifically, the interval between two adjacent columns 15 is set based on the following Tables 1 to 3.

表１〜３は、半導体ウエハ１０を用いて形成したＪＢＳダイオード２０において、逆方向に１２００〔Ｖ〕の電圧を印加した場合に、リーク電流を約１×１０^−５〔Ａ／ｃｍ^２〕に抑えるための特性低下要因の平均存在密度〔ｃｍ^−２〕とコラム間隔〔μｍ〕との関係を示している。表１はドリフト層１２の厚みが８〔μｍ〕の場合、表２はドリフト層１２の厚みが１０〔μｍ〕の場合、表３はドリフト層１２の厚みが１３〔μｍ〕の場合の特性低下要因の平均存在密度とコラム間隔との関係を示している。なお、この表では、特性低下要因を、ドリフト層１２の表面に存在している底角が１２０〔°〕で深さが５０〔ｎｍ〕の凹部とし、この凹部の平均存在密度とコラム間隔との関係を示している。また、コラム１５の不純物濃度は、１×１０^１９〔ｃｍ^−３〕、幅は１．０〔μｍ〕、深さ０．７〔μｍ〕としている。 Tables 1 to 3 show that in the JBS diode 20 formed using the semiconductor wafer 10, when a voltage of 1200 [V] is applied in the reverse direction, the leakage current is about 1 × 10 ⁻⁵ [A / cm ² ]. The relationship between the average existence density [cm ^<-2> ] of the characteristic fall factor for suppressing and column space | interval [micrometer] is shown. Table 1 shows that the drift layer 12 has a thickness of 8 [μm], Table 2 shows that the drift layer 12 has a thickness of 10 [μm], and Table 3 shows that the drift layer 12 has a thickness of 13 [μm]. The relationship between the average density of factors and the column spacing is shown. In this table, the characteristic degradation factor is a recess having a base angle of 120 ° and a depth of 50 nm existing on the surface of the drift layer 12. Shows the relationship. The impurity concentration of the column 15 is 1 × 10 ¹⁹ [cm ⁻³ ], the width is 1.0 μm, and the depth is 0.7 μm.

表１は、ドリフト層１２の厚みが８〔μｍ〕であって、ドリフト層１２の不純物濃度が４×１０^１５〔ｃｍ^−３〕、６×１０^１５〔ｃｍ^−３〕、８×１０^１５〔ｃｍ^−３〕のそれぞれの場合での特性低下要因の平均存在密度〔ｃｍ^−２〕と隣り合う２つのコラム１５の間隔〔μｍ〕との関係を示している。ドリフト層１２の厚みが８〔μｍ〕でドリフト層１２の不純物濃度が４×１０^１５〔ｃｍ^−３〕の場合には、特性低下要因の平均存在密度が１８００〔ｃｍ^−２〕未満であれば、隣り合う２つのコラム１５の間隔〔μｍ〕は３．３〔μｍ〕に設定されている。特性低下要因の平均存在密度が、３０００〔ｃｍ^−２〕、６０００〔ｃｍ^−２〕、１８０００〔ｃｍ^−２〕と高くなると、リーク電流が高くなりやすい。したがって、リーク電流を約１×１０^−５〔Ａ／ｃｍ^２〕に抑えるために、コラム間隔〔μｍ〕は、３．０〔μｍ〕、２．８〔μｍ〕、２．５〔μｍ〕と、徐々に狭くなるように設定されている。また、ドリフト層１２の不純物濃度が高いほど、特性低下要因の平均存在密度が同じ場合でも、リーク電流が高くなりやすい。そのため、例えば、特性低下要因の平均存在密度が３０００〔ｃｍ^−２〕である場合には、不純物濃度が４×１０^１５〔ｃｍ^−３〕の場合にはコラム間隔が３．０〔μｍ〕に設定され、不純物濃度が６×１０^１５〔ｃｍ^−３〕の場合にはコラム間隔が２．８〔μｍ〕に設定され、不純物濃度が８×１０^１５〔ｃｍ^−３〕の場合にはコラム間隔が２．５〔μｍ〕に設定されている。すなわち、ドリフト層１２の不純物濃度が高くなるほどコラム間隔が狭く設定されている。 Table 1 shows that the thickness of the drift layer 12 is 8 [μm], and the impurity concentration of the drift layer 12 is 4 × 10 ¹⁵ [cm ⁻³ ], 6 × 10 ¹⁵ [cm ⁻³ ], and 8 × 10 ¹⁵ [ The relationship between the average existence density [cm ⁻² ] of the characteristic deterioration factor in each case of cm ⁻³ ] and the interval [μm] between two adjacent columns 15 is shown. In the case where the thickness of the drift layer 12 is 8 [μm] and the impurity concentration of the drift layer 12 is 4 × 10 ¹⁵ [cm ⁻³ ], the average existence density of the characteristic deterioration factor is less than 1800 [cm ⁻² ]. The interval [μm] between two adjacent columns 15 is set to 3.3 [μm]. When the average abundance of the characteristic deterioration factor is as high as 3000 [cm ⁻² ], 6000 [cm ⁻² ], and 18000 [cm ⁻² ], the leakage current tends to increase. Therefore, in order to suppress the leakage current to about 1 × 10 ⁻⁵ [A / cm ² ], the column interval [μm] is 3.0 [μm], 2.8 [μm], and 2.5 [μm]. It is set to gradually narrow. In addition, the higher the impurity concentration of the drift layer 12, the higher the leakage current, even when the average existence density of the characteristic deterioration factor is the same. Therefore, for example, when the average existence density of the characteristic deterioration factor is 3000 [cm ⁻² ], when the impurity concentration is 4 × 10 ¹⁵ [cm ⁻³ ], the column interval is set to 3.0 [μm]. When the impurity concentration is 6 × 10 ¹⁵ [cm ⁻³ ], the column interval is set to 2.8 [μm], and when the impurity concentration is 8 × 10 ¹⁵ [cm ⁻³ ], the column interval is set. Is set to 2.5 [μm]. That is, the column interval is set narrower as the impurity concentration of the drift layer 12 becomes higher.

表２は、ドリフト層１２の厚みが１０〔μｍ〕であって、ドリフト層１２の不純物濃度が４×１０^１５〔ｃｍ^−３〕、６×１０^１５〔ｃｍ^−３〕、８×１０^１５〔ｃｍ^−３〕のそれぞれの場合での特性低下要因の平均存在密度〔ｃｍ^−２〕と隣り合う２つのコラム１５の間隔〔μｍ〕との関係を示している。また、表３は、ドリフト層１２の厚みが１３〔μｍ〕であって、ドリフト層１２の不純物濃度が４×１０^１５〔ｃｍ^−３〕、６×１０^１５〔ｃｍ^−３〕、８×１０^１５〔ｃｍ^−３〕のそれぞれの場合での特性低下要因の平均存在密度〔ｃｍ^−２〕と隣り合う２つのコラム１５の間隔〔μｍ〕との関係を示している。例えば、ドリフト層１２の不純物濃度が同じである場合には、ドリフト層１２の厚みが薄いほど、リーク電流は高くなりやすい。したがって、ドリフト層１２の不純物濃度が４×１０^１５〔ｃｍ^−３〕であって、特性低下要因の平均存在密度が６０００〔ｃｍ^−２〕の場合にリーク電流を約１×１０^−５〔Ａ／ｃｍ^２〕に抑えるには、表１に示すドリフト層１２の厚みが８〔μｍ〕の場合には、コラム間隔が２．８〔μｍ〕に設定され、表２に示すドリフト層１２の厚みが１０〔μｍ〕の場合には、コラム間隔は３．３〔μｍ〕に設定され（平均存在密度が７２００〔ｃｍ^−２〕よりも少ないため、コラム間隔を３．３〔μｍ〕とすればよい）、表３に示すドリフト層１２の厚みが１０〔μｍ〕の場合には、３．９〔μｍ〕に設定されている。このように、ドリフト層１２の不純物濃度が同じである場合には、ドリフト層１２の厚みが薄いほど、特性低下要因の平均存在密度に対するコラム間隔が狭く設定されている。
以上のように、半導体ウエハ１０では、ドリフト層１２における不純物濃度及び厚みに基づいて、特性低下要因の平均存在密度に応じたコラム間隔が設定されている。なお、１枚の半導体ウエハ１０では、ドリフト層１２の厚み及び不純物濃度は略一定であるため、各区域Ｒ１，Ｒ２，Ｒ３ごとの特性低下要因の平均存在密度が多いほど、表１〜３に従ってコラム間隔が狭くなり、コラム１５の存在比率は高くなっている。 Table 2 shows that the drift layer 12 has a thickness of 10 [μm], and the impurity concentration of the drift layer 12 is 4 × 10 ¹⁵ [cm ⁻³ ], 6 × 10 ¹⁵ [cm ⁻³ ], and 8 × 10 ¹⁵ [ The relationship between the average existence density [cm ⁻² ] of the characteristic deterioration factor in each case of cm ⁻³ ] and the interval [μm] between two adjacent columns 15 is shown. Table 3 shows that the thickness of the drift layer 12 is 13 [μm], and the impurity concentration of the drift layer 12 is 4 × 10 ¹⁵ [cm ⁻³ ], 6 × 10 ¹⁵ [cm ⁻³ ], and 8 × 10. The relationship between the average existence density [cm ⁻² ] of the characteristic deterioration factor in each case of ¹⁵ [cm ⁻³ ] and the interval [μm] between two adjacent columns 15 is shown. For example, when the impurity concentration of the drift layer 12 is the same, the leakage current tends to increase as the thickness of the drift layer 12 decreases. Therefore, when the impurity concentration of the drift layer 12 is 4 × 10 ¹⁵ [cm ⁻³ ] and the average existence density of the characteristic deterioration factor is 6000 [cm ⁻² ], the leakage current is about 1 × 10 ⁻⁵ [A / Cm ² ], when the thickness of the drift layer 12 shown in Table 1 is 8 μm, the column interval is set to 2.8 μm, and the thickness of the drift layer 12 shown in Table 2 is set. Is 10 [μm], the column spacing is set to 3.3 [μm] (since the average abundance is less than 7200 [cm ⁻² ], the column spacing is set to 3.3 [μm]. If the thickness of the drift layer 12 shown in Table 3 is 10 [μm], it is set to 3.9 [μm]. Thus, when the impurity concentration of the drift layer 12 is the same, the column interval with respect to the average existence density of the characteristic deterioration factor is set narrower as the drift layer 12 is thinner.
As described above, in the semiconductor wafer 10, the column interval corresponding to the average existence density of the characteristic deterioration factor is set based on the impurity concentration and thickness in the drift layer 12. In addition, since the thickness and impurity concentration of the drift layer 12 are substantially constant in one semiconductor wafer 10, the larger the average existence density of the characteristic deterioration factor for each of the sections R1, R2, and R3, the greater the density according to Tables 1 to 3. The column interval is narrowed, and the presence ratio of the column 15 is high.

処理済の半導体ウエハ１０は、基板１１上にドリフト層１２が形成されている半導体ウエハ１０に、以下の処理によってコラム１５を形成することによって得ることができる。図４は、その処理手順を示すフローチャートであり、図５は、処理手順のステップ１１,１２，１５〜１７で用いられる処理装置６０の構成を示している。また、図６〜図１２は、半導体ウエハ１０の各処理工程における断面構造を示している。図５に示すように、処理装置６０は、検出部６１と制御部６８と露光部７０とを備えている。 The processed semiconductor wafer 10 can be obtained by forming the column 15 on the semiconductor wafer 10 on which the drift layer 12 is formed on the substrate 11 by the following processing. FIG. 4 is a flowchart showing the processing procedure, and FIG. 5 shows the configuration of the processing device 60 used in steps 11, 12, 15 to 17 of the processing procedure. 6 to 12 show cross-sectional structures of the semiconductor wafer 10 in each processing step. As shown in FIG. 5, the processing device 60 includes a detection unit 61, a control unit 68, and an exposure unit 70.

図４に示すように、まず、ステップ１１において半導体ウエハ１０全体の特性低下要因の計測及び分布状態を非破壊的に測定する。本実施例では、図５に示す処理装置６０の検出部６１が、フォトルミネッセンス法によって、半導体ウエハ１０の特性低下要因を特定する。なお、検出部６１が、特性低下要因の平均存在密度を特定する方法としては、この方法に限定されず、カソードルミネッセンス法、エレクトロルミネッセンス法、Ｘ線トポグラフィー法を用いるようにしてもよい。検出部６１は、励起光源６２と分光レンズ６３と分光器６４と結像レンズ６５と光検出器６６とを備えている。励起光源６２は、半導体ウエハ１０に光を照射する。これによって半導体ウエハ１０から放出される光は、分光レンズ６３を通じて分光器６４に導入される。分光レンズ６３を用いることで、正反射光が分光器６４に導入されることを抑制することができる。分光器６４から出射された光は、結像レンズ６５によって結像され、光検出器６６に導入される。制御部６８は、光検出器６６に導入された光の情報に基づいて、半導体ウエハ１０の各部位の結晶状態及びドリフト層１２表面の凹凸を検出する。制御部６８に、半導体ウエハ１０の特性低下要因の計測及び分布状態の情報が保存される。 As shown in FIG. 4, first, in step 11, the measurement and distribution state of the characteristic deterioration factor of the entire semiconductor wafer 10 are measured nondestructively. In the present embodiment, the detection unit 61 of the processing apparatus 60 shown in FIG. 5 identifies a factor that degrades the characteristics of the semiconductor wafer 10 by the photoluminescence method. The detection unit 61 is not limited to this method for specifying the average abundance of the characteristic degradation factors, and a cathodoluminescence method, an electroluminescence method, or an X-ray topography method may be used. The detection unit 61 includes an excitation light source 62, a spectroscopic lens 63, a spectroscope 64, an imaging lens 65, and a photodetector 66. The excitation light source 62 irradiates the semiconductor wafer 10 with light. Thereby, the light emitted from the semiconductor wafer 10 is introduced into the spectroscope 64 through the spectroscopic lens 63. By using the spectroscopic lens 63, it is possible to suppress the specular reflection light from being introduced into the spectroscope 64. The light emitted from the spectroscope 64 is imaged by the imaging lens 65 and introduced into the photodetector 66. The control unit 68 detects the crystal state of each part of the semiconductor wafer 10 and the unevenness of the surface of the drift layer 12 based on the information on the light introduced into the photodetector 66. The control unit 68 stores information on measurement of the characteristic deterioration factor of the semiconductor wafer 10 and distribution state.

次に、図４のステップ１２に移り、図５の処理装置６０の制御部６８が、半導体ウエハ１０を複数の区域Ｒ１，Ｒ２，Ｒ３に分割するとともに、ステップ１１で測定した特性低下要因の数及びその分布状態に基づいて各区域Ｒ１，Ｒ２，Ｒ３の特性低下要因の平均存在密度を特定する。なお、ステップ１１及びステップ１２では、半導体ウエハ１０全体の特性低下要因の計測及び分布状態を検出した後に、各区域Ｒ１，Ｒ２，Ｒ３の特性低下要因の平均存在密度を特定するようにしている。しかしながら、最初のステップで半導体ウエハ１０を各区域Ｒ１，Ｒ２，Ｒ３に分割し、各区域Ｒ１，Ｒ２，Ｒ３ごとの特性低下要因の計測等を行うようにしてもよい。この場合には、上記各種の解析方法を用いてもよいし、半導体ウエハ１０の各区域Ｒ１，Ｒ２，Ｒ３ごとに、基板１１側からドリフト層１２側へ流れる逆方向のリーク電流を測定することによって、各区域Ｒ１，Ｒ２，Ｒ３の特性低下要因の平均存在密度を特定するようにしてもよい。 Next, the process proceeds to step 12 in FIG. 4, and the control unit 68 of the processing apparatus 60 in FIG. 5 divides the semiconductor wafer 10 into a plurality of sections R1, R2, and R3, and the number of characteristic deterioration factors measured in step 11. And the average existence density of the characteristic decreasing factor of each area R1, R2, R3 is specified based on the distribution state. In step 11 and step 12, after the measurement and distribution state of the characteristic deterioration factor of the entire semiconductor wafer 10 are detected, the average existence density of the characteristic deterioration factor in each of the areas R1, R2, and R3 is specified. However, in the first step, the semiconductor wafer 10 may be divided into the sections R1, R2, and R3, and the characteristic deterioration factor may be measured for each of the sections R1, R2, and R3. In this case, the various analysis methods described above may be used, and the reverse leakage current flowing from the substrate 11 side to the drift layer 12 side is measured for each of the sections R1, R2, and R3 of the semiconductor wafer 10. According to the above, the average existence density of the characteristic deterioration factors in each of the areas R1, R2, and R3 may be specified.

次に、図４のステップ１３に移り、図６に示すように、ドリフト層１２の表面に酸化膜３０を形成する。なお、ドリフト層１２表面に形成される膜としては、酸化膜３０に限られず、耐熱性を有するマスク材であればよい。次に、ステップ１４に移り、図６に示すように、酸化膜３０上にレジスト３１が塗布され、ステップ１５に移る。図５に示すように、制御部６８は、特性低下要因の平均存在密度に対応するマスクパターンの種類を示す表を記憶している記憶部６９を備えている。ステップ１５では、制御部６８が、記憶部６９が記憶している表に区域Ｒ１内の特定低下要因の平均存在密度を適用することによって、複数種類のマスクパターンの中から区域Ｒ１に適した１種類のマスクパターンを選択する。なお、制御部６８には、ドリフト層１２の膜厚や不純物濃度の情報が予め入力されており、制御部６８は、この情報に対応して、記憶部６９が記憶している表を利用する。複数種類のマスクパターンは、いずれも、複数の開口を備えており、開口が均一に分布しているとともに、種類によって開口比率が相違している。 Next, the process proceeds to step 13 in FIG. 4, and an oxide film 30 is formed on the surface of the drift layer 12 as shown in FIG. The film formed on the surface of the drift layer 12 is not limited to the oxide film 30 and may be any mask material having heat resistance. Next, the process proceeds to step 14, where a resist 31 is applied on the oxide film 30 as shown in FIG. As shown in FIG. 5, the control unit 68 includes a storage unit 69 that stores a table indicating the types of mask patterns corresponding to the average existence density of the characteristic deterioration factors. In step 15, the control unit 68 applies the average existence density of the specific reduction factor in the area R 1 to the table stored in the storage unit 69, thereby selecting 1 suitable for the area R 1 from the plurality of types of mask patterns. Select the type of mask pattern. Note that information on the film thickness and impurity concentration of the drift layer 12 is input to the control unit 68 in advance, and the control unit 68 uses a table stored in the storage unit 69 corresponding to this information. . Each of the plurality of types of mask patterns has a plurality of openings, the openings are uniformly distributed, and the opening ratios differ depending on the types.

次に、図４のステップ１６に移り、図５に示す処理装置６０の露光部７０によって半導体ウエハ１０を露光する。露光部７０は、光源７１とコンデンサレンズ７２と複数種類のレチクル７３ａ，７３ｂ，７３ｃと投影レンズ７４とを備えている。複数種類のレチクル７３ａ，７３ｂ，７３ｃのそれぞれには、前記したパターンで開口が形成されている。制御部６８は、複数種類のレチクル７３ａ，７３ｂ，７３ｃから選択した１種類のマスクパターンに対応するレチクル７３ａによって露光が行われるように、露光部７０を制御する。図５に示すように、露光部７０では、光源７１から光が出射され、この光がコンデンサレンズ７２を介して、選択されたレチクル７３ａを均一な照度分布で照射する。レチクル７３を透過した光は、投影レンズ７４を介して半導体ウエハ１０の区域Ｒ１においてレジスト３１上に結像される。このようにして、選択されたマスクパターンが、半導体ウエハ１０上のレジスト３１に投影される。図７は、レジスト３１のうち区域Ｒ１にマスクパターンが露光された部位を破線で示している。 Next, the process proceeds to step 16 in FIG. 4, and the semiconductor wafer 10 is exposed by the exposure unit 70 of the processing apparatus 60 shown in FIG. The exposure unit 70 includes a light source 71, a condenser lens 72, a plurality of types of reticles 73a, 73b, 73c, and a projection lens 74. Each of the plurality of types of reticles 73a, 73b, and 73c has an opening formed in the above-described pattern. The control unit 68 controls the exposure unit 70 so that the exposure is performed by the reticle 73a corresponding to one type of mask pattern selected from the plurality of types of reticles 73a, 73b, and 73c. As shown in FIG. 5, in the exposure unit 70, light is emitted from the light source 71, and this light irradiates the selected reticle 73 a through the condenser lens 72 with a uniform illuminance distribution. The light transmitted through the reticle 73 is imaged on the resist 31 in the area R1 of the semiconductor wafer 10 via the projection lens 74. In this way, the selected mask pattern is projected onto the resist 31 on the semiconductor wafer 10. FIG. 7 shows a portion of the resist 31 where the mask pattern is exposed in the area R1 by a broken line.

次に、図４のステップ１７に移り、第２区域Ｒ２の処理に移る。ステップ１５で、区域Ｒ２の特定低下要因の平均存在密度に基づいて、予め用意されている複数種類のマスクパターンの中から１種類のマスクパターンを選択する。本実施例では、第２区域Ｒ２の平均存在密度が低いため、処理装置６０の制御部６８には、ステップ１５で開口比率が低い種類のマスクパターンを選択される。これにより、露光部７０では、開口比率の低い種類のマスクパターンに対応するレチクル７３ｃが用いられ、第２区域Ｒ２の露光が行われる。第２区域Ｒ２の露光を行った後には、第３区域Ｒ３の露光が行われ、順次区域ごとに露光が行われる。なお、図８は、区域Ｒ１〜Ｒ３のレジスト３１にマスクパターンが露光された状態を破線で示している。このように、区域Ｒ１，Ｒ２，Ｒ３ごとに、特性低下要因の存在密度に基づいて異なるマスクパターンが投影される。 Next, the process proceeds to step 17 in FIG. 4, and the process proceeds to the second area R2. In step 15, one type of mask pattern is selected from a plurality of types of mask patterns prepared in advance based on the average existence density of the specific decrease factors in the area R 2. In the present embodiment, since the average existence density of the second area R2 is low, the control unit 68 of the processing apparatus 60 selects a mask pattern having a low opening ratio in step 15. Thereby, in the exposure part 70, the reticle 73c corresponding to a mask pattern of a low opening ratio is used, and the exposure of the second area R2 is performed. After the exposure of the second area R2, the exposure of the third area R3 is performed, and the exposure is sequentially performed for each area. FIG. 8 shows a state in which the mask pattern is exposed on the resist 31 in the areas R1 to R3 by broken lines. In this way, different mask patterns are projected for each of the areas R1, R2, and R3 based on the existence density of the characteristic deterioration factor.

次に、図４のステップ１８に移り、現像を行う。これにより、図９に示すように、レジスト３１では、露光によって光が照射された部位が除去され、レジスト３１に開口３３ａが形成される。次に、図４のステップ１９に移り、酸化膜３０がドライエッチングされる。これにより、図９に示すように、酸化膜３０では、レジスト３１の開口３３ａに対応した部位に開口３３ｂが形成され、ドリフト層１２の表面が露出する。そして、図４のステップ２０に移り、図１０に示すようにレジスト３１を除去する。このようにして、半導体ウエハ１０の各区域Ｒ１，Ｒ２，Ｒ３では、区域ごとの特性低下要因の平均存在密度が高いほど、酸化膜３０のマスクに形成される開口３３ｂの比率が高くなっている。次に、図４のステップ２１に移り、図１０に示すように、酸化膜３０の開口３３ｂに対応して異種物質が注入される。なお、本実施例では、ドリフト層１２内にｐ型のコラム１５を形成するために、アルミニウムイオンまたはボロンイオンを注入する。このとき、炭化珪素の結晶性が回復しやすいように、基板１１の温度を５００℃程度に維持して、イオン注入を行う。 Next, the process proceeds to step 18 in FIG. As a result, as shown in FIG. 9, in the resist 31, a portion irradiated with light by exposure is removed, and an opening 33 a is formed in the resist 31. Next, the process proceeds to step 19 in FIG. 4, and the oxide film 30 is dry-etched. As a result, as shown in FIG. 9, in the oxide film 30, an opening 33 b is formed at a portion corresponding to the opening 33 a of the resist 31, and the surface of the drift layer 12 is exposed. Then, the process proceeds to step 20 in FIG. 4, and the resist 31 is removed as shown in FIG. In this manner, in each of the areas R1, R2, and R3 of the semiconductor wafer 10, the ratio of the openings 33b formed in the mask of the oxide film 30 is increased as the average existence density of the characteristic deterioration factor for each area is higher. . Next, the process proceeds to step 21 in FIG. 4, and as shown in FIG. 10, a foreign substance is injected corresponding to the opening 33 b of the oxide film 30. In this embodiment, in order to form the p-type column 15 in the drift layer 12, aluminum ions or boron ions are implanted. At this time, ion implantation is performed while maintaining the temperature of the substrate 11 at about 500 ° C. so that the crystallinity of silicon carbide is easily recovered.

その後、図４のステップ２２に移り、図１１に示すように、ドリフト層１２の表面をレジスト等のカーボン膜３５で保護する。この状態で、１６００℃以上の温度条件下で、活性化アニールを行い、コラム１５を活性化させる。次に、ステップ２３に移り、犠牲酸化を行い、カーボン膜３５を除去するとともに、酸化膜３６を形成する。その後、ステップ２４に移り、電極形成等を行う。この工程では、酸化膜３６を除去し、図３に示すように、層間絶縁膜３７を堆積させ、デバイス領域をエッチングして開口を形成する。この開口にショットキー電極３８を形成し、ショットキー電極３８の上に表面電極３９を形成する。 Thereafter, the process proceeds to step 22 in FIG. 4, and the surface of the drift layer 12 is protected with a carbon film 35 such as a resist as shown in FIG. In this state, activation annealing is performed under a temperature condition of 1600 ° C. or higher to activate the column 15. Next, the process proceeds to step 23 where sacrificial oxidation is performed to remove the carbon film 35 and form an oxide film 36. Then, it moves to step 24 and performs electrode formation. In this step, the oxide film 36 is removed, an interlayer insulating film 37 is deposited, and the device region is etched to form an opening, as shown in FIG. A Schottky electrode 38 is formed in the opening, and a surface electrode 39 is formed on the Schottky electrode 38.

以上のように、本実施例では、半導体ウエハ１０の区域Ｒ１，Ｒ２，Ｒ３ごとに、予め用意されている複数種類のマスクパターンのなかから１種類のマスクパターンを選択して処理を行う。したがって、半導体ウエハ１０の結晶欠陥１７や凹部１８の存在位置を特定し、特定された位置を処理する方法よりも効率的に均質な半導体ウエハ１０を量産することができる。
半導体ウエハ１０の区域Ｒ１，Ｒ２，Ｒ３ごとに、結晶欠陥１７や凹部１８といった特性低下要因が多い区域Ｒ１，Ｒ２，Ｒ３ほど、コラム１５を多く形成するために、区域Ｒ１，Ｒ２，Ｒ３相互を比較したときに、特性低下要因による影響の差が少ない状態に調整することができ、不均質な半導体ウエハを均質なウエハとすることができる。 As described above, in this embodiment, for each of the areas R1, R2, and R3 of the semiconductor wafer 10, one type of mask pattern is selected from among a plurality of types of mask patterns prepared in advance, and processing is performed. Therefore, it is possible to mass-produce the homogeneous semiconductor wafer 10 more efficiently than the method of specifying the existence positions of the crystal defects 17 and the recesses 18 of the semiconductor wafer 10 and processing the specified positions.
In order to form more columns 15 in the areas R1, R2, and R3 where the characteristic deterioration factors such as the crystal defects 17 and the recesses 18 are more frequent for each of the areas R1, R2, and R3 of the semiconductor wafer 10, the areas R1, R2, and R3 are mutually connected When compared, it can be adjusted to a state in which the difference in influence due to the characteristic deterioration factor is small, and a heterogeneous semiconductor wafer can be made a homogeneous wafer.

（実施例２）
次に、本明細書で開示される発明に係る半導体ウエハを具体化した実施例２を、図１３を参照して説明する。
実施例２の半導体ウエハ８１では、コラム８２の構成が実施例１とは異なっている。本実施例では、各コラム８２が、いずれも同じ大きさの略円柱形状であり、各区域Ｒ１，Ｒ２，Ｒ３内に均一に点在している。本実施例では、分割された区域Ｒ１，Ｒ２，Ｒ３ごとに、その区域Ｒ１，Ｒ２，Ｒ３内に存在する特性低下要因の平均存在密度が高いほどコラム８２の数が多く、コラム８２の存在比率が高くなっている。また、本実施例の半導体ウエハ８１も上記実施例１と同様の方法によって処理されている。これにより、結晶欠陥の存在位置を特定し、特定された位置を処理する方法よりも均質な半導体ウエハ８１を効率的に量産することができる。また、半導体ウエハ８１の区域ごとの特性のばらつきを低減して均質なウエハとすることができる。その他の構成、及び作用効果は実施例１と同じである。
なお、実施例２の変形例として、区域内に点在するコラムの形状を多角形状（例えば、六角形状）としてもよい。 (Example 2)
Next, Embodiment 2 in which a semiconductor wafer according to the invention disclosed in this specification is embodied will be described with reference to FIG.
In the semiconductor wafer 81 of the second embodiment, the configuration of the column 82 is different from that of the first embodiment. In the present embodiment, each column 82 has a substantially cylindrical shape having the same size, and is evenly scattered in each of the areas R1, R2, and R3. In the present embodiment, for each of the divided areas R1, R2, and R3, the higher the average existence density of the characteristic deterioration factors existing in the areas R1, R2, and R3, the larger the number of columns 82, and the existence ratio of the columns 82. Is high. Further, the semiconductor wafer 81 of this embodiment is also processed by the same method as in the first embodiment. As a result, it is possible to efficiently mass-produce the semiconductor wafer 81 that is more homogeneous than the method of identifying the existence position of crystal defects and processing the identified position. In addition, it is possible to reduce the variation in characteristics of each area of the semiconductor wafer 81 and make a uniform wafer. Other configurations and operational effects are the same as those of the first embodiment.
As a modification of the second embodiment, the column shape scattered in the area may be a polygonal shape (for example, a hexagonal shape).

（実施例３）
次に、本明細書で開示される発明に係る半導体ウエハを具体化した実施例３を、図１４を参照して説明する。
実施例３の半導体ウエハ８３では、コラム８４の構成が上記各実施例とは異なっている。本実施例のコラム８４は、表面形状（基板に沿った断面形状）が、区域の輪郭と一致する矩形状であり、内部に円形の穴が均一に点在している形状となっている。本実施例では、分割された区域Ｒ１，Ｒ２，Ｒ３ごとに、その区域Ｒ１，Ｒ２，Ｒ３内に存在する特性低下要因の平均存在密度が高いほど、コラム８４に形成される円形の穴が少なく、コラム８４の存在比率が高くなっている。本実施例の半導体ウエハ８３も、上記実施例１と同様の方法によって処理されている。本実施例においても、結晶欠陥の存在位置を特定し、特定された位置を処理する方法よりも均質な半導体ウエハ８３を効率的に量産することができる。また、半導体ウエハ８３の区域ごとの特性のばらつきを低減して均質なウエハとすることができる。その他の構成、及び作用効果は実施例１と同じである。
なお、実施例３の変形例として、各区域に形成されるコラムが、矩形の内部に穴が開いた形状とする場合には、区域ごとの穴の数を同じ数にして、特性低下要因の平均存在密度が高いほど穴の大きさを小さくすることによって、コラムの存在比率を高くするようにしてもよい。 (Example 3)
Next, a third embodiment in which the semiconductor wafer according to the invention disclosed in this specification is embodied will be described with reference to FIG.
In the semiconductor wafer 83 of the third embodiment, the configuration of the column 84 is different from those of the above embodiments. The column 84 of this embodiment has a rectangular shape whose surface shape (cross-sectional shape along the substrate) matches the contour of the area, and in which circular holes are evenly scattered inside. In the present embodiment, for each of the divided sections R1, R2, and R3, the higher the average density of the characteristic degradation factors existing in the sections R1, R2, and R3, the fewer circular holes are formed in the column 84. The existence ratio of the column 84 is high. The semiconductor wafer 83 of this example is also processed by the same method as in Example 1 above. Also in this embodiment, it is possible to efficiently mass-produce the semiconductor wafer 83 that is more homogeneous than the method of specifying the existence position of crystal defects and processing the specified position. In addition, it is possible to reduce the variation in characteristics of each area of the semiconductor wafer 83 and make a uniform wafer. Other configurations and operational effects are the same as those of the first embodiment.
As a modification of the third embodiment, when the columns formed in each area have a rectangular shape with holes, the number of holes in each area is set to the same number to reduce the characteristics. The column presence ratio may be increased by decreasing the hole size as the average density is higher.

（実施例４）
次に、本明細書で開示される発明に係る半導体ウエハを具体化した実施例４を、図１５を参照して説明する。
実施例４の半導体ウエハ８６では、コラム８６の構成が上記各実施例とは異なっている。本実施例のコラム８６は、表面形状（基板に沿った断面形状）が、環状に形成されている。各区域Ｒ１，Ｒ２，Ｒ３では、複数のコラム８６は同心円状に形成されており、各コラム８６の幅は同じ長さとなっている。本実施例では、分割された区域Ｒ１，Ｒ２，Ｒ３ごとに、その区域Ｒ１，Ｒ２，Ｒ３内に存在する特性低下要因の平均存在密度が高いほどコラム８６の数が多く、コラム８６の存在比率が高くなっている。また、本実施例の半導体ウエハ８５も上記実施例１と同様の方法によって処理されている。これにより、結晶欠陥の存在位置を特定し、特定された位置を処理する方法よりも均質な半導体ウエハ８５を効率的に量産することができる。また、半導体ウエハ８５の区域ごとの特性のばらつきを低減して均質なウエハとすることができる。その他の構成、及び作用効果は実施例１と同じである。 (Example 4)
Next, a fourth embodiment in which the semiconductor wafer according to the invention disclosed in this specification is embodied will be described with reference to FIG.
In the semiconductor wafer 86 of the fourth embodiment, the configuration of the column 86 is different from those of the above embodiments. The column 86 of this embodiment has a surface shape (a cross-sectional shape along the substrate) formed in an annular shape. In each of the sections R1, R2, and R3, the plurality of columns 86 are formed concentrically, and the width of each column 86 is the same length. In this embodiment, for each of the divided areas R1, R2, and R3, the higher the average existence density of the characteristic deterioration factors existing in the areas R1, R2, and R3, the larger the number of columns 86, and the existence ratio of the columns 86. Is high. Further, the semiconductor wafer 85 of this embodiment is also processed by the same method as in the first embodiment. As a result, it is possible to efficiently mass-produce the semiconductor wafer 85 that is more homogeneous than the method of identifying the existence position of the crystal defect and processing the identified position. In addition, it is possible to reduce the variation in characteristics of each area of the semiconductor wafer 85 and make a uniform wafer. Other configurations and operational effects are the same as those of the first embodiment.

（その他の実施例）
上記各実施例では、ドリフト層にボロンイオンや反対導電型のコラムを形成するようにしている。しかしながら、ドリフト層に異種物質注入領域として絶縁物質が注入された領域を形成するようにしてもよい。
上記各実施例では、半導体ウエハを、同じ表面積の複数の区域に分割している。半導体ウエハにおいて分割される区域は、例えば1個の半導体装置の大きさにあわせた区域であってもよい。また、半導体ウエハにおいて分割される各区域の大きさが区域ごとに異なっていてもよい。例えば、1個の半導体装置を平面視したときに複数個の半導体領域が存在している半導体装置を量産する場合には、その半導体領域に対応する区域に分割して均質化処理してもよい。
上記各実施例では、異種物質を全部の区域に同時に異種物質を注入している。しかしながら、区域ごとに異種物質を順次注入するようにしてもよい。 (Other examples)
In each of the above embodiments, boron ions or columns of opposite conductivity type are formed in the drift layer. However, a region in which an insulating material is injected may be formed in the drift layer as the foreign material injection region.
In each of the above embodiments, the semiconductor wafer is divided into a plurality of areas having the same surface area. The area divided in the semiconductor wafer may be an area according to the size of one semiconductor device, for example. Further, the size of each area divided in the semiconductor wafer may be different for each area. For example, when mass-producing a semiconductor device having a plurality of semiconductor regions when one semiconductor device is viewed in plan, it may be divided into areas corresponding to the semiconductor regions and homogenized. .
In each of the above embodiments, the foreign substance is injected into all the areas simultaneously. However, different substances may be sequentially injected for each zone.

以上、本明細書に開示される技術の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 As mentioned above, although the specific example of the technique disclosed by this specification was demonstrated in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In addition, the technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

１０，８１，８３，８５：半導体ウエハ
１１：基板
１２：ドリフト層
１５、８２，８４，８６：コラム
１７：結晶欠陥
１８：凹部
２０：ダイオード
３０：酸化膜
３１：レジスト
３３：開口
３７：層間絶縁膜
３８：ショットキー電極
３９：表面電極
６０：処理装置
６１：検出部
６８：制御部
７０：露光部
７３ａ，７３ｂ，７３ｃ：レチクル 10, 81, 83, 85: Semiconductor wafer 11: Substrate 12: Drift layer 15, 82, 84, 86: Column 17: Crystal defect 18: Recess 20: Diode 30: Oxide film 31: Resist 33: Opening 37: Interlayer insulation Film 38: Schottky electrode 39: Surface electrode 60: Processing device 61: Detection unit 68: Control unit 70: Exposure units 73a, 73b, 73c: Reticle

Claims

Dividing the surface of the semiconductor wafer into multiple areas,
For each segmented area, identify the average density of degrading factors,
For each divided area, one type of mask pattern is selected from a plurality of types of mask patterns prepared in advance based on the average presence density in the area,
It is a method of injecting a different substance from the opening of a selected mask pattern for each divided area,
The characteristic deterioration factor is crystal defects and / or surface irregularities of the semiconductor wafer,
The heterogeneous material is an ion or an insulating material opposite to the semiconductor wafer;
The plurality of types of mask patterns are provided with a plurality of openings, the openings are uniformly distributed, and the opening ratio is different depending on the type,
A method of processing a semiconductor wafer, wherein a mask pattern having a higher aperture ratio is selected as the average existence density is higher.

The surface of the semiconductor wafer is divided into multiple areas,
In each divided area, a heterogeneous material injection region is formed with a uniform distribution pattern,
Existence ratio is high relationship near the different materials injection region as the average the density of property deterioration factors existing in the zone is high is,
The characteristic deterioration factor is crystal defects and / or surface irregularities of the semiconductor wafer,
2. The semiconductor wafer according to claim 1, wherein the heterogeneous material is an ion or an insulating material opposite to the semiconductor wafer.