JP5777487B2

JP5777487B2 - Semiconductor circuit

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Publication number: JP5777487B2
Application number: JP2011237242A
Authority: JP
Inventors: 望月　和浩; 和浩望月; 石垣　隆士; 隆士石垣; 龍太土屋; 典史亀代
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2011-10-28
Filing date: 2011-10-28
Publication date: 2015-09-09
Anticipated expiration: 2031-10-28
Also published as: JP2013098226A

Description

本発明は、半導体装置に関し、特に、ショットキーダイオードに適用して有効な技術に関するものである。 The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a Schottky diode.

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べてバンドギャップが大きく、絶縁破壊電界は１桁程度大きいという特徴を持つため、パワーデバイスに用いる材料として有望視されている。特に多数キャリアのみで動作するユニポーラ型整流素子のショットキーダイオードは、デバイスの構成上スイッチング動作時の逆方向電流（リカバリ電流）が流れないため、パワーモジュールの損失を低減する技術として有効である。 Silicon carbide (SiC) is promising as a material used for power devices because it has a feature that a band gap is larger than that of silicon (Si) and a dielectric breakdown electric field is about one digit larger. In particular, a Schottky diode, which is a unipolar rectifier element that operates only with a majority carrier, is effective as a technique for reducing power module loss because a reverse current (recovery current) does not flow during switching operation due to the device configuration.

ショットキーダイオードは、金属の仕事関数と半導体の電子親和力の差によって生じるショットキー障壁を利用して整流作用を得るものである。ショットキー接合部にショットキー障壁の高さが高い金属材料を用いることで逆方向漏れ電流を小さくすることができるが、この場合、順方向バイアス時の立ち上がり電圧が高くなる。また、ショットキー接合部にショットキー障壁の高さが低い金属材料を用いることで順方向バイアス時の立ち上がり電圧を低くすることができるが、この場合は逆方向漏れ電流が大きくなる。 A Schottky diode obtains a rectifying action by using a Schottky barrier generated by a difference between a metal work function and a semiconductor electron affinity. The reverse leakage current can be reduced by using a metal material having a high Schottky barrier at the Schottky junction, but in this case, the rising voltage at the forward bias becomes high. Further, by using a metal material having a low Schottky barrier height for the Schottky junction, the rising voltage at the forward bias can be lowered, but in this case, the reverse leakage current is increased.

特許文献１（特開２００７−３１８０３１号公報）には、ショットキーダイオードのショットキー界面の半導体領域に結晶欠陥がある場合に、当該結晶欠陥があるショットキー界面の半導体領域の表面を選択的にｐ型化することで逆方向漏れ電流の発生を抑制することが開示されている。 In Patent Document 1 (Japanese Patent Laid-Open No. 2007-318031), when there is a crystal defect in a semiconductor region at the Schottky interface of a Schottky diode, the surface of the semiconductor region at the Schottky interface having the crystal defect is selectively selected. It has been disclosed to suppress the occurrence of reverse leakage current by using p-type.

特開２００７−３１８０３１号公報JP 2007-318031 A

ショットキーダイオードの逆方向特性はショットキー界面の状態に非常に影響されやすく、界面付近に結晶欠陥などが存在すると逆方向漏れ電流が急激に大きくなる問題がある。これに対し、ショットキー界面の半導体領域の結晶欠陥が存在する表面を、ショットキーダイオードの半導体領域と反対の導電型に変換し、逆方向漏れ電流を抑制する手法が提案されている。 The reverse characteristics of the Schottky diode are very easily influenced by the state of the Schottky interface, and there is a problem that the reverse leakage current increases rapidly if crystal defects or the like exist near the interface. On the other hand, a method has been proposed in which the surface where crystal defects in the semiconductor region of the Schottky interface are present is converted to a conductivity type opposite to that of the semiconductor region of the Schottky diode to suppress reverse leakage current.

しかし、ショットキー界面の欠陥部分にショットキーダイオードの半導体領域と反対の導電型の不純物を導入すれば、必ずショットキー界面の状態が改善されるわけではない。つまり、逆方向漏れ電流の抑制効果を奏するためには、ある一定値以上の前記不純物の注入深さおよびアクセプタ濃度が必要となるため、それらの数値を規定し、その数値条件を超えるように前記不純物を注入しなければ、漏れ電流の発生を抑制することができず、半導体装置の信頼性が低下する。 However, if an impurity having a conductivity type opposite to that of the semiconductor region of the Schottky diode is introduced into the defective portion of the Schottky interface, the state of the Schottky interface is not necessarily improved. In other words, in order to achieve the effect of suppressing the reverse leakage current, the impurity implantation depth and acceptor concentration of a certain value or more are required, so that those numerical values are defined and the numerical conditions are exceeded. If impurities are not implanted, the generation of leakage current cannot be suppressed, and the reliability of the semiconductor device is reduced.

本発明の目的は、半導体装置の信頼性を向上させることにある。 An object of the present invention is to improve the reliability of a semiconductor device.

本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above object and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本願の一発明による半導体装置は、ｎ型の導電型を有し、炭化珪素を含む第１半導体基板と、
前記第１半導体基板上に形成された、ｎ型の導電型を有する第１半導体領域と、
前記第１半導体領域の上面とショットキー接続する第１電極と、
前記第１半導体領域に存在し、前記第１半導体領域と前記第１電極との界面に達する結晶欠陥と、
前記第１半導体基板の裏面とオーミック接続する第２電極と、
前記第１半導体領域の上面の前記結晶欠陥を含む領域に形成されたｐ型の導電型を有する第２半導体領域と、
を備える半導体装置において、Ｎａ＝前記第２半導体領域の最大アクセプタ密度、Ｄ＝前記第２半導体領域の接合深さとしたときに、下記の（ａ）〜（ｃ）
（ａ）前記第１電極がＴｉまたはＡｌの場合
Ｎａ（ｃｍ^−３）≦５×１０^１９ｃｍ^−３の時、Ｄ（μｍ）≧４．７−０．１０×ｌｎ（Ｎａ）
Ｎａ（ｃｍ^−３）＞５×１０^１９ｃｍ^−３の時、Ｄ（μｍ）≧０．１０
（ｂ）前記第１電極がＭｏまたはＷの場合
Ｎａ（ｃｍ^−３）≦３×１０^１８ｃｍ^−３の時、Ｄ（μｍ）≧５．４−０．１２×ｌｎ（Ｎａ）
Ｎａ（ｃｍ^−３）＞３×１０^１８ｃｍ^−３の時、Ｄ（μｍ）≧０．１０
（ｃ）前記第１電極がＮｉまたはＰｔまたはＰｄの場合
Ｎａ（ｃｍ^−３）≦２×１０^１７ｃｍ^−３の時、Ｄ（μｍ）≧１０．５−０．２６×ｌｎ（Ｎａ）
Ｎａ（ｃｍ^−３）＞２×１０^１７ｃｍ^−３の時、Ｄ（μｍ）≧０．１０
のいずれかのＮａおよびＤの組み合わせの条件を満たしているものである。 A semiconductor device according to an invention of the present application has a first semiconductor substrate having n-type conductivity and containing silicon carbide;
A first semiconductor region having an n-type conductivity formed on the first semiconductor substrate;
A first electrode in Schottky connection with the upper surface of the first semiconductor region;
A crystal defect existing in the first semiconductor region and reaching an interface between the first semiconductor region and the first electrode;
A second electrode in ohmic contact with the back surface of the first semiconductor substrate;
A second semiconductor region having a p-type conductivity type formed in a region including the crystal defect on the upper surface of the first semiconductor region;
When Na = the maximum acceptor density of the second semiconductor region and D = the junction depth of the second semiconductor region, the following (a) to (c)
(A) When the first electrode is Ti or Al When Na (cm ⁻³ ) ≦ 5 × 10 ¹⁹ cm ⁻³ , D (μm) ≧ 4.7−0.10 × ln (Na)
When Na (cm ⁻³ )> 5 × 10 ¹⁹ cm ⁻³ , D (μm) ≧ 0.10
(B) When the first electrode is Mo or W When Na (cm ⁻³ ) ≦ 3 × 10 ¹⁸ cm ⁻³ , D (μm) ≧ 5.4-0.12 × ln (Na)
When Na (cm ⁻³ )> 3 × 10 ¹⁸ cm ⁻³ , D (μm) ≧ 0.10
(C) When the first electrode is Ni, Pt or Pd When Na (cm ⁻³ ) ≦ 2 × 10 ¹⁷ cm ⁻³ , D (μm) ≧ 10.5−0.26 × ln (Na)
When Na (cm ⁻³ )> 2 × 10 ¹⁷ cm ⁻³ , D (μm) ≧ 0.10
Any of the combinations of Na and D is satisfied.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

本発明によれば、半導体装置の信頼性を向上することができる。 According to the present invention, the reliability of a semiconductor device can be improved.

本発明の実施の形態１である半導体装置を示す平面図である。1 is a plan view showing a semiconductor device according to a first embodiment of the present invention. 図１のＡ−Ａ線における断面図である。It is sectional drawing in the AA of FIG. 図１のＢ−Ｂ線における断面図である。It is sectional drawing in the BB line of FIG. ショットキーダイオードの逆方向漏れ電流の電流密度と電圧との関係を示すグラフである。It is a graph which shows the relationship between the current density of the reverse direction leakage current of a Schottky diode, and a voltage. 半導体領域に導入したＡｌが注入された深さに対する濃度分布を示すグラフである。It is a graph which shows concentration distribution with respect to the depth by which Al introduce | transduced into the semiconductor region was inject | poured. 半導体領域に導入した不純物の接合深さと最大アクセプタ濃度との関係を示すグラフである。It is a graph which shows the relationship between the junction depth of the impurity introduce | transduced into the semiconductor region, and the maximum acceptor density | concentration. 本発明の実施の形態１である半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. 図７に続く半導体装置の製造工程中の断面図である。FIG. 8 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7; 図８に続く半導体装置の製造工程中の断面図である。FIG. 9 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 8; 本発明の実施の形態２である半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which is Embodiment 2 of this invention. 本発明の実施の形態３である半導体装置を示す平面図である。It is a top view which shows the semiconductor device which is Embodiment 3 of this invention. 図１１のＣ−Ｃ線における断面図である。It is sectional drawing in the CC line of FIG. 本発明の実施の形態３である半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 3 of this invention.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. Also, in the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

（実施の形態１）
図１に本実施の形態の半導体装置の平面図を示し、図２および図３に図１のＡ−Ａ線およびＢ−Ｂ線における断面図をそれぞれ示す。なお、図１の平面図は当該半導体装置の主要部分の配置関係を示すものであり、平面視における構造の位置関係および寸法などを正確に示すものではない。また、図を見やすくするため、図１ではドリフト層２上の電極および層間絶縁膜などの一部の層は図示していない。つまり図１では、半導体基板上に形成されたドリフト層２と、ドリフト層２の上面に形成された半導体領域とを主に示している。 (Embodiment 1)
FIG. 1 is a plan view of the semiconductor device of this embodiment, and FIGS. 2 and 3 are cross-sectional views taken along lines AA and BB in FIG. 1, respectively. Note that the plan view of FIG. 1 shows the positional relationship of the main parts of the semiconductor device, and does not accurately show the positional relationship and dimensions of the structure in plan view. In order to make the drawing easier to see, FIG. 1 does not show some layers such as an electrode on the drift layer 2 and an interlayer insulating film. That is, FIG. 1 mainly shows the drift layer 2 formed on the semiconductor substrate and the semiconductor region formed on the upper surface of the drift layer 2.

ここでは、ＳｉＣ基板を有するショットキーダイオードの構造として、半導体基板上のドリフト層２の上面の一部にｐ型半導体領域３が形成されている構造を示している。なお、ここではｐ型半導体領域３を一つだけ図示しているが、ｐ型半導体領域３はドリフト層２の上面に複数形成されていてもよい。 Here, as a structure of the Schottky diode having the SiC substrate, a structure in which the p-type semiconductor region 3 is formed on a part of the upper surface of the drift layer 2 on the semiconductor substrate is shown. Although only one p-type semiconductor region 3 is shown here, a plurality of p-type semiconductor regions 3 may be formed on the upper surface of the drift layer 2.

図１に示すように、エピタキシャル成長法で形成されたｎ型の半導体領域であるドリフト層２の上面には、ｐ型の不純物（例えばＡｌ）が注入されたｐ型半導体領域３が局所的に形成されており、ｐ型半導体領域３が形成されたドリフト層２の上面を囲むように、環状のｐ型半導体領域（ガードリング領域）８が形成されている。ガードリング領域８はｐ型半導体領域３が形成されたアクティブ領域を規定する環状の電界集中緩和構造である。図１は、例えばショットキーダイオードを有する半導体チップの中央部を示すものとする。 As shown in FIG. 1, a p-type semiconductor region 3 into which a p-type impurity (for example, Al) is implanted is locally formed on the upper surface of a drift layer 2 that is an n-type semiconductor region formed by an epitaxial growth method. An annular p-type semiconductor region (guard ring region) 8 is formed so as to surround the upper surface of the drift layer 2 in which the p-type semiconductor region 3 is formed. The guard ring region 8 is an annular electric field concentration relaxation structure that defines an active region in which the p-type semiconductor region 3 is formed. FIG. 1 shows a central portion of a semiconductor chip having, for example, a Schottky diode.

図２は、図１のＡ−Ａ線における断面図である。図２は本実施の形態における半導体装置の通電時に電流が流れるアクティブ領域（活性領域）の一部の断面構造を示している。なお、ここでいうアクティブ領域とは、半導体素子の通電時に電流が流れる領域を指すものとする。 2 is a cross-sectional view taken along line AA in FIG. FIG. 2 shows a partial cross-sectional structure of an active region (active region) through which a current flows when the semiconductor device in this embodiment is energized. Note that the active region here refers to a region through which a current flows when a semiconductor element is energized.

本実施の形態による半導体装置は、高い濃度で第１導電型（ｎ型）の不純物（例えばＮ（窒素））が導入されたＳｉＣ（炭化珪素）を主に含むｎ^＋型の半導体基板１と、半導体基板１上に形成されたｎ⁻型のドリフト層２とを有している。ドリフト層２は第１導電型（ｎ型）の不純物（例えばＮ（窒素））が半導体基板１よりも低い濃度で導入されたＳｉＣを主に含む半導体領域であり、その上面には第１導電型と異なる第２導電型（ｐ型）の不純物（例えばＡｌ（アルミニウム））が導入されたｐ型半導体領域３が形成されている。 The semiconductor device according to the present embodiment includes an n ⁺ type semiconductor substrate 1 mainly including SiC (silicon carbide) into which a first conductivity type (n type) impurity (for example, N (nitrogen)) is introduced at a high concentration; And an n ⁻ type drift layer 2 formed on the semiconductor substrate 1. The drift layer 2 is a semiconductor region mainly containing SiC into which a first conductivity type (n-type) impurity (for example, N (nitrogen)) is introduced at a lower concentration than the semiconductor substrate 1. A p-type semiconductor region 3 into which an impurity of a second conductivity type (p-type) different from the type (for example, Al (aluminum)) is introduced is formed.

ドリフト層２内には、ドリフト層２を半導体基板１上にエピタキシャル成長させて形成した際などに発生した結晶欠陥１２が形成されている。結晶欠陥１２はドリフト層２の上面に形成されたｐ型半導体領域３の上面に露出している。ここでは、結晶欠陥１２はドリフト層２の上面に形成されたｐ型半導体領域３の上面からドリフト層２の下面まで連続して形成されているものとする。つまり、結晶欠陥１２はドリフト層２の上面に形成されたｐ型半導体領域３の上面からドリフト層２の下面まで達しており、ドリフト層２を貫通している。ドリフト層２の上面に露出する結晶欠陥１２は平面視においてｐ型半導体領域３内に形成されており、ｐ型半導体領域３の外側の領域には形成されていない。ｐ型半導体領域３は結晶欠陥１２がショットキー電極４と接する領域に所定の深さＤで形成されている。図２では、結晶欠陥１２を破線で示している。なお、深さＤの単位はμｍである。 In the drift layer 2, crystal defects 12 generated when the drift layer 2 is formed by epitaxial growth on the semiconductor substrate 1 are formed. The crystal defect 12 is exposed on the upper surface of the p-type semiconductor region 3 formed on the upper surface of the drift layer 2. Here, it is assumed that the crystal defects 12 are continuously formed from the upper surface of the p-type semiconductor region 3 formed on the upper surface of the drift layer 2 to the lower surface of the drift layer 2. That is, the crystal defect 12 reaches from the upper surface of the p-type semiconductor region 3 formed on the upper surface of the drift layer 2 to the lower surface of the drift layer 2 and penetrates the drift layer 2. The crystal defects 12 exposed on the upper surface of the drift layer 2 are formed in the p-type semiconductor region 3 in plan view, and are not formed in a region outside the p-type semiconductor region 3. The p-type semiconductor region 3 is formed with a predetermined depth D in a region where the crystal defect 12 is in contact with the Schottky electrode 4. In FIG. 2, the crystal defect 12 is indicated by a broken line. The unit of depth D is μm.

ドリフト層２上には、ドリフト層２の上面およびｐ型半導体領域３の上面に接してショットキー電極４が形成されており、半導体基板１の下部には半導体基板１の裏面に接してオーミック電極５が形成されている。本実施の形態の半導体装置は、半導体基板１、ドリフト層２、ｐ型半導体領域３、ショットキー電極４およびオーミック電極５を有するショットキーダイオードである。ショットキー電極４はアノード電極であり、オーミック電極５はカソード電極である。ショットキー電極４はドリフト層２の上面とショットキー接続されており、オーミック電極５は半導体基板１の裏面とオーミックに接続されている。なお、ｐ型半導体領域３の上面とショットキー電極４とは、ショットキー接続されていてもオーミック接続されていてもどちらでもよい。 On the drift layer 2, a Schottky electrode 4 is formed in contact with the upper surface of the drift layer 2 and the upper surface of the p-type semiconductor region 3, and an ohmic electrode is in contact with the back surface of the semiconductor substrate 1 below the semiconductor substrate 1. 5 is formed. The semiconductor device of this embodiment is a Schottky diode having a semiconductor substrate 1, a drift layer 2, a p-type semiconductor region 3, a Schottky electrode 4, and an ohmic electrode 5. The Schottky electrode 4 is an anode electrode, and the ohmic electrode 5 is a cathode electrode. The Schottky electrode 4 is Schottky connected to the upper surface of the drift layer 2, and the ohmic electrode 5 is connected to the back surface of the semiconductor substrate 1 in an ohmic manner. Note that the upper surface of the p-type semiconductor region 3 and the Schottky electrode 4 may be either Schottky-connected or ohmic-connected.

図３に、図１のＢ−Ｂ線における断面図を示す。図３は本実施の形態のショットキーダイオードのアクティブ領域端部近傍に形成されたガードリング領域８を含む断面図である。図３に示すように、半導体基板１上のドリフト層２の上面には、平面視においてアクティブ領域を囲むように形成されたｐ型の不純物（例えばＡｌ（アルミニウム））を含むガードリング領域８が形成されている。図２に示すショットキー電極４は図３に示すガードリング領域８の直上で終端しており、ショットキー電極４の端部およびショットキー電極４から露出するガードリング領域８の上面を覆うように層間絶縁膜９が形成されている。層間絶縁膜９は平面視において前記アクティブ領域を囲むように形成され、その中央部にはドリフト層２の上面およびｐ型半導体領域３（図１参照）の上面を露出する開口部１０が形成されている。つまり、ここでは図１に示す環状のガードリング領域８に囲まれた領域がアクティブ領域（活性領域）である。開口部１０の内側に露出し、ドリフト層２上に形成されたショットキー電極４は、例えばその上面にボンディングワイヤなどが接続され、ショットキーダイオードを外部の素子などに前記ボンディングワイヤを介して電気的に接続するためのボンディングパッドとして機能する電極である。 FIG. 3 is a cross-sectional view taken along line BB in FIG. FIG. 3 is a cross-sectional view including the guard ring region 8 formed in the vicinity of the end of the active region of the Schottky diode of the present embodiment. As shown in FIG. 3, a guard ring region 8 containing a p-type impurity (for example, Al (aluminum)) formed so as to surround the active region in plan view is formed on the upper surface of the drift layer 2 on the semiconductor substrate 1. Is formed. The Schottky electrode 4 shown in FIG. 2 terminates immediately above the guard ring region 8 shown in FIG. 3 so as to cover the end of the Schottky electrode 4 and the upper surface of the guard ring region 8 exposed from the Schottky electrode 4. An interlayer insulating film 9 is formed. The interlayer insulating film 9 is formed so as to surround the active region in plan view, and an opening 10 exposing the upper surface of the drift layer 2 and the upper surface of the p-type semiconductor region 3 (see FIG. 1) is formed at the center thereof. ing. That is, here, the region surrounded by the annular guard ring region 8 shown in FIG. 1 is the active region (active region). The Schottky electrode 4 exposed on the inner side of the opening 10 and formed on the drift layer 2 is connected, for example, to a bonding wire on the upper surface thereof, and the Schottky diode is electrically connected to an external element or the like via the bonding wire. This electrode functions as a bonding pad for connection.

図１の平面図では、ドリフト層２上のアクティブ領域上に形成されたショットキー電極４（図２参照）および層間絶縁膜９（図３参照）などの図示を省略しているが、層間絶縁膜９の矩形の開口部１０の位置を破線で示している。すなわち、図１の矩形の破線で示す開口部１０の内側には層間絶縁膜９は形成されておらず、破線で示す開口部１０の外側には層間絶縁膜９（図示しない）が形成されている。 In the plan view of FIG. 1, illustration of the Schottky electrode 4 (see FIG. 2) and the interlayer insulating film 9 (see FIG. 3) formed on the active region on the drift layer 2 is omitted. The position of the rectangular opening 10 of the film 9 is indicated by a broken line. That is, the interlayer insulating film 9 is not formed inside the opening 10 shown by the rectangular broken line in FIG. 1, and the interlayer insulating film 9 (not shown) is formed outside the opening 10 shown by the broken line. Yes.

ここで、ショットキーダイオードの動作について図２を用いて説明する。ショットキー電極４に正の電圧を印加することで、ショットキーダイオードに順方向の電圧が印加された場合、ドリフト層２とショットキー電極４との界面のショットキー接合面におけるショットキー障壁が低くなるため、電流はアノード電極であるショットキー電極４側からｎ型の半導体領域であるドリフト層２を通ってカソード電極であるオーミック電極５側へ流れる。逆に、逆方向の電圧が印加された場合には、ドリフト層２とショットキー電極４との界面のショットキー接合面におけるショットキー障壁が高くなり、空乏層が拡がるためショットキーダイオード内に電流は流れない。このような特性を利用し、ショットキーダイオードは整流作用を持つ素子として使用される。 Here, the operation of the Schottky diode will be described with reference to FIG. By applying a positive voltage to the Schottky electrode 4, when a forward voltage is applied to the Schottky diode, the Schottky barrier at the Schottky junction surface at the interface between the drift layer 2 and the Schottky electrode 4 is low. Therefore, the current flows from the Schottky electrode 4 side that is the anode electrode through the drift layer 2 that is the n-type semiconductor region to the ohmic electrode 5 side that is the cathode electrode. On the other hand, when a reverse voltage is applied, the Schottky barrier at the Schottky junction at the interface between the drift layer 2 and the Schottky electrode 4 becomes high, and the depletion layer expands. Does not flow. Using such characteristics, a Schottky diode is used as an element having a rectifying action.

次に、本実施の形態の半導体装置の効果について説明する。 Next, effects of the semiconductor device of this embodiment will be described.

ショットキーダイオードの逆方向特性はショットキー界面の状態に影響されやすく、ショットキー界面付近に結晶欠陥などの欠陥が存在すると逆方向漏れ電流が大きくなる問題がある。これに対し、ショットキー界面の半導体領域の結晶欠陥が存在する表面を、ショットキーダイオードの半導体領域と反対の導電型に変換することで、逆方向漏れ電流が大きくなることを防ぐことが考えられる。特に、鉄道車両などに用いられ大電流が流れるショットキーダイオードでは歩留まりが非常に低くなりやすいため、個別の素子毎に欠陥の有無を確認する。この確認作業により結晶欠陥を発見した場合には、逆方向漏れ電流の増大を防ぐ目的で、前述したようにショットキーダイオードのショットキー界面の半導体領域の欠陥部分を前記半導体領域と反対の導電型に変換することが考えられる。 The reverse characteristics of the Schottky diode are easily affected by the state of the Schottky interface, and there is a problem that the reverse leakage current increases when there is a defect such as a crystal defect near the Schottky interface. On the other hand, it is conceivable to prevent the reverse leakage current from increasing by converting the surface where the crystal defects in the semiconductor region of the Schottky interface are present to a conductivity type opposite to that of the semiconductor region of the Schottky diode. . In particular, since the yield of Schottky diodes used for railway vehicles and the like through which a large current flows is very low, the presence or absence of defects is confirmed for each individual element. When a crystal defect is found by this confirmation work, the defect portion of the semiconductor region at the Schottky interface of the Schottky diode is made to have a conductivity type opposite to that of the semiconductor region as described above for the purpose of preventing an increase in reverse leakage current. It is possible to convert to

しかし、ショットキー界面の欠陥部分にショットキーダイオードの半導体領域と反対の導電型の不純物を導入すれば必ずショットキー界面の状態が改善されるわけではなく、逆方向漏れ電流の抑制効果を奏するためには、ある一定値以上の前記不純物の注入深さおよびアクセプタ濃度が必要となることが、本発明者らの検討により分かった。つまり、図２に示すｐ型半導体領域３を、特に不純物濃度および注入深さなどを規定せずにイオン注入法を用いて形成したのでは、結晶欠陥１２に起因する逆方向漏れ電流の増大を防ぐことができない虞がある。 However, if an impurity having the conductivity type opposite to that of the semiconductor region of the Schottky diode is introduced into the defective portion of the Schottky interface, the state of the Schottky interface is not necessarily improved, and the reverse leakage current is suppressed. It has been found by the present inventors that the above-described impurity implantation depth and acceptor concentration exceeding a certain value are required. That is, if the p-type semiconductor region 3 shown in FIG. 2 is formed by using the ion implantation method without particularly defining the impurity concentration and the implantation depth, the reverse leakage current due to the crystal defect 12 is increased. There is a possibility that it cannot be prevented.

例えば、ｐ型半導体領域３の接合深さ（注入深さ）が浅い場合は、比較的高い不純物濃度が必要となり、それよりも不純物濃度が低い場合には、比較的深い接合深さが必要となる。つまり、ｐ型半導体領域３の不純物濃度および接合深さの組み合わせがそれぞれ一定の条件以上の値でなければ、ｐ型半導体領域３を形成しても逆方向漏れ電流の発生を防ぐことができない。 For example, when the junction depth (implantation depth) of the p-type semiconductor region 3 is shallow, a relatively high impurity concentration is required, and when the impurity concentration is lower than that, a relatively deep junction depth is required. Become. In other words, if the combination of the impurity concentration and the junction depth of the p-type semiconductor region 3 is not a value equal to or greater than a certain condition, the occurrence of reverse leakage current cannot be prevented even if the p-type semiconductor region 3 is formed.

また、ショットキー電極がＮｉ（ニッケル）からなる場合は、比較的低い不純物濃度および接合深さの組み合わせでも方向漏れ電流の発生を防ぐことができるが、ショットキー電極が、Ｎｉ（ニッケル）よりも仕事関数が低いＴｉ（チタン）などからなる場合には逆方向漏れ電流が流れやすくなるため、ショットキー電極にＮｉ（ニッケル）を用いる場合に比べて不純物濃度および接合深さを大きくする必要がでてくる。つまり、ショットキー電極の部材によって逆方向漏れ電流の発生を防ぐことができるｐ型半導体領域３の不純物濃度および接合深さの組み合わせの条件も変わる。 In addition, when the Schottky electrode is made of Ni (nickel), the generation of direction leakage current can be prevented even with a combination of a relatively low impurity concentration and junction depth, but the Schottky electrode is more than Ni (nickel). When the work function is made of Ti (titanium) or the like, a reverse leakage current is likely to flow. Therefore, it is necessary to increase the impurity concentration and the junction depth compared to the case where Ni (nickel) is used for the Schottky electrode. Come. That is, the condition of the combination of the impurity concentration and junction depth of the p-type semiconductor region 3 that can prevent the occurrence of reverse leakage current varies depending on the Schottky electrode member.

そこで、本実施の形態の半導体装置では、逆方向漏れ電流の増大を防ぐことができる前記不純物の注入深さおよび濃度を、後述するようにショットキー電極を構成する金属部材の種類に応じて規定した。 Therefore, in the semiconductor device of the present embodiment, the impurity implantation depth and concentration capable of preventing an increase in reverse leakage current are defined according to the type of metal member constituting the Schottky electrode, as will be described later. did.

本実施の形態では、ＳｉＣを含む半導体層と金属電極とが接するショットキー接合を備えた半導体装置を歩留まりよく提供するため、ショットキー接合領域に結晶欠陥が存在しても、逆方向漏れ電流を抑制できるよう、ドリフト層２とは反対の導電型を有するｐ型半導体領域３を必要な深さおよび濃度で形成する。この際、結晶欠陥を有するショットキー接合界面の良否を判定する逆方向漏れ電流密度Ｊｃは以下のように決定した。 In this embodiment, in order to provide a semiconductor device including a Schottky junction in which a semiconductor layer containing SiC and a metal electrode are in contact with each other with high yield, a reverse leakage current is generated even if a crystal defect exists in the Schottky junction region. The p-type semiconductor region 3 having a conductivity type opposite to that of the drift layer 2 is formed at a necessary depth and concentration so as to be suppressed. At this time, the reverse leakage current density Jc for determining the quality of the Schottky junction interface having crystal defects was determined as follows.

本発明者らはまず、ｎ型の４Ｈ−ＳｉＣからなる半導体基板上に、エピタキシャル成長法により形成したｎ型の４Ｈ−ＳｉＣからなる膜厚３０μｍのドリフト層を有するショットキーダイオードを多数用意した。当該ドリフト層の単位体積当たりのドナー密度は３×１０^１５ｃｍ^−３としている。これらの多数のショットキーダイオードはいずれも、半導体基板の裏面全面にオーミック電極としてＡｌ（アルミニウム）層が形成されており、ドリフト層上の一部に、ドリフト層とショットキー接合しているショットキー電極が形成されている。前記ショットキー電極は、Ｔｉ（チタン）、Ｍｏ（モリブデン）、またはＮｉ（ニッケル）からなり、本発明者らはこれら三つの部材のそれぞれからなるショットキー電極を有するショットキーダイオードを複数用意した。図４に示すグラフは、前記多数のショットキーダイオードにおける逆方向電流−電圧特性を示すものである。つまり、図４に示すグラフの横軸はショットキーダイオードに印加する逆バイアスの電圧を示し、縦軸はショットキー電極に流れる電流の逆方向漏れ電流の単位面積当たりの電流密度を示している。 The inventors first prepared a number of Schottky diodes having a drift layer of 30 μm thickness made of n-type 4H—SiC formed by epitaxial growth on a semiconductor substrate made of n-type 4H—SiC. The donor density per unit volume of the drift layer is 3 × 10 ¹⁵ cm ⁻³ . All of these many Schottky diodes have an Al (aluminum) layer formed as an ohmic electrode on the entire back surface of the semiconductor substrate, and a Schottky junction with the drift layer is partially formed on the drift layer. An electrode is formed. The Schottky electrode is made of Ti (titanium), Mo (molybdenum), or Ni (nickel), and the present inventors prepared a plurality of Schottky diodes each having a Schottky electrode made of each of these three members. The graph shown in FIG. 4 shows reverse current-voltage characteristics in the many Schottky diodes. That is, the horizontal axis of the graph shown in FIG. 4 indicates the reverse bias voltage applied to the Schottky diode, and the vertical axis indicates the current density per unit area of the reverse leakage current of the current flowing through the Schottky electrode.

本発明者らの実験では、ショットキー電極サイズ、すなわちショットキー接合面の面積が異なるショットキーダイオードを多数測定した結果、異物等に起因した短絡に近い過度の不良を有するショットキーダイオードを除き、特定の値以上の電流密度において、電流−電圧特性がショットキー電極サイズによらずほぼ揃うことが分かった。このときの電流密度は、ショットキー電極がＴｉ（チタン）からなる場合は５×１０^−６Ａ／ｃｍ^２以上、Ｍｏ（モリブデン）からなる場合は１×１０^−６Ａ／ｃｍ^２以上、Ｎｉ（ニッケル）からなる場合は３×１０^−７Ａ／ｃｍ^２以上において、それぞれの部材のショットキー電極を有するショットキーダイオードにおいて電流−電圧特性がショットキー電極サイズによらず揃った。 In our experiments, as a result of measuring many Schottky diodes with different Schottky electrode sizes, that is, the area of the Schottky junction surface, excluding Schottky diodes that have an excessive defect close to a short circuit due to foreign matter etc., It was found that the current-voltage characteristics are substantially uniform regardless of the Schottky electrode size at a current density of a specific value or more. The current density at this time is 5 × 10 ⁻⁶ A / cm ² or more when the Schottky electrode is made of Ti (titanium), 1 × 10 ⁻⁶ A / cm ² or more when the Schottky electrode is made of Mo (molybdenum), Ni In the case of (nickel), at 3 × 10 ⁻⁷ A / cm ² or more, the Schottky diode having the Schottky electrode of each member has the same current-voltage characteristics regardless of the Schottky electrode size.

これに対し、ショットキー電極がＴｉ（チタン）からなり電流密度が５×１０^−６Ａ／ｃｍ^２未満である場合には、ショットキー電極サイズが同一の場合でさえ、逆方向電流密度が数桁に亘ってばらついた。同様に、ショットキー電極がＭｏ（モリブデン）からなり電流密度が１×１０^−６Ａ／ｃｍ^２未満である場合、およびショットキー電極がＮｉ（ニッケル）からなり電流密度が３×１０^−７Ａ／ｃｍ^２未満である場合には、それぞれショットキー電極サイズが同一の場合でも、逆方向電流密度が数桁に亘ってばらついた。これらの結果のうち、図４は各電極材料のショットキー電極毎に、最も逆方向電流密度の低かった結果のみを示している。図４に示すように、Ｔｉ（チタン）、Ｍｏ（モリブデン）または（Ｎｉ）を材料とするショットキー電極を有する複数のショットキーダイオードのそれぞれは、ショットキー電極の部材によって異なる特定の電流密度を上限として電流−電圧特性がばらついている。本発明者らは、逆方向電流密度が高かった素子を抽出し、ショットキー電極を除去した後に電子顕微鏡を用いてドリフト層断面を観察した結果、結晶形が４Ｈ−ＳｉＣとは異なる６Ｈ−ＳｉＣを含有する結晶欠陥の存在を確認した。 On the other hand, when the Schottky electrode is made of Ti (titanium) and the current density is less than 5 × 10 ⁻⁶ A / cm ² , the reverse current density is several even if the Schottky electrode size is the same. It varied across the digits. Similarly, when the Schottky electrode is made of Mo (molybdenum) and the current density is less than 1 × 10 ⁻⁶ A / cm ² , and the Schottky electrode is made of Ni (nickel) and the current density is 3 × 10 ⁻⁷ A When it was less than / cm ² , the reverse current density varied over several orders of magnitude even when the Schottky electrode sizes were the same. Of these results, FIG. 4 shows only the result of the lowest reverse current density for each Schottky electrode of each electrode material. As shown in FIG. 4, each of a plurality of Schottky diodes having a Schottky electrode made of Ti (titanium), Mo (molybdenum), or (Ni) has a specific current density that varies depending on a member of the Schottky electrode. Current-voltage characteristics vary as the upper limit. As a result of extracting the element having a high reverse current density and observing the drift layer cross section using an electron microscope after removing the Schottky electrode, the present inventors have found that the crystal form is 6H-SiC different from 4H-SiC. The existence of crystal defects containing

図４に示す逆方向漏れ電流密度は、ショットキー電極とドリフト層との界面の電界によって決まると推察される。つまり、前記実験ではドナー密度３×１０^１５ｃｍ^−３、膜厚３０μｍの条件でエピタキシャル成長させて形成したドリフト層を有する試料を用いたが、逆方向漏れ電流密度Ｊｃの値は、エピタキシャル成長層（ドリフト層）の前記ドナー密度（濃度）および前記膜厚などに直接的には影響されないと考えられる。 The reverse leakage current density shown in FIG. 4 is presumed to be determined by the electric field at the interface between the Schottky electrode and the drift layer. That is, in the experiment, a sample having a drift layer formed by epitaxial growth under the conditions of a donor density of 3 × 10 ¹⁵ cm ⁻³ and a film thickness of 30 μm was used, but the value of the reverse leakage current density Jc is It is considered that it is not directly affected by the donor density (concentration) and the film thickness of the layer.

ここで、図４のグラフにおいて電流−電圧特性がショットキー電極のサイズによらず揃う下限値、つまり電流−電圧特性がショットキー電極の面積に比例する電流密度の下限値から、以下のように、ショットキーダイオードの電流−電圧特性がばらつかない最も低い値を逆方向漏れ電流密度Ｊｂとして定めた。逆方向漏れ電流密度Ｊｂはショットキー電極の部材によって数値が異なり、逆方向漏れ電流密度Ｊｃが逆方向漏れ電流密度Ｊｂを上回ると、逆方向漏れ電流密度Ｊｃが明確に増大し、ショットキーダイオードの逆方向特性が悪化する。したがって、ショットキーダイオードの逆バイアス時の逆方向漏れ電流の増大を防ぐためには、逆方向漏れ電流密度Ｊｃを逆方向漏れ電流密度Ｊｂ以下の値にする必要がある。以下に、ショットキー電極の材料別の逆方向漏れ電流密度Ｊｂを示す。 Here, from the lower limit value in which the current-voltage characteristics are aligned regardless of the size of the Schottky electrode in the graph of FIG. 4, that is, the lower limit value of the current density in which the current-voltage characteristics are proportional to the area of the Schottky electrode, The lowest value at which the current-voltage characteristic of the Schottky diode does not vary was determined as the reverse leakage current density Jb. The reverse leakage current density Jb varies depending on the Schottky electrode member. When the reverse leakage current density Jc exceeds the reverse leakage current density Jb, the reverse leakage current density Jc clearly increases, and the Schottky diode Reverse direction characteristics deteriorate. Therefore, in order to prevent an increase in the reverse leakage current when the Schottky diode is reverse-biased, it is necessary to set the reverse leakage current density Jc to a value equal to or less than the reverse leakage current density Jb. The reverse leakage current density Jb for each Schottky electrode material is shown below.

本実施の形態では、ショットキー電極がＴｉ（チタン）または仕事関数が４．３ｅＶ程度でＴｉ（チタン）の仕事関数とほぼ等しいＡｌ（アルミニウム）からなる場合にはＪｂ＝５×１０^−６Ａ／ｃｍ^２として定義した。また同様に、ショットキー電極がＭｏ（モリブデン）または仕事関数が４．７ｅＶ程度でＭｏ（モリブデン）の仕事関数とほぼ等しいＷ（タングステン）からなる場合にはＪｂ＝１×１０^−６Ａ／ｃｍ^２として定義した。また同様に、ショットキー電極がＮｉ（ニッケル）、仕事関数が５．１ｅＶ程度でＮｉ（ニッケル）とほぼ等しいＰｔ（プラチナ）またはＰｄ（パラジウム）からなる場合にはＪｂ＝３×１０^−７Ａ／ｃｍ^２として定義した。 In this embodiment, when the Schottky electrode is made of Ti (titanium) or Al (aluminum) having a work function of about 4.3 eV and substantially equal to the work function of Ti (titanium), Jb = 5 × 10 ⁻⁶ A Defined as / cm ² . Similarly, when the Schottky electrode is made of Mo (molybdenum) or W (tungsten) having a work function of about 4.7 eV and almost equal to the work function of Mo (molybdenum), Jb = 1 × 10 ⁻⁶ A / cm. Defined as ² . Similarly, when the Schottky electrode is made of Ni (nickel) and Pt (platinum) or Pd (palladium) having a work function of about 5.1 eV and almost equal to Ni (nickel), Jb = 3 × 10 ⁻⁷ A Defined as / cm ² .

ＳｉＣ（炭化珪素）を用いた半導体装置におけるアクセプタ不純物としては、Ａｌ（アルミニウム）またはＢ（ホウ素）を用いることが考えられる。以下では、Ａｌ（アルミニウム）を用いた場合を例に説明するが、Ｂ（ホウ素）を用いた場合でも課題を解決する手段としては同じアクセプタ濃度で規定することができる。 As an acceptor impurity in a semiconductor device using SiC (silicon carbide), it is conceivable to use Al (aluminum) or B (boron). In the following, a case where Al (aluminum) is used will be described as an example, but even when B (boron) is used, a means for solving the problem can be defined with the same acceptor concentration.

図５は、本発明者らが実験により計測した結果であり、ドリフト層にＡｌ（アルミニウム）をイオン注入した際の、当該ドリフト層の上面から深さ方向にかけてのＡｌ濃度分布を示すグラフである。図５のグラフでは、横軸はドリフト層の上面から深さ方向への距離を示しており、縦軸はイオン注入されたＡｌ（アルミニウム）の濃度を示している。ここではＡｌ（アルミニウム）を注入する際に注入エネルギーを多段にし、最大アクセプタ濃度Ｎａが一定となるようにして３通りのＡｌ濃度分布を計測している。具体的には、イオン注入を五段の多段注入とし、最大アクセプタ濃度Ｎａの値を１×１０^１８ｃｍ^−３としている。また、Ａｌ濃度の計測の際は、結晶欠陥領域中のドリフト層の表面における２０μｍ×２０μｍの面積に対してマイクロＳＩＭＳ（Secondary Ion microprobe Mass Spectrometer：二次イオン質量分析）を用いて評価している。 FIG. 5 is a graph showing an Al concentration distribution from the upper surface of the drift layer to the depth direction when Al (aluminum) is ion-implanted into the drift layer, which is a result of experiments measured by the present inventors. . In the graph of FIG. 5, the horizontal axis indicates the distance from the upper surface of the drift layer in the depth direction, and the vertical axis indicates the concentration of ion-implanted Al (aluminum). Here, when Al (aluminum) is injected, three types of Al concentration distributions are measured such that the injection energy is multistage and the maximum acceptor concentration Na is constant. Specifically, the ion implantation is a multistage implantation of five stages, and the value of the maximum acceptor concentration Na is 1 × 10 ¹⁸ cm ⁻³ . When measuring the Al concentration, the area of 20 μm × 20 μm on the surface of the drift layer in the crystal defect region is evaluated using micro SIMS (Secondary Ion microprobe Mass Spectrometer). .

マイクロＳＩＭＳは通常のＳＩＭＳに比較して微小領域の分析ができる反面、分析領域が狭く二次イオン強度が弱くなるため、Ａｌ濃度が１×1０^１６ｃｍ^−３未満になるとノイズの影響でＡｌ濃度を正確に測定できない。ただし、３×1０^１６ｃｍ^−３以上では再現性がよく、Ａｌ濃度の定量評価が可能であることが分かった。 Micro SIMS can analyze a very small region compared to normal SIMS, but the analysis region is narrow and the secondary ion intensity is weak. Therefore, when the Al concentration is less than 1 × 10 ¹⁶ cm ⁻³ , the Al concentration is affected by noise. Cannot be measured accurately. However, it was found that the reproducibility was good at 3 × 10 ¹⁶ cm ⁻³ or more, and the quantitative evaluation of the Al concentration was possible.

そこで、図６に示すように、ドリフト層の上面から、アクセプタ濃度が３×1０^１６ｃｍ^−３となる位置までの深さ（距離）をＤとして定義し、逆方向漏れ電流密度Ｊｃを下回るＮａとＤの組み合わせを求めた。図６に示すグラフは、横軸を最大アクセプタ濃度Ｎａとし、縦軸をアクセプタ（Ａｌ）の深さＤとしたグラフである。図６のグラフにおいて、白い四角のプロットを結んだグラフはショットキー電極の部材にＴｉ（チタン）を用いた場合のグラフであり、白い丸のプロットを結んだグラフはショットキー電極の部材にＭｏ（モリブデン）を用いた場合のグラフであり、白い三角のプロットを結んだグラフはショットキー電極の部材にＮｉ（ニッケル）を用いた場合のグラフである。例えば、図５のグラフにおいて、ショットキー電極の部材にＭｏ（モリブデン）を用いた場合のアクセプタの注入深さがＤ＝０．３２μｍであるデータ点は、図６の黒い丸のプロットに相当する。 Therefore, as shown in FIG. 6, the depth (distance) from the upper surface of the drift layer to the position where the acceptor concentration is 3 × 10 ¹⁶ cm ⁻³ is defined as D, and Na is less than the reverse leakage current density Jc. And D were determined. The graph shown in FIG. 6 is a graph in which the horizontal axis is the maximum acceptor concentration Na and the vertical axis is the depth D of the acceptor (Al). In the graph of FIG. 6, the graph connecting the white square plots is a graph when Ti (titanium) is used for the Schottky electrode member, and the graph connecting the white circle plots is Mo for the Schottky electrode member. (Molybdenum) is a graph, and a graph connecting white triangular plots is a graph when Ni (nickel) is used for a Schottky electrode member. For example, in the graph of FIG. 5, the data point where the acceptor injection depth is D = 0.32 μm when Mo (molybdenum) is used as the Schottky electrode member corresponds to the black circle plot of FIG. .

図６の黒い三角のプロットで示すように、ショットキー電極がＭｏ（モリブデン）からなり、Ｎａ＝１×１０^１８ｃｍ^−３の場合、深さＤが０．３２μｍ以上であれば逆方向漏れ電流密度Ｊｃを上述したＪｂ＝１×１０^−６Ａ／ｃｍ^２以下にできるが、図６の黒いひし形のプロットで示すように、深さＤが０．３２μｍ未満では逆方向漏れ電流密度ＪｃがＪｂ＝１×１０^−６Ａ／ｃｍ^２を超えてしまうことが分かった。同様な検討を、ショットキー電極がＴｉ（チタン）からなる場合およびＮｉ（ニッケル）からなる場合のそれぞれに関して行った結果、以下の関係を満たせば、逆方向漏れ電流密度Ｊｃが、ショットキー電極の部材毎に定義される逆方向漏れ電流密度Ｊｂの値を下回ることが判明した。このことは図６のＴｉ、Ｍｏ、Ｎｉのそれぞれの場合のグラフから読み取ることができる。
（ａ）ショットキー電極がＴｉまたはＡｌの場合
Ｎａ（ｃｍ^−３）≦５×１０^１９ｃｍ^−３の時、Ｄ（μｍ）≧４．７−０．１０×ｌｎ（Ｎａ）
Ｎａ（ｃｍ^−３）＞５×１０^１９ｃｍ^−３の時、Ｄ（μｍ）≧０．１０
（ｂ）ショットキー電極がＭｏまたはＷの場合
Ｎａ（ｃｍ^−３）≦３×１０^１８ｃｍ^−３の時、Ｄ（μｍ）≧５．４−０．１２×ｌｎ（Ｎａ）
Ｎａ（ｃｍ^−３）＞３×１０^１８ｃｍ^−３の時、Ｄ（μｍ）≧０．１０
（ｃ）ショットキー電極がＮｉまたはＰｔまたはＰｄの場合
Ｎａ（ｃｍ^−３）≦２×１０^１７ｃｍ^−３の時、Ｄ（μｍ）≧１０．５−０．２６×ｌｎ（Ｎａ）
Ｎａ（ｃｍ^−３）＞２×１０^１７ｃｍ^−３の時、Ｄ（μｍ）≧０．１０
以上に述べたように、本実施の形態の半導体装置は、半導体基板と、半導体基板上に順に形成されたドリフト層およびショットキー電極と、半導体基板の裏面とオーミック接続するオーミック電極を備えるショットキーダイオードを含み、ドリフト層内にショットキー電極とドリフト層とのショットキー接合部の界面にまで到達する結晶欠陥が存在するものである。当該半導体装置は、前記ショットキー電極を構成する金属部材に応じて規定される濃度および深さまで前記結晶欠陥を含む領域の導電型がｐ型化していることを特徴としている。 As shown by the black triangular plot in FIG. 6, when the Schottky electrode is made of Mo (molybdenum) and Na = 1 × 10 ¹⁸ cm ⁻³ , the reverse leakage current is obtained if the depth D is 0.32 μm or more. The density Jc can be reduced to Jb = 1 × 10 ⁻⁶ A / cm ² or less as described above. However, as shown by the black rhombus plot in FIG. 6, when the depth D is less than 0.32 μm, the reverse leakage current density Jc is Jb. = 1 × 10 ⁻⁶ A / cm ² was found to be exceeded. As a result of performing the same examination for each of the case where the Schottky electrode is made of Ti (titanium) and the case where the Schottky electrode is made of Ni (nickel), the reverse leakage current density Jc is It was found that the reverse leakage current density Jb defined for each member was lower than the value. This can be read from the graphs of Ti, Mo, and Ni in FIG.
(A) When the Schottky electrode is Ti or Al When Na (cm ⁻³ ) ≦ 5 × 10 ¹⁹ cm ⁻³ , D (μm) ≧ 4.7−0.10 × ln (Na)
When Na (cm ⁻³ )> 5 × 10 ¹⁹ cm ⁻³ , D (μm) ≧ 0.10
(B) When the Schottky electrode is Mo or W When Na (cm ⁻³ ) ≦ 3 × 10 ¹⁸ cm ⁻³ , D (μm) ≧ 5.4−0.12 × ln (Na)
When Na (cm ⁻³ )> 3 × 10 ¹⁸ cm ⁻³ , D (μm) ≧ 0.10
(C) When the Schottky electrode is Ni, Pt, or Pd When Na (cm ⁻³ ) ≦ 2 × 10 ¹⁷ cm ⁻³ , D (μm) ≧ 10.5−0.26 × ln (Na)
When Na (cm ⁻³ )> 2 × 10 ¹⁷ cm ⁻³ , D (μm) ≧ 0.10
As described above, the semiconductor device according to the present embodiment includes a semiconductor substrate, a drift layer and a Schottky electrode that are sequentially formed on the semiconductor substrate, and an ohmic electrode that is in ohmic contact with the back surface of the semiconductor substrate. A crystal defect that includes a diode and reaches the interface of the Schottky junction between the Schottky electrode and the drift layer exists in the drift layer. The semiconductor device is characterized in that the conductivity type of the region including the crystal defects is p-type up to a concentration and a depth defined according to a metal member constituting the Schottky electrode.

ショットキー界面の状態を改善するために結晶欠陥の形成部分にｐ型の半導体層を形成するというだけでは、ｐ型半導体領域３（図２参照）をどのような条件で形成すればよいのかが不明確であるが、上記の深さＤおよび最大アクセプタ濃度Ｎａの組み合わせを定めることにより、結晶欠陥の存在に起因して逆方向漏れ電流が増大することを防ぐために必要なｐ型半導体領域３（図２参照）の深さおよび不純物濃度の値が明確となる。 What is the condition for forming the p-type semiconductor region 3 (see FIG. 2) simply by forming a p-type semiconductor layer in the crystal defect formation portion in order to improve the state of the Schottky interface? Although it is unclear, by determining the combination of the depth D and the maximum acceptor concentration Na, the p-type semiconductor region 3 (in order to prevent the reverse leakage current from increasing due to the presence of crystal defects) The depth and impurity concentration values are clear (see FIG. 2).

本実施の形態の半導体装置では、上述したように、ショットキー電極を構成する金属部材によって、最大アクセプタ濃度Ｎａに対応する不純物の注入深さ（接合深さ）Ｄの値を規定し、この規定値以上の深さまたは濃度で結晶欠陥の形成箇所にｐ型不純物（例えばＡｌ（アルミニウム））を打ち込んで結晶欠陥の形成部分の上面をｐ型化している。これにより、ショットキー界面の結晶欠陥部を介して逆方向漏れ電流が流れることを防ぐことができる。また、ショットキーダイオードの逆方向漏れ電流を低減することできるため、当該ショットキーダイオードを有する半導体装置の信頼性を向上することができる。 In the semiconductor device of the present embodiment, as described above, the value of the impurity implantation depth (junction depth) D corresponding to the maximum acceptor concentration Na is defined by the metal member constituting the Schottky electrode. A p-type impurity (for example, Al (aluminum)) is implanted into a crystal defect formation portion at a depth or concentration greater than the value to make the upper surface of the crystal defect formation portion p-type. Thereby, it is possible to prevent reverse leakage current from flowing through the crystal defect portion of the Schottky interface. In addition, since the reverse leakage current of the Schottky diode can be reduced, the reliability of the semiconductor device including the Schottky diode can be improved.

以下に、本実施の形態の半導体装置の製造工程を、図１〜３および図７〜９を用いて説明する。図７〜図９は、図１のＡ−Ａ線における断面と同じ位置における製造工程中の半導体装置の断面図である。 Below, the manufacturing process of the semiconductor device of this Embodiment is demonstrated using FIGS. 1-3 and FIGS. 7 to 9 are cross-sectional views of the semiconductor device during the manufacturing process at the same position as the cross-section along the line AA in FIG.

まず、図７に示すように、ＳｉＣ（炭化珪素）を主に含むｎ^＋型の半導体基板１を準備し、半導体基板１上にエピタキシャル成長法を用いて低不純物濃度のｎ⁻型のドリフト層２を形成する。半導体基板１およびドリフト層２はいずれもｎ型の不純物（例えばＮ（窒素））を含んでおり、半導体基板１はドリフト層２よりも高い濃度のｎ型の不純物（例えばＮ（窒素））を含んでいる。 First, as shown in FIG. 7, an n ⁺ type semiconductor substrate 1 mainly containing SiC (silicon carbide) is prepared, and an n ⁻ type drift layer 2 having a low impurity concentration is formed on the semiconductor substrate 1 by using an epitaxial growth method. Form. Both the semiconductor substrate 1 and the drift layer 2 contain n-type impurities (for example, N (nitrogen)), and the semiconductor substrate 1 contains n-type impurities (for example, N (nitrogen)) having a concentration higher than that of the drift layer 2. Contains.

半導体基板１の不純物濃度は、１×１０^１８〜１×１０^１９ｃｍ^−３程度であり、半導体基板１の主面は（０００１）面、（０００−１）面、（１１−２０）面などを用いることが考えられるが、本実施の形態では、半導体基板１のこれらの主面のいずれを選択してもよい。 The impurity concentration of the semiconductor substrate 1 is about 1 × 10 ¹⁸ to 1 × 10 ¹⁹ cm ⁻³ , and the main surface of the semiconductor substrate 1 is a (0001) plane, a (000-1) plane, a (11-20) plane, or the like. In the present embodiment, any of these main surfaces of the semiconductor substrate 1 may be selected.

半導体基板１上のドリフト層２の仕様は、後の工程を経て形成するショットキーダイオードについて設定する耐圧によって異なるが、ドリフト層２に含まれる不純物は半導体基板１と同一の導電型で、例えば１×１０^１５〜４×１０^１６ｃｍ^−３程度の濃度範囲とし、ドリフト層２の厚さは３〜８０μｍ程度の範囲とする。 The specifications of the drift layer 2 on the semiconductor substrate 1 vary depending on the breakdown voltage set for a Schottky diode formed through a later process, but the impurity contained in the drift layer 2 has the same conductivity type as that of the semiconductor substrate 1, for example, 1 The concentration range is about × 10 ¹⁵ to 4 × 10 ¹⁶ cm ⁻³ , and the thickness of the drift layer 2 is about 3 to 80 μm.

このとき、半導体基板１上にエピタキシャル成長法により形成されたドリフト層２内には、半導体基板１の上面の異物または欠陥などに起因して、ドリフト層２の上面に達する結晶欠陥１２が形成されている。ドリフト層２の上面に露出する結晶欠陥は１２は、後の工程でドリフト層２の上面にショットキー接合させたショットキー電極を設けることで形成するショットキー電極において、逆方向漏れ電流を増大させる原因となり得るものである。 At this time, a crystal defect 12 reaching the upper surface of the drift layer 2 is formed in the drift layer 2 formed on the semiconductor substrate 1 by the epitaxial growth method due to foreign matters or defects on the upper surface of the semiconductor substrate 1. Yes. The crystal defects 12 exposed on the upper surface of the drift layer 2 increase the reverse leakage current in the Schottky electrode formed by providing a Schottky electrode formed on the upper surface of the drift layer 2 in a later step. It can be a cause.

次に、図８に示すように、結晶欠陥１２の位置を周知の光学的手法等を用いて検出し、その位置を記憶させる。その後、ＣＶＤ（Chemical Vapor Deposition）法などを用いてドリフト層２上の全面に酸化シリコン（ＳｉＯ_２）からなる絶縁膜を形成した後、前記絶縁膜上にフォトレジスト膜を塗布する。続いて、電子ビームリソグラフィ法を用いて、前述した工程で検出して記憶した結晶欠陥１２の位置の直上の領域に形成された前記フォトレジスト膜を除去する。続いて、反応性イオンエッチング法を用いて前記フォトレジスト膜から露出している前記絶縁膜を除去することで前記絶縁膜をパターニングし、ドリフト層２の上面に形成された結晶欠陥１２を露出させることで、前記絶縁膜からなるマスク材料層６を形成する。このとき、ドリフト層２の上面に形成された結晶欠陥１２は、その全体がマスク材料層６から露出しているものとする。 Next, as shown in FIG. 8, the position of the crystal defect 12 is detected using a known optical method or the like, and the position is stored. Thereafter, an insulating film made of silicon oxide (SiO ₂ ) is formed on the entire surface of the drift layer 2 using a CVD (Chemical Vapor Deposition) method or the like, and then a photoresist film is applied on the insulating film. Subsequently, the photoresist film formed in the region immediately above the position of the crystal defect 12 detected and stored in the above-described process is removed using an electron beam lithography method. Subsequently, the insulating film exposed from the photoresist film is removed using a reactive ion etching method to pattern the insulating film to expose the crystal defects 12 formed on the upper surface of the drift layer 2. Thus, the mask material layer 6 made of the insulating film is formed. At this time, it is assumed that the entire crystal defect 12 formed on the upper surface of the drift layer 2 is exposed from the mask material layer 6.

次に、図９に示すように、マスク材料層６から露出するドリフト層２の上面にｐ型の不純物（例えばＡｌ（アルミニウム））をイオン注入することにより、ドリフト層２の上面にｐ型半導体領域３を形成する。ｐ型半導体領域３を形成するためのｐ型の不純物（例えばＡｌ（アルミニウム））の濃度（最大アクセプタ濃度Ｎａ）および注入深さ（深さＤ）は、図６に黒い丸で示した条件とする。つまり、後の工程でドリフト層２上に形成するショットキー電極はＭｏ（モリブデン）により形成し、ｐ型半導体領域３を形成するためのｐ型不純物の最大アクセプタ濃度Ｎａは１×１０^１８ｃｍ^−３程度とし、深さＤ（図２参照）は０．３２μｍ程度とする。なお、Ａｌ（アルミニウム）は比較的熱処理による拡散が少ない物質であり、イオン注入をした時点でその濃度分布（プロファイル）がほぼ決定する。 Next, as shown in FIG. 9, p-type impurities (for example, Al (aluminum)) are ion-implanted into the upper surface of the drift layer 2 exposed from the mask material layer 6, thereby forming a p-type semiconductor on the upper surface of the drift layer 2. Region 3 is formed. The concentration (maximum acceptor concentration Na) and implantation depth (depth D) of the p-type impurity (for example, Al (aluminum)) for forming the p-type semiconductor region 3 are the same as the conditions indicated by the black circles in FIG. To do. That is, the Schottky electrode formed on the drift layer 2 in a later step is formed of Mo (molybdenum), and the maximum acceptor concentration Na of the p-type impurity for forming the p-type semiconductor region 3 is 1 × 10 ¹⁸ cm ^{−. 3} and the depth D (see FIG. 2) is about 0.32 μm. Note that Al (aluminum) is a substance with relatively little diffusion due to heat treatment, and its concentration distribution (profile) is almost determined at the time of ion implantation.

その後、図示は省略するが、マスク材料層６を除去した後、ｐ型半導体領域３を形成した工程と同様の手順で、平面視においてｐ型半導体領域３が形成されたアクティブ領域の周囲を囲うように、半導体チップの外周部となる領域にｐ型不純物（例えばＡｌ（アルミニウム））を注入してガードリング領域８（図３参照）を形成する。ガードリング領域８は、形成するショットキーダイオードのアクティブ領域を規定する半導体領域である。 Thereafter, although not shown in the drawings, the mask material layer 6 is removed, and then the active region where the p-type semiconductor region 3 is formed is surrounded in plan view by the same procedure as the step of forming the p-type semiconductor region 3. In this manner, a p-type impurity (for example, Al (aluminum)) is implanted into a region to be the outer peripheral portion of the semiconductor chip to form the guard ring region 8 (see FIG. 3). The guard ring region 8 is a semiconductor region that defines an active region of the Schottky diode to be formed.

次に、イオン注入した不純物の活性化を目的とした熱処理（アニール）を行った後、半導体基板１の裏面にオーミックに接するオーミック電極５を、スパッタリング法などを用いて形成する。 Next, after performing a heat treatment (annealing) for the purpose of activating the ion-implanted impurities, an ohmic electrode 5 that is in ohmic contact with the back surface of the semiconductor substrate 1 is formed using a sputtering method or the like.

次に、ドリフト層２の上面およびｐ型半導体領域３の上面に接するように、ドリフト層２上にスパッタリング法などを用いて金属膜を形成する。その後、当該金属膜をリソグラフィ技術およびエッチング法を用いてパターニングし、当該金属膜からなるショットキー電極４を形成することで、図２に示す本実施の形態の半導体装置の主要部分が完成する。なお、ショットキー電極を構成する前記金属膜は、ここではＭｏ（モリブデン）膜であるものとする。 Next, a metal film is formed on the drift layer 2 by sputtering or the like so as to be in contact with the upper surface of the drift layer 2 and the upper surface of the p-type semiconductor region 3. Thereafter, the metal film is patterned using a lithography technique and an etching method to form the Schottky electrode 4 made of the metal film, thereby completing the main part of the semiconductor device of the present embodiment shown in FIG. Here, it is assumed that the metal film constituting the Schottky electrode is a Mo (molybdenum) film.

その後、半導体装置の表面保護または電極端からの放電の防止などの目的で、半導体基板１上の全面にＳｉＯ_２などからなる絶縁膜を形成し、電極端子を形成するためにアクティブ領域の上部の一部の前記絶縁膜をパターニングして、ショットキー電極４の上面を露出する開口部１０（図３参照）を形成し、前記絶縁膜からなる層間絶縁膜９（図３参照）を形成することで、図１〜図３に示す本実施の形態の半導体装置が完成する。ここではショットキー電極４の端部を形成する方法として、図３に示すようにガードリング領域（ｐ型半導体領域）８上で終端するようにショットキー電極４を加工する方法を用いている。 Thereafter, for the purpose of protecting the surface of the semiconductor device or preventing discharge from the electrode end, an insulating film made of SiO ₂ or the like is formed on the entire surface of the semiconductor substrate 1, and an upper portion of the active region is formed to form electrode terminals. A part of the insulating film is patterned to form an opening 10 (see FIG. 3) exposing the upper surface of the Schottky electrode 4, and an interlayer insulating film 9 (see FIG. 3) made of the insulating film is formed. Thus, the semiconductor device of the present embodiment shown in FIGS. 1 to 3 is completed. Here, as a method of forming the end portion of the Schottky electrode 4, a method of processing the Schottky electrode 4 so as to terminate on the guard ring region (p-type semiconductor region) 8 as shown in FIG. 3 is used.

ガードリング領域８は、ショットキー電極４の端部、またはショットキー電極４と層間絶縁膜９（図３参照）との境界部分に電界が集中しないように設けられている半導体領域である。上述した図３に示す構造では、ショットキー電極４の端部はガードリング領域８の直上に配置されている。なお、上述した製造工程の説明ではガードリング領域８とｐ型半導体領域３とを別工程で形成する方法について説明しているが、ガードリング領域８とｐ型半導体領域３とは同一工程で形成してもよい。 The guard ring region 8 is a semiconductor region provided so that the electric field does not concentrate on the end portion of the Schottky electrode 4 or the boundary portion between the Schottky electrode 4 and the interlayer insulating film 9 (see FIG. 3). In the structure shown in FIG. 3 described above, the end portion of the Schottky electrode 4 is disposed immediately above the guard ring region 8. In the above description of the manufacturing process, a method for forming the guard ring region 8 and the p-type semiconductor region 3 in separate steps is described. However, the guard ring region 8 and the p-type semiconductor region 3 are formed in the same step. May be.

また、ここではショットキーダイオードの主要部分のみについて説明したが、半導体チップの周縁部には、アクティブ領域を囲むようにＦＬＲ（Field Limiting Ring）またはＪＴＥ（Junction Termination Extension）などの電界集中緩和構造を設けてもよい。このような電界集中緩和構造（チャネルストッパ）は、図７を用いて説明したドリフト層２の形成工程の後であって、注入不純物の活性化アニールの前に、周知のリソグラフィ技術、ドライエッチング法、およびイオン注入を用いてドリフト層２の上面に形成する。 Although only the main part of the Schottky diode has been described here, an electric field concentration relaxation structure such as FLR (Field Limiting Ring) or JTE (Junction Termination Extension) is provided at the peripheral portion of the semiconductor chip so as to surround the active region. It may be provided. Such an electric field concentration relaxation structure (channel stopper) is a well-known lithography technique or dry etching method after the step of forming the drift layer 2 described with reference to FIG. 7 and before the activation annealing of the implanted impurities. And on the upper surface of the drift layer 2 using ion implantation.

また、本実施の形態では、マスク材料層６（図８参照）の部材にＳｉＯ_２を適用したが、マスク材料層６の部材は例えば窒化シリコン膜またはフォトレジスト膜でもよく、イオン注入時のマスクとなる材料であれば、その他の材料でも適用できる。 In this embodiment, SiO ₂ is applied to the member of the mask material layer 6 (see FIG. 8). However, the member of the mask material layer 6 may be, for example, a silicon nitride film or a photoresist film, and the mask at the time of ion implantation. Any other material can be used as long as it is a material.

上述した製造工程では、ｐ型半導体領域３における最大アクセプタ濃度Ｎａおよび深さＤとして図６にプロットした黒い丸の条件を選択したが、上述した製造工程のように、ショットキー電極をＭｏ（モリブデン）により形成する場合は、図６の実線のグラフと同じかそれよりも高い数値条件の最大アクセプタ濃度Ｎａおよび深さＤの組み合わせであれば、最大アクセプタ濃度Ｎａおよび深さＤは適宜変更することができる。また、ショットキー電極の部材をＭｏ（モリブデン）ではなくＷ（タングステン）とした場合も同様である。 In the manufacturing process described above, the black circle conditions plotted in FIG. 6 are selected as the maximum acceptor concentration Na and the depth D in the p-type semiconductor region 3, but the Schottky electrode is replaced with Mo (molybdenum) as in the manufacturing process described above. ), If the combination of the maximum acceptor concentration Na and the depth D is the same as or higher than the graph of the solid line in FIG. Can do. The same applies when the Schottky electrode member is W (tungsten) instead of Mo (molybdenum).

なお、ショットキー電極の部材にＴｉ（チタン）またはＡｌ（アルミニウム）を選択した場合には図６の破線と同じかそれよりも高い条件の最大アクセプタ濃度Ｎａおよび深さＤの組み合わせを選択すればよい。また、ショットキー電極の部材にＮｉ（ニッケル）、Ｐｔ（プラチナ）またはＰｄ（パラジウム）を選択した場合には、図６の一点鎖線と同じか、それよりも高い条件の最大アクセプタ濃度Ｎａおよび深さＤの組み合わせであればよい。 If Ti (titanium) or Al (aluminum) is selected as the Schottky electrode member, a combination of maximum acceptor concentration Na and depth D under the same or higher conditions as those of the broken line in FIG. Good. Further, when Ni (nickel), Pt (platinum) or Pd (palladium) is selected as the Schottky electrode member, the maximum acceptor concentration Na and depth under the same or higher conditions as those of the one-dot chain line in FIG. Any combination of D may be used.

このように、ショットキー電極を構成する金属部材によって、最大アクセプタ濃度Ｎａに対応する不純物の注入深さ（接合深さ）Ｄ（図２参照）の値を規定し、この規定値以上の深さまたは濃度で結晶欠陥の形成箇所にｐ型不純物（例えばＡｌ（アルミニウム））を打ち込んで結晶欠陥の形成部分の上面をｐ型化することにより、ショットキー界面の結晶欠陥部を介して逆方向漏れ電流が流れることを防ぐことができる。これにより、ショットキーダイオードの逆方向漏れ電流を低減することできるため、当該ショットキーダイオードを有する半導体装置の信頼性を向上することができる。 In this way, the value of the impurity implantation depth (junction depth) D (see FIG. 2) corresponding to the maximum acceptor concentration Na is defined by the metal member constituting the Schottky electrode, and the depth is equal to or greater than this specified value. Alternatively, a p-type impurity (for example, Al (aluminum)) is implanted into a crystal defect formation location at a concentration to make the upper surface of the crystal defect formation portion p-type, thereby causing reverse leakage through the crystal defect portion at the Schottky interface. Current can be prevented from flowing. Thus, since the reverse leakage current of the Schottky diode can be reduced, the reliability of the semiconductor device having the Schottky diode can be improved.

（実施の形態２）
前記実施の形態１では、ショットキーダイオードを有する半導体チップのアクティブ領域内において、ショットキー界面の結晶欠陥が形成されている箇所にのみｐ型半導体領域を形成する構造について説明した。これに対し、装置全体の中に上述したようなショットキーダイオードを有する半導体チップが複数存在する場合、複数の半導体チップのうちの一部の半導体チップのみに前記ｐ型半導体領域を形成したのでは、結晶欠陥を有する半導体チップと、結晶欠陥を有しない半導体チップとの間に、電流容量の差などの性能ばらつきが生じる。例えば、インバータを構成する回路では、ショットキーダイオードを有する半導体チップを６つペアで用いる場合があり、そのうちの一部の半導体チップにおいて結晶欠陥による逆方向特性の悪化を防ぐ目的でショットキー界面にｐ型半導体領域を形成すると、前記一部の半導体チップとｐ型半導体領域が形成されていない他の正常な半導体チップとの間で性能ばらつきが発生することを抑えるために、回路を調整する必要が生じる。 (Embodiment 2)
In the first embodiment, the structure in which the p-type semiconductor region is formed only in the portion where the crystal defect of the Schottky interface is formed in the active region of the semiconductor chip having the Schottky diode has been described. On the other hand, when there are a plurality of semiconductor chips having the Schottky diode as described above in the entire device, the p-type semiconductor region is not formed on only a part of the plurality of semiconductor chips. A performance variation such as a difference in current capacity occurs between a semiconductor chip having a crystal defect and a semiconductor chip having no crystal defect. For example, in a circuit constituting an inverter, there are cases where six pairs of semiconductor chips having Schottky diodes are used, and some of the semiconductor chips have a Schottky interface for the purpose of preventing reverse characteristic deterioration due to crystal defects. When the p-type semiconductor region is formed, it is necessary to adjust the circuit in order to suppress the performance variation between the part of the semiconductor chips and other normal semiconductor chips in which the p-type semiconductor region is not formed. Occurs.

このような性能ばらつきを回路上補正する手間を省くため、本実施の形態では、結晶欠陥を有しない半導体チップにおいても、結晶欠陥を有する半導体チップに設けるｐ型半導体領域と同じ面積のダミーｐ型半導体領域３ａ（図１０参照）を設けている。 In this embodiment, in order to save such time and effort for correcting such performance variations, a dummy p-type having the same area as a p-type semiconductor region provided in a semiconductor chip having a crystal defect even in a semiconductor chip having no crystal defect. A semiconductor region 3a (see FIG. 10) is provided.

図１０は本実施の形態における半導体装置を構成する半導体チップに形成された、ショットキーダイオードを示す断面図である。図１０には示していないが、本実施の形態の半導体装置は、図１０に示すショットキーダイオードを含む半導体チップの他に、図２に示すような結晶欠陥と、前記実施の形態１で説明したような深さおよび不純物濃度でｐ型半導体領域３とが形成されたショットキーダイオードを含む半導体チップを有しているものとする。 FIG. 10 is a cross-sectional view showing a Schottky diode formed on a semiconductor chip constituting the semiconductor device in the present embodiment. Although not shown in FIG. 10, the semiconductor device of this embodiment is described in the first embodiment in addition to the crystal defects shown in FIG. 2 in addition to the semiconductor chip including the Schottky diode shown in FIG. It is assumed that a semiconductor chip including a Schottky diode in which the p-type semiconductor region 3 is formed with such a depth and impurity concentration is provided.

図１０に示すショットキーダイオードは図２に示す前記実施の形態１のショットキーダイオードと同様の構造を有しているが、ドリフト層２には結晶欠陥が形成されていない。したがって、ショットキー界面の状態を改善する目的でドリフト層２の上面にｐ型半導体領域を形成する必要はないが、ここでは実施の形態１で説明したｐ型半導体領域３と同じ面積を有するダミーｐ型半導体領域３ａを設けている。ダミーｐ型半導体領域３ａの形成箇所はドリフト層２の上面の任意の箇所であり、図１０のショットキーダイオードの製造方法は前記実施の形態１と同様である。 The Schottky diode shown in FIG. 10 has the same structure as the Schottky diode of the first embodiment shown in FIG. 2, but no crystal defects are formed in the drift layer 2. Therefore, it is not necessary to form a p-type semiconductor region on the upper surface of the drift layer 2 for the purpose of improving the state of the Schottky interface, but here, a dummy having the same area as the p-type semiconductor region 3 described in the first embodiment is used. A p-type semiconductor region 3a is provided. The formation position of the dummy p-type semiconductor region 3a is an arbitrary position on the upper surface of the drift layer 2, and the manufacturing method of the Schottky diode in FIG. 10 is the same as that of the first embodiment.

本実施の形態の半導体装置では、前記実施の形態１に示した結晶欠陥を有する半導体チップと、結晶欠陥を有しない半導体チップ（図１０参照）との間に生じる電流容量の差などの性能ばらつきを、回路上の補正を行うことなく抑制することができる。これにより、複数の半導体チップ間の性能ばらつきの発生を防ぐことができるため、半導体装置の信頼性を向上させることができる。 In the semiconductor device of this embodiment, performance variation such as a difference in current capacity generated between the semiconductor chip having the crystal defect shown in the first embodiment and the semiconductor chip having no crystal defect (see FIG. 10). Can be suppressed without correction on the circuit. As a result, it is possible to prevent the occurrence of performance variations among a plurality of semiconductor chips, so that the reliability of the semiconductor device can be improved.

（実施の形態３）
本実施の形態の半導体装置は、ショットキーダイオードを構成するドリフト層の上面に、所定の間隔で複数のｐ型半導体領域を設けたＪＢＳ（Junction Barrier Schottky）構造のダイオード（以下単にＪＢＳダイオードという）に適用したものである。つまり、本実施の形態の半導体装置は、前記実施の形態１で説明した半導体装置とほぼ同様の構造を有しているが、図１１および図１２に示すように、ドリフト層２の上面に所定の間隔で複数のｐ型半導体領域１３が形成されている点で前記実施の形態１の半導体装置と異なる。なお、図１１は本実施の形態の半導体装置を示す平面図であり、図１２は図１１のＣ−Ｃ線における断面図である。 (Embodiment 3)
The semiconductor device of the present embodiment has a JBS (Junction Barrier Schottky) structure diode (hereinafter simply referred to as a JBS diode) in which a plurality of p-type semiconductor regions are provided at predetermined intervals on the upper surface of a drift layer constituting a Schottky diode. Is applied. That is, the semiconductor device of the present embodiment has substantially the same structure as that of the semiconductor device described in the first embodiment. However, as shown in FIG. 11 and FIG. This is different from the semiconductor device of the first embodiment in that a plurality of p-type semiconductor regions 13 are formed at intervals of. 11 is a plan view showing the semiconductor device of the present embodiment, and FIG. 12 is a cross-sectional view taken along the line CC of FIG.

接合障壁領域であるｐ型半導体領域１３は、半導体基板１の主面に沿う第１方向に延在する半導体領域であって、第１方向に直交して半導体基板の主面に沿う第２方向に複数並んだ縞状（ストライプ状）のパターンを有している。第２方向において隣り合うｐ型半導体領域１３同士の間にはドリフト層２の上面が露出し、図１２に示すように、ｐ型半導体領域１３同士の間で露出するドリフト層２の上面とショットキー電極４とがショットキー接合することでショットキーダイオードが形成されている。 The p-type semiconductor region 13 which is a junction barrier region is a semiconductor region extending in a first direction along the main surface of the semiconductor substrate 1 and is in a second direction along the main surface of the semiconductor substrate orthogonal to the first direction. A plurality of striped (striped) patterns are arranged. The upper surface of the drift layer 2 is exposed between the p-type semiconductor regions 13 adjacent in the second direction. As shown in FIG. 12, the upper surface of the drift layer 2 exposed between the p-type semiconductor regions 13 and the shot are exposed. A Schottky diode is formed by Schottky junction with the key electrode 4.

このようなＪＢＳダイオードでは、逆方向電圧の印加時に隣り合うｐ型半導体領域１３同士の間に空乏層が形成され、ショットキー界面にかかる電界を緩和することができるため、逆方向漏れ電流を前記実施の形態１の半導体装置よりも低減することができる。しかし、結晶欠陥１２がショットキー界面に存在し、ドリフト層２の上面に露出する結晶欠陥１２にｐ型半導体領域が形成されていないと、前記実施の形態１で説明したように逆方向漏れ電流が増加する問題が発生する。 In such a JBS diode, a depletion layer is formed between adjacent p-type semiconductor regions 13 when a reverse voltage is applied, and the electric field applied to the Schottky interface can be relaxed. This can be reduced as compared with the semiconductor device of the first embodiment. However, if the crystal defect 12 exists at the Schottky interface and the p-type semiconductor region is not formed in the crystal defect 12 exposed on the upper surface of the drift layer 2, the reverse leakage current as described in the first embodiment. The problem of increasing.

本実施の形態では、図１１および図１２に示す結晶欠陥１２の表面領域を、前述したように一定の値以上の深さおよび一定の値以上の濃度でｐ型化することにより、前記実施の形態１と同様に、逆方向漏れ電流を低減することができる。本実施の形態の半導体装置は、図１１および図１２に示すように、ＪＢＳダイオードのショットキー界面において、一定周期でｐ型半導体領域１３のパターンが形成されているアクティブ領域内に、前記パターン以外のｐ型半導体領域３が独立して存在する構造となっている。 In the present embodiment, the surface region of the crystal defect 12 shown in FIGS. 11 and 12 is made p-type at a depth of a certain value or more and a concentration of a certain value or more as described above. Similar to Embodiment 1, reverse leakage current can be reduced. As shown in FIGS. 11 and 12, the semiconductor device according to the present embodiment has a pattern other than the above pattern in the active region where the pattern of the p-type semiconductor region 13 is formed at a constant period at the Schottky interface of the JBS diode. The p-type semiconductor region 3 is independently present.

上記したＪＢＳダイオードを形成する場合は、図７を用いて説明した工程の後に、図１３の断面図に示すように、マスク材料としての絶縁膜１４を堆積し、フォトリソグラフィ技術および反応性イオンエッチング法を用いて、絶縁膜１４を第１方向に延在する複数のパターンに加工した後、絶縁膜１４から露出するドリフト層２の上面にＡｌイオンをイオン注入することで、ドリフト層２の上面にｐ型半導体領域１３を複数形成する。ｐ型半導体領域１３を形成する工程は、図８を用いて説明した工程の後であってもよく、また、図９を用いて説明した工程の後であってもよい。その他の製造工程は前記実施の形態１と同様である。また、ｐ型半導体領域３を形成する際の最大アクセプタ濃度Ｎａおよび深さＤの選択も、前記実施の形態１と同じ条件とする。 In the case of forming the above-described JBS diode, after the process described with reference to FIG. 7, as shown in the cross-sectional view of FIG. 13, an insulating film 14 as a mask material is deposited, and photolithography technique and reactive ion etching are performed. After processing the insulating film 14 into a plurality of patterns extending in the first direction using a method, Al ions are implanted into the upper surface of the drift layer 2 exposed from the insulating film 14, thereby A plurality of p-type semiconductor regions 13 are formed. The step of forming the p-type semiconductor region 13 may be after the step described with reference to FIG. 8 or after the step described with reference to FIG. Other manufacturing steps are the same as those in the first embodiment. The selection of the maximum acceptor concentration Na and the depth D when forming the p-type semiconductor region 3 is also made the same conditions as in the first embodiment.

これにより、ショットキー界面の電界を緩和することができるＪＢＳダイオードにおいても、前記実施の形態１で説明した半導体装置と同様の効果を得ることができる。 Thereby, even in the JBS diode capable of relaxing the electric field at the Schottky interface, the same effect as that of the semiconductor device described in the first embodiment can be obtained.

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventors has been specifically described based on the embodiment, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明の半導体装置は、ショットキーダイオードを有する半導体装置に幅広く利用されるものである。 The semiconductor device of the present invention is widely used for semiconductor devices having Schottky diodes.

１半導体基板
２ドリフト層
３ｐ型半導体領域
３ａダミーｐ型半導体領域
４ショットキー電極
５オーミック電極
６マスク材料層
８ガードリング領域
９層間絶縁膜
１０開口部
１２結晶欠陥
１３ｐ型半導体領域
１４絶縁膜 1 semiconductor substrate 2 drift layer 3 p-type semiconductor region 3a dummy p-type semiconductor region 4 Schottky electrode 5 ohmic electrode 6 mask material layer 8 guard ring region 9 interlayer insulating film 10 opening 12 crystal defect 13 p-type semiconductor region 14 insulating film

Claims

a first semiconductor substrate having n-type conductivity and containing silicon carbide;
A first semiconductor region having an n-type conductivity formed on the first semiconductor substrate;
A first electrode in Schottky connection with the upper surface of the first semiconductor region;
A crystal defect existing in the first semiconductor region and reaching an interface between the first semiconductor region and the first electrode;
A second electrode in ohmic contact with the back surface of the first semiconductor substrate;
A second semiconductor region having a p-type conductivity type formed in a region including the crystal defect on the upper surface of the first semiconductor region;
A first semiconductor chip comprising:
a second semiconductor substrate having n-type conductivity and containing silicon carbide;
A third semiconductor region having an n-type conductivity formed on the second semiconductor substrate;
A third electrode in Schottky connection with the upper surface of the third semiconductor region;
A fourth electrode in ohmic contact with the back surface of the second semiconductor substrate;
A dummy semiconductor region having a p-type conductivity formed on an upper surface of the third semiconductor region;
And a second semiconductor chip.

The semiconductor circuit of claim 1,
The semiconductor circuit comprises an inverter.

The semiconductor circuit of claim 1,
The semiconductor circuit, wherein the first semiconductor chip and the second semiconductor chip are JBS diodes.

The semiconductor circuit of claim 1,
Each of the first semiconductor chip and the second semiconductor chip has a guard ring region, the second semiconductor region is within a region surrounded by the guard ring region of the first semiconductor chip, and the dummy semiconductor region is the first semiconductor chip. (2) A semiconductor circuit, which is provided in a region surrounded by a guard ring region of two semiconductor chips.

The semiconductor circuit of claim 1,
The semiconductor circuit according to claim 1, wherein an area of the dummy semiconductor region is the same as an area of the second semiconductor region.