JP5720560B2 - Semiconductor substrate evaluation method - Google Patents

Semiconductor substrate evaluation method Download PDF

Info

Publication number
JP5720560B2
JP5720560B2 JP2011279207A JP2011279207A JP5720560B2 JP 5720560 B2 JP5720560 B2 JP 5720560B2 JP 2011279207 A JP2011279207 A JP 2011279207A JP 2011279207 A JP2011279207 A JP 2011279207A JP 5720560 B2 JP5720560 B2 JP 5720560B2
Authority
JP
Japan
Prior art keywords
defect
semiconductor substrate
distribution
cell
leakage current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011279207A
Other languages
Japanese (ja)
Other versions
JP2013131591A (en
Inventor
大槻 剛
剛 大槻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2011279207A priority Critical patent/JP5720560B2/en
Publication of JP2013131591A publication Critical patent/JP2013131591A/en
Application granted granted Critical
Publication of JP5720560B2 publication Critical patent/JP5720560B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

本発明は、カソードルミネッセンス(CL)法を用いたシリコン基板の評価方法に関する。   The present invention relates to a method for evaluating a silicon substrate using a cathodoluminescence (CL) method.

最近では、半導体デバイスのさらなる微細化、高性能化のため、より高品質なシリコンウェーハが求められている。このシリコンウェーハの評価方法としては、物理・化学分析として多種多様の手法が知られており、極めて範囲が広い。
このような評価手法の中で、電気特性評価は、実際のデバイスに近い方法であり、また感度の点からも有望視されている。
Recently, higher quality silicon wafers are required for further miniaturization and higher performance of semiconductor devices. As a method for evaluating this silicon wafer, a wide variety of methods are known as physical and chemical analysis, and the range is extremely wide.
Among such evaluation methods, the electrical property evaluation is a method close to an actual device, and is also promising from the viewpoint of sensitivity.

デバイス材料としてのシリコンウェーハの電気特性評価方法としては、GOI(Gate Oxide Integrity)やライフタイム、DLTS(Deep Level Transient Spectroscopy)などが知られている。特にGOIは、CZシリコン結晶中に存在するCOPや、酸素析出などに感度があり重要な評価手法である。しかし、このGOIはシリコンウェーハの最表面を20nm程度酸化し、これに電極を形成して絶縁破壊特性を評価するものである。   Known methods for evaluating the electrical characteristics of a silicon wafer as a device material include GOI (Gate Oxide Integrity), lifetime, and DLTS (Deep Level Transient Spectroscopy). In particular, GOI is an important evaluation method with sensitivity to COP and oxygen precipitation existing in CZ silicon crystals. However, in this GOI, the outermost surface of a silicon wafer is oxidized by about 20 nm, and an electrode is formed on this to evaluate the dielectric breakdown characteristics.

この絶縁膜品質を詳細に調べる方法として、特許文献1に開示されているような、X線を使った方法がある。これはX線のような電磁波を照射しキャリアを発生させこれがトラップされた量から界面・結晶品質を評価する方法であり、表面電位を変化させて界面特性を評価する方法である。このためにサンプルには絶縁膜が必要であり、PN接合構造の測定・評価には十分でない。   As a method for examining the insulating film quality in detail, there is a method using X-rays as disclosed in Patent Document 1. This is a method for evaluating the interface / crystal quality by changing the surface potential by irradiating an electromagnetic wave such as X-rays to generate carriers and evaluating the amount of trapped carriers. For this reason, the sample requires an insulating film, which is not sufficient for measurement and evaluation of the PN junction structure.

GOIはシリコンウェーハ表層の評価は可能であるが、この他にもデバイス活性領域(表面近傍)の評価手法の一つとして、リーク電流特性がある。
これは、図9に示すように、シリコン基板51の表面の酸化膜52が除去された位置に、基板とは異なる導電型のドーパントを拡散した拡散層53を形成することによりPN接合を形成して、電極54から逆方向電圧を加えて検出された漏れ電流を用いた評価手法である。
Although GOI can evaluate the surface layer of a silicon wafer, there is a leakage current characteristic as another method for evaluating a device active region (near the surface).
As shown in FIG. 9, a PN junction is formed by forming a diffusion layer 53 in which a dopant having a conductivity type different from that of the substrate is diffused at a position where the oxide film 52 on the surface of the silicon substrate 51 is removed. This is an evaluation method using a leakage current detected by applying a reverse voltage from the electrode 54.

具体例を挙げて説明する。ここでは、P型にN型を拡散した場合で説明すると、N型領域に+の電界を印加すると、P型領域に向かって空乏領域(空間電荷領域)が形成される。この空乏領域に重金属などの欠陥が存在することで、キャリアが発生し、印加電圧により電流(リーク電流)として検出される(非特許文献1参照)。   A specific example will be described. Here, a case where N type is diffused into P type will be described. When a + electric field is applied to the N type region, a depletion region (space charge region) is formed toward the P type region. Due to the presence of defects such as heavy metals in this depletion region, carriers are generated and detected as current (leakage current) by the applied voltage (see Non-Patent Document 1).

通常のリーク電流値は非常に小さく、測定にはシールドを施したシステムが必須である。
また、リーク電流値は、空乏領域(空間電荷領域)の大きさにも影響を受ける。すなわち、基板抵抗が大きければ、その分空乏領域も大きくなり、これに伴い、リーク電流も大きくなる傾向になる。
このように、接合リーク電流測定は有効な手段であるが、リーク電流値が小さいため、寄生抵抗の影響を受けやすい。また、材料評価の観点からは、シリコン基板抵抗率の影響を受けやすいという特徴がある。
Normal leakage current is very small, and a shielded system is essential for measurement.
The leak current value is also affected by the size of the depletion region (space charge region). That is, if the substrate resistance is large, the depletion region is correspondingly large, and accordingly, the leakage current tends to be large.
As described above, the junction leakage current measurement is an effective means, but since the leakage current value is small, it is easily affected by the parasitic resistance. In addition, from the viewpoint of material evaluation, it is characterized by being easily affected by the resistivity of the silicon substrate.

また、電気特性劣化原因は電気特性測定のみからは判断することが出来ず、物理解析が必要である。従来からのこのような解析にはTEM(Transmission Electron Microscopy)を代表とした電子線をプローブとした手法が用いられているが、主に形態観察、元素分析が主目的である。一方、FTIR(Fourie−Transform Infrared spectroscopy)法やラマン、フォトルミネッセンス(PL)法などに代表される分光学的手法は元素情報以外の重要な情報、例えば、有機材料の結合状態や結晶の応力・歪、欠陥、キャリア濃度等の情報を得ることが出来るものの、空間分解能という点では必ずしも充分でない。   In addition, the cause of electrical characteristic deterioration cannot be determined only from electrical characteristic measurement, and physical analysis is necessary. Conventionally, for such analysis, a technique using an electron beam typified by TEM (Transmission Electron Microscopy) as a probe is used, but mainly for morphological observation and elemental analysis. On the other hand, spectroscopic techniques represented by FTIR (Fourier-Transform Infrared Spectroscopy) method, Raman, photoluminescence (PL) method and the like are important information other than elemental information, for example, bonding state of organic material, crystal stress Although information such as strain, defect, and carrier concentration can be obtained, it is not always sufficient in terms of spatial resolution.

カソードルミネッセンス(CL)法は、電子線をプローブとするため高い空間分解能で試料の応力・歪分布、欠陥分布、キャリア分布を評価することが出来る。CLとは電子線を試料に照射したときに放出される紫外・可視・近赤外領域の発光のことである。   Since the cathode luminescence (CL) method uses an electron beam as a probe, the stress / strain distribution, defect distribution, and carrier distribution of the sample can be evaluated with high spatial resolution. CL refers to light emission in the ultraviolet, visible, and near infrared regions that is emitted when an electron beam is irradiated onto a sample.

図10に電子線遷移の模式図を示す。特性X線は内郭電子遷移に由来しており、主に元素情報を反映するが、CLは伝導帯の底付近から価電子帯の頂上付近への遷移に対応するため元素情報でなく結晶としての性質を反映する。この結晶としての性質を反映することが大きなポイントであり、近年の半導体基板特性向上及び半導体デバイスの微細化に伴い、半導体デバイスの不良原因が必ずしも形態として捉えられることがない、いわゆる点欠陥に起因していることが多くなってきており、結晶性を維持しつつ、その中で結晶性の違いを検出できる点がCLの大きな特徴であり、利点である。   FIG. 10 shows a schematic diagram of electron beam transition. Characteristic X-rays are derived from inner electron transitions and mainly reflect elemental information, but CL corresponds to a transition from the vicinity of the bottom of the conduction band to the vicinity of the top of the valence band. Reflect the nature of. Reflecting the properties of this crystal is a major point, and due to the recent improvement in semiconductor substrate characteristics and miniaturization of semiconductor devices, the cause of defects in semiconductor devices is not necessarily regarded as a form, it is caused by so-called point defects The fact that the difference in crystallinity can be detected while maintaining the crystallinity is a major feature and advantage of CL.

このCL法では、材料によって発光のメカニズムは異なるが、半導体の場合は、(1)電子・正孔対の生成、(2)キャリアの拡散、(3)発光再結合の3つが存在する。シリコンの場合は、バンドギャップ(約1.1eV)に相当するTOフォノン線が強く観察される。これは、シリコンが間接遷移型半導体であるためのフォノン放出を伴うバンド間遷移である。結晶欠陥や不純物がバンドギャップ内にエネルギー準位を形成するとバンド間遷移発光以外に、この欠陥や不純物を介した発光が生じる。   In this CL method, the light emission mechanism differs depending on the material, but in the case of a semiconductor, there are three types: (1) generation of electron / hole pairs, (2) carrier diffusion, and (3) emission recombination. In the case of silicon, a TO phonon line corresponding to a band gap (about 1.1 eV) is strongly observed. This is an interband transition with phonon emission because silicon is an indirect transition semiconductor. When crystal defects and impurities form energy levels in the band gap, light emission through the defects and impurities occurs in addition to interband transition light emission.

装置としては一般的に電子線源としてSEM(Scanning Electron Microscopy)を用い、これに試料からの発光を検出する検出器・分光器、さらに格子振動を抑えて発光強度を得るためのステージ冷却などの機構が必要である。電子線源としてSEMを使用するこのような装置概要からも分かる通り、特徴としては、SEM像との比較が可能、広範囲波長の発光スペクトルが得られる、高分解能、加速電圧を変化させることで、深さ分析が可能な点がある。   In general, an SEM (Scanning Electron Microscopy) is used as an electron beam source as a device, and a detector / spectrometer for detecting light emission from the sample, and stage cooling for obtaining light emission intensity by suppressing lattice vibration, etc. A mechanism is needed. As can be seen from the outline of such an apparatus using an SEM as an electron beam source, the features are that it can be compared with an SEM image, an emission spectrum of a wide range of wavelengths is obtained, high resolution, by changing the acceleration voltage, Depth analysis is possible.

特開平09−162253号公報JP 09-162253 A

超LSIプロセス制御工学、津屋英樹(丸善、1995)の第2章Chapter 2 of VLSI Process Control Engineering, Hideki Tsuya (Maruzen, 1995)

以上のように半導体基板の評価において、電気特性のみでは欠陥を同定することは不可能に近い。また、欠陥の存在位置の特定にも限界がある。
一方の物理解析であるCLは、電子線を使った発光特性を利用する評価であり、測定可能領域が極めて小さい問題がある。例えば、ベアウェーハ状態で測定をしても欠陥密度が低い現在の高品質ウェーハにおいては欠陥の存在位置を的確に捉えられるとは限らない。
As described above, in the evaluation of a semiconductor substrate, it is almost impossible to identify a defect only by electric characteristics. Moreover, there is a limit in specifying the position of the defect.
On the other hand, CL, which is a physical analysis, is an evaluation using light emission characteristics using an electron beam, and has a problem that the measurable area is extremely small. For example, even if measurement is performed in a bare wafer state, the position of a defect cannot always be accurately captured in a current high-quality wafer having a low defect density.

本発明は上記問題点に鑑みてなされたものであって、半導体基板の中で局在する欠陥位置を効率良く特定して評価することが可能な半導体基板の評価方法を提供することを目的とする。   The present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor substrate evaluation method capable of efficiently specifying and evaluating a defect position localized in a semiconductor substrate. To do.

上記目的を達成するために、本発明は、半導体基板の評価方法であって、半導体基板表面にPN接合を形成し、該PN接合におけるリーク電流を測定し、該リーク電流の測定結果に基づいて欠陥が存在すると予想されるセルを選定し、該選定したセルに電子線を照射して走査し、検出された発光の波長ごとに発光強度の分布を作成し、該作成した発光強度の分布に基づいてセル内に存在する欠陥の面内位置を特定し、該欠陥について評価を行うことを特徴とする半導体基板の評価方法を提供する。   In order to achieve the above object, the present invention is a method for evaluating a semiconductor substrate, wherein a PN junction is formed on the surface of the semiconductor substrate, a leakage current in the PN junction is measured, and the measurement result of the leakage current is used. Select a cell that is expected to have defects, irradiate the selected cell with an electron beam, scan it, create a distribution of emission intensity for each detected emission wavelength, There is provided a semiconductor substrate evaluation method characterized in that an in-plane position of a defect existing in a cell is specified and the defect is evaluated.

このような評価方法であれば、まず、リーク電流の測定、その結果によるセルの選定により、半導体基板の面内全体から欠陥が存在する位置をある程度の範囲に特定することができる。そして、このようにある程度の範囲に特定した上で、さらに、セルに電子線を照射・走査し、発光波長ごとの発光強度分布を作成するため、効率良く、欠陥について面内位置を特定することができ評価を行うことができる。   With such an evaluation method, first, by measuring the leakage current and selecting a cell based on the result, the position where the defect exists can be specified within a certain range from the entire surface of the semiconductor substrate. Then, after specifying a certain range in this way, the cell is further irradiated and scanned with an electron beam to create a light emission intensity distribution for each light emission wavelength, so that the in-plane position of the defect can be specified efficiently. Can be evaluated.

このとき、前記発光強度の分布を作成するとき、既知の欠陥特有の発光波長ごとに作成することができる。
このようにすれば、その既知の欠陥のセル内での面内位置の特定、欠陥種の同定を極めて簡便に行うことができる。
At this time, when the distribution of the emission intensity is created, it can be created for each known emission wavelength specific to the defect.
In this way, the in-plane position of the known defect in the cell and the defect type can be identified very simply.

また、前記面内位置を特定した欠陥について評価を行うとき、前記特定した面内位置に電子線を加速電圧を変化させて照射し、検出された発光の波長および強度から深さ方向の位置を特定することができる。   Further, when evaluating the defect with the specified in-plane position, the specified in-plane position is irradiated with an electron beam while changing the acceleration voltage, and the position in the depth direction is determined from the detected emission wavelength and intensity. Can be identified.

欠陥の面内位置が特定されており、このようにすれば、簡単に欠陥の深さ方向の位置を特定することが可能である。   The in-plane position of the defect is specified, and in this way, the position in the depth direction of the defect can be easily specified.

以上のように、本発明の半導体基板の評価方法によれば、半導体基板の中で欠陥が局在していても、従来よりも効率良く欠陥の面内位置の特定をして評価を行うことができる。   As described above, according to the semiconductor substrate evaluation method of the present invention, even if a defect is localized in the semiconductor substrate, the defect in-plane position can be identified and evaluated more efficiently than in the past. Can do.

本発明で用いることができるリーク電流測定用素子の模式図である。It is a schematic diagram of a leakage current measuring element that can be used in the present invention. リーク電流値の分布の一例を示す測定図である。It is a measurement figure which shows an example of distribution of a leakage current value. 電子線を照射したセルからの発光を検出するための装置の一例を示す説明図である。It is explanatory drawing which shows an example of the apparatus for detecting the light emission from the cell which irradiated the electron beam. 加速電圧ごとの、電子線により注入されたキャリア量と拡散深さの関係を示すグラフである。It is a graph which shows the relationship between the amount of carriers inject | poured with the electron beam, and the diffusion depth for every acceleration voltage. 発光強度の面内分布の一例を示す測定図である。It is a measurement figure which shows an example of in-plane distribution of emitted light intensity. 実施例での発光強度と発光波長の測定結果を示すグラフである。It is a graph which shows the measurement result of the emitted light intensity and emitted light wavelength in an Example. 比較例2でのセル内での測定箇所を示す説明図である。10 is an explanatory diagram showing measurement locations in a cell in Comparative Example 2. FIG. 比較例2での発光強度と発光波長の測定結果を示すグラフである。6 is a graph showing measurement results of emission intensity and emission wavelength in Comparative Example 2. 従来法でのリーク電流測定用素子の模式図である。It is a schematic diagram of the element for leak current measurement in the conventional method. カソードルミネッセンス(CL)法による測定の原理図である。It is a principle figure of the measurement by a cathodoluminescence (CL) method.

以下、本発明の半導体基板の評価方法について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
本発明の半導体基板の評価方法の手順としては、例えば、評価対象の半導体基板を用意し(工程1)、該半導体基板においてPN接合を形成してリーク電流測定を行い(工程2)、リーク電流測定結果に基づいて欠陥が存在すると予想されるセルを選定し(工程3)、該セルに電子線を照射して走査し、発光波長ごとの発光強度分布を作成し(工程4)、該発光強度分布に基づいて、欠陥の面内位置の特定、欠陥のその他の評価を行う(工程5)。
Hereinafter, the semiconductor substrate evaluation method of the present invention will be described in detail as an example of an embodiment with reference to the drawings. However, the present invention is not limited to this.
As a procedure of the method for evaluating a semiconductor substrate of the present invention, for example, a semiconductor substrate to be evaluated is prepared (Step 1), a PN junction is formed on the semiconductor substrate, leakage current is measured (Step 2), and leakage current is measured. Based on the measurement result, a cell that is expected to have a defect is selected (step 3), the cell is irradiated with an electron beam and scanned to create a light emission intensity distribution for each emission wavelength (step 4). Based on the intensity distribution, the in-plane position of the defect is specified and other evaluation of the defect is performed (step 5).

以下、各工程について詳述する。
(工程1:評価対象の半導体基板の用意)
まず、評価対象となる半導体基板を用意する。
ここではシリコンウェーハを用意するが特に限定されない。また、評価対象とする基板は、ポリッシュドウエーハであっても、エピタキシャルウェーハであっても問題ない。また測定構造を適宜工夫することで、SOIウェーハとすることもでき、本発明においては評価対象の形態は特に限定されない。
Hereinafter, each process is explained in full detail.
(Step 1: Preparation of evaluation target semiconductor substrate)
First, a semiconductor substrate to be evaluated is prepared.
Although a silicon wafer is prepared here, it is not particularly limited. Moreover, there is no problem whether the substrate to be evaluated is a polished wafer or an epitaxial wafer. Further, by appropriately devising the measurement structure, an SOI wafer can be obtained. In the present invention, the form to be evaluated is not particularly limited.

(工程2:PN接合の形成およびリーク電流測定)
用意したシリコンウェーハにPN接合を形成し、図1のようなリーク電流用測定素子を作製する。この測定素子は、シリコンウエーハ1、該シリコンウエーハ1の内部に形成され、ウエーハとは異なる導電型のドーパントが拡散されている拡散層3、拡散層3上の電極4、また、拡散層3上以外の表面を覆う酸化膜2からなっている。拡散層3、シリコンウエーハ1間でPN接合が形成されている。
(Process 2: PN junction formation and leakage current measurement)
A PN junction is formed on the prepared silicon wafer to produce a leakage current measuring element as shown in FIG. The measurement element includes a silicon wafer 1, a diffusion layer 3 formed inside the silicon wafer 1, in which a dopant having a conductivity type different from that of the wafer is diffused, an electrode 4 on the diffusion layer 3, and a diffusion layer 3. It consists of an oxide film 2 covering the other surface. A PN junction is formed between the diffusion layer 3 and the silicon wafer 1.

図1のようなリーク電流測定用素子の製造方法としては、まずウエーハ表面に酸化膜を形成する。この酸化膜は、この後のドーパント拡散時のマスクであり、熱酸化膜を形成しても良いし、CVD酸化膜をデポしても良い。厚さは、この後デポするドーパントがマスク出来る厚さであれば良い。一般的には、500nm以上とするのが好ましい。これは、酸化膜中といえども、ドーパントが拡散してしまうからである。なお、CVD酸化膜を適応する際、特にプラズマCVDの場合は、プラズマによるチャージダメージに注意すべきである。   As a method for manufacturing the leakage current measuring element as shown in FIG. 1, first, an oxide film is formed on the wafer surface. This oxide film is a mask for subsequent dopant diffusion, and a thermal oxide film may be formed or a CVD oxide film may be deposited. The thickness may be any thickness that can mask the dopant to be deposited thereafter. In general, the thickness is preferably 500 nm or more. This is because the dopant diffuses even in the oxide film. When applying a CVD oxide film, especially in the case of plasma CVD, attention should be paid to charge damage caused by plasma.

次に、フォトリソグラフィにより酸化膜に窓明け用のパターンを形成する。酸化膜のエッチングはドライエッチングでも、フッ酸をベースにしたウエットエッチングでも良い。
ドライエッチングの方が微細パターンまで加工可能であるが、先ほどのプラズマダメージに注意すべきである。一方、ウエットエッチングは、プラズマダメージは起こらないが、微細パターンの加工には不向きである。
Next, a window opening pattern is formed on the oxide film by photolithography. Etching of the oxide film may be dry etching or wet etching based on hydrofluoric acid.
Although dry etching can process fine patterns, attention should be paid to the previous plasma damage. On the other hand, wet etching does not cause plasma damage, but is not suitable for processing fine patterns.

なお、パターン自体は特に限定されないが、PN接合の範囲、電子線の照射範囲、作業時間、コスト等を考慮し、最終的に最も効率良く欠陥の評価を行うことができるように、窓開け部の大きさ、数等を決定することができる。   The pattern itself is not particularly limited, but the window opening portion is finally considered so that the defect can be most efficiently evaluated in consideration of the range of the PN junction, the electron beam irradiation range, the working time, the cost, and the like. The size, number, etc. can be determined.

そして、酸化膜への窓明けを完了した後にドーパントの拡散を行なう。シリコンウエーハの導電型とは異なる導電型のドーパントを拡散して拡散層を形成し、PN接合を形成する。ドーパントの拡散自体は、イオン注入、ガラスデポジション、塗布拡散等各種手法、どれで行っても良い。PN接合深さは、アニール条件に依存するため、予備実験で所望の深さになるように時間を調整する。   Then, after completing the opening of the window to the oxide film, the dopant is diffused. A diffusion layer is formed by diffusing a dopant having a conductivity type different from that of the silicon wafer to form a PN junction. The dopant itself may be diffused by various methods such as ion implantation, glass deposition, and coating diffusion. Since the PN junction depth depends on the annealing conditions, the time is adjusted so that the desired depth is obtained in the preliminary experiment.

また、PN接合上にアルミニウムや多結晶シリコン等からなる電極を形成することもできる。
または、拡散後の最表層を1×1020atoms/cm程度の高濃度になるようにすると、電極を特別に形成しなくとも、拡散層の最表層をそのまま電極として使える利点がある。
Further, an electrode made of aluminum, polycrystalline silicon, or the like can be formed on the PN junction.
Alternatively, if the outermost layer after diffusion has a high concentration of about 1 × 10 20 atoms / cm 3, there is an advantage that the outermost layer of the diffusion layer can be used as an electrode as it is without specially forming the electrode.

また、別のPN接合の形成方法としては、酸化膜を形成せずにドーパントを拡散させて、フォトリソグラフィによりパターンを形成して、エッチング等によりMESA構造のPN接合を形成することもできる。   As another method of forming a PN junction, a dopant can be diffused without forming an oxide film, a pattern can be formed by photolithography, and a PN junction having a MESA structure can be formed by etching or the like.

そして、このようにして作製したリーク電流測定用素子を用いてリーク電流の測定を行う。
PN接合上に形成した電極等にプローブを接触させて逆電圧を印加してリーク電流を測定する。各セルごとにリーク電流の測定を行い、測定結果をまとめる。例えば、ウエーハ面内全体においてリーク電流値の分布を作成する。
図2に、リーク電流値の分布の一例を示す。リーク電流値の高低を濃淡で表している。ここでは、リーク電流値が同心円状に高低を繰り返す分布が見られる。なお、各色で表された濃度範囲は特に限定されず、顧客からの要望により目標とする評価精度、コスト等に応じて適宜決定することができる。
Then, the leakage current is measured using the leakage current measuring element thus manufactured.
A probe is brought into contact with an electrode or the like formed on the PN junction, and a reverse voltage is applied to measure a leakage current. Measure the leakage current for each cell and summarize the measurement results. For example, a leakage current value distribution is created over the entire wafer surface.
FIG. 2 shows an example of the distribution of leakage current values. The level of the leakage current value is represented by shading. Here, there is a distribution in which the leakage current values repeat concentrically. The density range represented by each color is not particularly limited, and can be determined as appropriate according to the target evaluation accuracy, cost, etc. according to the request from the customer.

(工程3:セルの選定)
上記のようにして作成されたリーク電流値の分布から、欠陥が存在すると予想されるセルを選定する。
より具体的には、例えばリーク電流値が一定以上の高い値を示すセルを選定することができる。この選定の基準となるリーク電流値は特に限定されず、目標とする評価精度、コスト等に応じて適宜決定することができる。ここでは、図2中の点線に示すように右側に位置するセルを選定した。
選定したセルは切り出され、次の工程へと送られる。
(Process 3: Cell selection)
A cell that is expected to have a defect is selected from the distribution of leakage current values created as described above.
More specifically, for example, a cell having a high leak current value of a certain value or more can be selected. The leak current value that serves as a reference for this selection is not particularly limited, and can be appropriately determined according to the target evaluation accuracy, cost, and the like. Here, the cell located on the right side is selected as shown by the dotted line in FIG.
The selected cell is cut out and sent to the next process.

(工程4:電子線の照射および発光強度の分布の作成)
次に、選定したセルに対し、PN接合界面や空乏領域に電子線を照射して走査し、検出された発光に関して、発光波長ごとに発光強度の分布を作成する。
まず、上記のようにCL法によりセル内を電子線により走査して発光を検出するが、このとき、例えば図3に示すような検査装置を用いて発光の検出を行うことができる。前記検査装置は冷却機構のついたステージ、電子線を照射するフィラメント、セルからの発光を検出するための検出器を備えている。
測定にあたっては、冷却機構のついたステージにPN接合が形成されたセルを載置し、不図示の真空チャンバーに入れて真空状態に保ち、十分に冷却した後、フィラメントから電子線を例えば加速電圧30keVでセルに照射して、セルからの発光を検出器で検出する。これによって、その発光スペクトルを取得することができる。
(Step 4: Irradiation of electron beam and creation of emission intensity distribution)
Next, the selected cell is scanned by irradiating an electron beam to the PN junction interface or the depletion region, and a distribution of emission intensity is created for each emission wavelength with respect to the detected emission.
First, as described above, light emission is detected by scanning the inside of a cell with an electron beam by the CL method. At this time, light emission can be detected using, for example, an inspection apparatus as shown in FIG. The inspection apparatus includes a stage with a cooling mechanism, a filament for irradiating an electron beam, and a detector for detecting light emission from the cell.
In the measurement, a cell with a PN junction is placed on a stage with a cooling mechanism, put in a vacuum chamber (not shown), kept in a vacuum state, and cooled sufficiently. The cell is irradiated with 30 keV, and light emission from the cell is detected by a detector. Thereby, the emission spectrum can be acquired.

このとき、電子線により注入されたキャリアは加速電圧に応じて拡散する(Cathodoluminescence Microscopy of Inorganic Solids, B. G. Yacobi and D. B. Holt p61(1999) Plenum Press / New York and London.参照)。
図4は、加速電圧ごとに横軸に拡散深さ、縦軸に電子線により注入されたキャリア量をとったものである。電子線は数μmまで絞ることが可能であるが、半導体材料内で生成したキャリアは拡散して図4で示すような形状の分布を示す。本発明の評価方法は、図4でキャリアが分布している範囲を評価していることになる。
例えば30keVで加速した場合、シリコンでは4μm程度の深さをピークに、10μm程度まで拡散することが分かっている。
At this time, the carriers injected by the electron beam are diffused according to the acceleration voltage (Catholomics of Microscopy of Inorganic Solids, B. G. Yacobi and D. B. Holt p61 (1999) Plenum Press / NonL). .
In FIG. 4, the horizontal axis represents the diffusion depth and the vertical axis represents the amount of carriers injected by the electron beam for each acceleration voltage. The electron beam can be narrowed down to several μm, but the carriers generated in the semiconductor material diffuse and show a distribution of shape as shown in FIG. The evaluation method of the present invention evaluates the range in which carriers are distributed in FIG.
For example, when accelerated at 30 keV, it is known that silicon diffuses to about 10 μm with a peak of about 4 μm in depth.

電子線の照射にあたって、加速電圧等は、評価したい範囲等に応じて適宜決定することができる。
また、セルの冷却温度は特に限定されないが、例えば77K以下、さらには30K以下に冷却しながら行えば、格子振動の影響を受けにくく、発光波長がブロードにならないため、より強い発光を得ることができる。
In the irradiation with the electron beam, the acceleration voltage and the like can be appropriately determined according to the range to be evaluated.
In addition, the cooling temperature of the cell is not particularly limited. For example, if the cell is cooled to 77K or lower, further 30K or lower, it is not easily affected by lattice vibration, and the emission wavelength does not become broad, so that stronger light emission can be obtained. it can.

そして、検出した発光に関し、発光波長ごとに発光強度の分布を作成する。このとき、検出された全ての発光波長ごとに発光強度の分布を作成することもできるが、セル内の欠陥の位置等を特定するにあたっては、既知の欠陥特有の発光波長ごとに発光強度の分布を作成すると極めて簡便で効率が良い。   Then, regarding the detected emission, a distribution of emission intensity is created for each emission wavelength. At this time, it is also possible to create a distribution of emission intensity for every detected emission wavelength, but in specifying the position of the defect in the cell, etc., the distribution of the emission intensity for each emission wavelength specific to the known defect Is extremely simple and efficient.

シリコンを材料とした際の特徴的な発光波長が既に何種類か報告されており、表1にその例を示す。このような既知の発光波長に関する情報を利用すると良い。なお、当然これらに限定されるものではない。
図5に発光強度の面内分布の一例を示す。この図5では、表1のC線(格子間Cと格子間Oの複合)(発光波長:1570nm)についてのセル内での発光強度の分布を示す。
Several kinds of characteristic emission wavelengths when using silicon as a material have already been reported, and Table 1 shows examples. Such information on the known emission wavelength may be used. Of course, it is not limited to these.
FIG. 5 shows an example of in-plane distribution of emission intensity. FIG. 5 shows the distribution of emission intensity in the cell for the C line (combination of interstitial C and interstitial O) (emission wavelength: 1570 nm) in Table 1.

Figure 0005720560
Figure 0005720560

(工程5:欠陥の面内位置の特定、欠陥についてのその他の評価)
次に、作成した発光強度の分布に基づき、セル内に存在する欠陥の面内位置を特定する。
この分布を精査することで発光が強い箇所、すなわち欠陥が局在していると思われる箇所が特定できる。そして、発光が強い箇所を有する分布が、どの発光波長のものであるかを特定し、該発光波長がどのような欠陥と関連するかを調べて欠陥種を同定することができる。
なお、欠陥の位置の特定の基準となる発光強度の具体的な値は特に限定されない。目標とする精度等に応じて適宜決定すれば良い。
(Process 5: Identification of in-plane position of defect, other evaluation of defect)
Next, the in-plane position of the defect existing in the cell is specified based on the generated emission intensity distribution.
By scrutinizing this distribution, it is possible to identify locations where the emission is strong, that is, locations where defects are thought to be localized. Then, it is possible to identify which emission wavelength the distribution having a portion having a strong light emission is, identify what kind of defect the emission wavelength is associated with, and identify the defect type.
In addition, the specific value of the light emission intensity used as the specific reference | standard of the position of a defect is not specifically limited. What is necessary is just to determine suitably according to the precision etc. which make it a target.

図5に示す例では右上の箇所に点線で囲った位置において強く発光している箇所があることが確認できる。また、図5の発光強度の分布は上記のように表1のC線(格子間Cと格子間Oの複合)(発光波長:1570nm)に関するものであるので、この欠陥については、炭素や酸素に関する欠陥であるものと評価することができる。   In the example shown in FIG. 5, it can be confirmed that there is a portion that emits light strongly at a position surrounded by a dotted line in the upper right portion. 5 is related to the C line (composite of interstitial C and interstitial O) (emission wavelength: 1570 nm) in Table 1 as described above. It can be evaluated as a defect.

また、欠陥の面内位置の他、その他の評価も行うことができる。
例えば、上記のようにして特定された面内位置において、電子線を加速電圧を種々変化させて照射し、そのときに検出された各々の発光の波長や強度から深さ方向の位置を特定することができる。欠陥の面内位置を特定するにあたって照射した電子線の加速電圧や図4に示したような関係(加速電圧、キャリア量、拡散深さの関係)から、欠陥の深さ方向の位置についてある程度推測はできる。しかし、より的確に深さ位置を特定するにあたっては、このように加速電圧を変化させつつ電子線を照射し、その照射結果から特定することができる。
In addition to the in-plane position of the defect, other evaluations can be performed.
For example, at the in-plane position specified as described above, the electron beam is irradiated with various acceleration voltages, and the position in the depth direction is specified from the wavelength and intensity of each light emission detected at that time. be able to. Estimate to some extent about the position in the depth direction of the defect from the acceleration voltage of the irradiated electron beam and the relationship as shown in FIG. 4 (the relationship between the acceleration voltage, the amount of carriers, and the diffusion depth) in identifying the in-plane position of the defect I can. However, in specifying the depth position more accurately, the electron beam can be irradiated while changing the acceleration voltage as described above, and the depth can be specified from the irradiation result.

当然、深さ方向の位置のみならず、さらに他の評価も行うことができる。例えば、全波長領域に渡りスペクトルを取得することで、さらに詳細な欠陥構成を検討することが可能である。   Of course, not only the position in the depth direction but also other evaluations can be performed. For example, it is possible to study a more detailed defect configuration by acquiring a spectrum over the entire wavelength region.

以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例)
評価対象の半導体基板としては、導電型がP型、直径200mm、結晶方位<100>であるシリコンウェーハを用いた。なお、このウェーハをP型にするためのドーパントとしてボロンを用い、基板抵抗は10Ω・cmとした。
EXAMPLES Hereinafter, although an Example and a comparative example are shown and this invention is demonstrated more concretely, this invention is not limited to these.
(Example)
As a semiconductor substrate to be evaluated, a silicon wafer having a P-type conductivity, a diameter of 200 mm, and a crystal orientation <100> was used. Boron was used as a dopant for making the wafer P-type, and the substrate resistance was 10 Ω · cm.

このシリコンウェーハに対して1000℃のパイロ酸化を行い、1μmの酸化膜を形成した。このあと、0.5mm角のパターンを多数配置したマスクを用いてフォトリソグラフィを行い、バッファードHFで酸化膜へ窓開けエッチングを行い、0.5mm角の開口部を酸化膜に10mm間隔で形成した。このウェーハにPOCLを原料にしてリンガラスをデポし、引き続き、1000℃、窒素アニールを2時間行なった後、リンガラスをHFで除去してPN接合を形成した。なお、このときのリンの拡散深さは、およそ2μmであった。
さらに電極を形成して、図1のようなリーク電流測定用素子を面内に複数作製した。
The silicon wafer was pyrooxidized at 1000 ° C. to form a 1 μm oxide film. After that, photolithography is performed using a mask in which a large number of 0.5 mm square patterns are arranged, and windows are etched into the oxide film with buffered HF to form 0.5 mm square openings in the oxide film at intervals of 10 mm. did. Phosphor glass was deposited on this wafer using POCL 3 as a raw material, and subsequently, nitrogen annealing was performed at 1000 ° C. for 2 hours, and then the phosphorus glass was removed with HF to form a PN junction. At this time, the diffusion depth of phosphorus was about 2 μm.
Further, an electrode was formed, and a plurality of leak current measuring elements as shown in FIG.

このウェーハを水平方向に移動可能なプローバに載せ、3Vの電圧を印加し、面内の900点でリーク電流の測定を行い、リーク電流の面内分布データを取得した。図2と同様の面内分布が得られた。
その後、この面内分布からリーク電流が高い(ここでは5×10−11A以上)セルを選定して切り出した。
This wafer was placed on a prober that can move in the horizontal direction, a voltage of 3 V was applied, and the leakage current was measured at 900 points in the plane to obtain in-plane distribution data of the leakage current. An in-plane distribution similar to that in FIG. 2 was obtained.
Thereafter, a cell having a high leakage current (here, 5 × 10 −11 A or more) was selected and cut out from the in-plane distribution.

その後、検査装置の冷却機構のついたステージに前記選定して切り出したセルをサンプルとして載せ、真空チャンバーに入れて真空状態に保ち、該サンプルが10Kにまで十分冷却された後に、セル面内に電子線の加速電圧30keVで照射してスペクトルを測定し、発光強度分布を取得した。なお、表1の各波長で分布を作成したところ、図5のように発光波長が1570nmである表1のC線の分布で、発光強度の高いところ(図5の点線で囲まれた箇所)が存在することが分かった。この箇所に欠陥が存在すると考えられる。   After that, the selected and cut-out cell is placed as a sample on a stage with a cooling mechanism of the inspection apparatus, put in a vacuum chamber and kept in a vacuum state, and after the sample has been sufficiently cooled to 10K, The spectrum was measured by irradiating with an electron beam acceleration voltage of 30 keV to obtain the emission intensity distribution. In addition, when the distribution was created at each wavelength in Table 1, as shown in FIG. 5, the distribution of the C line in Table 1 whose emission wavelength is 1570 nm, where the emission intensity is high (location surrounded by the dotted line in FIG. 5). Was found to exist. It is considered that there is a defect at this location.

そして、この箇所を今度は加速電圧を10keVとしてスペクトルを測定し、詳細を検討した。
その結果、深さ方向の位置はおよそ1.5μmと考えられ、また、横軸に発光波長、縦軸に発光強度をとった図6に示すように、バンド間遷移発光(TO線:発光波長1130nm、1170nm)を除いて、C線以外にH線(発光波長:1340nm)なども見られており、酸素・炭素の関連した欠陥が存在しており、これらが点欠陥となり空乏領域中に準位を作っていることが明らかとなった。
Then, the spectrum was measured at this point with an acceleration voltage of 10 keV, and the details were examined.
As a result, the position in the depth direction is considered to be about 1.5 μm, and as shown in FIG. 6 where the horizontal axis represents the emission wavelength and the vertical axis represents the emission intensity, the interband transition emission (TO line: emission wavelength). In addition to C line, H line (emission wavelength: 1340 nm) is also observed except for 1130 nm and 1170 nm), and defects related to oxygen and carbon are present. These defects become point defects and are quasi-depleted in the depletion region. It became clear that he was making a place.

(比較例1)
実施例と同様のシリコンウエーハを用意し、任意の箇所を切り出し、切り出したものの面内のうち任意の箇所に実施例と同様にして電子線を照射してスペクトルを測定した。
(Comparative Example 1)
A silicon wafer similar to that of the example was prepared, an arbitrary part was cut out, and an spectrum was measured by irradiating an arbitrary part of the cut out surface with an electron beam in the same manner as in the example.

その結果、TO線を除いて、欠陥等を介した発光は見られず、欠陥の位置、欠陥種を特定できなかった。   As a result, except for the TO line, no light was emitted through the defect, and the position of the defect and the defect type could not be specified.

(比較例2)
実施例と同様のシリコンウエーハを用意し、同様にしてリーク電流測定用素子を作製し、リーク電流の測定、リーク電流値の分布を求めたところ、図2と同様の分布が得られた。そして、実施例1と同様のセルを選定して切り出し、切り出したセルの任意の箇所(図7)に電子線を照射してスペクトルを測定した。
(Comparative Example 2)
A silicon wafer similar to that of the example was prepared, a leak current measuring element was prepared in the same manner, the leak current was measured, and the distribution of the leak current value was obtained. As a result, the same distribution as in FIG. 2 was obtained. And the cell similar to Example 1 was selected and cut out, and the spectrum was measured by irradiating an arbitrary part (FIG. 7) of the cut out cell with an electron beam.

その結果、図8に示すように、TO線を除いて、欠陥等に関する特筆すべきスペクトルは得られず、欠陥の位置、欠陥種を特定できなかった。これはリーク電流の高い箇所を切り出したが、接合面内での分析箇所が任意のため、スペクトル測定で特徴的なシグナルが得られなかったためと考えられる。   As a result, as shown in FIG. 8, except for the TO line, a notable spectrum related to defects and the like was not obtained, and the position of the defect and the defect type could not be specified. This is presumably because a portion having a high leakage current was cut out, but a characteristic signal could not be obtained by spectrum measurement because the analysis portion in the joint surface was arbitrary.

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。   The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

1、51…シリコン基板、 2、52…酸化膜、 3、53…拡散層、
4、54…電極。
DESCRIPTION OF SYMBOLS 1, 51 ... Silicon substrate, 2, 52 ... Oxide film, 3, 53 ... Diffusion layer,
4, 54 ... electrodes.

Claims (3)

半導体基板の評価方法であって、
半導体基板表面にPN接合を形成し、該PN接合におけるリーク電流を測定し、該リーク電流の測定結果に基づいて欠陥が存在すると予想されるセルを選定し、該選定したセルに電子線を照射して走査し、検出された発光の波長ごとに発光強度の分布を作成し、該作成した発光強度の分布に基づいてセル内に存在する欠陥の面内位置を特定し、該欠陥について評価を行うことを特徴とする半導体基板の評価方法。
A method for evaluating a semiconductor substrate, comprising:
A PN junction is formed on the surface of the semiconductor substrate, the leakage current at the PN junction is measured, a cell that is expected to have a defect is selected based on the measurement result of the leakage current, and the selected cell is irradiated with an electron beam Scan and create a distribution of emission intensity for each detected emission wavelength, identify the in-plane position of the defect present in the cell based on the generated emission intensity distribution, and evaluate the defect. A method for evaluating a semiconductor substrate, comprising:
前記発光強度の分布を作成するとき、既知の欠陥特有の発光波長ごとに作成することを特徴とする請求項1に記載の半導体基板の評価方法。   2. The method for evaluating a semiconductor substrate according to claim 1, wherein when the distribution of the emission intensity is created, the emission intensity is created for each known emission wavelength specific to the defect. 前記面内位置を特定した欠陥について評価を行うとき、前記特定した面内位置に電子線を加速電圧を変化させて照射し、検出された発光の波長および強度から深さ方向の位置を特定することを特徴とする請求項1または請求項2に記載の半導体基板の評価方法。   When evaluating the defect whose in-plane position is specified, the specified in-plane position is irradiated with an electron beam while changing the acceleration voltage, and the position in the depth direction is specified from the detected wavelength and intensity of emitted light. The method for evaluating a semiconductor substrate according to claim 1, wherein the semiconductor substrate is evaluated.
JP2011279207A 2011-12-21 2011-12-21 Semiconductor substrate evaluation method Active JP5720560B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011279207A JP5720560B2 (en) 2011-12-21 2011-12-21 Semiconductor substrate evaluation method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011279207A JP5720560B2 (en) 2011-12-21 2011-12-21 Semiconductor substrate evaluation method

Publications (2)

Publication Number Publication Date
JP2013131591A JP2013131591A (en) 2013-07-04
JP5720560B2 true JP5720560B2 (en) 2015-05-20

Family

ID=48908933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011279207A Active JP5720560B2 (en) 2011-12-21 2011-12-21 Semiconductor substrate evaluation method

Country Status (1)

Country Link
JP (1) JP5720560B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6048381B2 (en) * 2013-12-06 2016-12-21 信越半導体株式会社 Method for evaluating carbon concentration in silicon single crystal and method for manufacturing semiconductor device
JP6083404B2 (en) * 2014-03-17 2017-02-22 信越半導体株式会社 Semiconductor substrate evaluation method
JP7026371B2 (en) * 2017-01-27 2022-02-28 学校法人明治大学 Carbon concentration measuring method and carbon concentration measuring device
CN115097249A (en) * 2022-07-19 2022-09-23 上海理工大学 Method for detecting surface state defect of failed operational amplifier

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260841A (en) * 1999-03-08 2000-09-22 Yoichiro Ogita Measurement evaluation method of semiconductor surface layer characteristics
JP2006073572A (en) * 2004-08-31 2006-03-16 Oki Electric Ind Co Ltd Semiconductor crystal defect testing method and equipment thereof, and semiconductor device manufacturing method using the semiconductor crystal defect testing equipment
JP5343721B2 (en) * 2009-06-12 2013-11-13 信越半導体株式会社 Silicon substrate evaluation method and semiconductor device manufacturing method
JP5434491B2 (en) * 2009-11-09 2014-03-05 信越半導体株式会社 Semiconductor substrate evaluation method and semiconductor device manufacturing method

Also Published As

Publication number Publication date
JP2013131591A (en) 2013-07-04

Similar Documents

Publication Publication Date Title
US7098052B2 (en) Detection and classification of micro-defects in semi-conductors
Ruane et al. Defect segregation and optical emission in ZnO nano-and microwires
JP4483583B2 (en) SOI wafer inspection method, analysis apparatus, and SOI wafer manufacturing method
Chee Quantitative dopant profiling by energy filtering in the scanning electron microscope
JP5720560B2 (en) Semiconductor substrate evaluation method
TW201812941A (en) Evaluating method of carbon concentration of silicon sample, evaluating method of wafer fabrication steps, fabrication method of silicon wafer, fabrication method of single-crystalline silicon ingot, single-crystalline silicon ingot and silicon wafer
JP5343721B2 (en) Silicon substrate evaluation method and semiconductor device manufacturing method
Kwapil et al. Influence of surface texture on the defect‐induced breakdown behavior of multicrystalline silicon solar cells
JP6083404B2 (en) Semiconductor substrate evaluation method
JP5967019B2 (en) Semiconductor wafer evaluation method
JP6634962B2 (en) Method for evaluating epitaxial layer of silicon epitaxial wafer and method for manufacturing silicon epitaxial wafer
JP5561245B2 (en) Semiconductor substrate evaluation method
JP2020013939A (en) METHODS FOR MANUFACTURING AND EVALUATING SiC DEVICE
JP6369349B2 (en) Cathodoluminescence measuring jig and cathodoluminescence measuring method
JPH113923A (en) Method for detecting metallic contaminant in sub-micron silicon surface layer of semiconductor
JP2006073572A (en) Semiconductor crystal defect testing method and equipment thereof, and semiconductor device manufacturing method using the semiconductor crystal defect testing equipment
JP2004233279A (en) Evaluation method of semiconductor wafer and manufacturing method of semiconductor device
JP2006216825A (en) Evaluation method of dopant contamination of member or fixture used in heat treatment process of semiconductor wafer
JPH11126810A (en) Measurement method of crystal defect
JP7447392B2 (en) Evaluation method of SiC substrate and manufacturing method of SiC epitaxial wafer
KR20200130809A (en) Carbon concentration evaluation method
JP6520782B2 (en) Evaluation method and manufacturing method of epitaxial wafer
KR100901925B1 (en) Evaluation method for gettering ability of wafer
Monachon et al. Advances in Cathodoluminescence: Recent Steps Toward Semiconductor Fabs and FA Labs
JP2015185811A (en) Evaluation method of semiconductor substrate

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140707

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140715

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150309

R150 Certificate of patent or registration of utility model

Ref document number: 5720560

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250