JP5500793B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、装置及びその製造方法に関する。特に、表示装置または半導体装置の製造方法に関する。特に、単結晶半導体を絶縁基板に固定して形成された表示装置または半導体装置の製造方法に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
この画像表示装置のスイッチング素子は、高精細な画像表示を得るために、面積効率よく配置することができる高精細なフォトリソグラフィ技術が要求される。大面積の基板に精度よくスイッチング素子を形成するために大型一括露光機やステッパ露光機などが用いられている。
大型一括露光機では一度に広い面積を露光することができるが、光線の照度強度や平行度のバラツキが大きいという問題があるため、光学系を用いるステッパ露光機がよく用いられている。
ステッパ露光機は、一度に露光できる領域が限られており、その領域を超える面積に対して露光する場合、数ショットに分けて繰り返し露光を行わなければならない。
また、単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハに代わり、絶縁層の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータと呼ばれる半導体基板（ＳＯＩ基板）が開発されており、マイクロプロセッサなどを製造する際の基板として普及しつつある。これは、ＳＯＩ基板を使った集積回路はトランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させ、低消費電力化を図るものとして注目されているからである。
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照）。水素イオン注入剥離法は、シリコンウエハに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで、別のシリコンウエハに薄いシリコン層（ＳＯＩ層）を接合する。さらにＳＯＩ層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりＳＯＩ層に酸化膜を形成した後に該酸化膜を除去し、次に１０００℃乃至１３００℃の還元性雰囲気下で熱処理を行って接合強度を高める必要があるとされている。
一方、ガラスなどの絶縁基板にＳＯＩ層を形成しようとする試みもなされている。ガラス基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入剥離法を用いて、コーティング膜を有するガラス基板上に薄い単結晶シリコン層を形成したものが知られている（特許文献２参照）。この場合にも、単結晶シリコン片に水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶シリコン片を貼り合わせた後に、微小気泡層を劈開面として単結晶シリコン片を剥離することで、ガラス基板上に薄いシリコン層（ＳＯＩ層）を形成している。
米国特許第６３７２６０９号 米国特許第７１１９３６５号
水素イオン注入剥離法によって、単結晶シリコン層をシリコンウエハから剥離するためには６００℃以上の高温で熱処理をする必要がある。しかし、基板コストを下げるために液晶パネルなどで使われるガラス基板に単結晶シリコン層を接合させてＳＯＩ基板を形成する場合、このような高温で熱処理をすると、ガラス基板が反ってしまうという問題が生じる。ガラス基板が反ってしまうと、単結晶シリコン層との接合強度の低下が懸念される。また、単結晶シリコン層に歪み応力が加わり、トランジスタの特性に悪影響を与えるといった問題もある。すなわち、従来の技術では、ガラス基板上に単結晶シリコン層を設け、その単結晶シリコン層でトランジスタを作製しても、十分な特性を出すことが出来ない。
また、ガラス基板は矩形形状であり、１９９０年初頭における第１世代の３００×４００ｍｍから、２０００年には第４世代となり６８０×８８０ｍｍ若しくは７３０×９２０ｍｍへと大型化している。
一方、半導体基板は、ＣＺ法（チョクラルスキ法）を用いて直径２０ｃｍ〜３０ｃｍのインゴットを形成し、ダイヤモンドブレードなどで０．５ｍｍ〜１．５ｍｍ程度にスライスし、１枚の円形のウエハとする工程で作製され、ウエハサイズは限られていると言える。
従って、半導体基板よりも大きいガラス基板を用いてアクティブマトリクス型の表示装置を作製する場合、１枚のガラス基板に対して複数枚の半導体基板を用いることになるが、その際、複数の半導体基板を正確に位置合わせしてガラス基板上に並べるのが困難であるという課題がある。
したがって、半導体の継ぎ目部分において、トランジスタが形成された場合、トランジスタが正常に動作しない場合がある。または、半導体の継ぎ目部分において、トランジスタが形成された場合、そのトランジスタの電流特性に問題が生じることがある。
このような問題に鑑み、大型の半導体装置、表示装置またはそれらの製造方法を提供することを課題とする。または、正常に動作しやすい半導体装置、表示装置またはそれらの製造方法を提供することを課題とする。または、電流特性のよい半導体装置、表示装置またはそれらの製造方法を提供することを課題とする。
そこで、単結晶半導体基板から、単結晶半導体層を取り出し、それを絶縁基板に固定する。または、単結晶半導体基板を絶縁基板に貼り付け、単結晶半導体基板を分離することによって、単結晶半導体基板の一部の単結晶半導体層を絶縁基板に固定する。そして、単結晶半導体層をアイランド状に加工する。その後、再度、単結晶半導体基板から、単結晶半導体層を取り出し、それを絶縁基板に固定する。または、単結晶半導体基板を絶縁基板に貼り付け、単結晶半導体基板を分離することによって、単結晶半導体基板の一部の単結晶半導体層を絶縁基板に固定する。そして、再度、単結晶半導体層をアイランド状に加工する。
そして、それらの単結晶半導体層を用いて、絶縁基板上にＴＦＴを形成する。
本発明は、第１乃至第４の工程を有する半導体装置の製造方法であって、第１の工程は、絶縁基板に第１の単結晶半導体層を配置する工程を有し、第２の工程は、第１の単結晶半導体層をアイランド状に加工する工程を有し、第３の工程は、絶縁基板に第２の単結晶半導体層を配置する工程を有し、第４の工程は、第２の単結晶半導体層をアイランド状に加工する工程を有していることを特徴としている。また本発明は、更に、第５乃至第７の工程を有し、第５の工程は、ゲート絶縁膜を成膜する工程を有し、第６の工程は、ゲート絶縁膜の上方に導電膜を成膜する工程を有し、第７の工程は、導電膜をアイランド状に加工する工程を有していることを特徴としている。また、第３の工程は、絶縁基板に第２の単結晶半導体層を、第１の単結晶半導体層を配置した領域の一部と重なるように配置するのが好ましい。
または、本発明は、第１乃至第４の工程を有する半導体装置の製造方法であって、第１の工程は、絶縁基板に第１の単結晶半導体層および第２の単結晶半導体層を配置する工程を有し、第２の工程は、第１の単結晶半導体層および第２の単結晶半導体層を各々アイランド状に加工する工程を有し、第３の工程は、絶縁基板に第３の単結晶半導体層を、配置する工程を有し、第４の工程は、第３の単結晶半導体層をアイランド状に加工する工程を有していることを特徴としている。また本発明は、更に、第５乃至第７の工程を有し、第５の工程は、ゲート絶縁膜を成膜する工程を有し、第６の工程は、ゲート絶縁膜の上方に導電膜を成膜する工程を有し、第７の工程は、導電膜をアイランド状に加工する工程を有していることを特徴としている。また、第３の工程は、絶縁基板に第３の単結晶半導体層を、前記第１の単結晶半導体層を配置した領域及び前記第２の単結晶半導体層を配置した領域の一部と重なるように配置するのが好ましい。
または、本発明は、第１乃至第６の工程を有する半導体装置の製造方法であって、第１の工程は、絶縁基板に第１の単結晶半導体層を配置する工程を有し、第２の工程は、第１の単結晶半導体層をアイランド状に加工する工程を有し、第３の工程は、絶縁基板に第２の単結晶半導体層を、配置する工程を有し、第４の工程は、第２の単結晶半導体層をアイランド状に加工する工程を有し、第５の工程は、絶縁基板に第３の単結晶半導体層を、配置する工程を有し、第６の工程は、第３の単結晶半導体層をアイランド状に加工する工程を有していることを特徴としている。また本発明は、更に、第７乃至第９の工程を有し、第７の工程は、ゲート絶縁膜を成膜する工程を有し、第８の工程は、前記ゲート絶縁膜の上方に導電膜を成膜する工程を有し、第９の工程は、導電膜をアイランド状に加工する工程を有していることを特徴としている。また、第３の工程は、絶縁基板に第２の単結晶半導体層を、第１の単結晶半導体層を配置した領域の一部と重なるように配置するのが好ましく、第５の工程は、絶縁基板に第３の単結晶半導体層を、前記第１の単結晶半導体層を配置した領域及び前記第２の単結晶半導体層を配置した領域の一部と重なるように配置するのが好ましい。
または、本発明は、前記構成において、いずれかに記載された半導体装置の製造方法を用いて製造された半導体装置および表示素子を具備することを特徴としている。
または、本発明は、前記構成において、いずれかに記載された半導体装置の製造方法を用いて製造された半導体装置および発光素子を具備することを特徴としている。
なお、スイッチは、様々な形態のものを用いることができる。例としては、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されない。例えば、スイッチとして、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、サイリスタなどを用いることが出来る。または、これらを組み合わせた論理回路をスイッチとして用いることが出来る。
機械的なスイッチの例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが出来る電極を有し、その電極が動くことによって、接続と非接続とを制御して動作する。
スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流を抑えたい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を有するトランジスタやマルチゲート構造を有するトランジスタ等がある。または、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）の電位に近い状態で動作する場合はＮチャネル型トランジスタを用いることが望ましい。反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）の電位に近い状態で動作する場合はＰチャネル型トランジスタを用いることが望ましい。なぜなら、Ｎチャネル型トランジスタではソース端子が低電位側電源の電位に近い状態で動作するとき、Ｐチャネル型トランジスタではソース端子が高電位側電源の電位に近い状態で動作するとき、ゲートとソースの間の電圧の絶対値を大きくできるため、スイッチとして、より正確な動作を行うことができるからである。ソースフォロワ動作をしてしまうことが少ないため、出力電圧の大きさが小さくなってしまうことが少ないからである。
なお、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方を用いて、ＣＭＯＳ型のスイッチをスイッチとして用いてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型トランジスタまたはＮチャネル型トランジスタのどちらか一方のトランジスタが導通すれば電流が流れるため、スイッチとして機能しやすくなる。例えば、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることが出来る。さらに、スイッチをオンまたはオフさせるための信号の電圧振幅値を小さくすることが出来るので、消費電力を小さくすることも出来る。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソース端子またはドレイン端子の一方）と、出力端子（ソース端子またはドレイン端子の他方）と、導通を制御する端子（ゲート端子）とを有している。一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。そのため、トランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすることが出来る。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
例えば、ＡとＢとが電気的に接続されている場合として、ＡとＢとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が、ＡとＢとの間に１個以上配置されていてもよい。あるいは、ＡとＢとが機能的に接続されている場合として、ＡとＢとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＡとＢとの間に１個以上配置されていてもよい。あるいは、ＡとＢとが直接接続されている場合として、ＡとＢとの間に他の素子や他の回路を挟まずに、ＡとＢとが直接接続されていてもよい。
なお、ＡとＢとが直接接続されている、と明示的に記載する場合は、ＡとＢとが直接接続されている場合（つまり、ＡとＢとの間に他の素子や他の回路を間に介さずに接続されている場合）と、ＡとＢとが電気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続されている場合）とを含むものとする。
なお、ＡとＢとが電気的に接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続されている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別の回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する装置である発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。表示素子、または発光素子としては、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、などを用いることができる。これらは、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する素子である。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）、電子インクや電気泳動素子を用いた表示装置としては電子ペーパーがある。
なお、ＥＬ素子とは、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層とを有する素子である。なお、ＥＬ層としては、１重項励起子からの発光（蛍光）を利用するもの、３重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（蛍光）を利用するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、有機物によって形成されたもの、無機物によって形成されたもの、有機物によって形成されたものと無機物によって形成されたものとを含むもの、高分子の材料、低分子の材料、高分子の材料と低分子の材料とを含むものなどを用いることができる。ただし、これに限定されず、ＥＬ素子として様々なものを用いることができる。
なお、電子放出素子とは、先鋭な陰極に高電界を集中して電子を引き出す素子である。例えば、電子放出素子として、スピント型、カーボンナノチューブ（ＣＮＴ）型、金属―絶縁体―金属を積層したＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型、金属―絶縁体―半導体を積層したＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、ＭＯＳ型、シリコン型、薄膜ダイオード型、ダイヤモンド型、表面伝導エミッタＳＣＤ型、金属―絶縁体―半導体−金属型等の薄膜型、ＨＥＥＤ型、ＥＬ型、ポーラスシリコン型、表面伝導（ＳＥＤ）型などを用いることができる。ただし、これに限定されず、電子放出素子として様々なものを用いることができる。
なお、液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する素子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。なお、液晶素子としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げることができる。また液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどを用いることができる。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
なお、電子ペーパーとは、光学異方性と染料分子配向のような分子により表示されるもの、電気泳動、粒子移動、粒子回転、相変化のような粒子により表示されるもの、フィルムの一端が移動することにより表示されるもの、分子の発色／相変化により表示されるもの、分子の光吸収により表示されるもの、電子とホールが結合して自発光により表示されるものなどのことをいう。例えば、電子ペーパーの表示方法として、マイクロカプセル型電気泳動、水平移動型電気泳動、垂直移動型電気泳動、球状ツイストボール、磁気ツイストボール、円柱ツイストボール方式、帯電トナー、電子粉流体、磁気泳動型、磁気感熱式、エレクトロウェッテイング、光散乱（透明／白濁変化）、コレステリック液晶／光導電層、コレステリック液晶、双安定性ネマチック液晶、強誘電性液晶、２色性色素・液晶分散型、可動フィルム、ロイコ染料による発消色、フォトクロミック、エレクトロクロミック、エレクトロデポジション、フレキシブル有機ＥＬなどを用いることができる。ただし、これに限定されず、電子ペーパー及びその表示方法として様々なものを用いることができる。ここで、マイクロカプセル型電気泳動を用いることによって、電気泳動方式の欠点である泳動粒子の凝集、沈殿を解決することができる。電子粉流体は、高速応答性、高反射率、広視野角、低消費電力、メモリー性などのメリットを有する。
なお、プラズマディスプレイパネルは、電極を表面に形成した基板と、電極及び微小な溝を表面に形成し且つ溝内に蛍光体層を形成した基板とを狭い間隔で対向させて、希ガスを封入した構造を有する。なお、電極間に電圧をかけることによって紫外線を発生させ、蛍光体を光らせることで、表示を行うことができる。なお、プラズマディスプレイパネルとしては、ＤＣ型ＰＤＰ、ＡＣ型ＰＤＰでもよい。ここで、プラズマディスプレイパネルの駆動方式としては、ＡＷＳ（Ａｄｄｒｅｓｓ Ｗｈｉｌｅ Ｓｕｓｔａｉｎ）駆動、サブフレームをリセット期間、アドレス期間、維持期間に分割するＡＤＳ（Ａｄｄｒｅｓｓ Ｄｉｓｐｌａｙ Ｓｅｐａｒａｔｅｄ）駆動、ＣＬＥＡＲ（Ｈｉｇｈ−Ｃｏｎｔｒａｓｔ，Ｌｏｗ Ｅｎｅｒｇｙ Ａｄｄｒｅｓｓ ａｎｄ Ｒｅｄｕｃｔｉｏｎ ｏｆ Ｆａｌｓｅ Ｃｏｎｔｏｕｒ Ｓｅｑｕｅｎｃｅ）駆動、ＡＬＩＳ（Ａｌｔｅｒｎａｔｅ Ｌｉｇｈｔｉｎｇ ｏｆ Ｓｕｒｆａｃｅｓ）方式、ＴＥＲＥＳ（Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｒｅｃｉｐｒｏｃａｌ Ｓｕｓｔａｉｎｅｒ）駆動などを用いることができる。ただし、これに限定されず、プラズマディスプレイパネルの駆動方式としては、様々なものを用いることができる。
なお、光源を必要とする表示装置、例えば、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）、グレーティングライトバルブ（ＧＬＶ）を用いた表示装置、デジタルマイクロミラーデバイス（ＤＭＤ）を用いた表示装置などの光源としては、エレクトロルミネッセンス、冷陰極管、熱陰極管、ＬＥＤ、レーザー光源、水銀ランプなどを用いることができる。ただし、これに限定されず、光源して様々なものを用いることができる。
なお、トランジスタとして、様々な形態のトランジスタを用いることが出来る。よって、用いるトランジスタの種類に限定はない。例えば、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを用いることが出来る。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。さらに、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。そして、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することが出来る。あるいは、トランジスタの膜厚が薄いため、トランジスタを構成する膜の一部は、光を透過させることが出来る。そのため、開口率が向上させることができる。
なお、多結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。その結果、ゲートドライバ回路（走査線駆動回路）やソースドライバ回路（信号線駆動回路）、信号処理回路（信号生成回路、ガンマ補正回路、ＤＡ変換回路など）を基板上に一体形成することが出来る。
なお、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。このとき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させることができる。その結果、ゲートドライバ回路（走査線駆動回路）やソースドライバ回路の一部（アナログスイッチなど）を基板上に一体形成することが出来る。さらに、結晶化のためにレーザー照射を行わない場合は、シリコンの結晶性のムラを抑えることができる。そのため、高画質の画像を表示することが出来る。
ただし、触媒（ニッケルなど）を用いずに、多結晶シリコンや微結晶シリコンを製造することは可能である。
なお、シリコンの結晶性を、多結晶または微結晶などへと向上させることは、パネル全体で行うことが望ましいが、それに限定されない。パネルの一部の領域のみにおいて、シリコンの結晶性を向上させてもよい。選択的に結晶性を向上させることは、レーザー光を選択的に照射することなどにより可能である。例えば、画素以外の領域である周辺回路領域にのみ、レーザー光を照射してもよい。または、ゲートドライバ回路、ソースドライバ回路等の領域にのみ、レーザー光を照射してもよい。あるいは、ソースドライバ回路の一部（例えば、アナログスイッチ）の領域にのみ、レーザー光を照射してもよい。その結果、回路を高速に動作させる必要がある領域にのみ、シリコンの結晶化を向上させることができる。画素領域は、高速に動作させる必要性が低いため、結晶性が向上されなくても、問題なく画素回路を動作させることが出来る。結晶性を向上させる領域が少なくて済むため、製造工程も短くすることが出来、スループットが向上し、製造コストを低減させることが出来る。必要とされる製造装置の数も少なくて製造できるため、製造コストを低減させることが出来る。
または、半導体基板やＳＯＩ基板などを用いてトランジスタを形成することが出来る。これらにより、特性やサイズや形状などのバラツキが少なく、電流供給能力が高く、サイズの小さいトランジスタを製造することができる。これらのトランジスタを用いると、回路の低消費電力化、又は回路の高集積化を図ることができる。
または、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、酸化インジウム酸化亜鉛（ＩＺＯ）、インジウム錫酸化物（ＩＴＯ）、ＳｎＯなどの化合物半導体または酸化物半導体を有するトランジスタや、さらに、これらの化合物半導体または酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。これらにより、製造温度を低くでき、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接トランジスタを形成することが出来る。なお、これらの化合物半導体または酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。例えば、これらの化合物半導体または酸化物半導体を抵抗素子、画素電極、透光性を有する電極として用いることができる。さらに、それらをトランジスタと同時に成膜又は形成できるため、コストを低減できる。
または、インクジェットや印刷法を用いて形成したトランジスタなどを用いることが出来る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。さらに、レジストを用いる必要がないので、材料費が安くなり、工程数を削減できる。さらに、必要な部分にのみ膜を付けるため、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
または、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。そのため、有機半導体やカーボンナノチューブを有するトランジスタなどを用いた装置は衝撃に強くできる。
さらに、様々な構造のトランジスタを用いることができる。例えば、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどをトランジスタとして用いることが出来る。ＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくすることが出来る。よって、多数のトランジスタを搭載することができる。バイポーラトランジスタを用いることにより、大きな電流を流すことが出来る。よって、高速に回路を動作させることができる。
なお、ＭＯＳ型トランジスタ、バイポーラトランジスタなどを１つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが出来る。
その他、様々なトランジスタを用いることができる。
なお、トランジスタは、様々な基板を用いて形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板としては、例えば、単結晶半導体基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いることが出来る。あるいは、人などの動物の皮膚（表皮、真皮）又は皮下組織を基板として用いてもよい。または、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置してもよい。トランジスタが転置される基板としては、単結晶半導体基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いることができる。あるいは、人などの動物の皮膚（表皮、真皮）又は皮下組織をトランジスタが転置される基板として用いてもよい。または、ある基板を用いてトランジスタを形成し、その基板を研磨して薄くしてもよい。研磨される基板としては、単結晶半導体基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いることができる。あるいは、人などの動物の皮膚（表皮、真皮）又は皮下組織を研磨される基板として用いてもよい。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
なお、トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されない。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。マルチゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構成となる。マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上による信頼性の向上を図ることができる。あるいは、マルチゲート構造により、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路や、非常に高い抵抗値をもつ能動負荷を実現することが出来る。その結果、特性のよい差動回路やカレントミラー回路を実現することが出来る。
別の例として、チャネルの上下にゲート電極が配置されている構造を適用することができる。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値の増加、又は空乏層ができやすくなることによるＳ値の低減を図ることができる。チャネルの上下にゲート電極が配置される構成にすることにより、複数のトランジスタが並列に接続されたような構成となる。
チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、またはチャネル領域が直列に接続する構成も適用できる。さらに、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造も適用できる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。あるいは、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上による信頼性の向上を図ることができる。また、ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。
なお、トランジスタは、様々なタイプを用いることができ、様々な基板を用いて形成させることができる。したがって、所定の機能を実現させるために必要な回路の全てが、同一の基板に形成することも可能である。例えば、所定の機能を実現させるために必要な回路の全てが、ガラス基板、プラスチック基板、単結晶半導体基板、またはＳＯＩ基板などの様々な基板を用いて形成することも可能である。所定の機能を実現させるために必要な回路の全てが同じ基板を用いて形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。あるいは、所定の機能を実現させるために必要な回路の一部が、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部が、別の基板に形成されていることも可能である。つまり、所定の機能を実現させるために必要な回路の全てが同じ基板を用いて形成されていなくてもよい。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板上にトランジスタにより形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶半導体基板に形成され、単結晶半導体基板を用いて形成されたトランジスタで構成されたＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）でガラス基板に接続して、ガラス基板上にそのＩＣチップを配置することも可能である。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続することも可能である。このように、回路の一部が同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。あるいは、駆動電圧が高い部分及び駆動周波数が高い部分の回路は、消費電力が大きくなってしまうので、そのような部分の回路は同じ基板に形成せず、そのかわりに、例えば、単結晶半導体基板にその部分の回路を形成して、その回路で構成されたＩＣチップを用いるようにすれば、消費電力の増加を防ぐことができる。
なお、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。なお、色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）としても可能である。あるいは、ＲＧＢに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色などを一色以上追加することも可能である。あるいは、例えば、ＲＧＢの中の少なくとも一色に類似した色を、ＲＧＢに追加することも可能である。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、少し周波数が異なっている。同様に、Ｒ１、Ｒ２、Ｇ、Ｂとすることも可能である。このような色要素を用いることにより、より実物に近い表示を行うことができる。このような色要素を用いることにより、消費電力を低減することが出来る。別の例としては、一つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素とすることも可能である。よって、一例として、面積階調を行う場合または副画素（サブ画素）を有している場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するが、明るさを制御する領域の一つ分を一画素とすることも可能である。よって、その場合は、一つの色要素は、複数の画素で構成されることとなる。あるいは、明るさを制御する領域が一つの色要素の中に複数あっても、それらをまとめて、一つの色要素を１画素としてもよい。よって、その場合は、一つの色要素は、一つの画素で構成されることとなる。あるいは、一つの色要素について、複数の領域を用いて明るさを制御する場合、画素によって、表示に寄与する領域の大きさが異なっている場合がある。あるいは、一つの色要素につき複数ある、明るさを制御する領域において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。つまり、一つの色要素について、複数個ある領域が各々有する画素電極の電位が、各々異なっていることも可能である。その結果、液晶分子に加わる電圧が各画素電極によって各々異なる。よって、視野角を広くすることが出来る。
なお、一画素（三色分）と明示的に記載する場合は、ＲとＧとＢの三画素分を一画素と考える場合であるとする。一画素（一色分）と明示的に記載する場合は、一つの色要素につき、複数の領域がある場合、それらをまとめて一画素と考える場合であるとする。
なお、画素は、マトリクス状に配置（配列）されている場合がある。ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向において、画素が直線上に並んで配置されている場合、又はギザギザな線上に配置されている場合を含む。よって、例えば三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、ストライプ配置されている場合、又は三つの色要素のドットがデルタ配置されている場合も含む。さらに、ベイヤー配置されている場合も含む。なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）、又はＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものなどがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。これにより、低消費電力化、又は表示素子の長寿命化を図ることができる。
なお、画素に能動素子を有するアクティブマトリクス方式、または、画素に能動素子を有しないパッシブマトリクス方式を用いることが出来る。
アクティブマトリクス方式では、能動素子（アクティブ素子、非線形素子）として、トランジスタだけでなく、さまざまな能動素子（アクティブ素子、非線形素子）を用いることが出来る。例えば、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）やＴＦＤ（Ｔｈｉｎ Ｆｉｌｍ Ｄｉｏｄｅ）などを用いることも可能である。これらの素子は、製造工程が少ないため、製造コストの低減、又は歩留まりの向上を図ることができる。さらに、素子のサイズが小さいため、開口率を向上させることができ、低消費電力化や高輝度化をはかることが出来る。
なお、アクティブマトリクス方式以外のものとして、能動素子（アクティブ素子、非線形素子）を用いないパッシブマトリクス型を用いることも可能である。能動素子（アクティブ素子、非線形素子）を用いないため、製造工程が少なく、製造コストの低減、又は歩留まりの向上を図ることができる。能動素子（アクティブ素子、非線形素子）を用いないため、開口率を向上させることができ、低消費電力化や高輝度化をはかることが出来る。
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第１の電極、第２の電極と表記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第２端子と表記する場合がある。
なお、ゲートとは、ゲート電極とゲート配線（ゲート線、ゲート信号線、走査線、走査信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域を形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。なお、ゲート電極の一部は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域またはソース領域（またはドレイン領域）と、ゲート絶縁膜を介してオーバーラップしている場合もある。ゲート配線とは、各トランジスタのゲート電極の間を接続するための配線、各画素の有するゲート電極の間を接続するための配線、又はゲート電極と別の配線とを接続するための配線のことを言う。
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分（領域、導電膜、配線など）も存在する。そのような部分（領域、導電膜、配線など）は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線の一部とチャネル領域がオーバーラップしている場合、その部分（領域、導電膜、配線など）はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような部分（領域、導電膜、配線など）は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
なお、ゲート電極と同じ材料で形成され、ゲート電極と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線など）も、ゲート電極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線など）も、ゲート配線と呼んでも良い。このような部分（領域、導電膜、配線など）は、厳密な意味では、チャネル領域とオーバーラップしていない場合、又は別のゲート電極と接続させる機能を有していない場合がある。しかし、製造時の仕様などの関係で、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線など）がある。よって、そのような部分（領域、導電膜、配線など）もゲート電極またはゲート配線と呼んでも良い。
なお、例えば、マルチゲートのトランジスタにおいて、１つのゲート電極と、別のゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのような部分（領域、導電膜、配線など）は、ゲート電極とゲート電極とを接続させるための部分（領域、導電膜、配線など）であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを１つのトランジスタと見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線など）は、ゲート電極やゲート配線と呼んでも良い。さらに、例えば、ゲート電極とゲート配線とを接続させている部分の導電膜であって、ゲート電極またはゲート配線とは異なる材料で形成された導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
なお、ゲート端子とは、ゲート電極の部分（領域、導電膜、配線など）または、ゲート電極と電気的に接続されている部分（領域、導電膜、配線など）について、その一部分のことを言う。
なお、ある配線をゲート配線、ゲート線、ゲート信号線、走査線、走査信号線などと呼ぶ場合、配線にトランジスタのゲートが接続されていない場合もある。この場合、ゲート配線、ゲート線、ゲート信号線、走査線、走査信号線は、トランジスタのゲートと同じ層で形成された配線、トランジスタのゲートと同じ材料で形成された配線またはトランジスタのゲートと同時に成膜された配線を意味している場合がある。例としては、保持容量用配線、電源線、基準電位供給配線などがある。
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線、ソース信号線、データ線、データ信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各トランジスタのソース電極の間を接続するための配線、各画素の有するソース電極の間を接続するための配線、又はソース電極と別の配線とを接続するための配線のことを言う。
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分（領域、導電膜、配線など）も存在する。そのような部分（領域、導電膜、配線など）は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線の一部とソース領域とがオーバーラップしている場合、その部分（領域、導電膜、配線など）はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような部分（領域、導電膜、配線など）は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
なお、ソース電極と同じ材料で形成され、ソース電極と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線など）や、ソース電極とソース電極とを接続する部分（領域、導電膜、配線など）も、ソース電極と呼んでも良い。さらに、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線と同じ島（アイランド）を形成してつながっている領域も、ソース配線と呼んでも良い。このような部分（領域、導電膜、配線など）は、厳密な意味では、別のソース電極と接続させる機能を有していない場合がある。しかし、製造時の仕様などの関係で、ソース電極またはソース配線と同じ材料で形成され、ソース電極またはソース配線とつながっている部分（領域、導電膜、配線など）がある。よって、そのような部分（領域、導電膜、配線など）もソース電極またはソース配線と呼んでも良い。
なお、例えば、ソース電極とソース配線とを接続させている部分の導電膜であって、ソース電極またはソース配線とは異なる材料で形成された導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
なお、ソース端子とは、ソース領域や、ソース電極や、ソース電極と電気的に接続されている部分（領域、導電膜、配線など）について、その一部分のことを言う。
なお、ある配線をソース配線、ソース線、ソース信号線、データ線、データ信号線などと呼ぶ場合、配線にトランジスタのソース（ドレイン）が接続されていない場合もある。この場合、ソース配線、ソース線、ソース信号線、データ線、データ信号線は、トランジスタのソース（ドレイン）と同じ層で形成された配線、トランジスタのソース（ドレイン）と同じ材料で形成された配線またはトランジスタのソース（ドレイン）と同時に成膜された配線を意味している場合がある。例としては、保持容量用配線、電源線、基準電位供給配線などがある。
なお、ドレインについては、ソースと同様である。
なお、半導体装置とは半導体素子（トランジスタ、ダイオード、サイリスタなど）を含む回路を有する装置のことをいう。さらに、半導体特性を利用することで機能しうる装置全般を半導体装置と呼んでもよい。また、半導体材料を有する装置のことを半導体装置と言う。
なお、表示素子とは、光学変調素子、液晶素子、発光素子、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、電気泳動素子、放電素子、光反射素子、光回折素子、デジタルマイクロミラーデバイス（ＤＭＤ）、などのことを言う。ただし、これに限定されない。
なお、表示装置とは、表示素子を有する装置のことを言う。なお、表示装置は、表示素子を含む複数の画素を含んでいても良い。なお、表示装置は、複数の画素を駆動させる周辺駆動回路を含んでいても良い。なお、複数の画素を駆動させる周辺駆動回路は、複数の画素と同一基板上に形成されてもよい。なお、表示装置は、ワイヤボンディングやバンプなどによって基板上に配置された周辺駆動回路、いわゆる、チップオングラス（ＣＯＧ）で接続されたＩＣチップ、または、ＴＡＢなどで接続されたＩＣチップを含んでいても良い。なお、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。なお、表示装置は、フレキシブルプリントサーキット（ＦＰＣ）などを介して接続され、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配線基板（ＰＷＢ）を含んでいても良い。なお、表示装置は、偏光板または位相差板などの光学シートを含んでいても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、光センサなどを含んでいても良い。ここで、バックライトユニットのような照明装置は、導光板、プリズムシート、拡散シート、反射シート、光源（ＬＥＤ、冷陰極管など）、冷却装置（水冷式、空冷式）などを含んでいても良い。
なお、照明装置とは、バックライトユニット、導光板、プリズムシート、拡散シート、反射シート、光源（ＬＥＤ、冷陰極管、熱陰極管など）、冷却装置などを有している装置のことをいう。
なお、発光装置とは、発光素子などを有している装置のことをいう。表示素子として発光素子を有している場合は、発光装置は、表示装置の具体例の一つである。
なお、反射装置とは、光反射素子、光回折素子、光反射電極などを有している装置のことをいう。
なお、液晶表示装置とは、液晶素子を有している表示装置をいう。液晶表示装置には、直視型、投写型、透過型、反射型、半透過型などがある。
なお、駆動装置とは、半導体素子、電気回路、電子回路を有する装置のことを言う。例えば、ソース信号線から画素内への信号の入力を制御するトランジスタ（選択用トランジスタ、スイッチング用トランジスタなどと呼ぶことがある）、画素電極に電圧または電流を供給するトランジスタ、発光素子に電圧または電流を供給するトランジスタなどは、駆動装置の一例である。さらに、ゲート信号線に信号を供給する回路（ゲートドライバ、ゲート線駆動回路などと呼ぶことがある）、ソース信号線に信号を供給する回路（ソースドライバ、ソース線駆動回路などと呼ぶことがある）などは、駆動装置の一例である。
なお、表示装置、半導体装置、照明装置、冷却装置、発光装置、反射装置、駆動装置などは、互いに重複して有している場合がある。例えば、表示装置が、半導体装置および発光装置を有している場合がある。あるいは、半導体装置が、表示装置および駆動装置を有している場合がある。
なお、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的に記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接してはいない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、と明示的に記載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でもよいし、複層でもよい。
さらに、Ａの上方にＢが形成されている、と明示的に記載されている場合についても同様であり、Ａの上にＢが直接接していることに限定されず、ＡとＢとの間に別の対象物が介在する場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でもよいし、複層でもよい。
なお、Ａの上にＢが直接接して形成されている、と明示的に記載する場合は、Ａの上に直接接してＢが形成されている場合を含み、ＡとＢと間に別の対象物が介在する場合は含まないものとする。
なお、Ａの下にＢが、あるいは、Ａの下方にＢが、の場合についても、同様である。
なお、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。
半導体装置、表示装置を大型で製造することが出来る。または、正常に動作しやすい半導体装置、表示装置を製造することが出来る。または、電流特性のよい半導体装置、表示装置を製造することが出来る。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本発明の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
（第１の実施の形態）
半導体装置または表示装置において、それらの全てまたは一部は、単結晶半導体基板から、単結晶半導体層を取り出し、それを絶縁基板に固定し、絶縁基板上で形成したＴＦＴ、または、単結晶半導体基板を絶縁基板に貼り付け、単結晶半導体基板を分離することによって、単結晶半導体基板の一部の単結晶半導体層を絶縁基板に固定し、絶縁基板上で形成されたＴＦＴを用いて構成されている。なお、単結晶半導体基板から、単結晶半導体層を取り出し、それを絶縁基板に固定し、絶縁基板上で形成したＴＦＴ、または、単結晶半導体基板を絶縁基板に貼り付け、単結晶半導体基板を分離することによって、単結晶半導体基板の一部の単結晶半導体層を絶縁基板に固定し、絶縁基板上で形成されたＴＦＴは、以下、単結晶ＴＦＴと呼ぶ。
１枚の絶縁基板に対して複数枚の単結晶半導体基板を用いることによって、単結晶半導体基板よりも大きい絶縁基板に半導体装置または表示装置を作成することが出来る。
本発明では、絶縁基板に複数枚の単結晶半導体層を貼り付ける際、絶縁基板に、単結晶半導体層を密接して配置するのではなく、図１（Ａ）に示すように、間隔をあけて配置する。絶縁基板１０１に、単結晶半導体層１０２Ａおよび単結晶半導体層１０２Ｂを配置する。
なお、絶縁基板１０１に、単結晶半導体層を配置する方法、または、配置された単結晶半導体層を用いてトランジスタなどを形成する方法は、別の実施の形態において述べる。
なお、単結晶半導体層が配置される絶縁基板は、ガラス基板が望ましいが、これに限定されない。プラスチック基板、フィルム基板、ステンレス基板、ステンレススチルホイール基板など、さまざまな基板に配置することができる。
なお、単結晶半導体層が配置される基板に、絶縁膜などが形成されていてもよい。例えば、絶縁基板上に窒化珪素膜、酸化珪素膜などが形成されていてもよい。そして、それらの膜の上に単結晶半導体層が配置されてもよい。
なお、単結晶半導体基板及び単結晶半導体層の材料としては、単結晶シリコンが望ましいが、これに限定されない。例えば、単結晶シリコンとは別の材料として、ガリウムヒ素、ゲルマニウム、インジウムリンなど、様々な単結晶半導体材料または単結晶半導体材料を含む材料を用いることが出来る。
単結晶半導体層１０２Ａおよび単結晶半導体層１０２Ｂは、離間して配置されている。ここで、単結晶半導体層１０２Ａの幅をＷ１、単結晶半導体層１０２Ｂの幅をＷ２、単結晶半導体層１０２Ａと単結晶半導体層１０２Ｂの間隔をＷ３とする。その場合、Ｗ３は、Ｗ１と等しい、もしくは、Ｗ１より小さいことが望ましい。または、Ｗ３は、Ｗ２と等しい、もしくは、Ｗ２より小さいことが望ましい。
次に、図１（Ｂ）に示すように、単結晶半導体層１０２Ａおよび単結晶半導体層１０２Ｂを所定の形状となるように、不要な部分をエッチングして取り除く。つまり、単結晶半導体層１０２Ａおよび単結晶半導体層１０２Ｂをアイランド状に加工する。つまり、単結晶半導体層１０２Ａおよび単結晶半導体層１０２Ｂをパターン形成する。すると、単結晶半導体層１０２Ａが配置されていた領域１０２ＡＡの中に、アイランド状に形成された単結晶半導体層１０３Ａが得られ、単結晶半導体層１０２Ｂが配置されていた領域１０２ＢＢの中に、アイランド状に形成された単結晶半導体層１０３Ｂが得られる。アイランド状に形成された単結晶半導体層を用いて、トランジスタ、ダイオード、抵抗素子などが形成されることとなる。トランジスタにおいては、アイランド状に形成された単結晶半導体層が、活性層として機能することとなる。
次に、図２（Ａ）に示すように、単結晶半導体層１０２Ａおよび単結晶半導体層１０２Ｂが配置された領域の間に、単結晶半導体層２０２Ａを配置する。ここで、単結晶半導体層２０２Ａの幅をＷ４とする。その場合、Ｗ４は、Ｗ３と概ね等しい、もしくは、Ｗ３より大きいことが望ましい。または、Ｗ４は、Ｗ１と概ね等しい、もしくは、Ｗ１より大きいことが望ましい。または、Ｗ４は、Ｗ２と概ね等しい、もしくは、Ｗ２より大きいことが望ましい。このようにして単結晶半導体層２０２Ａが領域１０２ＡＡ及び領域１０２ＢＢの一部と重なるように配置することにより、単結晶半導体層の配置の継ぎ目の部分においても、トランジスタを配置することができる。
なお、概ね等しいとは、製造誤差または製造バラツキなどを考慮したものである。したがって、１０％以下、より望ましくは５％以下のバラツキを有するものとする。
ここで、Ｗ４とＷ１とが概ね等しいことにより、同じ大きさの単結晶半導体基板を用いて、単結晶半導体層を配置することができる。そのため、特別な大きさの単結晶半導体層を用意する必要がないため、製造しやすくなる。
同様に、Ｗ４とＷ２とが概ね等しいことにより、同じ大きさの単結晶半導体基板を用いて、単結晶半導体層を配置することができる。そのため、特別な大きさの単結晶半導体層を用意する必要がないため、製造しやすくなる。
さらに、単結晶半導体層２０２Ａを配置するとき、単結晶半導体層１０２Ａおよび単結晶半導体層１０２Ｂは、既にアイランド状に形成されているため、余分な単結晶半導体層は取り除かれている。したがって、Ｗ４がＷ３よりも大きくても、単結晶半導体層２０２Ａが領域１０２ＡＡ及び領域１０２ＢＢの一部と重なるように配置することができる。
なお、単結晶半導体層２０２Ａは領域１０２ＡＡ及び領域１０２ＢＢの一部と重なるように配置しているが、これに限定されず、例えば、全部と重なるように配置する又は全く重ならないように配置することも可能である。
また、ここで単結晶半導体層１０３Ａ又は単結晶半導体層１０３Ｂに欠陥がある場合、単結晶半導体層２０２Ａを配置して単結晶半導体層１０３Ａ又は単結晶半導体層１０３Ｂを修復することも出来る。
次に、図２（Ｂ）に示すように、単結晶半導体層２０２Ａを所定の形状となるように、不要な部分をエッチングして取り除く。つまり、単結晶半導体層２０２Ａをアイランド状に加工する。つまり、単結晶半導体層２０２Ａをパターン形成する。すると、単結晶半導体層２０２Ａが配置されていた領域２０２ＡＡの中に、アイランド状に形成された単結晶半導体層２０３Ａが得られる。
このとき、Ｗ４がＷ３よりも大きいことにより、領域２０２ＡＡと領域１０２ＡＡが重なる部分、及び領域２０２ＡＡと領域１０２ＢＢが重なる部分にも、単結晶半導体層２０３Ａを形成することが出来る。つまり、領域１０２ＡＡと領域２０２ＡＡとが重なる部分をまたがって、あるいは、領域１０２ＢＢと領域２０２ＡＡとが重なる部分をまたがって、トランジスタを配置することが出来る。よって、半導体の継ぎ目部分においても、正常に動作しないトランジスタや電流特性に問題のあるトランジスタが形成されることがない。
このようにして形成された単結晶半導体層を用いて、トランジスタ、ダイオード、抵抗素子など、様々な素子を形成することが出来る。例として、トランジスタなどを形成した場合については、別の実施の形態において述べる。
次に、図１乃至図２で示した工程を断面図にした場合を図３に示す。図３（Ａ）は、図１（Ａ）の断面図を、図３（Ｂ）は図１（Ｂ）の断面図を、図３（Ｃ）は、図２（Ａ）の断面図を、図３（Ｄ）は、図２（Ｂ）の断面図を示す。
なお、２つの単結晶半導体層（単結晶半導体層１０２Ａおよび単結晶半導体層１０２Ｂ）を配置したあと、１つの単結晶半導体層（単結晶半導体層２０２Ａ）を配置しているが、各々で配置する単結晶半導体層の数は、これに限定されない。例えば、１つの単結晶半導体層を配置してパターン形成したあと、１つの単結晶半導体層を配置しても良い。または、複数の単結晶半導体層を配置してパターン形成したあと、複数の単結晶半導体層を配置してもよい。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（第２の実施の形態）
本実施の形態では、第１の実施の形態とは別の配置を行った例を示す。
図４では、４個の単結晶半導体層を配置する場合について述べる。ただし、個数は４個に限定されない。図４（Ａ）に示すように、絶縁基板１０１に、単結晶半導体層を斜めにずらして単結晶半導体層４０２Ａおよび単結晶半導体層４０２Ｂを配置する。
なお、単結晶半導体層４０２Ａの図中の右下部分と、単結晶半導体層４０２Ｂの図中の左上部分は、近接して配置されている。ただし、これに限定されない。単結晶半導体層４０２Ａの図中の右下部分と、単結晶半導体層４０２Ｂの図中の左上部分が、離間して配置されることも可能である。
ここで、単結晶半導体層４０２Ａの横の長さをＷ１１とし、縦の長さをＷ１２とする。同様に、単結晶半導体層４０２Ｂの横の長さをＷ２１とし、縦の長さをＷ２２とする。
次に、図４（Ｂ）に示すように、単結晶半導体層４０２Ａおよび単結晶半導体層４０２Ｂを所定の形状となるように、不要な部分をエッチングして取り除く。つまり、単結晶半導体層４０２Ａおよび単結晶半導体層４０２Ｂをアイランド状に加工する。つまり、単結晶半導体層４０２Ａおよび単結晶半導体層４０２Ｂをパターン形成する。すると、単結晶半導体層４０２Ａが配置されていた領域４０２ＡＡの中に、アイランド状に形成された単結晶半導体層４０３Ａが得られ、単結晶半導体層４０２Ｂが配置されていた領域４０２ＢＢの中に、アイランド状に形成された単結晶半導体層４０３Ｂが得られる。
次に、図５（Ａ）に示すように、単結晶半導体層４０２Ａが配置された領域の右側に、単結晶半導体層５０２Ａを配置し、単結晶半導体層４０２Ｂが配置された領域の左側に、単結晶半導体層５０２Ｂを配置する。
ここで、単結晶半導体層５０２Ａの図中の左下の角は、一部が切り取られた形となっていることが望ましい。ただし、これに限定されず、単結晶半導体層４０２Ａなどと同様な形状にすることも可能である。同様に、単結晶半導体層５０２Ｂの図中の右上の角は、一部が切り取られた形となっていることが望ましい。ただし、これに限定されず、単結晶半導体層４０２Ａなどと同様な形状にすることも可能である。
ここで、単結晶半導体層５０２Ａの横の長さをＷ３１とし、縦の長さをＷ３２とする。同様に、単結晶半導体層５０２Ｂの横の長さをＷ４１とし、縦の長さをＷ４２とする。
その場合、Ｗ３１は、Ｗ２１と概ね等しい、もしくは、Ｗ２１より大きいことが望ましい。または、Ｗ３２は、Ｗ１２と概ね等しい、もしくは、Ｗ１２より大きいことが望ましい。または、Ｗ４１は、Ｗ１１と概ね等しい、もしくは、Ｗ１１より大きいことが望ましい。または、Ｗ４２は、Ｗ２２と概ね等しい、もしくは、Ｗ２２より大きいことが望ましい。このようにして、単結晶半導体層５０２Ａ及び単結晶半導体層５０２Ｂが、領域４０２ＡＡ及び領域４０２ＢＢの一部と重なるように配置することにより、単結晶半導体層の継ぎ目の部分においても、トランジスタを配置することができる。
このとき、単結晶半導体層４０２Ａおよび単結晶半導体層４０２Ｂは、既にアイランド状に形成されているため、余分な単結晶半導体層は取り除かれている。したがって、単結晶半導体層５０２Ａまたは単結晶半導体層５０２Ｂの各辺が長くても、単結晶半導体層５０２Ａ及び単結晶半導体層５０２Ｂが、領域４０２ＡＡ及び領域４０２ＢＢの一部と重なるように配置することができる。
さらに、単結晶半導体層５０２Ａは、角が切り落とされたような形状にすることにより、Ｗ３１がＷ２１よりも大きくても、または、Ｗ３２がＷ１２よりも大きくても、単結晶半導体層５０２Ｂと重ならずに配置することが出来るようになる。同様に、単結晶半導体層５０２Ｂは、Ｗ４１がＷ１１よりも大きくても、または、Ｗ４２がＷ２２よりも大きくても、単結晶半導体層５０２Ａと重ならずに配置することが出来るようになる。
なお、単結晶半導体層５０２Ａ及び単結晶半導体層５０２Ｂは領域４０２ＡＡ及び領域４０２ＢＢの一部と重なるように配置しているが、これに限定されず、例えば、全部と重なるように配置する又は全く重ならないように配置することも可能である。
また、ここで単結晶半導体層４０３Ａ又は単結晶半導体層４０３Ｂに欠陥がある場合、単結晶半導体層５０２Ａ及び単結晶半導体層５０２Ｂを配置して単結晶半導体層４０３Ａ又は単結晶半導体層４０３Ｂを修復することも出来る。
次に、図５（Ｂ）に示すように、単結晶半導体層５０２Ａ及び単結晶半導体層５０２Ｂを所定の形状となるように、不要な部分をエッチングして取り除く。つまり、単結晶半導体層５０２Ａ及び単結晶半導体層５０２Ｂをアイランド状に加工する。すると、単結晶半導体層５０２Ａが配置されていた領域５０２ＡＡの中に、アイランド状に形成された単結晶半導体層５０３Ａが得られ、単結晶半導体層５０２Ｂが配置されていた領域５０２ＢＢの中に、アイランド状に形成された単結晶半導体層５０３Ｂが得られる。
このとき、Ｗ３１がＷ２１よりも大きいことにより、単結晶半導体層５０２Ｂと別の単結晶半導体層の境界部分にも、トランジスタを配置することが出来る。つまり、領域５０２ＡＡと領域４０２ＡＡとが重なる部分をまたがって、トランジスタを配置することが出来る。単結晶半導体層５０３Ａは、領域５０２ＡＡと領域４０２ＡＡとが重なる部分においても、形成されている。
同様に、Ｗ３２がＷ１２よりも大きいことにより、領域５０２ＡＡと領域４０２ＢＢとが重なる部分をまたがって、トランジスタを配置することが出来る。または、Ｗ４１がＷ１１よりも大きいことにより、領域５０２ＢＢと領域４０２ＡＡとが重なる部分をまたがって、トランジスタを配置することが出来る。または、Ｗ４２がＷ２２よりも大きいことにより、領域５０２ＢＢと領域４０２ＢＢとが重なる部分をまたがって、トランジスタを配置することが出来る。
このようにして形成された単結晶半導体層を用いて、トランジスタ、ダイオード、抵抗素子など、様々な素子を形成することが出来る。
なお、図５（Ａ）（Ｂ）では、単結晶半導体層５０２Ａおよび単結晶半導体層５０２Ｂを配置したあとで、パターン形成を行ったが、これに限定されない。
図６において、単結晶半導体層４０２Ａおよび単結晶半導体層４０２Ｂをパターン形成したあと、単結晶半導体層６０２Ａを配置してパターン形成し、その後で、単結晶半導体層６０２Ｂを配置してパターン形成した例を示す。
図４（Ａ）、図４（Ｂ）のあと、図６（Ａ）に示すように、単結晶半導体層４０２Ａが配置された領域の右側、もしくは、単結晶半導体層４０２Ｂが配置された領域の上側に、単結晶半導体層６０２Ａを配置する。ここで、単結晶半導体層６０２Ａの横の長さをＷ５１とし、縦の長さをＷ５２とする。
その場合、Ｗ５１は、Ｗ２１と概ね等しい、もしくは、Ｗ２１より大きいことが望ましい。または、Ｗ５２は、Ｗ１２と概ね等しい、もしくは、Ｗ１２より大きいことが望ましい。このように配置することにより、単結晶半導体層の継ぎ目の部分においても、トランジスタを配置することができる。
このとき、単結晶半導体層４０２Ａおよび単結晶半導体層４０２Ｂは、既にアイランド状に形成されているため、余分な単結晶半導体層は取り除かれている。したがって、単結晶半導体層６０２Ａの各辺が長くても、単結晶半導体層６０２Ａが、領域４０２ＡＡ及び領域４０２ＢＢの一部と重なるように配置することができる。
なお、単結晶半導体層６０２Ａは領域４０２ＡＡ及び領域４０２ＢＢの一部と重なるように配置しているが、これに限定されず、例えば、全部と重なるように配置する又は全く重ならないように配置することも可能である。
また、ここで単結晶半導体層４０３Ａ又は単結晶半導体層４０３Ｂに欠陥がある場合、単結晶半導体層６０２Ａを配置して単結晶半導体層４０３Ａ又は単結晶半導体層４０３Ｂを修復することも出来る。
次に、図６（Ｂ）に示すように、単結晶半導体層６０２Ａを所定の形状となるように、不要な部分をエッチングして取り除く。つまり、単結晶半導体層６０２Ａをアイランド状に加工する。すると、単結晶半導体層６０２Ａが配置されていた領域６０２ＡＡの中に、アイランド状に形成された単結晶半導体層６０３Ａが得られる。
このとき、Ｗ５１がＷ２１よりも大きいことにより、単結晶半導体層と単結晶半導体層の境界部分にも、トランジスタを配置することが出来る。つまり、領域６０２ＡＡと領域４０２ＡＡとが重なる部分をまたがって、トランジスタを配置することが出来る。単結晶半導体層６０３Ａは、領域６０２ＡＡと領域４０２ＡＡとが重なる部分においても、形成されている。
同様に、Ｗ５２がＷ１２よりも大きいことにより、領域６０２ＡＡと領域４０２ＢＢとが重なる部分をまたがって、トランジスタを配置することが出来る。
次に、図７（Ａ）に示すように、単結晶半導体層４０２Ａが配置された領域の下側、もしくは、単結晶半導体層４０２Ｂが配置された領域の左側に、単結晶半導体層６０２Ｂを配置する。ここで、単結晶半導体層６０２Ｂの横の長さをＷ６１とし、縦の長さをＷ６２とする。
その場合、Ｗ６１は、Ｗ１１と概ね等しい、もしくは、Ｗ１１より大きいことが望ましい。または、Ｗ６２は、Ｗ２２と概ね等しい、もしくは、Ｗ２２より大きいことが望ましい。このように配置することにより、単結晶半導体層の継ぎ目の部分においても、トランジスタを配置することができる。
このとき、単結晶半導体層４０２Ａ、単結晶半導体層４０２Ｂおよび単結晶半導体層６０２Ａは、既にアイランド状に形成されているため、余分な単結晶半導体層は取り除かれている。したがって、単結晶半導体層６０２Ｂの各辺が長くても、単結晶半導体層６０２Ｂが、領域４０２ＡＡ、領域４０２ＢＢ及び単結晶半導体層６０２Ａの一部と重なるように配置することができる。
なお、単結晶半導体層６０２Ｂは領域４０２ＡＡ、領域４０２ＢＢ及び単結晶半導体層６０２Ａの一部と重なるように配置しているが、これに限定されず、例えば、全部と重なるように配置する又は全く重ならないように配置することも可能である。
また、ここで単結晶半導体層４０３Ａ、単結晶半導体層４０３Ｂ、又は単結晶半導体層６０３Ａに欠陥がある場合、単結晶半導体層６０２Ｂを配置して単結晶半導体層４０３Ａ、単結晶半導体層４０３Ｂ、又は単結晶半導体層６０３Ａを修復することも出来る。
次に、図７（Ｂ）に示すように、単結晶半導体層６０２Ｂを所定の形状となるように、不要な部分をエッチングして取り除く。つまり、単結晶半導体層６０２Ｂをアイランド状に加工する。すると、単結晶半導体層６０２Ｂが配置されていた領域６０２ＢＢの中に、アイランド状に形成された単結晶半導体層６０３Ｂが得られる。
このとき、Ｗ６１がＷ１１よりも大きいことにより、単結晶半導体層と単結晶半導体層の境界部分にも、トランジスタを配置することが出来る。つまり、領域６０２ＢＢと領域４０２ＡＡとが重なる部分をまたがって、トランジスタを配置することが出来る。単結晶半導体層６０３Ｂは、領域６０２ＢＢと領域４０２ＡＡとが重なる部分においても、形成されている。
同様に、Ｗ６２がＷ２２よりも大きいことにより、領域６０２ＢＢと領域４０２ＢＢとが重なる部分をまたがって、トランジスタを配置することが出来る。
このように、単結晶半導体層６０２Ａと単結晶半導体層６０２Ｂとを同時に配置しないことにより、単結晶半導体層６０２Ａと単結晶半導体層６０２Ｂとが重なり合う部分にも、トランジスタを配置することができる。
このようにして形成された単結晶半導体層を用いて、トランジスタ、ダイオード、抵抗素子など、様々な素子を形成することが出来る。
なお、２つの単結晶半導体層（単結晶半導体層４０２Ａおよび単結晶半導体層４０２Ｂ）を配置したあと、２つの単結晶半導体層（単結晶半導体層５０２Ａおよび単結晶半導体層５０２Ｂ）または１つの単結晶半導体層（単結晶半導体層６０２Ａ）を配置しているが、配置する単結晶半導体層の数は、これに限定されない。または、２つの単結晶半導体層（単結晶半導体層４０２Ａおよび単結晶半導体層４０２Ｂ）を配置したあと、１つの単結晶半導体層（単結晶半導体層６０２Ａ）を配置し、その後で、１つの単結晶半導体層（単結晶半導体層６０２Ｂ）を配置しているが、配置する回数は、これに限定されない。
例として、複数の単結晶半導体層を配置し、パターン形成した後、複数の単結晶半導体層を配置し、パターン形成した後に、さらに複数の単結晶半導体層を配置し、パターン形成した場合の例を図８乃至図１３に示す。
まず、図８に示すように絶縁基板１０１に単結晶半導体層７０２Ａを互いに斜めにずらして配置する。次に、図９に示すように単結晶半導体層７０２Ａが所定の形状となるように、不要な部分をエッチングして取り除く。つまり、単結晶半導体層７０２Ａをアイランド状に加工する。すると、単結晶半導体層７０２Ａが配置されていた領域７０２ＡＡの中に、アイランド状に形成された単結晶半導体層７０３Ａが得られる。
それから、図１０に示すように、単結晶半導体層７０２Ｂを領域７０２ＡＡの一部と重なるように配置して、単結晶半導体層７０２Ｂが所定の形状となるように、不要な部分をエッチングして取り除く。その結果、図１１に示すように、単結晶半導体層７０２Ｂが配置されていた領域７０２ＢＢの中に、アイランド状に形成された単結晶半導体層７０３Ｂが得られる。これにより、領域７０２ＡＡと領域７０２ＢＢとが重なる領域にも単結晶半導体層が得られる。
なお、単結晶半導体層７０２Ｂは領域７０２ＡＡの一部と重なるように配置しているが、これに限定されず、例えば、全部と重なるように配置する又は全く重ならないように配置することも可能である。
また、ここで単結晶半導体層７０３Ａに欠陥がある場合、単結晶半導体層７０２Ｂを配置して単結晶半導体層７０３Ａを修復することも出来る。
さらに、図１２に示すように、単結晶半導体層７０２Ｃを領域７０２ＡＡ及び領域７０２ＢＢの一部と重なるように配置して、単結晶半導体層７０２Ｃが所定の形状となるように、不要な部分をエッチングして取り除く。その結果、図１３に示すように、単結晶半導体層７０２Ｃが配置されていた領域７０２ＣＣの中に、アイランド状に形成された単結晶半導体層７０３Ｃが得られる。これにより、領域７０２ＡＡと領域７０２ＣＣ、及び領域７０２ＢＢと領域７０２ＣＣとが重なる領域にも単結晶半導体層が得られる。
なお、単結晶半導体層７０２Ｃは領域７０２ＡＡ及び領域７０２ＢＢの一部と重なるように配置しているが、これに限定されず、例えば、全部と重なるように配置する又は全く重ならないように配置することも可能である。
また、ここで単結晶半導体層７０３Ａ又は単結晶半導体層７０３Ｂに欠陥がある場合、単結晶半導体層７０２Ｃを配置して単結晶半導体層７０３Ａ又は単結晶半導体層７０３Ｂを修復することも出来る。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（第３の実施の形態）
つぎに、単結晶ＴＦＴの製造方法について述べる。
本発明に係るＳＯＩ基板を図１４（Ａ）、図１４（Ｂ）に示す。図１４（Ａ）においてベース基板１４００は絶縁表面を有する基板若しくは絶縁基板であり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板が適用される。その他に石英ガラス、シリコンウエハーのような半導体基板も適用可能である。ＳＯＩ層１４０２は単結晶半導体であり、代表的には単結晶シリコンが適用される。その他に、水素イオン注入剥離法のようにして単結晶半導体基板から分離可能であるシリコン、ゲルマニウム、その他、ガリウムヒ素、インジウムリンなどの化合物半導体による単結晶半導体層を適用することもできる。
このようなベース基板１４００とＳＯＩ層１４０２の間には、平滑面を有し親水性表面を形成する接合層１４０４を設ける。この接合層１４０４として酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
上記平滑面を有し親水性表面を形成する接合層１４０４は５ｎｍ乃至５００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。また、接合する基板との歪みを緩和することができる。ベース基板１４００にも同様の酸化シリコン膜を設けておいても良い。すなわち、絶縁表面を有する基板若しくは絶縁性のベース基板１４００にＳＯＩ層１４０２を接合するに際し、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料として成膜した酸化シリコン膜でなる接合層１４０４を設けることで強固な接合を形成することができる。
図１４（Ｂ）はベース基板１４００にバリア層１４０５と接合層１４０４を設けた構成を示す。ＳＯＩ層１４０２をベース基板１４００に接合した場合に、ベース基板１４００として用いられるガラス基板からアルカリ金属若しくはアルカリ土類金属のような可動イオン不純物が拡散してＳＯＩ層１４０２が汚染されることを防ぐことができる。また、ベース基板１４００側の接合層１４０４は適宜設ければ良い。
図１５（Ａ）はＳＯＩ層１４０２と接合層１４０４の間に窒素含有絶縁層１４２０を設けた構成を示す。窒素含有絶縁層１４２０は窒化シリコン膜、窒化酸化シリコン膜若しくは酸化窒化シリコン膜から選ばれた一又は複数の膜を積層して形成する。例えば、ＳＯＩ層１４０２側から酸化窒化シリコン膜、窒化酸化シリコン膜を積層して窒素含有絶縁層１４２０とすることができる。接合層１４０４がベース基板１４００と接合を形成するために設けるのに対し、窒素含有絶縁層１４２０は、可動イオンや水分等の不純物がＳＯＩ層１４０２に拡散して汚染されることを防ぐために設けることが好ましい。
なお、ここで酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
図１５（Ｂ）はベース基板１４００に接合層１４０４を設けた構成である。ベース基板１４００と接合層１４０４との間にはバリア層１４０５が設けられていることが好ましい。ベース基板１４００として用いられるガラス基板からアルカリ金属若しくはアルカリ土類金属のような可動イオン不純物が拡散してＳＯＩ層１４０２が汚染されることを防ぐためである。また、ＳＯＩ層１４０２には酸化シリコン膜１４２１が形成されている。この酸化シリコン膜１４２１が接合層１４０４と接合を形成し、ベース基板１４００上にＳＯＩ層１４０２を固定する。酸化シリコン膜１４２１は熱酸化により形成されたものが好ましい。また、接合層１４０４と同様にＴＥＯＳを用いて化学気相成長法により成膜したものを適用しても良い。また、酸化シリコン膜１４２１としてケミカルオキサイドを適用することもできる。ケミカルオキサイドは、例えばオゾン含有水で半導体基板表面を処理することで形成することができる。ケミカルオキサイドは半導体基板の表面の平坦性を反映して形成されるので好ましい。
このようなＳＯＩ基板の製造方法について図１６（Ａ）乃至図１６（Ｃ）と図１７を参照して説明する。
図１６（Ａ）に示す半導体基板１４０１は清浄化されており、その表面から電界で加速されたイオンを所定の深さに添加し、脆化層１４０３を形成する。イオンの添加はベース基板に転置するＳＯＩ層の厚さを考慮して行われる。当該ＳＯＩ層の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さとする。イオンを添加する際の加速電圧はこのような厚さを考慮して、半導体基板１４０１に添加されるようにする。脆化層１４０３は水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンを添加することで形成される。この場合、一種類のイオン又は同一の原子から成る質量数の異なる複数の種類のイオンを添加することが好ましい。水素イオンを添加する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくことが好ましい。水素イオンを添加する場合に、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくと添加効率を高めることができ、添加時間を短縮することができる。このような構成とすることで、分離を容易に行うことができる。
イオンを高ドーズ条件で添加する必要があり、半導体基板１４０１の表面が粗くなってしまう場合がある。そのためイオンが添加される表面に窒化シリコン膜若しくは窒化酸化シリコン膜などによりイオン添加に対する保護膜を５０ｎｍ乃至２００ｎｍの厚さで設けておいても良い。
次に、図１６（Ｂ）で示すようにベース基板と接合を形成する面に接合層１４０４として酸化シリコン膜を形成する。酸化シリコン膜としては上述のように有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法による成膜では、単結晶半導体基板に形成した脆化層１４０３から脱ガスが起こらない温度として、例えば３５０℃以下の成膜温度が適用される。また、単結晶若しくは多結晶半導体基板からＳＯＩ層を分離する熱処理は、成膜温度よりも高い熱処理温度が適用される。
図１６（Ｃ）はベース基板１４００と半導体基板１４０１の接合層１４０４が形成された面とを密接させ、この両者を接合させる態様を示す。接合を形成する面は、十分に清浄化しておく。そして、ベース基板１４００と接合層１４０４を密着させることにより接合が形成される。この接合はファン・デル・ワールス力が作用しており、ベース基板１４００と半導体基板１４０１とを圧接することで水素結合により強固な接合を形成することが可能である。
良好な接合を形成するために、表面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行う。このような表面処理により２００℃乃至４００℃の温度であっても異種材料間の接合を形成することが容易となる。
ベース基板１４００と半導体基板１４０１を接合層１４０４を介して貼り合わせた後は、加熱処理又は加圧処理を行うことが好ましい。加熱処理又は加圧処理を行うことで接合強度を向上させることが可能となる。加熱処理の温度は、ベース基板１４００の耐熱温度以下であることが好ましい。加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、ベース基板１４００及び半導体基板１４０１の耐圧性を考慮して行う。
図１７において、ベース基板１４００と半導体基板１４０１を貼り合わせた後、熱処理を行い、脆化層１４０３を劈開面として半導体基板１４０１をベース基板１４００から分離する。熱処理の温度は接合層１４０４の成膜温度以上、ベース基板１４００の耐熱温度以下で行うことが好ましい。例えば、４００℃乃至６００℃の熱処理を行うことにより、脆化層１４０３に形成された微小な空洞の体積変化が起こり、脆化層１４０３に沿って劈開することが可能となる。接合層１４０４はベース基板１４００と接合しているので、ベース基板１４００上には半導体基板１４０１と同じ結晶性のＳＯＩ層１４０２が残存することとなる。
図１８はベース基板１４００側に接合層を設けてＳＯＩ層を形成する工程を示す。図１８（Ａ）は酸化シリコン膜１４２１が形成された半導体基板１４０１に電界で加速されたイオンを所定の深さに添加し、脆化層１４０３を形成する工程を示している。水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンの添加は図１６（Ａ）の場合と同様である。半導体基板１４０１の表面に酸化シリコン膜１４２１を形成しておくことでイオンドーピングによって表面がダメージを受け、平坦性が損なわれるのを防ぐことができる。
図１８（Ｂ）は、バリア層１４０５及び接合層１４０４が形成されたベース基板１４００と半導体基板１４０１の酸化シリコン膜１４２１が形成された面を密着させて接合を形成する工程を示している。ベース基板１４００上の接合層１４０４と半導体基板１４０１の酸化シリコン膜１４２１を密着させることにより接合が形成される。
その後、図１８（Ｃ）で示すように半導体基板１４０１を分離する。半導体基板１４０１を分離する熱処理は図１７の場合と同様にして行う。このようにして図１５（Ｂ）で示すＳＯＩ基板を得ることができる。
このように、本形態によれば、ガラス基板等の耐熱温度が７００℃以下のベース基板１４００であっても接合部の接着力が強固なＳＯＩ層１４０２を得ることができる。ベース基板１４００として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。このような大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路を製造することができる。
このような方法により、単結晶半導体層をガラス基板に配置することが出来る。図１（Ａ）において単結晶半導体層１０２Ａ、単結晶半導体層１０２Ｂを配置する場合、図２（Ａ）において単結晶半導体層２０２Ａを配置する場合、図４（Ａ）において単結晶半導体層４０２Ａ、単結晶半導体層４０２Ｂを配置する場合、図５（Ａ）において単結晶半導体層５０２Ａ、単結晶半導体層５０２Ｂを配置する場合、図６（Ａ）において単結晶半導体層６０２Ａを配置する場合、図７（Ａ）において単結晶半導体層６０２Ｂを配置する場合などに、この方法を用いることが出来る。
次いで、ＳＯＩ基板を用いた半導体装置について図１９と図２０を参照して説明する。図１９（Ａ）において、ベース基板１４００に接合層１４０４を介してＳＯＩ層１４０２が設けられている。ＳＯＩ層１４０２上には、素子形成領域に合わせて窒化シリコン層１４２３、酸化シリコン層１４０６を形成する。酸化シリコン層１４０６は、素子分離のためにＳＯＩ層１４０２をエッチングするときのハードマスクとして用いる。窒化シリコン層１４２３はエッチングストッパーである。
ＳＯＩ層１４０２の膜厚は５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さとすることが好ましい。ＳＯＩ層１４０２の厚さは、図１６で説明した脆化層１４０３の深さを制御することにより適宜設定できる。ＳＯＩ層１４０２にはしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加する。例えば、ｐ型不純物として硼素を５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されていても良い。
図１９（Ｂ）は、酸化シリコン層１４０６をマスクとしてＳＯＩ層１４０２、接合層１４０４をエッチングする工程である。ＳＯＩ層１４０２及び接合層１４０４の露出した端面に対してプラズマ処理により窒化する。この窒化処理により、少なくともＳＯＩ層１４０２の周辺端部には窒化シリコン層１４０７が形成される。窒化シリコン層１４０７は絶縁性であり、ＳＯＩ層１４０２の端面でのリーク電流が流れるのを防止する効果がある。また、耐酸化作用があるので、ＳＯＩ層１４０２と接合層１４０４との間に、端面から酸化膜が成長してバーズビークが形成されるのを防ぐことができる。
このようにＳＯＩ層（シリコン層）の素子分離を行った後、再度、シリコン層を基板に配置する。配置方法は、図１６（Ｃ）、図１７、図１８（Ａ）（Ｂ）（Ｃ）などに示した方法を用いる。そして、再度、図１９（Ａ）（Ｂ）に示すような方法を用いて、ＳＯＩ層（シリコン層）の素子分離を行う。これらを繰り返すことにより、図１乃至図１３で示した製造方法を実現することが出来る。
図１９（Ｃ）は、素子分離絶縁層１４０８を堆積する工程である。素子分離絶縁層１４０８はＴＥＯＳを用いて酸化シリコン膜を化学気相成長法で堆積する。素子分離絶縁層１４０８はＳＯＩ層１４０２が埋め込まれるように厚く堆積する。
図１９（Ｄ）は窒化シリコン層１４２３が露出するまで素子分離絶縁層１４０８を除去する工程を示している。この除去工程は、ドライエッチングによって行うこともできるし、化学的機械研磨によって行っても良い。窒化シリコン層１４２３はエッチングストッパーとなる。素子分離絶縁層１４０８はＳＯＩ層１４０２の間に埋め込まれるように残存する。窒化シリコン層１４２３はその後除去する。
図１９（Ｅ）において、ＳＯＩ層１４０２が露出した後ゲート絶縁層１４０９、ゲート電極１４１０、サイドウオール絶縁層１４１１を形成し、第１不純物領域１４１２、第２不純物領域１４１３を形成する。絶縁層１４１４は窒化シリコンで形成し、ゲート電極１４１０をエッチングするときのハードマスクとして用いる。
図２０（Ａ）において、層間絶縁層１４１５を形成する。層間絶縁層１４１５はＢＰＳＧ（ＢｏｒｏｐｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を形成してリフローにより平坦化させる。また、ＴＥＯＳを用いて酸化シリコン膜を形成し化学的機械研磨処理によって平坦化しても良い。平坦化処理においてゲート電極１４１０上の絶縁層１４１４はエッチングストッパーとして機能する。層間絶縁層１４１５にはコンタクトホール１４１６を形成する。コンタクトホール１４１６は、サイドウオール絶縁層１４１１を利用してセルフアラインコンタクトの構成となっている。
その後、図２０（Ｂ）で示すように、六フッ化タングステンを用い、ＣＶＤ法でコンタクトプラグ１４１７を形成する。さらに絶縁層１４１８を形成し、コンタクトプラグ１４１７に合わせて開口を形成して配線１４１９を設ける。配線１４１９はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成する。
このように、ベース基板１４００に接合されたＳＯＩ層１４０２を用いて電界効果トランジスタを作製することができる。本形態に係るＳＯＩ層１４０２は、結晶方位が一定の単結晶半導体であるため、均一で高性能な電界効果トランジスタを得ることができる。すなわち、閾値電圧や移動度などトランジスタ特性として重要な特性値の不均一性を抑制し、高移動化などの高性能化を達成することができる。
なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどは、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）で構成された群から選ばれた一つもしくは複数の元素、または、前記群から選ばれた一つもしくは複数の元素を成分とする化合物、合金材料（例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）、酸化錫カドミウム（ＣＴＯ）、アルミネオジム（Ａｌ−Ｎｄ）、マグネシウム銀（Ｍｇ−Ａｇ）、モリブデンニオブ（Ｍｏ−Ｎｂ）など）で形成されることが望ましい。または、配線、電極、導電層、導電膜、端子などは、これらの化合物を組み合わせた物質などを有して形成されることが望ましい。もしくは、前記群から選ばれた一つもしくは複数の元素とシリコンの化合物（シリサイド）（例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど）、前記群から選ばれた一つもしくは複数の元素と窒素の化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を有して形成されることが望ましい。
なお、シリコン（Ｓｉ）には、ｎ型不純物（リンなど）またはｐ型不純物（ボロンなど）を含んでいてもよい。シリコンが不純物を含むことにより、導電率の向上、又は通常の導体と同様な振る舞いをすることが可能となる。従って、配線、電極などとして利用しやすくなる。
なお、シリコンは、単結晶、多結晶（ポリシリコン）、微結晶（マイクロクリスタルシリコン）など、様々な結晶性を有するシリコンを用いることが出来る。あるいは、シリコンは非晶質（アモルファスシリコン）などの結晶性を有さないシリコンを用いることが出来る。単結晶シリコンまたは多結晶シリコンを用いることにより、配線、電極、導電層、導電膜、端子などの抵抗を小さくすることが出来る。非晶質シリコンまたは微結晶シリコンを用いることにより、簡単な工程で配線などを形成することが出来る。
なお、アルミニウムまたは銀は、導電率が高いため、信号遅延を低減することができる。さらに、エッチングしやすいので、パターン形成しやすく、微細加工を行うことが出来る。
なお、銅は、導電率が高いため、信号遅延を低減することが出来る。銅を用いる場合は、密着性を向上させるため、積層構造にすることが望ましい。
なお、モリブデンまたはチタンは、酸化物半導体（インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）など）またはシリコンと接触しても、不良を起こさない、エッチングしやすい、耐熱性が高いなどの利点を有するため、望ましい。
なお、タングステンは、耐熱性が高いなどの利点を有するため、望ましい。
なお、ネオジムは、耐熱性が高いなどの利点を有するため、望ましい。特に、ネオジムとアルミニウムとの合金にすると、耐熱性が向上し、アルミニウムがヒロックをおこしにくくなる。
なお、シリコンは、トランジスタが有する半導体層と同時に形成できる、耐熱性が高いなどの利点を有するため、望ましい。
なお、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、シリコン（Ｓｉ）、酸化錫（ＳｎＯ）、酸化錫カドミウム（ＣＴＯ）は、透光性を有しているため、光を透過させる部分に用いることができる。たとえば、画素電極や共通電極として用いることができる。
なお、ＩＺＯは、エッチングしやすく、加工しやすいため、望ましい。ＩＺＯは、エッチングしたときに、残渣が残ってしまう、ということも起こりにくい。したがって、画素電極としてＩＺＯを用いると、液晶素子や発光素子に不具合（ショート、配向乱れなど）をもたらすことを低減出来る。
なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどは、単層構造でもよいし、多層構造になっていてもよい。単層構造にすることにより、配線、電極、導電層、導電膜、端子などの製造工程を簡略化することができ、工程日数を少なくでき、コストを低減することが出来る。あるいは、多層構造にすることにより、それぞれの材料のメリットを生かしつつ、デメリットを低減させ、性能の良い配線、電極などを形成することが出来る。たとえば、低抵抗材料（アルミニウムなど）を多層構造の中に含むことにより、配線の低抵抗化を図ることができる。別の例として、低耐熱性の材料を、高耐熱性の材料で挟む積層構造にすることにより、低耐熱性の材料の持つメリットを生かしつつ、配線、電極などの耐熱性を高くすることが出来る。例えば、アルミニウムを含む層を、モリブデン、チタン、ネオジムなどを含む層で挟む積層構造にすると望ましい。
ここで、配線、電極など同士が直接接する場合、お互いに悪影響を及ぼすことがある。例えば、一方の配線、電極などが他方の配線、電極など材料の中に入っていって、性質を変えてしまい、本来の目的を果たせなくなる。別の例として、高抵抗な部分を形成又は製造するときに、問題が生じて、正常に製造できなくなったりすることがある。そのような場合、積層構造により反応しやすい材料を、反応しにくい材料で挟んだり、覆ったりするとよい。例えば、ＩＴＯとアルミニウムとを接続させる場合は、ＩＴＯとアルミニウムとの間に、チタン、モリブデン、ネオジム合金を挟むことが望ましい。別の例として、シリコンとアルミニウムとを接続させる場合は、シリコンとアルミニウムとの間に、チタン、モリブデン、ネオジム合金を挟むことが望ましい。
なお、配線とは、導電体が配置されているものを言う。線状に伸長していても良いし、伸長せずに短く配置されていてもよい。したがって、電極は、配線に含まれている。
なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどとして、カーボンナノチューブを用いても良い。さらに、カーボンナノチューブは、透光性を有しているため、光を透過させる部分に用いることができる。たとえば、画素電極や共通電極として用いることができる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（第４の実施の形態）
本実施の形態においては、液晶パネルの周辺部について説明する。
図２１は、エッジライト式と呼ばれるバックライトユニット１００１と、液晶パネル１００７とを有している液晶表示装置の一例を示す。エッジライト式とは、バックライトユニットの端部に光源を配置し、その光源の蛍光を発光面全体から放射する方式である。エッジライト式のバックライトユニットは、薄型で省電力化を図ることができる。
バックライトユニット１００１は、拡散板１００２、導光板１００３、反射板１００４、ランプリフレクタ１００５及び光源１００６によって構成される。
光源１００６は必要に応じて発光する機能を有している。例えば、光源１００６としては冷陰極管、熱陰極管、発光ダイオード、無機ＥＬ又は有機ＥＬなどが用いられる。
図２２（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、エッジライト式のバックライトユニットの詳細な構成を示す図である。なお、拡散板、導光板及び反射板などはその説明を省略する。
図２２（Ａ）に示すバックライトユニット１０１１は、光源として冷陰極管１０１３を用いた構成である。そして、冷陰極管１０１３からの光を効率よく反射させるため、ランプリフレクタ１０１２が設けられている。このような構成は、冷陰極管からの輝度が高いため、大型表示装置に用いることが多い。
図２２（Ｂ）に示すバックライトユニット１０２１は、光源として発光ダイオード（ＬＥＤ）１０２３を用いた構成である。例えば、白色に発する発光ダイオード（ＬＥＤ）１０２３は所定の間隔に配置される。そして、発光ダイオード（ＬＥＤ）１０２３からの光を効率よく反射させるため、ランプリフレクタ１０２２が設けられている。
図２２（Ｃ）に示すバックライトユニット１０３１は、光源として各色ＲＧＢの発光ダイオード（ＬＥＤ）１０３３、発光ダイオード（ＬＥＤ）１０３４、発光ダイオード（ＬＥＤ）１０３５を用いた構成である。各色ＲＧＢの発光ダイオード（ＬＥＤ）１０３３、発光ダイオード（ＬＥＤ）１０３４、発光ダイオード（ＬＥＤ）１０３５は、それぞれ所定の間隔に配置される。各色ＲＧＢの発光ダイオード（ＬＥＤ）１０３３、発光ダイオード（ＬＥＤ）１０３４、発光ダイオード（ＬＥＤ）１０３５を用いることによって、色再現性を高くすることができる。そして、発光ダイオードからの光を効率よく反射させるため、ランプリフレクタ１０３２が設けられている。
図２２（Ｄ）に示すバックライトユニット１０４１は、光源として各色ＲＧＢの発光ダイオード（ＬＥＤ）１０４３、発光ダイオード（ＬＥＤ）１０４４、発光ダイオード（ＬＥＤ）１０４５を用いた構成である。例えば、各色ＲＧＢの発光ダイオード（ＬＥＤ）１０４３、発光ダイオード（ＬＥＤ）１０４４、発光ダイオード（ＬＥＤ）１０４５のうち発光強度の低い色（例えば緑）は複数配置されている。各色ＲＧＢの発光ダイオード（ＬＥＤ）１０４３、発光ダイオード（ＬＥＤ）１０４４、発光ダイオード（ＬＥＤ）１０４５を用いることによって、色再現性を高くすることができる。そして、発光ダイオードからの光を効率よく反射させるため、ランプリフレクタ１０４２が設けられている。
図２５は、直下型と呼ばれるバックライトユニットと、液晶パネルとを有する液晶表示装置の一例を示す。直下式とは、発光面の直下に光源を配置することで、その光源の蛍光を発光面全体から放射する方式である。直下式のバックライトユニットは、発光光量を効率よく利用することができる。
バックライトユニット１０９０は、拡散板１０９１、遮光板１０９２、ランプリフレクタ１０９３、及び光源１０９４によって構成され、さらに液晶パネル１０９５を加えることで、液晶表示装置となる。
光源１０９４は、必要に応じて発光する機能を有している。例えば、光源１０９４としては、冷陰極管、熱陰極管、発光ダイオード、無機ＥＬ又は有機ＥＬなどが用いられる。
図２３は、偏光板（偏光フィルムともいう）の構成の一例を示す図である。
偏光フィルム１０５０は、保護フィルム１０５１、基板フィルム１０５２、ＰＶＡ偏光フィルム１０５３、基板フィルム１０５４、粘着剤層１０５５及び離型フィルム１０５６を有する。
ＰＶＡ偏光フィルム１０５３は、両側を基材となるフィルム（基板フィルム１０５２及び基板フィルム１０５４）で挟むことで、信頼性を増すことができる。なお、ＰＶＡ偏光フィルム１０５３は、高透明性、高耐久性のトリアセチルロース（ＴＡＣ）フィルムによって挟まれていてもよい。なお、基板フィルム及びＴＡＣフィルムは、ＰＶＡ偏光フィルム１０５３が有する偏光子の保護層として機能する。
一方の基板フィルム（基板フィルム１０５４）には、液晶パネルのガラス基板に貼るための粘着剤層１０５５が貼られている。なお、粘着剤層１０５５は、粘着剤を片側の基板フィルム（基板フィルム１０５４）に塗布することで形成される。粘着剤層１０５５には、離型フィルム１０５６（セパレートフィルム）が備えられている。
他方の基板フィルム（基板フィルム１０５２）には、保護フィルム１０５１が備えられている。
なお、偏光フィルム１０５０表面に、ハードコート散乱層（アンチグレア層）が備えられていてもよい。ハードコート散乱層は、ＡＧ処理によって表面に微細な凹凸が形成されており、外光を散乱させる防眩機能を有するため、液晶パネルへの外光の映り込みを防ぐことができる。表面反射を防ぐことができる。
なお、偏光フィルム１０５０表面に、複数の屈折率の異なる光学薄膜層を多層化（アンチリフレクション処理、若しくはＡＲ処理ともいう）してもよい。多層化された複数の屈折率のことなる光学薄膜層は、光の干渉効果によって表面の反射率を低減することができる。
図２４は、液晶表示装置のシステムブロックの一例を示す図である。
画素部１０６５には、信号線１０６９が信号線駆動回路１０６３から延伸して配置されている。画素部１０６５には、走査線１０６０が走査線駆動回路１０６４から延伸して配置されている。そして、信号線１０６９と走査線１０６０との交差領域に、複数の画素がマトリクス状に配置されている。なお、複数の画素それぞれはスイッチング素子を有している。したがって、複数の画素それぞれに液晶分子の傾きを制御するための電圧を独立して入力することができる。このように各交差領域にスイッチング素子が設けられた構造をアクティブマトリクス型と呼ぶ。ただし、このようなアクティブマトリクス型に限定されず、パッシブマトリクス型の構成でもよい。パッシブマトリクス型は、各画素にスイッチング素子がないため、工程が簡便である。
駆動回路部１０６８は、制御回路１０６２、信号線駆動回路１０６３及び走査線駆動回路１０６４を有する。制御回路１０６２には映像信号１０６１が入力されている。制御回路１０６２は、この映像信号１０６１に応じて、信号線駆動回路１０６３及び走査線駆動回路１０６４を制御する。そのため、制御回路１０６２は、信号線駆動回路１０６３及び走査線駆動回路１０６４に、それぞれ制御信号を入力する。そして、この制御信号に応じて、信号線駆動回路１０６３はビデオ信号を信号線１０６９に入力し、走査線駆動回路１０６４は走査信号を走査線１０６０に入力する。そして、画素が有するスイッチング素子が走査信号に応じて選択され、画素の画素電極にビデオ信号が入力される。
なお、制御回路１０６２は、映像信号１０６１に応じて電源１０６７も制御している。電源１０６７は、照明手段１０６６へ電力を供給する手段を有している。照明手段１０６６としては、エッジライト式のバックライトユニット、又は直下型のバックライトユニットを用いることができる。ただし、照明手段１０６６としては、フロントライトを用いてもよい。フロントライトとは、画素部の前面側に取りつけ、全体を照らす発光体及び導光体で構成された板状のライトユニットである。このような照明手段により、低消費電力で、均等に画素部を照らすことができる。
図２４（Ｂ）に示すように走査線駆動回路１０６４は、シフトレジスタ１０７１、レベルシフタ１０７２、バッファ１０７３として機能する回路を有する。シフトレジスタ１０７１にはゲートスタートパルス（ＧＳＰ）、ゲートクロック信号（ＧＣＫ）等の信号が入力される。
図２４（Ｃ）に示すように信号線駆動回路１０６３は、シフトレジスタ１０８１、第１のラッチ１０８２、第２のラッチ１０８３、レベルシフタ１０８４、バッファ１０８５として機能する回路を有する。バッファ１０８５として機能する回路とは、弱い信号を増幅させる機能を有する回路であり、オペアンプ等を有する。レベルシフタ１０８４には、スタートパルス（ＳＳＰ）等の信号が、第１のラッチ１０８２にはビデオ信号等のデータ（ＤＡＴＡ）が入力される。第２のラッチ１０８３にはラッチ（ＬＡＴ）信号を一時保持することができ、一斉に画素部１０６５へ入力させる。これを線順次駆動と呼ぶ。そのため、線順次駆動ではなく、点順次駆動を行う画素であれば、第２のラッチは不要とすることができる。
例えば、図２４の液晶表示装置のシステムブロックの各回路に第１乃至第３の実施の形態の製造方法で作られたトランジスタを用いることによって、より大型で、正常に動作しやすく、電流特性のよい液晶表示装置とすることが出来る。
なお、本実施の形態において、液晶パネルは、様々なものを用いることができる。例えば、液晶パネルとして、２つの基板の間に液晶層が封止された構成を用いることができる。一方の基板上には、トランジスタ、容量素子、画素電極又は配向膜などが形成されている。なお、一方の基板の上面と反対側には、偏光板、位相差板又はプリズムシートが配置されていてもよい。他方の基板上には、カラーフィルタ、ブラックマトリクス、対向電極又は配向膜などが形成されている。なお、他方の基板の上面と反対側には、偏光板又は位相差板が配置されていてもよい。なお、カラーフィルタ及びブラックマトリクスは、一方の基板の上面に形成されてもよい。なお、一方の基板の上面側又はその反対側にスリット（格子）を配置することで、３次元表示を行うことができる。
なお、偏光板、位相差板及びプリズムシートをそれぞれ、２つの基板の間に配置することが可能である。あるいは、２つの基板のうちのいずれかと一体とすることが可能である。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（第５の実施の形態）
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について説明する。
なお、本実施の形態において、液晶の動作モードとして、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
図２６（Ａ）は、液晶表示装置に適用できる画素構成の一例を示す図である。
画素１１００は、トランジスタ１１０１、液晶素子１１０２及び容量素子１１０３を有している。トランジスタ１１０１のゲートは配線１１０５に接続されている。トランジスタ１１０１の第１端子は配線１１０４に接続されている。トランジスタ１１０１の第２端子は液晶素子１１０２の第１電極及び容量素子１１０３の第１電極に接続される。液晶素子１１０２の第２電極は対向電極１１０７に相当する。容量素子１１０３の第２の電極が配線１１０６に接続されている。
配線１１０４は、信号線として機能する。配線１１０５は走査線として機能する。配線１１０６は容量線として機能する。トランジスタ１１０１は、スイッチとして機能する。容量素子１１０３は、保持容量として機能する。
トランジスタ１１０１はスイッチとして機能すればよく、トランジスタ１１０１の極性はＰチャネル型でもよいし、Ｎチャネル型でもよい。
図２６（Ｂ）は、液晶表示装置に適用できる画素構成の一例を示す図である。特に、図２６（Ｂ）は、横電界モード（ＩＰＳモード、ＦＦＳモードを含む）に適した液晶表示装置に適用できる画素構成の一例を示す図である。
画素１１１０は、トランジスタ１１１１、液晶素子１１１２及び容量素子１１１３を有している。トランジスタ１１１１のゲートは配線１１１５に接続されている。トランジスタ１１１１の第１端子は配線１１１４に接続されている。トランジスタ１１１１の第２端子は液晶素子１１１２の第１電極及び容量素子１１１３の第１電極に接続される。液晶素子１１１２の第２電極は配線１１１６と接続されている。容量素子１１１３の第２の電極が配線１１１６に接続されている。
配線１１１４は、信号線として機能する。配線１１１５は走査線として機能する。配線１１１６は容量線として機能する。トランジスタ１１１１は、スイッチとして機能する。容量素子１１１３は、保持容量として機能する。
トランジスタ１１１１はスイッチとして機能すればよく、トランジスタ１１１１の極性はＰチャネル型でもよいし、Ｎチャネル型でもよい。
図２７は、液晶表示装置に適用できる画素構成の一例を示す図である。特に、図２７は、配線数を減らして画素の開口率を大きくできる画素構成の一例である。
図２７は、同じ列方向に配置された二つの画素（画素１１２０及び画素１１３０）を示す。例えば、画素１１２０がＮ行目に配置されている場合、画素１１３０はＮ＋１行目に配置されている。
画素１１２０は、トランジスタ１１２１、液晶素子１１２２及び容量素子１１２３を有している。トランジスタ１１２１のゲートは配線１１２５に接続されている。トランジスタ１１２１の第１端子は配線１１２４に接続されている。トランジスタ１１２１の第２端子は液晶素子１１２２の第１電極及び容量素子１１２３の第１電極に接続される。液晶素子１１２２の第２電極は対向電極１１２７に相当する。容量素子１１２３の第２電極は、前行のトランジスタのゲートと同じ配線に接続されている。
画素１１３０は、トランジスタ１１３１、液晶素子１１３２及び容量素子１１３３を有している。トランジスタ１１３１のゲートは配線１１３５に接続されている。トランジスタ１１３１の第１端子は配線１１２４に接続されている。トランジスタ１１３１の第２端子は液晶素子１１３２の第１電極及び容量素子１１３３の第１電極に接続される。液晶素子１１３２の第２電極は対向電極１１３７に相当する。容量素子１１３３の第２電極は、前行のトランジスタのゲートと同じ配線（配線１１２５）に接続されている。
配線１１２４は、信号線として機能する。配線１１２５はＮ行目の走査線として機能する。そして、配線１１２５はＮ＋１行目の容量線としても機能する。トランジスタ１１２１は、スイッチとして機能する。容量素子１１２３は、保持容量として機能する。
配線１１３５はＮ＋１行目の走査線として機能する。そして、配線１１３５はＮ＋２行目の容量線としても機能する。トランジスタ１１３１は、スイッチとして機能する。容量素子１１３３は、保持容量として機能する。
トランジスタ１１２１及びトランジスタ１１３１はスイッチとして機能すればよく、トランジスタ１１２１の極性及びトランジスタ１１３１の極性はＰチャネル型でもよいし、Ｎチャネル型でもよい。
図２８は、液晶表示装置に適用できる画素構成の一例を示す図である。特に、図２８は、サブ画素を用いることで視野角を向上できる画素構成の一例である。
画素１１５９は、サブ画素１１４０とサブ画素１１５０を有している。画素１１５９が２つのサブ画素を有している場合について説明するが、画素１１５９は３つ以上のサブ画素を有していてもよい。
サブ画素１１４０は、トランジスタ１１４１、液晶素子１１４２及び容量素子１１４３を有している。トランジスタ１１４１のゲートは配線１１４５に接続されている。トランジスタ１１４１の第１端子は配線１１４４に接続されている。トランジスタ１１４１の第２端子は液晶素子１１４２の第１電極及び容量素子１１４３の第１電極に接続される。液晶素子１１４２の第２電極は対向電極１１４７に相当する。容量素子１１４３の第２の電極が配線１１４６に接続されている。
サブ画素１１５０は、トランジスタ１１５１、液晶素子１１５２及び容量素子１１５３を有している。トランジスタ１１５１のゲートは配線１１５５に接続されている。トランジスタ１１５１の第１端子は配線１１４４に接続されている。トランジスタ１１５１の第２端子は液晶素子１１５２の第１電極及び容量素子１１５３の第１電極に接続される。液晶素子１１５２の第２電極は対向電極１１５７に相当する。容量素子１１５３の第２の電極が配線１１４６に接続されている。
配線１１４４は、信号線として機能する。配線１１４５は走査線として機能する。配線１１５５は信号線として機能する。配線１１４６は容量線として機能する。トランジスタ１１４１は、スイッチとして機能する。トランジスタ１１５１は、スイッチとして機能する。容量素子１１４３は、保持容量として機能する。容量素子１１５３は、保持容量として機能する。
トランジスタ１１４１はスイッチとして機能すればよく、トランジスタ１１４１の極性はＰチャネル型でもよいし、Ｎチャネル型でもよい。トランジスタ１１５１はスイッチとして機能すればよく、トランジスタ１１５１の極性はＰチャネル型でもよいし、Ｎチャネル型でもよい。
サブ画素１１４０に入力するビデオ信号は、サブ画素１１５０に入力するビデオ信号と異なる値としてもよい。この場合、液晶素子１１４２の液晶分子の配向を液晶素子１１５２の液晶分子の配向と異ならせることができるため、視野角を広くすることができる。
例えば、本実施の形態の画素に第１乃至第３の実施の形態の製造方法で作られたトランジスタを用いることによって、より大型で、正常に動作しやすく、電流特性のよい液晶表示装置とすることが出来る。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（第６の実施の形態）
本実施の形態においては、表示装置の画素の構成及び画素の動作について説明する。
図２９（Ａ）、（Ｂ）は、デジタル時間階調駆動の一例を示すタイミングチャートである。図２９（Ａ）のタイミングチャートは、画素への信号書き込み期間（アドレス期間）と発光期間（サステイン期間）とが分離されている場合の駆動方法を示す。
なお、１表示領域分の画像を完全に表示するための期間を１フレーム期間という。１フレーム期間は複数のサブフレーム期間を有し、１サブフレーム期間はアドレス期間とサステイン期間とを有する。アドレス期間Ｔａ１〜Ｔａ４は、全行分の画素への信号書き込みにかかかる時間を示し、期間Ｔｂ１〜Ｔｂ４は一行分の画素（又は一画素分）への信号書き込みにかかる時間を示している。サステイン期間Ｔｓ１〜Ｔｓ４は、画素へ書き込まれたビデオ信号にしたがって点灯又は非点灯状態を維持する時間を示し、その長さの比をＴｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４＝２３：２２：２１：２０＝８：４：２：１としている。どのサステイン期間で発光するかによって階調を表現している。
ここで、図２９（Ｂ）を参照して、ｉ行目の画素行に着目して説明する。まず、アドレス期間Ｔａ１において、１行目から順に走査線に画素選択信号が入力され、アドレス期間Ｔａ１のうち期間Ｔｂ１（ｉ）においてｉ行目の画素が選択される。そして、ｉ行目の画素が選択されているときに、信号線からｉ行目の画素へビデオ信号が入力される。そして、ｉ行目の画素にビデオ信号が書き込まれると、ｉ行目の画素は再び信号が入力されるまでその信号を保持する。この書き込まれたビデオ信号によってサステイン期間Ｔｓ１におけるｉ行目の画素の点灯、非点灯が制御される。同様に、アドレス期間Ｔａ２、Ｔａ３、Ｔａ４においてｉ行目の画素へビデオ信号が入力され、そのビデオ信号によってサステイン期間Ｔｓ２、Ｔｓ３、Ｔｓ４におけるｉ行目の画素の点灯、非点灯が制御される。そして、それぞれのサブフレーム期間において、アドレス期間中は点灯せず、アドレス期間が終了した後、サステイン期間が始まり、点灯させるための信号が書き込まれている画素が点灯する。
なお、ここでは４ビット階調を表現する場合について説明したが、ビット数及び階調数はこれに限定されない。なお、点灯の順番はＴｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４である必要はなく、ランダムでもよいし、複数に分割して発光をさせてもよい。なお、Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４の点灯時間の比は、２のべき乗にする必要はなく、同じ長さの点灯時間にしてもよいし、２のべき乗からすこしだけずらしてもよい。
続いて、画素への信号書き込み期間（アドレス期間）と発光期間（サステイン期間）とが分離されていない場合の駆動方法について説明する。つまり、ビデオ信号の書き込み動作が完了した行の画素は、次に画素へ信号の書き込み（又は消去）が行われるまで、信号を保持する。書き込み動作から次にこの画素へ信号の書き込みが行われるまでの期間をデータ保持時間という。そして、このデータ保持時間中は画素に書き込まれたビデオ信号に従って、画素が点灯又は非点灯となる。同じ動作が、最終行まで行われ、アドレス期間が終了する。そして、データ保持時間が終了した行から順に次のサブフレーム期間の信号書き込み動作へ移る。
このように、信号書き込み動作が完了しデータ保持時間となると、直ちに画素へ書き込まれたビデオ信号に従って画素が点灯又は非点灯となる駆動方法の場合には、データ保持時間を短くすることができない。なぜなら、データ保持時間をアドレス期間より短くしようとしても、同時に２行に信号を入力できないため、アドレス期間が重ならないようにしなければならないからである。よって、その結果、高階調表示を行うことが困難になる。
よって、消去期間を設けることによって、アドレス期間より短いデータ保持時間を設定する。消去期間を設けアドレス期間より短いデータ保持時間を設定する場合の駆動方法について図３０（Ａ）に示す。
ここで、図３０（Ｂ）を参照して、ｉ行目の画素行に着目して説明する。アドレス期間Ｔａ１において、１行目から順に走査線に画素走査信号が入力され、画素が選択される。そして、期間Ｔｂ１（ｉ）においてｉ行目の画素が選択されているときに、ｉ行目の画素にビデオ信号が入力される。そして、ｉ行目の画素にビデオ信号が書き込まれると、ｉ行目の画素は再び信号が入力されるまでその信号を保持する。この書き込まれたビデオ信号によって、サステイン期間Ｔｓ１（ｉ）におけるｉ行目の画素の点灯、非点灯が制御される。つまり、ｉ行目にビデオ信号の書き込み動作が完了したら、直ちに書き込まれたビデオ信号にしたがって、ｉ行目の画素が点灯又は非点灯の状態となる。同様に、アドレス期間Ｔａ２、Ｔａ３、Ｔａ４においてｉ行目の画素へビデオ信号が入力され、そのビデオ信号によってサステイン期間Ｔｓ２、Ｔｓ３、Ｔｓ４におけるｉ行目の画素の点灯、非点灯が制御される。そして、サステイン期間Ｔｓ４（ｉ）はその終期を消去動作の開始によって設定される。なぜなら、ｉ行目の消去時間Ｔｅ（ｉ）にｉ行目の画素に書き込まれたビデオ信号に関わらず、強制的に非点灯となるからである。つまり、消去時間Ｔｅ（ｉ）が始まるとｉ行目の画素のデータ保持時間が終了する。
よって、アドレス期間とサステイン期間とを分離せずに、アドレス期間より短いデータ保持時間を設定することで、高階調且つデューティー比（１フレーム期間中の点灯期間の割合）の高い表示装置を提供することができる。よって、サステイン期間における画素の瞬間的な輝度を低くし、表示素子に流れる電流を少なくすることが可能であるため表示素子の信頼性の向上を図ることが可能である。
なお、ここでは４ビット階調を表現する場合について説明したが、ビット数及び階調数はこれに限定されない。また、点灯の順番はＴｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４である必要はなく、ランダムでもよいし、複数に分割して発光をしてもよい。また、Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４の点灯時間の比は、２のべき乗にする必要はなく、同じ長さの点灯時間にしてもよいし、２のべき乗からすこしだけずらしてもよい。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。
図３１は、デジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
画素１３００は、スイッチング用トランジスタ１３０１、駆動用トランジスタ１３０２、発光素子１３０４及び容量素子１３０３を有している。スイッチング用トランジスタ１３０１はゲートが走査線１３０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線１３０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ１３０２のゲートに接続されている。駆動用トランジスタ１３０２は、ゲートが容量素子１３０３を介して電源線１３０７に接続され、第１電極が電源線１３０７に接続され、第２電極が発光素子１３０４の第１電極（画素電極）に接続されている。発光素子１３０４の第２電極は共通電極１３０８に相当する。
なお、発光素子１３０４の第２電極（共通電極１３０８）には低電源電位が設定されている。なお、低電源電位とは、電源線１３０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子１３０４に印加して、発光素子１３０４に電流を流して発光素子１３０４を発光させるため、高電源電位と低電源電位との電位差が発光素子１３０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子１３０３は駆動用トランジスタ１３０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ１３０２のゲート容量については、ソース領域、ドレイン領域又はＬＤＤ領域などとゲート電極とが重なってオーバーラップしているような領域で容量が形成されていてもよいし、チャネル領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ１３０２のゲートには、駆動用トランジスタ１３０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ１３０２は線形領域で動作させる。
なお、駆動用トランジスタ１３０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子１３０４に電流を流すことができる。発光素子１３０４が電流に応じて輝度を決定するような素子であれば、発光素子１３０４の劣化による輝度の低下を抑制することができる。さらに、ビデオ信号をアナログとすることで、発光素子１３０４にビデオ信号に応じた電流を流すことができる。この場合、アナログ階調駆動を行うことができる。
しきい値電圧補正型と呼ばれる画素の構成及び動作について説明する。しきい値電圧補正型の画素は、デジタル時間階調駆動及びアナログ階調駆動に適用することができる。
図３２は、しきい値電圧補正型と呼ばれる画素の構成の一例を示す図である。
図３２に示す画素は、駆動用トランジスタ１３１０、第１のスイッチ１３１１、第２のスイッチ１３１２、第３のスイッチ１３１３、第１の容量素子１３１４、第２の容量素子１３１５及び発光素子１３１６を有している。駆動用トランジスタ１３１０のゲートは、第１の容量素子１３１４と第１のスイッチ１３１１とを順に介して信号線１３２１と接続されている。駆動用トランジスタ１３１０のゲートは、第２の容量素子１３１５を介して電源線１３２２と接続されている。駆動用トランジスタ１３１０の第１電極は、電源線１３２２と接続されている。駆動用トランジスタ１３１０の第２電極は、第３のスイッチ１３１３を介して発光素子１３１６の第１の電極と接続されている。駆動用トランジスタ１３１０の第２電極は、第２のスイッチ１３１２を介して駆動用トランジスタ１３１０のゲートと接続されている。発光素子１３１６の第２の電極は、共通電極１３１７に相当する。なお、第１のスイッチ１３１１、第２のスイッチ１３１２及び第３のスイッチ１３１３は、それぞれ第１の走査線１３２３に入力される信号、第２の走査線１３２４に入力される信号、第３の走査線１３２５に入力される信号によってオンとオフとが制御されている。
なお、図３２に示す画素構成は、これに限定されない。例えば、図３２に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。例えば、第２のスイッチ１３１２をＰチャネル型トランジスタ又はＮチャネル型のトランジスタで構成し、第３のスイッチ１３１３を第２のスイッチ１３１２とは別の極性のトランジスタで構成し、第２のスイッチ１３１２及び第３のスイッチ１３１３を同じ走査線で制御してもよい。
電流入力型と呼ばれる画素の構成及び動作について説明する。電流入力型の画素は、デジタル階調駆動及びアナログ階調駆動に適用することができる。
図３３は、電流入力型と呼ばれる画素の構成の一例を示す図である。
図３３に示す画素は、駆動用トランジスタ１３３０、第１のスイッチ１３３１、第２のスイッチ１３３２、第３のスイッチ１３３３、容量素子１３３４及び発光素子１３３５を有している。駆動用トランジスタ１３３０のゲートは、第２のスイッチ１３３２と第１のスイッチ１３３１とを順に介して信号線１３４１に接続されている。駆動用トランジスタ１３３０のゲートは、容量素子１３３４を介して電源線１３４２に接続されている。駆動用トランジスタ１３３０の第１電極は、電源線１３４２に接続されている。駆動用トランジスタ１３３０の第２電極は、第１のスイッチ１３３１を介して信号線１３４１に接続されている。駆動用トランジスタ１３３０の第２電極は、第３のスイッチ１３３３を介して発光素子１３３５の第１の電極に接続されている。発光素子１３３５の第２の電極は、共通電極１３３６に相当する。なお、第１のスイッチ１３３１、第２のスイッチ１３３２及び第３のスイッチ１３３３は、それぞれ第１の走査線１３４３に入力される信号、第２の走査線１３４４に入力される信号、第３の走査線１３４５に入力される信号によってオンとオフとが制御されている。
なお、図３３に示す画素構成は、これに限定されない。例えば、図３３に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。例えば、第１のスイッチ１３３１をＰチャネル型トランジスタ又はＮチャネル型トランジスタで構成し、第２のスイッチ１３３２を第１のスイッチ１３３１と同じ極性のトランジスタで構成し、第１のスイッチ１３３１及び第２のスイッチ１３３２を同じ走査線で制御してもよい。第２のスイッチ１３３２は駆動用トランジスタ１３３０のゲートと信号線１３４１との間に配置されていてもよい。
例えば、本実施の形態の画素に第１乃至第３の実施の形態の製造方法で作られたトランジスタを用いることによって、より大型で、正常に動作しやすく、電流特性のよい表示装置とすることが出来る。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（第７の実施の形態）
本実施の形態においては、表示装置の画素構造について説明する。特に、有機ＥＬ素子を用いた表示装置の画素構造について説明する。
図３４（Ａ）は、１つの画素に２つのトランジスタを有する画素の上面図（レイアウト図）の一例である。図３４（Ｂ）は、図３４（Ａ）に示すＸ−Ｘ’の部分の断面図の一例である。
図３４は、第１のトランジスタ１２０５、第１の配線１２０６、第２の配線１２０７、第２のトランジスタ１２０８、第３の配線１２１１、対向電極１２１２、コンデンサ１２１３、画素電極１２１５、隔壁１２１６、有機導電体膜１２１７、有機薄膜１２１８及び基板１２１９を示している。なお、第１のトランジスタ１２０５はスイッチング用トランジスタとして、第１の配線１２０６はゲート信号線として、第２の配線１２０７はソース信号線として、第２のトランジスタ１２０８は駆動用トランジスタとして、第３の配線１２１１は電流供給線として、それぞれ用いられるのが好適である。
第１のトランジスタ１２０５のゲート電極は、第１の配線１２０６と電気的に接続され、第１のトランジスタ１２０５のソース電極及びドレイン電極の一方は、第２の配線１２０７と電気的に接続され、第１のトランジスタ１２０５のソース電極及びドレイン電極の他方は、第２のトランジスタ１２０８のゲート電極及びコンデンサ１２１３の一方の電極と電気的に接続されている。なお、第１のトランジスタ１２０５のゲート電極は、複数のゲート電極によって構成されている。こうすることで、第１のトランジスタ１２０５のオフ状態におけるリーク電流を低減することができる。
第２のトランジスタ１２０８のソース電極及びドレイン電極の一方は、第３の配線１２１１と電気的に接続され、第２のトランジスタ１２０８のソース電極及びドレイン電極の他方は、画素電極１２１５と電気的に接続されている。こうすることで、画素電極１２１５に流れる電流を、第２のトランジスタ１２０８によって制御することができる。
画素電極１２１５上には、有機導電体膜１２１７が設けられ、さらに有機薄膜１２１８（有機化合物層）が設けられている。有機薄膜１２１８（有機化合物層）上には、対向電極１２１２が設けられている。なお、対向電極１２１２は、全ての画素で共通に接続されるように、全体に形成されていてもよく、シャドーマスクなどを用いてパターン形成されていてもよい。
有機薄膜１２１８（有機化合物層）から発せられた光は、画素電極１２１５又は対向電極１２１２のうちいずれかを透過して発せられる。
図３４（Ｂ）において、画素電極側、すなわちトランジスタ等が形成されている側に光が発せられる場合を下面放射、対向電極側に光が発せられる場合を上面放射と呼ぶ。
下面放射の場合、画素電極１２１５は透明導電膜によって形成されるのが好適である。逆に、上面放射の場合、対向電極１２１２は透明導電膜によって形成されるのが好適である。
カラー表示の発光装置においては、Ｒ，Ｇ，Ｂそれぞれの発光色を持つＥＬ素子を塗り分けても良いし、単色のＥＬ素子を全体に塗り、カラーフィルタによってＲ，Ｇ，Ｂの発光を得るようにしても良い。
なお、図３４に示した構成はあくまで一例であり、画素レイアウト、断面構成、ＥＬ素子の電極の積層順等に関して、図３４に示した構成以外にも、様々な構成をとることができる。また、発光層は、図示した有機薄膜で構成される素子の他に、ＬＥＤのような結晶性の素子、無機薄膜で構成される素子など、様々な素子を用いることができる。
例えば、本実施の形態の画素に第１乃至第３の実施の形態の製造方法で作られたトランジスタを用いることによって、より大型で、正常に動作しやすく、電流特性のよい表示装置とすることが出来る。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（第８の実施の形態）
本実施の形態においては、電子機器の例について説明する。
図３５は表示パネル１５０１と、回路基板１５０５を組み合わせた表示パネルモジュールを示している。表示パネル１５０１は画素部１５０２、走査線駆動回路１５０３及び信号線駆動回路１５０４を有している。回路基板１５０５には、例えば、コントロール回路１５０６及び信号分割回路１５０７などが形成されている。表示パネル１５０１と回路基板１５０５とは接続配線１５０８によって接続されている。接続配線にはＦＰＣ等を用いることができる。
図３６は、テレビ受像機の主要な構成を示すブロック図である。チューナ１５１１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路１５１２と、映像信号増幅回路１５１２から出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路１５１３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路１５２２により処理される。コントロール回路１５２２は、走査線駆動回路１５２４と信号線駆動回路１５０４にそれぞれ信号を出力する。そして、走査線駆動回路１５２４と信号線駆動回路１５０４が表示パネル１５２１を駆動する。デジタル駆動する場合には、信号線側に信号分割回路１５２３を設け、入力デジタル信号をｍ個（ｍは正の整数）に分割して供給する構成としても良い。
チューナ１５１１で受信した信号のうち、音声信号は音声信号増幅回路１５１５に送られ、その出力は音声信号処理回路１５１６を経てスピーカ１５１７に供給される。制御回路１５１８は受信局（受信周波数）及び音量の制御情報を、操作スイッチや操作キー等の入力部１５１９から受け、チューナ１５１１又は音声信号処理回路１５１６に信号を送出する。
図３６とは別の形態の表示パネルモジュールを組み込んだテレビ受像器について図３７（Ａ）に示す。図３７（Ａ）において、筐体１５３１内に収められた表示画面１５３２は、表示パネルモジュールで形成される。なお、スピーカ１５３３、入力手段（操作キー１５３４、接続端子１５３５、センサ１５３６（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン１５３７）などが適宜備えられていてもよい。
図３７（Ｂ）に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を示す。このテレビ受像器には、表示部１５４３、スピーカ部１５４７、入力手段（操作キー１５４６、接続端子１５４８、センサ１５４９（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン１５４１）などが適宜備えられている。筐体１５４２にはバッテリー及び信号受信器が収められており、そのバッテリーで表示部１５４３、スピーカ部１５４７、センサ１５４９及びマイクロフォン１５４１を駆動させる。バッテリーは充電器１５４０で繰り返し充電が可能となっている。充電器１５４０は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。図３７（Ｂ）に示す装置は、操作キー１５４６によって制御される。あるいは、図３７（Ｂ）に示す装置は、操作キー１５４６を操作することによって、充電器１５４０に信号を送ることが可能である。つまり、映像音声双方向通信装置であってもよい。あるいは、図３７（Ｂ）に示す装置は、操作キー１５４６を操作することによって、充電器１５４０に信号を送り、さらに充電器１５４０が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能である。つまり、汎用遠隔制御装置であってもよい。なお、本実施の形態の各々の図で述べた内容（一部でもよい）を表示部１５４３に適用することができる。
次に、図３８を参照して、携帯電話の構成例について説明する。
表示パネル１５６２はハウジング１５５０に脱着自在に組み込まれる。ハウジング１５５０は表示パネル１５６２のサイズに合わせて、形状又は寸法を適宜変更することができる。表示パネル１５６２を固定したハウジング１５５０はプリント基板１５５１に嵌入されモジュールとして組み立てられる。
表示パネル１５６２はＦＰＣ１５６３を介してプリント基板１５５１に接続される。プリント基板１５５１には、スピーカ１５５２、マイクロフォン１５５３、送受信回路１５５４、ＣＰＵ、コントローラなどを含む信号処理回路１５５５及びセンサ１５６１（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）が形成されている。このようなモジュールと、操作キー１５５６、バッテリー１５５７、アンテナ１５６０を組み合わせ、筐体１５５９に収納する。表示パネル１５６２の画素部は筐体１５５９に形成された開口窓から視認できように配置する。
表示パネル１５６２は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル１５６２に実装しても良い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）又はプリント基板を用いてガラス基板と接続してもよい。このような構成とすることで、携帯電話の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。携帯電話機の低コスト化を図ることができる。
図３８に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する機能を有する。カレンダー、日付又は時刻などを表示部に表示する機能を有する。表示部に表示した情報を操作又は編集する機能を有する。様々なソフトウェア（プログラム）によって処理を制御する機能を有する。無線通信機能を有する。無線通信機能を用いて他の携帯電話、固定電話又は音声通信機器と通話する機能を有する。無線通信機能を用いて様々なコンピュータネットワークに接続する機能を有する。無線通信機能を用いて様々なデータの送信又は受信を行う機能を有する。着信、データの受信、又はアラームに応じてバイブレータが動作する機能を有する。着信、データの受信、又はアラームに応じて音が発生する機能を有する。なお、図３８に示した携帯電話が有する機能はこれに限定されず、様々な機能を有することができる。
図３９（Ａ）はディスプレイであり、筐体１５７１、支持台１５７２、表示部１５７３、スピーカ１５７７、ＬＥＤランプ１５７９、入力手段（接続端子１５７４、センサ１５７５（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン１５７６、操作キー１５７８）等を含む。図３９（Ａ）に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図３９（Ａ）に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。
図３９（Ｂ）はカメラであり、本体１５９１、表示部１５９２、シャッターボタン１５９６、スピーカ１６００、ＬＥＤランプ１６０１、入力手段（受像部１５９３、操作キー１５９４、外部接続ポート１５９５、接続端子１５９７、センサ１５９８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン１５９９）等を含む。図３９（Ｂ）に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。撮影した画像（静止画、動画）を自動で補正する機能を有する。撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能を有する。撮影した画像を表示部に表示する機能を有する。なお、図３９（Ｂ）に示すカメラが有する機能はこれらに限定されず、様々な機能を有することができる。
図３９（Ｃ）はコンピュータであり、本体１６１１、筐体１６１２、表示部１６１３、スピーカ１６２０、ＬＥＤランプ１６２１、リーダ／ライタ１６２２、入力手段（キーボード１６１４、外部接続ポート１６１５、ポインティングデバイス１６１６、接続端子１６１７、センサ１６１８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン１６１９）等を含む。図３９（Ｃ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。様々なソフトウェア（プログラム）によって処理を制御する機能を有する。無線通信又は有線通信などの通信機能を有する。通信機能を用いて様々なコンピュータネットワークに接続する機能を有する。通信機能を用いて様々なデータの送信又は受信を行う機能を有する。なお、図３９（Ｃ）に示すコンピュータが有する機能はこれらに限定されず、様々な機能を有することができる。
図３５乃至図３９（Ａ）、（Ｂ）、（Ｃ）、に示したように、電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。ゆえに第１乃至第３の実施の形態の製造方法で作られたトランジスタを用いることによって、電子機器は、信頼性が高く、歩留まりよく製造することができる。または、作製方法が簡便であり、製造コストを低く抑えることができる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明の半導体装置の製造方法を説明する図。 本発明に係るＳＯＩ基板を説明する断面図。 本発明に係るＳＯＩ基板を説明する断面図。 本発明に係るＳＯＩ基板を説明する断面図。 本発明に係るＳＯＩ基板を説明する断面図。 本発明に係るＳＯＩ基板を説明する断面図。 本発明に係るトランジスタを説明する断面図。 本発明に係るトランジスタを説明する断面図。 本発明に係る液晶表示装置を説明する断面図。 本発明に係る液晶表示装置を説明する断面図。 本発明に係る液晶表示装置を説明する断面図。 本発明に係る液晶表示装置の構成を説明する図。 本発明に係る液晶表示装置を説明する断面図。 本発明に係る画素を説明する回路図。 本発明に係る画素を説明する回路図。 本発明に係る画素を説明する回路図。 本発明に係る表示装置の駆動方法の一を説明する図。 本発明に係る表示装置の駆動方法の一を説明する図。 本発明に係る画素を説明する回路図。 本発明に係る画素を説明する回路図。 本発明に係る画素を説明する回路図。 本発明に係る画素を説明する上面図と断面図。 本発明に係る電子機器を説明する図。 本発明に係る電子機器を説明する図。 本発明に係る電子機器を説明する図。 本発明に係る電子機器を説明する図。 本発明に係る電子機器を説明する図。
符号の説明
１０１ 絶縁基板
１０２Ａ 単結晶半導体層
１０２Ｂ 単結晶半導体層
１０３Ａ 単結晶半導体層
１０３Ｂ 単結晶半導体層
１０２ＡＡ 領域
１０２ＢＢ 領域
２０２Ａ 単結晶半導体層
２０３Ａ 単結晶半導体層
２０２ＡＡ 領域

Claims (5)

  1. 絶縁基板に第１の単結晶半導体層を配置する第１の工程と、
    前記第１の単結晶半導体層をアイランド状に加工する第２の工程と、
    前記絶縁基板に第２の単結晶半導体層を配置する第３の工程と、
    前記第２の単結晶半導体層をアイランド状に加工する第４の工程とを有し、
    前記第３の工程において、前記第２の単結晶半導体層を、前記絶縁基板に前記第１の単結晶半導体層を配置した領域の一部と重なり、かつ、前記第１の単結晶半導体層をアイランド状に加工した単結晶半導体層と重ならないように配置することを特徴とする半導体装置の製造方法。
  2. 絶縁基板に第１の単結晶半導体層及び第２の単結晶半導体層を配置する第１の工程と、
    前記第１の単結晶半導体層及び前記第２の単結晶半導体層を各々アイランド状に加工する第２の工程と、
    前記絶縁基板に第３の単結晶半導体層を配置する第３の工程と、
    前記第３の単結晶半導体層をアイランド状に加工する第４の工程とを有し、
    前記第３の工程において、前記第３の単結晶半導体層を、前記絶縁基板に前記第１の単結晶半導体層を配置した領域の一部及び前記第２の単結晶半導体層を配置した領域の一部と重なり、かつ、前記第１の単結晶半導体層をアイランド状に加工した単結晶半導体層及び前記第２の単結晶半導体層をアイランド状に加工した単結晶半導体層と重ならないように配置することを特徴とする半導体装置の製造方法。
  3. 請求項１または２において、
    ゲート絶縁膜を成膜する第５の工程と、
    前記ゲート絶縁膜の上方に導電膜を成膜する第６の工程と、
    前記導電膜をアイランド状に加工する第７の工程とを有することを特徴とする半導体装置の製造方法。
  4. 絶縁基板に第１の単結晶半導体層を配置する第１の工程と、
    前記第１の単結晶半導体層をアイランド状に加工する第２の工程と、
    前記絶縁基板に第２の単結晶半導体層を配置する第３の工程と、
    前記第２の単結晶半導体層をアイランド状に加工する第４の工程と、
    前記絶縁基板に第３の単結晶半導体層を配置する第５の工程と、
    前記第３の単結晶半導体層をアイランド状に加工する第６の工程とを有し、
    前記第３の工程において、前記第２の単結晶半導体層を、前記絶縁基板に前記第１の単結晶半導体層を配置した領域の一部と重なり、かつ、前記第１の単結晶半導体層をアイランド状に加工した単結晶半導体層と重ならないように配置し、
    前記第５の工程において、前記第３の単結晶半導体層を、前記絶縁基板に前記第１の単結晶半導体層を配置した領域の一部及び前記第２の単結晶半導体層を配置した領域の一部と重なり、かつ、前記第１の単結晶半導体層をアイランド状に加工した前記単結晶半導体層及び前記第２の単結晶半導体層をアイランド状に加工した単結晶半導体層と重ならないように配置することを特徴とする半導体装置の製造方法。
  5. 請求項４において、
    ゲート絶縁膜を成膜する第７の工程と、
    前記ゲート絶縁膜の上方に導電膜を成膜する第８の工程と、
    前記導電膜をアイランド状に加工する第９の工程とを有することを特徴とする半導体装置の製造方法。
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