JP5495336B2 - 遅延ライブラリ生成装置、遅延ライブラリ生成装置の制御方法、コンピュータプログラム、及び記録媒体 - Google Patents
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Description
前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶する配線経路抽出手段と、
前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析手段と、
前記解析手段によって抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶する遅延算出手段と、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成手段と、を備える。
前記遅延ライブラリ生成装置が、
前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶し、
前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出し、
抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶し、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する。
前記遅延ライブラリ生成装置が、論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置を備え、
前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶する配線経路抽出手順と、
前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析手順と、
前記解析手順によって抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶する遅延算出手順と、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成手順と、をコンピュータに実行させるためのものである。
本発明の実施の形態に係る遅延ライブラリ生成装置は、LSI、特に、プログラマブルロジックデバイス上に形成された配線経路の遅延を算出し、遅延ライブラリを生成する。
図1は、本発明の実施の形態に係る遅延ライブラリ生成装置の構成を示すブロック図である。
図12は、本発明の実施の形態に係る遅延ライブラリ生成装置の構成を示すブロック図である。本実施形態の遅延ライブラリ生成装置110は、図1に示した上記実施形態の遅延ライブラリ生成装置1とは、論理エレメント上の機能ブロックへのクロック遅延の差分(「クロックスキュー」とも呼ぶ)を考慮している点で相違する。
以下、参考形態の例を付記する。
1.
アレイ上の論理エレメントの配置、各エレメント間の配線、およびグローバル配線に基づく布線状況を考慮して遅延情報を算出して遅延ライブラリを生成する生成手段を備える遅延ライブラリ生成システム。
2.
アレイ上の論理エレメントの配置、各エレメント間の配線、およびグローバル配線に基づく布線状況を考慮して遅延情報を算出して遅延ライブラリを生成する生成手段を備える遅延ライブラリ生成装置。
3.
論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置と、
前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶する配線経路抽出手段と、
前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析手段と、
前記解析手段によって抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶する遅延算出手段と、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成手段と、を備える遅延ライブラリ生成装置。
4.
3.に記載の遅延ライブラリ生成装置において、
前記遅延ライブラリは、前記アレイ上の前記論理エレメントの配列座標毎の遅延情報が対応付けられた遅延テーブルを有する遅延ライブラリ生成装置。
5.
4.に記載の遅延ライブラリ生成装置において、
前記論理エレメントは機能ブロックを含み、
前記記憶装置は、さらに、前記論理エレメント上の前記機能ブロックへの経路毎にクロック遅延を示すクロック経路情報を記憶し、
前記遅延ライブラリ生成手段は、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに加え、前記クロック経路情報に基づいて、前記論理エレメント上の前記機能ブロックへのクロック遅延の差分を考慮して、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成装置。
6.
5.に記載の遅延ライブラリ生成装置において、
前記論理エレメントは、プログラマブルスイッチをさらに含み、
前記遅延ライブラリは、前記機能ブロックの内部遅延情報、前記プログラマブルスイッチの遅延情報、および前記配線経路情報で指定された全ての経路区間の遅延情報を含む遅延ライブラリ生成装置。
7.
3.乃至6.いずれかに記載の遅延ライブラリ生成装置において、
前記遅延ライブラリは、CAD(Computer Aided Design)システムで参照される遅延ライブラリ生成装置。
8.
アレイ上の論理エレメントの配置、各エレメント間の配線、およびグローバル配線に基づく布線状況を考慮して遅延情報を算出して遅延ライブラリを生成する遅延ライブラリ生成方法。
9.
遅延ライブラリ生成装置の制御方法であって、
前記遅延ライブラリ生成装置は、論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置を備え、
前記遅延ライブラリ生成装置が、
前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶し、
前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出し、
抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶し、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成装置の制御方法。
10.
9.に記載の遅延ライブラリ生成装置の制御方法において、
前記遅延ライブラリは、前記アレイ上の前記論理エレメントの配列座標毎の遅延情報が対応付けられた遅延テーブルを有する遅延ライブラリ生成装置の制御方法。
11.
10.に記載の遅延ライブラリ生成装置の制御方法において、
前記論理エレメントは機能ブロックを含み、
前記遅延ライブラリ生成装置の前記記憶装置は、さらに、前記論理エレメント上の前記機能ブロックへの経路毎にクロック遅延を示すクロック経路情報を記憶し、
前記遅延ライブラリ生成装置が、前記遅延ライブラリを生成するとき、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに加え、前記クロック経路情報に基づいて、前記論理エレメント上の前記機能ブロックへのクロック遅延の差分を考慮して、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成装置の制御方法。
12.
11.に記載の遅延ライブラリ生成装置の制御方法において、
前記論理エレメントは、プログラマブルスイッチをさらに含み、
前記遅延ライブラリは、前記機能ブロックの内部遅延情報、前記プログラマブルスイッチの遅延情報、および前記配線経路情報で指定された全ての経路区間の遅延情報を含む遅延ライブラリ生成装置の制御方法。
13.
遅延ライブラリ生成装置を実現するためのコンピュータプログラムであって、
前記遅延ライブラリ生成装置は、論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置を備え、
前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶する配線経路抽出手順と、
前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析手順と、
前記解析手順によって抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶する遅延算出手順と、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成手順と、をコンピュータに実行させるためのコンピュータプログラム。
14.
13.に記載のコンピュータプログラムにおいて、
前記遅延ライブラリは、前記アレイ上の前記論理エレメントの配列座標毎の遅延情報が対応付けられた遅延テーブルを有するコンピュータプログラム。
15.
14.に記載のコンピュータプログラムにおいて、
前記論理エレメントは機能ブロックを含み、
前記遅延ライブラリ生成装置の前記記憶装置は、さらに、前記論理エレメント上の前記機能ブロックへの経路毎にクロック遅延を示すクロック経路情報を記憶し、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに加え、前記クロック経路情報に基づいて、前記論理エレメント上の前記機能ブロックへのクロック遅延の差分を考慮して、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する手順をコンピュータに実行させるためのコンピュータプログラム。
16.
15.に記載のコンピュータプログラムにおいて、
前記論理エレメントは、プログラマブルスイッチをさらに含み、
前記遅延ライブラリは、前記機能ブロックの内部遅延情報、前記プログラマブルスイッチの遅延情報、および前記配線経路情報で指定された全ての経路区間の遅延情報を含むコンピュータプログラム。
17.
13.乃至16.いずれかに記載のコンピュータプログラムを記録したコンピュータで読み取り可能な記録媒体。
Claims (14)
- 論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置と、
前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶する配線経路抽出手段と、
前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析手段と、
前記解析手段によって抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶する遅延算出手段と、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスに含まれる前記論理エレメントそれぞれの遅延に関する情報を記憶する遅延ライブラリを生成する遅延ライブラリ生成手段と、を備える遅延ライブラリ生成装置。 - 請求項1に記載の遅延ライブラリ生成装置において、
前記遅延ライブラリは、前記アレイ上の前記論理エレメントの配列座標毎の遅延情報が対応付けられた遅延テーブルを有する遅延ライブラリ生成装置。 - 請求項2に記載の遅延ライブラリ生成装置において、
前記論理エレメントは機能ブロックを含み、
前記記憶装置は、さらに、前記論理エレメント上の前記機能ブロックへの経路毎にクロック遅延を示すクロック経路情報を記憶し、
前記遅延ライブラリ生成手段は、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに加え、前記クロック経路情報に基づいて、前記論理エレメント上の前記機能ブロックへのクロック遅延の差分を考慮して、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成装置。 - 請求項3に記載の遅延ライブラリ生成装置において、
前記論理エレメントは、プログラマブルスイッチをさらに含み、
前記遅延ライブラリは、前記機能ブロックの内部遅延情報、前記プログラマブルスイッチの遅延情報、および前記配線経路情報で指定された全ての経路区間の遅延情報を含む遅延ライブラリ生成装置。 - 請求項1乃至4いずれかに記載の遅延ライブラリ生成装置において、
前記遅延ライブラリは、CAD(Computer Aided Design)システムで参照される遅延ライブラリ生成装置。 - 遅延ライブラリ生成装置の制御方法であって、
前記遅延ライブラリ生成装置は、論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置を備え、
前記遅延ライブラリ生成装置が、
前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶し、
前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出し、
抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶し、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスに含まれる前記論理エレメントそれぞれの遅延に関する情報を記憶する前記遅延ライブラリを生成する遅延ライブラリ生成装置の制御方法。 - 請求項6に記載の遅延ライブラリ生成装置の制御方法において、
前記遅延ライブラリは、前記アレイ上の前記論理エレメントの配列座標毎の遅延情報が対応付けられた遅延テーブルを有する遅延ライブラリ生成装置の制御方法。 - 請求項7に記載の遅延ライブラリ生成装置の制御方法において、
前記論理エレメントは機能ブロックを含み、
前記遅延ライブラリ生成装置の前記記憶装置は、さらに、前記論理エレメント上の前記機能ブロックへの経路毎にクロック遅延を示すクロック経路情報を記憶し、
前記遅延ライブラリ生成装置が、前記遅延ライブラリを生成するとき、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに加え、前記クロック経路情報に基づいて、前記論理エレメント上の前記機能ブロックへのクロック遅延の差分を考慮して、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成装置の制御方法。 - 請求項8に記載の遅延ライブラリ生成装置の制御方法において、
前記論理エレメントは、プログラマブルスイッチをさらに含み、
前記遅延ライブラリは、前記機能ブロックの内部遅延情報、前記プログラマブルスイッチの遅延情報、および前記配線経路情報で指定された全ての経路区間の遅延情報を含む遅延ライブラリ生成装置の制御方法。 - 遅延ライブラリ生成装置を実現するためのコンピュータプログラムであって、
前記遅延ライブラリ生成装置は、論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置を備え、
前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶する配線経路抽出手順と、
前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析手順と、
前記解析手順によって抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶する遅延算出手順と、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスに含まれる前記論理エレメントそれぞれの遅延に関する情報を記憶する前記遅延ライブラリを生成する遅延ライブラリ生成手順と、をコンピュータに実行させるためのコンピュータプログラム。 - 請求項10に記載のコンピュータプログラムにおいて、
前記遅延ライブラリは、前記アレイ上の前記論理エレメントの配列座標毎の遅延情報が対応付けられた遅延テーブルを有するコンピュータプログラム。 - 請求項11に記載のコンピュータプログラムにおいて、
前記論理エレメントは機能ブロックを含み、
前記遅延ライブラリ生成装置の前記記憶装置は、さらに、前記論理エレメント上の前記機能ブロックへの経路毎にクロック遅延を示すクロック経路情報を記憶し、
前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに加え、前記クロック経路情報に基づいて、前記論理エレメント上の前記機能ブロックへのクロック遅延の差分を考慮して、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する手順をコンピュータに実行させるためのコンピュータプログラム。 - 請求項12に記載のコンピュータプログラムにおいて、
前記論理エレメントは、プログラマブルスイッチをさらに含み、
前記遅延ライブラリは、前記機能ブロックの内部遅延情報、前記プログラマブルスイッチの遅延情報、および前記配線経路情報で指定された全ての経路区間の遅延情報を含むコンピュータプログラム。 - 請求項10乃至13いずれかに記載のコンピュータプログラムを記録したコンピュータで読み取り可能な記録媒体。
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