JP2002149727A - テーブル形式パラダイムを使用するインターフェース・ベースの設計 - Google Patents
テーブル形式パラダイムを使用するインターフェース・ベースの設計Info
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- JP2002149727A JP2002149727A JP2001274714A JP2001274714A JP2002149727A JP 2002149727 A JP2002149727 A JP 2002149727A JP 2001274714 A JP2001274714 A JP 2001274714A JP 2001274714 A JP2001274714 A JP 2001274714A JP 2002149727 A JP2002149727 A JP 2002149727A
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Abstract
(57)【要約】
【課題】 電子設計のインターフェース・ベースの表現
を作成する方法を提供すること。 【解決手段】 行と列をテーブルに追加する。これらの
行および列は、記述によって表現される電子設計の中に
ある信号およびインスタンスを表す。行と列からもたら
されるテーブルによって作成されるセルが、相互接続情
報を提供する。
を作成する方法を提供すること。 【解決手段】 行と列をテーブルに追加する。これらの
行および列は、記述によって表現される電子設計の中に
ある信号およびインスタンスを表す。行と列からもたら
されるテーブルによって作成されるセルが、相互接続情
報を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、電子設計自動化の
分野に関する。より詳細には、本発明は、電子設計シス
テムでの電子設計記述の入力に関する。
分野に関する。より詳細には、本発明は、電子設計シス
テムでの電子設計記述の入力に関する。
【０００２】
【従来の技術】先端の集積回路設計は、そのサイズおよ
び複雑さの点で、ますます巨大になってきている。複雑
さのこの増大によってもたらされる問題は、競争圧力に
負けないように、より迅速に製品を市場に出す必要性に
より、さらにひどくなる。カスタム・ユーザ設計スペー
スも、この現象に関して例外ではなく、特定用途向け集
積回路（ＡＳＩＣ）とフィールド・プログラマブル・ゲ
ート・アレイ（ＦＰＧＡ）は、両方とも、多数の設計者
による事業となっている。この結果、設計のアーキテク
トは、どのようにそのプロジェクトを複数の設計者の間
に分割して、効率的な設計プロセスを円滑にするかを決
定しなければならない。複雑さを最小限に抑える従来の
手法は、設計を階層的な垂直方式でブロックに分割する
ことである。アーキテクトにとっての課題には、どのよ
うに機能性をブロックの間に分割して２つのタスクを達
成し、ブロック間の相互接続を最小限に抑え、既存の知
的財産ブロックの使用を可能にするかが含まれる。
び複雑さの点で、ますます巨大になってきている。複雑
さのこの増大によってもたらされる問題は、競争圧力に
負けないように、より迅速に製品を市場に出す必要性に
より、さらにひどくなる。カスタム・ユーザ設計スペー
スも、この現象に関して例外ではなく、特定用途向け集
積回路（ＡＳＩＣ）とフィールド・プログラマブル・ゲ
ート・アレイ（ＦＰＧＡ）は、両方とも、多数の設計者
による事業となっている。この結果、設計のアーキテク
トは、どのようにそのプロジェクトを複数の設計者の間
に分割して、効率的な設計プロセスを円滑にするかを決
定しなければならない。複雑さを最小限に抑える従来の
手法は、設計を階層的な垂直方式でブロックに分割する
ことである。アーキテクトにとっての課題には、どのよ
うに機能性をブロックの間に分割して２つのタスクを達
成し、ブロック間の相互接続を最小限に抑え、既存の知
的財産ブロックの使用を可能にするかが含まれる。
【０００３】設計をブロックに分割することは、設計プ
ロセスに対するいくつかの利点を提供する。第１に、設
計ブロックをより低レベルのブロックに送ることによっ
て、階層の各レベルの複雑さがより小さくなる。より大
きな回路図およびハードウェア記述言語（ＨＤＬ）表現
は、開発エラーがより起こりやすい。これらの開発エラ
ーは、回路図またはＨＤＬ記述のサイズのために、検出
することがより困難である。したがって、複雑さの低下
は、設計チームが、回路図またはＨＤＬ記述を開発し
て、それをデバッグするのをより容易にする。第２に、
設計を階層式に分割することによって、設計チームの間
で設計作業を分割することが可能になる。第３に、設計
の固有部門が、相互接続の複雑さの管理を容易にする。
ロセスに対するいくつかの利点を提供する。第１に、設
計ブロックをより低レベルのブロックに送ることによっ
て、階層の各レベルの複雑さがより小さくなる。より大
きな回路図およびハードウェア記述言語（ＨＤＬ）表現
は、開発エラーがより起こりやすい。これらの開発エラ
ーは、回路図またはＨＤＬ記述のサイズのために、検出
することがより困難である。したがって、複雑さの低下
は、設計チームが、回路図またはＨＤＬ記述を開発し
て、それをデバッグするのをより容易にする。第２に、
設計を階層式に分割することによって、設計チームの間
で設計作業を分割することが可能になる。第３に、設計
の固有部門が、相互接続の複雑さの管理を容易にする。
【０００４】ただし、設計を管理するのに階層を使用す
ることには問題がある。第１に、階層は、前述した問題
のすべてを必ずしも解決しない。例えば、階層のレベル
を導入することは、ＨＤＬおよび回路図の開発でのエラ
ーの起こりやすさを抑えることができるが、それでも、
その階層のためにＨＤＬモデルまたは回路図を作成する
問題が残る。ブロック・レベル回路図およびテキスト記
述は、取るに足らないほど小さいものの場合を除き、作
成するにはあまりにも厄介である。第２に、追加の階層
の導入は、２つの望ましくない副次効果を有する。例え
ば、追加されるインターフェースのために、シミュレー
ション時間がより多くかかる。さらに、追加の階層は、
境界を横断して最適化を行うことの複雑さのために、統
合および最適化の効率を減じることになる。
ることには問題がある。第１に、階層は、前述した問題
のすべてを必ずしも解決しない。例えば、階層のレベル
を導入することは、ＨＤＬおよび回路図の開発でのエラ
ーの起こりやすさを抑えることができるが、それでも、
その階層のためにＨＤＬモデルまたは回路図を作成する
問題が残る。ブロック・レベル回路図およびテキスト記
述は、取るに足らないほど小さいものの場合を除き、作
成するにはあまりにも厄介である。第２に、追加の階層
の導入は、２つの望ましくない副次効果を有する。例え
ば、追加されるインターフェースのために、シミュレー
ション時間がより多くかかる。さらに、追加の階層は、
境界を横断して最適化を行うことの複雑さのために、統
合および最適化の効率を減じることになる。
【０００５】設計が適切に階層に分割されたと想定して
も、設計を入力するのに時間がかかることには変わりな
い。例えば、回路図入力は、各ゲートを配置し、かつ構
成要素間の相互接続情報を与えることを設計者が行う必
要がある。このプロセスは非常に時間がかかる。同様
に、設計としてハードウェア記述言語モデルをユーザに
入力させることによる設計の入力は、設計者が、構成要
素のテキスト記述を入力することを必要とする。そうし
た記述は、やはり、設計者が、テキスト・ファイル内で
出力を入力にマッチングすることによって構成要素間の
接続性を管理することを必要とする。
も、設計を入力するのに時間がかかることには変わりな
い。例えば、回路図入力は、各ゲートを配置し、かつ構
成要素間の相互接続情報を与えることを設計者が行う必
要がある。このプロセスは非常に時間がかかる。同様
に、設計としてハードウェア記述言語モデルをユーザに
入力させることによる設計の入力は、設計者が、構成要
素のテキスト記述を入力することを必要とする。そうし
た記述は、やはり、設計者が、テキスト・ファイル内で
出力を入力にマッチングすることによって構成要素間の
接続性を管理することを必要とする。
【０００６】下記の説明で、本発明の様々な態様を説明
する。ただし、当分野の技術者には、本発明のいくつか
の態様だけで、またはすべての態様で、本発明を実行で
きることが明白となろう。説明の目的で、本発明の十分
な理解を提供するために、特定の番号、材料、および構
成を提示する。ただし、当分野の技術者には、そうした
特定の詳細なしに、本発明を実行できることも明白とな
ろう。他の場合では、本発明が不明瞭にならないよう
に、よく知られている特徴は省略または単純化してい
る。
する。ただし、当分野の技術者には、本発明のいくつか
の態様だけで、またはすべての態様で、本発明を実行で
きることが明白となろう。説明の目的で、本発明の十分
な理解を提供するために、特定の番号、材料、および構
成を提示する。ただし、当分野の技術者には、そうした
特定の詳細なしに、本発明を実行できることも明白とな
ろう。他の場合では、本発明が不明瞭にならないよう
に、よく知られている特徴は省略または単純化してい
る。
【０００７】説明のいくつかの部分は、プロセッサ・ベ
ースのデバイスによって実行されるオペレーションの点
で説明することになり、これには、データ、テーブル、
要求する、判定する、リトリーブする、表示するなどの
用語を当分野の技術者による一般的な用法に合せて当分
野の技術者にその働きの本質を伝えるように使用する。
当分野の技術者にはよく理解されるとおり、数量は、プ
ロセッサ・ベースのデバイスの機械的構成要素および電
気的構成要素を介して記憶、転送、合成、および別の仕
方で操作され得る電気信号、磁気信号、または光信号の
形式をとり、またプロセッサという用語には、独立型、
従属型、または組込み型のマイクロプロセッサ、マイク
・ロコントローラ、デジタル信号プロセッサなどが含ま
れる。
ースのデバイスによって実行されるオペレーションの点
で説明することになり、これには、データ、テーブル、
要求する、判定する、リトリーブする、表示するなどの
用語を当分野の技術者による一般的な用法に合せて当分
野の技術者にその働きの本質を伝えるように使用する。
当分野の技術者にはよく理解されるとおり、数量は、プ
ロセッサ・ベースのデバイスの機械的構成要素および電
気的構成要素を介して記憶、転送、合成、および別の仕
方で操作され得る電気信号、磁気信号、または光信号の
形式をとり、またプロセッサという用語には、独立型、
従属型、または組込み型のマイクロプロセッサ、マイク
・ロコントローラ、デジタル信号プロセッサなどが含ま
れる。
【０００８】様々な動作は、本発明を理解する上で最も
助けとなるように、複数の離散ステップとして説明する
が、ただし、説明の順序は、これらの動作が、必ずしも
順序に依存するものとして解釈してはならない。詳細に
は、これらの動作は、提示の順序で実行する必要はな
い。さらに、説明は、「一実施形態では」という語句を
繰り返し使用し、これは、通常、同一の実施形態を指す
ものではないが、そうであることも可能である。最後
に、「電子設計の部分」は、電子設計のサブセクション
だけでなく、それに加えて、電子設計の完成表現も指す
ことが可能である。
助けとなるように、複数の離散ステップとして説明する
が、ただし、説明の順序は、これらの動作が、必ずしも
順序に依存するものとして解釈してはならない。詳細に
は、これらの動作は、提示の順序で実行する必要はな
い。さらに、説明は、「一実施形態では」という語句を
繰り返し使用し、これは、通常、同一の実施形態を指す
ものではないが、そうであることも可能である。最後
に、「電子設計の部分」は、電子設計のサブセクション
だけでなく、それに加えて、電子設計の完成表現も指す
ことが可能である。
【０００９】省略語 このセクションは、本文書をとおして使用する省略語の
定義を含む。そのいくつかは、当分野の技術者には、よ
く知られたものである。他のものは、本明細書内で定義
する。 ＡＳＩＣ 特定用途向け集積回路 ＦＰＧＡ フィールド・プログラム可能ゲート・アレイ ＨＤＬ ハードウェア記述言語 ＩＣＴ 相互接続テーブル ＩＣ 集積回路 ＩＢＤ インターフェース・ベースの設計
定義を含む。そのいくつかは、当分野の技術者には、よ
く知られたものである。他のものは、本明細書内で定義
する。 ＡＳＩＣ 特定用途向け集積回路 ＦＰＧＡ フィールド・プログラム可能ゲート・アレイ ＨＤＬ ハードウェア記述言語 ＩＣＴ 相互接続テーブル ＩＣ 集積回路 ＩＢＤ インターフェース・ベースの設計
【００１０】
【発明が解決しようとする課題】所望されるのは、階層
管理および時間のかかる設計入力と関連する問題を解決
する方式である。
管理および時間のかかる設計入力と関連する問題を解決
する方式である。
【００１１】
【課題を解決するための手段】本発明は、有利には、コ
ンパクトな形式を使用して、複雑な設計の迅速な入力を
円滑にする一方、同時に、不適切または非最適のインタ
ーフェース記述と関連する問題を抑制する。さらに、本
発明は、非相互排除的なサブ相互接続テーブルを迅速に
作成する能力と設計者入力データの削減を組み合せるこ
とによって、設計に関する明瞭で簡明なドキュメンテー
ションの提供を容易にする。
ンパクトな形式を使用して、複雑な設計の迅速な入力を
円滑にする一方、同時に、不適切または非最適のインタ
ーフェース記述と関連する問題を抑制する。さらに、本
発明は、非相互排除的なサブ相互接続テーブルを迅速に
作成する能力と設計者入力データの削減を組み合せるこ
とによって、設計に関する明瞭で簡明なドキュメンテー
ションの提供を容易にする。
【００１２】階層の任意のレベルで設計を表現する従来
の方法は、略図またはブロック図を作図することか、あ
るいはネットリスト表現またはＨＤＬ表現を介してテキ
スト記述を書くことのいずれかに関与している。本発明
は、階層の任意のレベルで設計を表現する新しい方法を
記述する。詳細には、相互接続テーブル（ＩＣＴ）と呼
ばれる極めてコンパクトなテーブル形式で設計の従来方
法を強化するインターフェース・ベースの設計パラダイ
ムを開示する。ＩＣＴ、つまり本明細書での単純なテー
ブルは、コンパクトな方式で、構成要素間の接続性情
報、および設計記述プロセスに重要な他の情報を入力す
るためのスプレッドシート様のインターフェースであ
る。テーブル形式の表現は、とてもコンパクトであるの
で、非常に複雑なネットリストを非常に小さなスペース
の中で迅速に記述することができる。
の方法は、略図またはブロック図を作図することか、あ
るいはネットリスト表現またはＨＤＬ表現を介してテキ
スト記述を書くことのいずれかに関与している。本発明
は、階層の任意のレベルで設計を表現する新しい方法を
記述する。詳細には、相互接続テーブル（ＩＣＴ）と呼
ばれる極めてコンパクトなテーブル形式で設計の従来方
法を強化するインターフェース・ベースの設計パラダイ
ムを開示する。ＩＣＴ、つまり本明細書での単純なテー
ブルは、コンパクトな方式で、構成要素間の接続性情
報、および設計記述プロセスに重要な他の情報を入力す
るためのスプレッドシート様のインターフェースであ
る。テーブル形式の表現は、とてもコンパクトであるの
で、非常に複雑なネットリストを非常に小さなスペース
の中で迅速に記述することができる。
【００１３】電子設計の一部を表すテーブルの使用を介
して、設計の階層のレベルをモジュール方式で記述し
て、その後、それらをシームレスに合成することができ
る。これは、設計努力の統合を非常に単純化しながら、
チームによる設計作業の分割を容易にする。このテーブ
ル形式パラダイムは、ＩＣ設計と同様に、広義の設計に
関しても機能する。
して、設計の階層のレベルをモジュール方式で記述し
て、その後、それらをシームレスに合成することができ
る。これは、設計努力の統合を非常に単純化しながら、
チームによる設計作業の分割を容易にする。このテーブ
ル形式パラダイムは、ＩＣ設計と同様に、広義の設計に
関しても機能する。
【００１４】
【発明の実施の形態】テーブル原理図１は、本発明のた
めの基本テーブルの一実施形態を示している。このテー
ブルは、設計のビューを表す。トップのこのビューは、
２つのインスタンス、すなわちモジュール１（１２０）
およびモジュール２（１３０）を含む。インスタンス
は、設計の構成要素のインスタンス化、外部知的財産構
成要素のインスタンス化、ブロック、または電子設計の
構成要素である任意の他のオブジェクトであることが可
能である。
めの基本テーブルの一実施形態を示している。このテー
ブルは、設計のビューを表す。トップのこのビューは、
２つのインスタンス、すなわちモジュール１（１２０）
およびモジュール２（１３０）を含む。インスタンス
は、設計の構成要素のインスタンス化、外部知的財産構
成要素のインスタンス化、ブロック、または電子設計の
構成要素である任意の他のオブジェクトであることが可
能である。
【００１５】本発明のこの実施形態では、信号名の列の
後に来る第２列１１０は、設計およびその設計のための
インターフェースを定義するインターフェース列と呼ば
れる特別列である。そのインターフェースは、ｓｉｇＮ
ａｍｅ１（１４０）およびｓｉｇＮａｍｅ２（１８０）
によって定義される。ｓｉｇＮａｍｅ１（１４０）は、
このビューに対する唯一の入力であり、ｓｉｇＮａｍｅ
２（１８０）は、その唯一の出力である。図２は、図１
に示したテーブルに対する対応するブロック図を示して
いる。
後に来る第２列１１０は、設計およびその設計のための
インターフェースを定義するインターフェース列と呼ば
れる特別列である。そのインターフェースは、ｓｉｇＮ
ａｍｅ１（１４０）およびｓｉｇＮａｍｅ２（１８０）
によって定義される。ｓｉｇＮａｍｅ１（１４０）は、
このビューに対する唯一の入力であり、ｓｉｇＮａｍｅ
２（１８０）は、その唯一の出力である。図２は、図１
に示したテーブルに対する対応するブロック図を示して
いる。
【００１６】本発明のこの実施形態では、信号名は、テ
ーブルの行の中に示され、インスタンスは、その列の中
に示されている。ただし、信号を列の中で示し、インス
タンスを行の中で示すことも可能である。行と列の交差
には、シナプスと呼ばれるセルがある。空のシナプス
は、交差する行に対応する信号と交差する列に関連する
インスタンスの間で接続性が存在しないことを示す。
ーブルの行の中に示され、インスタンスは、その列の中
に示されている。ただし、信号を列の中で示し、インス
タンスを行の中で示すことも可能である。行と列の交差
には、シナプスと呼ばれるセルがある。空のシナプス
は、交差する行に対応する信号と交差する列に関連する
インスタンスの間で接続性が存在しないことを示す。
【００１７】本実施形態では、ヘッダ列は、階層の現行
レベルに対して存在する信号の名前を含む。この実施形
態に関して見ることができるとおり、４つの信号、ｓｉ
ｇＮａｍｅ１、ｓｉｇＮａｍｅ２、ｓｉｇＡ、ｓｉｇＢ
が存在する。同様に、この実施形態では、特に、階層の
現行レベル内に現れるインスタンスに関する情報を含ん
だヘッダ行を含む。
レベルに対して存在する信号の名前を含む。この実施形
態に関して見ることができるとおり、４つの信号、ｓｉ
ｇＮａｍｅ１、ｓｉｇＮａｍｅ２、ｓｉｇＡ、ｓｉｇＢ
が存在する。同様に、この実施形態では、特に、階層の
現行レベル内に現れるインスタンスに関する情報を含ん
だヘッダ行を含む。
【００１８】本実施形態では、入力および出力は、テー
ブルのインターフェース列１１０によって見ることがで
きる。インターフェース列１１０と信号ｓｉｇＮａｍｅ
１（１４０）に対応する行の交差で、シナプス内に
「Ｉ」が含まれることによって示されるとおり、Ｓｉｇ
Ｎａｍｅ１は、ビュー・トップに対する入力である。同
様に、インターフェース列１１０と信号ＳｉｇＮａｍｅ
２（１８０）に対応する行の交差で、シナプス内に
「Ｏ」が含まれることにより、ＳｉｇＮａｍｅ２は、ト
ップの出力である。
ブルのインターフェース列１１０によって見ることがで
きる。インターフェース列１１０と信号ｓｉｇＮａｍｅ
１（１４０）に対応する行の交差で、シナプス内に
「Ｉ」が含まれることによって示されるとおり、Ｓｉｇ
Ｎａｍｅ１は、ビュー・トップに対する入力である。同
様に、インターフェース列１１０と信号ＳｉｇＮａｍｅ
２（１８０）に対応する行の交差で、シナプス内に
「Ｏ」が含まれることにより、ＳｉｇＮａｍｅ２は、ト
ップの出力である。
【００１９】テーブル内のポートのディレクション(dir
ection)の一般的指示の使用により（例えば、前述のと
おり、入力として「Ｉ」、また出力として「Ｏ」）、モ
ジュール１に関する形式的ポート宣言は、このビューで
の信号名と同じ名前を使用することになる。例えば、示
したこのテーブルに対してＶＨＤＬモデルが書かれる場
合、モジュール１に関する構成要素宣言は、入力ポート
および２つの出力ポートに対するポート名は、それらの
ポートに接続された信号、すなわち、それぞれ、Ｓｉｇ
Ｎａｍｅ１、ＳｉｇＡ、ＳｉｇＢに関して定義されたも
のと同じであることを示す。
ection)の一般的指示の使用により（例えば、前述のと
おり、入力として「Ｉ」、また出力として「Ｏ」）、モ
ジュール１に関する形式的ポート宣言は、このビューで
の信号名と同じ名前を使用することになる。例えば、示
したこのテーブルに対してＶＨＤＬモデルが書かれる場
合、モジュール１に関する構成要素宣言は、入力ポート
および２つの出力ポートに対するポート名は、それらの
ポートに接続された信号、すなわち、それぞれ、Ｓｉｇ
Ｎａｍｅ１、ＳｉｇＡ、ＳｉｇＢに関して定義されたも
のと同じであることを示す。
【００２０】第３列１２０は、その識別子がＵ０である
モジュール１と呼ばれる構成要素のインスタンスを示し
ている。この列１２０とテーブル内の行の交差を見る
と、このインスタンスが、入力信号、ＳｉｇＮａｍｅ１
（１４０）および２つの出力信号、ｓｉｇＡ １６０お
よびｓｉｇＢ １７０を有することが分かる。プロトコ
ルとも呼ばれるバンドルを含んだ行をサブ行に分割する
ことを提供している本発明のこの実施形態の特徴に留意
されたい。バンドルは、２つまたはそれより多くの信号
の集合である。各対応するサブ行は、構成要素信号の名
前、または、多分、構成要素信号のサブ合成の名前を含
む。例えば、インスタンスＵ０は、出力信号「ｓｉｇ
Ａ」１６０と「ｓｉｇＢ」１７０の合成として、その名
前が「バンドル１」１５０であるバンドルを有する。
モジュール１と呼ばれる構成要素のインスタンスを示し
ている。この列１２０とテーブル内の行の交差を見る
と、このインスタンスが、入力信号、ＳｉｇＮａｍｅ１
（１４０）および２つの出力信号、ｓｉｇＡ １６０お
よびｓｉｇＢ １７０を有することが分かる。プロトコ
ルとも呼ばれるバンドルを含んだ行をサブ行に分割する
ことを提供している本発明のこの実施形態の特徴に留意
されたい。バンドルは、２つまたはそれより多くの信号
の集合である。各対応するサブ行は、構成要素信号の名
前、または、多分、構成要素信号のサブ合成の名前を含
む。例えば、インスタンスＵ０は、出力信号「ｓｉｇ
Ａ」１６０と「ｓｉｇＢ」１７０の合成として、その名
前が「バンドル１」１５０であるバンドルを有する。
【００２１】この実施形態の最終列１３０は、その識別
子がＵ１である「モジュール２」と呼ばれる構成要素の
インスタンスを示している。このインスタンスは、単一
の入力および単一の出力を有する。形式的構成要素記述
に対応するポートが、信号に関して有するディレクショ
ンの単純な指示、例えば、「Ｉ」または「Ｏ」の代り
に、Ｕ１に対する入力は、モジュール、モジュール２に
対する対応する形式的ポート名の名前を有することに留
意されたい。さらに、Ｕ０は、現行のブロック、Ｓｉｇ
Ｎａｍｅ２（１８０）に対する唯一の出力を送出するこ
とが分かる。
子がＵ１である「モジュール２」と呼ばれる構成要素の
インスタンスを示している。このインスタンスは、単一
の入力および単一の出力を有する。形式的構成要素記述
に対応するポートが、信号に関して有するディレクショ
ンの単純な指示、例えば、「Ｉ」または「Ｏ」の代り
に、Ｕ１に対する入力は、モジュール、モジュール２に
対する対応する形式的ポート名の名前を有することに留
意されたい。さらに、Ｕ０は、現行のブロック、Ｓｉｇ
Ｎａｍｅ２（１８０）に対する唯一の出力を送出するこ
とが分かる。
【００２２】図３は、本発明の別の実施形態を示してい
る。図３のテーブルからもたらされることになる回路図
を図４に示している。この実施形態は、構成要素の複数
のインスタンス化を含んだ実装形態を示す。モジュール
２（３１０）は、図４に示すとおり、２回、インスタン
ス化される。モジュール２のインスタンスは、Ｕ１（３
２０）およびＵ２（３３０）である。
る。図３のテーブルからもたらされることになる回路図
を図４に示している。この実施形態は、構成要素の複数
のインスタンス化を含んだ実装形態を示す。モジュール
２（３１０）は、図４に示すとおり、２回、インスタン
ス化される。モジュール２のインスタンスは、Ｕ１（３
２０）およびＵ２（３３０）である。
【００２３】設計記述出力 下記に説明するとおり、本発明のコンピュータ実装形態
も存在し得る。これらのコンピュータ・システム上で本
発明を使用して作成した設計記述のダウンストリーム・
ツールによる後の使用を円滑にするため、設計の記述を
出力する能力を有することが望ましい。本発明の一実施
形態では、テーブル形式は、ＨＤＬ表現に書き表すこと
ができる。例として、図３を再び参照する。図３は、設
計のＩＣＴ表現を示していることを思い起こされたい。
図５Ａおよび５Ｂは、このテーブルに対するハードウェ
ア記述言語ＶＨＤＬでの対応する記述を示している。
も存在し得る。これらのコンピュータ・システム上で本
発明を使用して作成した設計記述のダウンストリーム・
ツールによる後の使用を円滑にするため、設計の記述を
出力する能力を有することが望ましい。本発明の一実施
形態では、テーブル形式は、ＨＤＬ表現に書き表すこと
ができる。例として、図３を再び参照する。図３は、設
計のＩＣＴ表現を示していることを思い起こされたい。
図５Ａおよび５Ｂは、このテーブルに対するハードウェ
ア記述言語ＶＨＤＬでの対応する記述を示している。
【００２４】図６Ａおよび６Ｂは、図３のテーブルから
図５Ａおよび５ＢのＶＨＤＬモデルを書くことの一実施
形態に対する流れ図を示している。ＶＨＤＬモデルを書
くことの第１ステップ６１０は、どのパッケージが使用
中であり、その結果、どのライブラリおよび使用節(use
clause)６２０が必要とされるかの判定である。この例
では、この判定は、使用する信号タイプに基づいて行
う。信号タイプの判定は、下記に説明する。ライン５０
３および５４０は、この例で使用するｓｔｄ＿ｌｏｇｉ
ｃ信号タイプに関する定義を含んだＩＥＥＥライブラリ
に関する宣言を示している。次６３０に、ライン５０６
〜５１０は、インターフェース列３４０に記載されるイ
ンターフェースおよびそのポートの名前に基づいて書き
出されたＶＨＤＬエンティティ・ステートメントを示し
ている。この列からのインターフェース名は、エンティ
ティ名５０６に変換される。エンティティ上のポート
は、インターフェース列内の適切な指示（この実施形態
では、入力として「Ｉ」、また出力として「Ｏ」）を含
んだシナプスから導出する。このことから、信号１（５
０７）が、エンティティ・トップに対する唯一の入力で
あり、また信号２（５０８）および信号３（５０９）が
その出力であることが分かる。次に、アーキテクチャの
ボディ・アウトライン５１２、５３２、５５４を書く６
４０。アーキテクチャのボディ・アウトラインを書いた
後、そのボディに関する信号宣言を判定する必要がある
６５０。これらの信号は、単に、エンティティ宣言でま
だ宣言されていないテーブル内に現れる信号である。そ
うした信号は、アーキテクチャ・ボディの宣言部内に書
くことになる。この例では、これらの信号は、バンド
ル、バンドル１の２つの構成信号、すなわち、ｓｉｇＡ
５１４およびｓｉｇＢ ５１５である。宣言セクショ
ン内には、信号宣言を書いた後、構成要素宣言を書く。
この実施形態では、これらは、インターフェース列の右
側の、テーブル列によって示される。この例では３つの
列が存在するが、図３では、２つの構成要素だけを示し
ている。その３つの列は、インスタンスＵ０、Ｕ１、Ｕ
２、ならびに構成要素、モジュール１（３５０）および
モジュール２（３１０）を含む。まだ処理すべきインス
タンスが存在するかどうかを判定した後６６０、まず、
インターフェース列６７０の右側の第１列を処理するこ
とから始める。この場合、このインスタンスと関連する
構成要素が、既に書かれているかを尋ねる。Ｕ０を有す
るケースでは、答えは否であり、モジュール１の構成要
素を書く５１７〜５２３。このループを巡る後続の反復
中、Ｕ１の処理が、モジュール２の構成要素を書かせる
ことになる５２５〜５３０。ただし、Ｕ２を処理すべき
とき、モジュール２は、既に書かれており、したがっ
て、ステップ６７０では、モジュール２は、再び書かれ
ることにはならない。構成要素を処理する上で、第１ス
テップは、構成要素ボディ宣言部分を書き出すことであ
る６７５。この後、各ポートを構成要素上で処理する６
８０。シナプスの内容を見ることにより、ポートが特定
のポート名を有するかを判定することができる６８５。
それが特定のポート名を有さない場合には、構成要素内
の形式的ポート宣言を信号ヘッダからの名前として書く
６８７。それ以外では、ポート名は、シナプス名からと
る６８９。示すとおり５２７〜５２８、モジュール２に
関する形式的ポート宣言の値は、「ｉｎ１」３６０およ
び「ｚ」３７０である。
図５Ａおよび５ＢのＶＨＤＬモデルを書くことの一実施
形態に対する流れ図を示している。ＶＨＤＬモデルを書
くことの第１ステップ６１０は、どのパッケージが使用
中であり、その結果、どのライブラリおよび使用節(use
clause)６２０が必要とされるかの判定である。この例
では、この判定は、使用する信号タイプに基づいて行
う。信号タイプの判定は、下記に説明する。ライン５０
３および５４０は、この例で使用するｓｔｄ＿ｌｏｇｉ
ｃ信号タイプに関する定義を含んだＩＥＥＥライブラリ
に関する宣言を示している。次６３０に、ライン５０６
〜５１０は、インターフェース列３４０に記載されるイ
ンターフェースおよびそのポートの名前に基づいて書き
出されたＶＨＤＬエンティティ・ステートメントを示し
ている。この列からのインターフェース名は、エンティ
ティ名５０６に変換される。エンティティ上のポート
は、インターフェース列内の適切な指示（この実施形態
では、入力として「Ｉ」、また出力として「Ｏ」）を含
んだシナプスから導出する。このことから、信号１（５
０７）が、エンティティ・トップに対する唯一の入力で
あり、また信号２（５０８）および信号３（５０９）が
その出力であることが分かる。次に、アーキテクチャの
ボディ・アウトライン５１２、５３２、５５４を書く６
４０。アーキテクチャのボディ・アウトラインを書いた
後、そのボディに関する信号宣言を判定する必要がある
６５０。これらの信号は、単に、エンティティ宣言でま
だ宣言されていないテーブル内に現れる信号である。そ
うした信号は、アーキテクチャ・ボディの宣言部内に書
くことになる。この例では、これらの信号は、バンド
ル、バンドル１の２つの構成信号、すなわち、ｓｉｇＡ
５１４およびｓｉｇＢ ５１５である。宣言セクショ
ン内には、信号宣言を書いた後、構成要素宣言を書く。
この実施形態では、これらは、インターフェース列の右
側の、テーブル列によって示される。この例では３つの
列が存在するが、図３では、２つの構成要素だけを示し
ている。その３つの列は、インスタンスＵ０、Ｕ１、Ｕ
２、ならびに構成要素、モジュール１（３５０）および
モジュール２（３１０）を含む。まだ処理すべきインス
タンスが存在するかどうかを判定した後６６０、まず、
インターフェース列６７０の右側の第１列を処理するこ
とから始める。この場合、このインスタンスと関連する
構成要素が、既に書かれているかを尋ねる。Ｕ０を有す
るケースでは、答えは否であり、モジュール１の構成要
素を書く５１７〜５２３。このループを巡る後続の反復
中、Ｕ１の処理が、モジュール２の構成要素を書かせる
ことになる５２５〜５３０。ただし、Ｕ２を処理すべき
とき、モジュール２は、既に書かれており、したがっ
て、ステップ６７０では、モジュール２は、再び書かれ
ることにはならない。構成要素を処理する上で、第１ス
テップは、構成要素ボディ宣言部分を書き出すことであ
る６７５。この後、各ポートを構成要素上で処理する６
８０。シナプスの内容を見ることにより、ポートが特定
のポート名を有するかを判定することができる６８５。
それが特定のポート名を有さない場合には、構成要素内
の形式的ポート宣言を信号ヘッダからの名前として書く
６８７。それ以外では、ポート名は、シナプス名からと
る６８９。示すとおり５２７〜５２８、モジュール２に
関する形式的ポート宣言の値は、「ｉｎ１」３６０およ
び「ｚ」３７０である。
【００２５】この実施形態では、モジュール２構成要素
に関するポートのディレクションは、そのポートに接続
された信号上の任意のドライバの存在によって判定す
る。「ｉｎ１」（インスタンスＵ１またはＵ２のどちら
かに対する）の場合、このポートを駆動している信号
は、モジュール１の出力に接続されている。これは、こ
の信号上にドライバが存在し、したがって、モジュール
２のポートは、入力であることになる。同様の推論によ
り（この場合も、モジュール２のＵ１インスタンスまた
はＵ２インスタンスに対して）、ポート「ｚ」は、出力
であることになる。これは、「ｚ」ポートがそこに接続
された信号に接続されている他のドライバが何も存在し
ないからである。
に関するポートのディレクションは、そのポートに接続
された信号上の任意のドライバの存在によって判定す
る。「ｉｎ１」（インスタンスＵ１またはＵ２のどちら
かに対する）の場合、このポートを駆動している信号
は、モジュール１の出力に接続されている。これは、こ
の信号上にドライバが存在し、したがって、モジュール
２のポートは、入力であることになる。同様の推論によ
り（この場合も、モジュール２のＵ１インスタンスまた
はＵ２インスタンスに対して）、ポート「ｚ」は、出力
であることになる。これは、「ｚ」ポートがそこに接続
された信号に接続されている他のドライバが何も存在し
ないからである。
【００２６】本発明のこの実施形態では、ユーザは、ポ
ートのシナプスにおける形式名が存在する場合でもポー
トのディレクションをシナプスで指定する能力を有する
ことになる。本発明の一実施形態では、構成要素宣言を
書き、宣言セクションが完成した後、構成要素インスタ
ンス化をアーキテクチャのステートメント・セクション
に対して行う。この実施形態では、テーブル内の各イン
スタンス、Ｕ０（５３４〜５３９）、Ｕ１（５４１〜５
４５）、Ｕ２（５４６〜５５０）ごとに構成要素インス
タンス化ステートメントが存在することが分かる。イン
スタンス化に関する相互接続は、テーブルから直接に変
換する。図５に示した実施形態では、インスタンス化
は、名前付き関連を使用する。例えば、モジュール２の
Ｕ１インスタンスの場合、「ｉｎ１」ポートが、トップ
５４２内の「ｓｉｇＡ」信号に接続される。この接続
は、ｓｉｇＡ行とＵ０列３６０が交差しているシナプス
内での「ｉｎ１」の出現によって示される。最後に、構
成要素インスタンス化をアーキテクチャのステートメン
ト・セクションに書いた後、ライン５５１および５５２
が、バンドル、バンドル１からの個々の信号、ｓｉｇＡ
およびｓｉｇＢのブレークアウトを示す。
ートのシナプスにおける形式名が存在する場合でもポー
トのディレクションをシナプスで指定する能力を有する
ことになる。本発明の一実施形態では、構成要素宣言を
書き、宣言セクションが完成した後、構成要素インスタ
ンス化をアーキテクチャのステートメント・セクション
に対して行う。この実施形態では、テーブル内の各イン
スタンス、Ｕ０（５３４〜５３９）、Ｕ１（５４１〜５
４５）、Ｕ２（５４６〜５５０）ごとに構成要素インス
タンス化ステートメントが存在することが分かる。イン
スタンス化に関する相互接続は、テーブルから直接に変
換する。図５に示した実施形態では、インスタンス化
は、名前付き関連を使用する。例えば、モジュール２の
Ｕ１インスタンスの場合、「ｉｎ１」ポートが、トップ
５４２内の「ｓｉｇＡ」信号に接続される。この接続
は、ｓｉｇＡ行とＵ０列３６０が交差しているシナプス
内での「ｉｎ１」の出現によって示される。最後に、構
成要素インスタンス化をアーキテクチャのステートメン
ト・セクションに書いた後、ライン５５１および５５２
が、バンドル、バンドル１からの個々の信号、ｓｉｇＡ
およびｓｉｇＢのブレークアウトを示す。
【００２７】ＶＨＤＬで使用するためには、信号タイプ
を提供して、ツールが、記述を書くことができるように
しなければならない。この実施形態では、デフォルト値
を提供し、これは、「ｓｔｄ＿ｌｏｇｉｃ」タイプのも
のである。本発明の一実施形態では、「ビット」のデフ
ォルト値を使用する。別の実施形態では、デフォルト値
は想定せず、ユーザが、追加の列の中でタイプ情報を指
定することになる。さらに別の実施形態では、デフォル
ト値は想定せず、ＶＨＤＬを書く要求が行われたとき、
信号として使用するタイプを求めるプロンプト指示をユ
ーザが受けることになる。
を提供して、ツールが、記述を書くことができるように
しなければならない。この実施形態では、デフォルト値
を提供し、これは、「ｓｔｄ＿ｌｏｇｉｃ」タイプのも
のである。本発明の一実施形態では、「ビット」のデフ
ォルト値を使用する。別の実施形態では、デフォルト値
は想定せず、ユーザが、追加の列の中でタイプ情報を指
定することになる。さらに別の実施形態では、デフォル
ト値は想定せず、ＶＨＤＬを書く要求が行われたとき、
信号として使用するタイプを求めるプロンプト指示をユ
ーザが受けることになる。
【００２８】ダウンストリーム・ツールに対する出力設
計記述に対する他の方法も使用することが可能である。
例えば、本発明の一実施形態では、設計は、Ｖｅｒｉｌ
ｏｇＨＤＬで書き出すことができる。本発明の別の実施
形態では、設計は、所有権データベース形式で書き出す
ことができる。
計記述に対する他の方法も使用することが可能である。
例えば、本発明の一実施形態では、設計は、Ｖｅｒｉｌ
ｏｇＨＤＬで書き出すことができる。本発明の別の実施
形態では、設計は、所有権データベース形式で書き出す
ことができる。
【００２９】追加のテーブル特徴 信号アレイ、モジュール・アレイ、および信号ベクトル
データの短縮を助けるため、本発明の一実施形態では、
設計内での信号およびモジュールを記述するアレイの使
用をサポートする。図７Ａは、信号アレイおよびモジュ
ール・アレイを使用する一実施形態を示している。この
例では、その名前が、コントローラである設計を示して
いる。この実施形態では、示している最終列は、インタ
ーフェース列７０２である。この列から、コントローラ
は、２つの入力、ｉｎＳｉｇ１およびｉｎＳｉｇ２を有
することが分かる。さらに、コントローラは、実際には
２つの信号、ｏｕｔＳｉｇＡおよびｏｕｔＳｉｇＢであ
る出力、ｏｕｔＳｉｇを有する。図７Ｂは、図７Ａのイ
ンターフェース・ベースの設計記述の対応する概略表現
を示している。
データの短縮を助けるため、本発明の一実施形態では、
設計内での信号およびモジュールを記述するアレイの使
用をサポートする。図７Ａは、信号アレイおよびモジュ
ール・アレイを使用する一実施形態を示している。この
例では、その名前が、コントローラである設計を示して
いる。この実施形態では、示している最終列は、インタ
ーフェース列７０２である。この列から、コントローラ
は、２つの入力、ｉｎＳｉｇ１およびｉｎＳｉｇ２を有
することが分かる。さらに、コントローラは、実際には
２つの信号、ｏｕｔＳｉｇＡおよびｏｕｔＳｉｇＢであ
る出力、ｏｕｔＳｉｇを有する。図７Ｂは、図７Ａのイ
ンターフェース・ベースの設計記述の対応する概略表現
を示している。
【００３０】本発明のこの実施形態では、モジュールま
たは信号の名前アレイを示すために中括弧を使用してい
る。この方法は、モジュールに対して第２次元を作成
し、また信号ベクトルに対して第２次元を作成するのに
使用することができる。例えば、図７Ａを参照すると、
「Ｆ」モジュールのアレイに関する定義を列ヘッダ７０
５の中で示すことができる。この場合に示すとおり、Ｆ
｛Ａ：Ｂ｝のシンタックスは、図７Ｂで示す２つのモジ
ュールＦＡ７１０およびＦＢ７１５を生成することの省
略表現として使用することができる。変換を指名するこ
のアレイは、英数字に関してうまく機能し、また、これ
は、反復する構造を有する設計関してスライスを複写す
る単純な方式である。
たは信号の名前アレイを示すために中括弧を使用してい
る。この方法は、モジュールに対して第２次元を作成
し、また信号ベクトルに対して第２次元を作成するのに
使用することができる。例えば、図７Ａを参照すると、
「Ｆ」モジュールのアレイに関する定義を列ヘッダ７０
５の中で示すことができる。この場合に示すとおり、Ｆ
｛Ａ：Ｂ｝のシンタックスは、図７Ｂで示す２つのモジ
ュールＦＡ７１０およびＦＢ７１５を生成することの省
略表現として使用することができる。変換を指名するこ
のアレイは、英数字に関してうまく機能し、また、これ
は、反復する構造を有する設計関してスライスを複写す
る単純な方式である。
【００３１】図７Ａに示す本発明の実施形態もまた、信
号に関してベクトルを有する機能を提示している。信号
「ｒｕｎ」は、範囲標識［６：５］７２５によって表さ
れる２ビット幅のバスである。「ｒｕｎ」バスは、モジ
ュール「ｓｔａｔｅ＿ｍａｃｈｉｎｅ」７２０によって
駆動される。この実施形態では、「ｒｕｎ」バスに関す
る６：５の位置表記は、モジュールＦの形式的入力ポー
トｗｉｎに接続されているものとして示している。Ｆモ
ジュール・アレイに関するＡ：Ｂ範囲標識は、ＦＡが、
そのｗｉｎポートを駆動する「ｒｕｎ」信号の６ビット
を有し、またＦＢが、そのｗｉｎポートを駆動する「ｒ
ｕｎ」信号の５ビットを有すべきことを示している。追
加の構造は、信号アレイ上の信号ベクトルを使用して構
成することができる。図８から１１でのテーブルは、ど
のように本発明の実施形態が、シナプス内での使用のた
めに、アレイおよびベクトル、ならびにそのサブセット
を扱うことができるかを提示している。
号に関してベクトルを有する機能を提示している。信号
「ｒｕｎ」は、範囲標識［６：５］７２５によって表さ
れる２ビット幅のバスである。「ｒｕｎ」バスは、モジ
ュール「ｓｔａｔｅ＿ｍａｃｈｉｎｅ」７２０によって
駆動される。この実施形態では、「ｒｕｎ」バスに関す
る６：５の位置表記は、モジュールＦの形式的入力ポー
トｗｉｎに接続されているものとして示している。Ｆモ
ジュール・アレイに関するＡ：Ｂ範囲標識は、ＦＡが、
そのｗｉｎポートを駆動する「ｒｕｎ」信号の６ビット
を有し、またＦＢが、そのｗｉｎポートを駆動する「ｒ
ｕｎ」信号の５ビットを有すべきことを示している。追
加の構造は、信号アレイ上の信号ベクトルを使用して構
成することができる。図８から１１でのテーブルは、ど
のように本発明の実施形態が、シナプス内での使用のた
めに、アレイおよびベクトル、ならびにそのサブセット
を扱うことができるかを提示している。
【００３２】信号属性およびコメント テーブル内に存在することが可能な他のタイプの列の例
は、信号属性、インスタンス属性、およびコメントであ
る。図１２は、そうした入力を有するテーブルを含んだ
本発明の実施形態を示している。
は、信号属性、インスタンス属性、およびコメントであ
る。図１２は、そうした入力を有するテーブルを含んだ
本発明の実施形態を示している。
【００３３】図１２に示す実施形態では、信号属性列の
存在が、この設計に関してＨＤＬモデルを書き出したと
き、生成されるすべての信号が、名前付き属性を含むこ
とを示している。この例では、書かれるすべての信号
は、属性「遅延」を含むことになる。これは、テーブル
内での「遅延」列ヘッダの存在によって示されている。
属性の値は、信号と属性が交差するシナプス内に含まれ
る。例えば、信号ｉｎ１は、その値が２０ナノ秒である
信号属性を有することになる。この実施形態では、属性
「遅延」の存在は、設計が出力されるときに書かれる各
信号には、シナプス内での値の有無に関わらず、この属
性が書かれることを意味している。他の実施形態では、
これは、フラグまたは他の条件に依存して、オプション
である。
存在が、この設計に関してＨＤＬモデルを書き出したと
き、生成されるすべての信号が、名前付き属性を含むこ
とを示している。この例では、書かれるすべての信号
は、属性「遅延」を含むことになる。これは、テーブル
内での「遅延」列ヘッダの存在によって示されている。
属性の値は、信号と属性が交差するシナプス内に含まれ
る。例えば、信号ｉｎ１は、その値が２０ナノ秒である
信号属性を有することになる。この実施形態では、属性
「遅延」の存在は、設計が出力されるときに書かれる各
信号には、シナプス内での値の有無に関わらず、この属
性が書かれることを意味している。他の実施形態では、
これは、フラグまたは他の条件に依存して、オプション
である。
【００３４】図１２に示す実施形態は、また、コメント
・フィールドも示している。この実施形態では、コメン
トは、ＨＤＬファイル内のエンド・ライン・コメントと
して書き出される。他の実施形態は、これを単にテーブ
ルのコメント・フィールドとして使用して、ＨＤＬファ
イルを書くとき、コメントを書かない、あるいはＨＤＬ
がブロック・コメントをサポートする場合、ブロック・
コメント形式でコメントを書き出すことが可能である。
・フィールドも示している。この実施形態では、コメン
トは、ＨＤＬファイル内のエンド・ライン・コメントと
して書き出される。他の実施形態は、これを単にテーブ
ルのコメント・フィールドとして使用して、ＨＤＬファ
イルを書くとき、コメントを書かない、あるいはＨＤＬ
がブロック・コメントをサポートする場合、ブロック・
コメント形式でコメントを書き出すことが可能である。
【００３５】図１３Ａおよび１３Ｂは、図１２のテーブ
ルからの出力のＨＤＬリストを示している。ライン１３
１０および１３２０での、エンティティ宣言内のポート
宣言ステートメントは、図１２のテーブルからのコメン
トの出力を示す。このエンティティ宣言は、また、ライ
ン１３３０および１３４０で、インターフェースに対す
る入力ポートおよび出力ポートに関する信号属性も示し
ている。図１２のテーブルから書かれたＨＤＬに関す
る、アーキテクチャの宣言部分は、テーブル内で示され
る内部信号に関して、ライン１３５０および１３６０
で、属性ステートメントを示している。
ルからの出力のＨＤＬリストを示している。ライン１３
１０および１３２０での、エンティティ宣言内のポート
宣言ステートメントは、図１２のテーブルからのコメン
トの出力を示す。このエンティティ宣言は、また、ライ
ン１３３０および１３４０で、インターフェースに対す
る入力ポートおよび出力ポートに関する信号属性も示し
ている。図１２のテーブルから書かれたＨＤＬに関す
る、アーキテクチャの宣言部分は、テーブル内で示され
る内部信号に関して、ライン１３５０および１３６０
で、属性ステートメントを示している。
【００３６】非インスタンス列を有する機能をサポート
する実施形態の場合、列がインスタンスに対応しないこ
とを示す何らかの方式が存在する必要がある。図１２に
示した実施形態では、各列と結び付けられた隠れた列タ
イプ・フィールドが存在する。このフィールドは、列
が、モジュールのインスタンス、コメント、または信号
属性のいずれを記述しているかについての情報を提供す
る。
する実施形態の場合、列がインスタンスに対応しないこ
とを示す何らかの方式が存在する必要がある。図１２に
示した実施形態では、各列と結び付けられた隠れた列タ
イプ・フィールドが存在する。このフィールドは、列
が、モジュールのインスタンス、コメント、または信号
属性のいずれを記述しているかについての情報を提供す
る。
【００３７】インスタンス属性 信号属性と同様の方式で、本発明の実施形態は、インス
タンス属性をサポートすることができる。図１２に示
し、図１３Ａおよび１３Ｂでの対応するＨＤＬで示すと
おり、ｃｅｌｌＮａｍｅと呼ばれるインスタンス属性が
存在する。ライン１３７０上で示すとおり、モジュール
１のＵ０インスタンスに関するこの属性の値は、「Ｒｅ
ｖ３」である。この実施形態では、インスタンス属性の
振舞いは、信号属性とはわずかに異なることに留意され
たい。インスタンス属性のフィールド内に何も入力が存
在しない場合、属性は書き出されない。このため、図１
２に示すとおり、モジュール２のｃｅｌｌＮａｍｅに対
する入力は全く存在せず、したがって、ファイルに書き
込まれる属性は何も存在しない。
タンス属性をサポートすることができる。図１２に示
し、図１３Ａおよび１３Ｂでの対応するＨＤＬで示すと
おり、ｃｅｌｌＮａｍｅと呼ばれるインスタンス属性が
存在する。ライン１３７０上で示すとおり、モジュール
１のＵ０インスタンスに関するこの属性の値は、「Ｒｅ
ｖ３」である。この実施形態では、インスタンス属性の
振舞いは、信号属性とはわずかに異なることに留意され
たい。インスタンス属性のフィールド内に何も入力が存
在しない場合、属性は書き出されない。このため、図１
２に示すとおり、モジュール２のｃｅｌｌＮａｍｅに対
する入力は全く存在せず、したがって、ファイルに書き
込まれる属性は何も存在しない。
【００３８】属性出力オプション 前述したとおり、本発明の一実施形態では、属性情報
は、テーブルによって表される設計のＨＤＬ記述内に出
力することができる。例えば、ユーザが、テーブルの列
の中での後続の合成処理に関係する属性情報を入力す
る。ユーザは、次に、内部スクリプトを書き、これは、
インラインＨＤＬ／組込み制約を作成して、それらを生
成済みＨＤＬファイルに挿入するために、ＨＤＬ生成器
によって使用されることになる。
は、テーブルによって表される設計のＨＤＬ記述内に出
力することができる。例えば、ユーザが、テーブルの列
の中での後続の合成処理に関係する属性情報を入力す
る。ユーザは、次に、内部スクリプトを書き、これは、
インラインＨＤＬ／組込み制約を作成して、それらを生
成済みＨＤＬファイルに挿入するために、ＨＤＬ生成器
によって使用されることになる。
【００３９】本発明の一実施形態では、属性情報は、タ
ブ分離値（ＴＳＶ）形式での出力である。ユーザは、属
性／特性値を含んだＴＳＶ形式ファイルにアクセスする
外部スクリプトを書いて、別の設計ツールまたは検証ツ
ールが自動的に読み取ることのできる独立型制約ファイ
ルを作成することができる。
ブ分離値（ＴＳＶ）形式での出力である。ユーザは、属
性／特性値を含んだＴＳＶ形式ファイルにアクセスする
外部スクリプトを書いて、別の設計ツールまたは検証ツ
ールが自動的に読み取ることのできる独立型制約ファイ
ルを作成することができる。
【００４０】さらに別の実施形態では、本発明は、ユー
ザ・スクリプトを必要とせず、直接に合成制約ファイル
を生成することになる。制約ファイルは、ユーザが指定
する目標合成ツールのための適切な形式になり、これ
が、次に、ＨＤＬ設計記述ファイルを処理することにな
る。
ザ・スクリプトを必要とせず、直接に合成制約ファイル
を生成することになる。制約ファイルは、ユーザが指定
する目標合成ツールのための適切な形式になり、これ
が、次に、ＨＤＬ設計記述ファイルを処理することにな
る。
【００４１】複数のテーブル操作 テーブル・マージ 前述したとおり、本発明の利点の１つは、複数の設計者
またはチームに設計の異なる部分に対して作業を行わ
せ、他方、同時に、単一の設計表現に結合する努力を容
易にすることである。これは、異なったテーブルで設計
し、それからそれらのテーブルを一緒にマージすること
によって達成され得る。
またはチームに設計の異なる部分に対して作業を行わ
せ、他方、同時に、単一の設計表現に結合する努力を容
易にすることである。これは、異なったテーブルで設計
し、それからそれらのテーブルを一緒にマージすること
によって達成され得る。
【００４２】図１６は、図１４および１５のテーブルを
マージする本発明の一実施形態の結果を示している。図
１４は、３つのブロック、２つのｆｕｎｃｔｉｏｎ＿ｏ
ｎｅブロックおよびコントロール・ブロックを含んだ
「例」と呼ばれる設計の部分を示している。図１５は、
２つのブロック、ｏｔｈｅｒ＿ｆｕｎｃｔｉｏｎブロッ
クおよびモニタ・ブロックを含んだ同一設計の別の部分
を示している。本発明のこの実施形態では、マージに先
立って、２つのテーブルに対する検査を実行する。この
検査は、相違するデータでの対立を探す。例えば、イン
スタンスに対する各接続を検査して、そのディレクショ
ン、範囲、およびタイプがマッチする（またはタイプ変
換器によって処理される）ことを確実にする。さらに、
本発明のこの実施形態では、信号属性値は、異なるテー
ブル内での同一の信号に関して正確に一致しなければな
らない。本発明の他の実施形態は、データのマージに関
して、任意のセットの規則を確立することができる。
マージする本発明の一実施形態の結果を示している。図
１４は、３つのブロック、２つのｆｕｎｃｔｉｏｎ＿ｏ
ｎｅブロックおよびコントロール・ブロックを含んだ
「例」と呼ばれる設計の部分を示している。図１５は、
２つのブロック、ｏｔｈｅｒ＿ｆｕｎｃｔｉｏｎブロッ
クおよびモニタ・ブロックを含んだ同一設計の別の部分
を示している。本発明のこの実施形態では、マージに先
立って、２つのテーブルに対する検査を実行する。この
検査は、相違するデータでの対立を探す。例えば、イン
スタンスに対する各接続を検査して、そのディレクショ
ン、範囲、およびタイプがマッチする（またはタイプ変
換器によって処理される）ことを確実にする。さらに、
本発明のこの実施形態では、信号属性値は、異なるテー
ブル内での同一の信号に関して正確に一致しなければな
らない。本発明の他の実施形態は、データのマージに関
して、任意のセットの規則を確立することができる。
【００４３】本発明によって生成される他のテーブルの
場合と同様に、本発明の実施形態によってテーブルをエ
クスポートさせることが望ましいことがあり得る。この
エクスポートは、前述したとおり、ＨＤＬの形式である
ことが可能である。Ｖｅｒｉｌｏｇハードウェア記述モ
デルの生成を伴う本発明の一実施形態では、テーブルを
マージしたとき、複数の出力、無出力、または無入力が
報告される。この情報は、保持されて、マージしたテー
ブルからのＨＤＬモデルの生成中にフラグで示される。
これは、ツールが、他のツールによって使用され得るモ
デルを書く時点で、この情報がユーザに伝えられること
を確実にする。
場合と同様に、本発明の実施形態によってテーブルをエ
クスポートさせることが望ましいことがあり得る。この
エクスポートは、前述したとおり、ＨＤＬの形式である
ことが可能である。Ｖｅｒｉｌｏｇハードウェア記述モ
デルの生成を伴う本発明の一実施形態では、テーブルを
マージしたとき、複数の出力、無出力、または無入力が
報告される。この情報は、保持されて、マージしたテー
ブルからのＨＤＬモデルの生成中にフラグで示される。
これは、ツールが、他のツールによって使用され得るモ
デルを書く時点で、この情報がユーザに伝えられること
を確実にする。
【００４４】テーブル抽出 設計記述の構成要素テーブルを作成することができる。
本発明の一実施形態では、信号の行がユーザによって選
択される。信号のこれらの行に基づいて、選択された行
の中の信号を駆動する、またはそれらによって駆動され
るモジュールもまた、選択される。ユーザ選択された行
の信号および対応する選択されたモジュールは、テーブ
ルから抽出されて、オリジナルの記述の構成要素テーブ
ルを作成するのに使用される。
本発明の一実施形態では、信号の行がユーザによって選
択される。信号のこれらの行に基づいて、選択された行
の中の信号を駆動する、またはそれらによって駆動され
るモジュールもまた、選択される。ユーザ選択された行
の信号および対応する選択されたモジュールは、テーブ
ルから抽出されて、オリジナルの記述の構成要素テーブ
ルを作成するのに使用される。
【００４５】ユーザ・デバイス実施形態 ハードウェア 図１７は、本発明のユーティリティ・アプリケーション
を使用してプログラムするのに適したユーザ装置の一実
施形態を示している。示すとおり、図示する実施形態の
場合、ユーザ・デバイス１７００は、プロセッサ１７０
２、プロセッサ・バス１７０６、高性能Ｉ／Ｏバス１７
１０、および標準Ｉ／Ｏバス１７２０を含む。プロセッ
サ・バス１７０６と高性能Ｉ／Ｏバス１７１０は、ホス
ト・ブリッジ１７０８によってブリッジされ、他方、Ｉ
／Ｏバス１７１０と１７２０は、Ｉ／Ｏバス・ブリッジ
１７１２によってブリッジされている。プロセッサ・バ
ス１７０６には、キャッシュ１７０４が結合されてい
る。高性能Ｉ／Ｏバス１７１０には、システム・メモリ
１７１４およびビデオ・メモリ１７１６が結合され、こ
のビデオ・メモリに対して、ビデオ・ディスプレイ１７
１８が結合されている。標準Ｉ／Ｏバス１７２０には、
ディスク・ドライブ１７２２、キーボード１７２４、ポ
インティング・デバイス１７２８、および通信インター
フェース１７２６が結合されている。
を使用してプログラムするのに適したユーザ装置の一実
施形態を示している。示すとおり、図示する実施形態の
場合、ユーザ・デバイス１７００は、プロセッサ１７０
２、プロセッサ・バス１７０６、高性能Ｉ／Ｏバス１７
１０、および標準Ｉ／Ｏバス１７２０を含む。プロセッ
サ・バス１７０６と高性能Ｉ／Ｏバス１７１０は、ホス
ト・ブリッジ１７０８によってブリッジされ、他方、Ｉ
／Ｏバス１７１０と１７２０は、Ｉ／Ｏバス・ブリッジ
１７１２によってブリッジされている。プロセッサ・バ
ス１７０６には、キャッシュ１７０４が結合されてい
る。高性能Ｉ／Ｏバス１７１０には、システム・メモリ
１７１４およびビデオ・メモリ１７１６が結合され、こ
のビデオ・メモリに対して、ビデオ・ディスプレイ１７
１８が結合されている。標準Ｉ／Ｏバス１７２０には、
ディスク・ドライブ１７２２、キーボード１７２４、ポ
インティング・デバイス１７２８、および通信インター
フェース１７２６が結合されている。
【００４６】これらの要素は、当分野で知られているそ
の従来の機能を実行する。詳細には、ディスク・ドライ
ブ１７２２およびシステム・メモリ１７１４を使用し
て、機械的設計システムの永久コピーおよび作業コピー
を記憶する。この永久コピーは、工場内でディスク・ド
ライブ１７２２内に事前ロードする、配布媒体１７３２
からロードする、または遠隔配布ソース（図示せず）か
らダウンロードすることが可能である。配布媒体１７３
２は、テープ、ＣＤ、ＤＶＤ、または同様の他の記憶媒
体であることが可能である。これらの要素の構成は、知
られている。当分野で知られるこれらの要素のいくつか
の実装形態のどれを使用してでも、コンピュータ・シス
テム１７００を形成することができる。
の従来の機能を実行する。詳細には、ディスク・ドライ
ブ１７２２およびシステム・メモリ１７１４を使用し
て、機械的設計システムの永久コピーおよび作業コピー
を記憶する。この永久コピーは、工場内でディスク・ド
ライブ１７２２内に事前ロードする、配布媒体１７３２
からロードする、または遠隔配布ソース（図示せず）か
らダウンロードすることが可能である。配布媒体１７３
２は、テープ、ＣＤ、ＤＶＤ、または同様の他の記憶媒
体であることが可能である。これらの要素の構成は、知
られている。当分野で知られるこれらの要素のいくつか
の実装形態のどれを使用してでも、コンピュータ・シス
テム１７００を形成することができる。
【００４７】いくつかの実施形態は、追加の構成要素を
含む、前記構成要素のすべては必要としない、または１
つまたは複数の構成要素を組み合せることが可能であ
る。当分野の技術者は、様々な代替の実装形態に精通し
ているであろう。
含む、前記構成要素のすべては必要としない、または１
つまたは複数の構成要素を組み合せることが可能であ
る。当分野の技術者は、様々な代替の実装形態に精通し
ているであろう。
【００４８】ソフトウェア・ユーザ・インターフェース コンピュータ・システムで実現された本発明は、独立型
アプリケーションである、または設計入力アプリケーシ
ョンの一部であることが可能である。図１８は、設計入
力アプリケーションのスイートでの本設計の実施形態を
示している。ＩＣＴエディタ１８１０が、ブロック図エ
ディタ１８２０、ＨＤＬファイルの直接入力のためのテ
キスト・エディタ１８３０、および状態マシン・エディ
タ１８４０とともに示されている。この実施形態では、
すべての設計入力アプリケーションは、ユーザ・インタ
ーフェース１８５０に対する共通部分を有する。さら
に、ユーザが、異なる設計を組み合せて、それらをハー
ドウェア記述言語形式で書くことを可能にする共通「バ
ックエンド」１８６０が存在する。前記説明で述べたと
おり、本発明での情報の入力はＨＤＬ非依存の方式のも
のでもよい。
アプリケーションである、または設計入力アプリケーシ
ョンの一部であることが可能である。図１８は、設計入
力アプリケーションのスイートでの本設計の実施形態を
示している。ＩＣＴエディタ１８１０が、ブロック図エ
ディタ１８２０、ＨＤＬファイルの直接入力のためのテ
キスト・エディタ１８３０、および状態マシン・エディ
タ１８４０とともに示されている。この実施形態では、
すべての設計入力アプリケーションは、ユーザ・インタ
ーフェース１８５０に対する共通部分を有する。さら
に、ユーザが、異なる設計を組み合せて、それらをハー
ドウェア記述言語形式で書くことを可能にする共通「バ
ックエンド」１８６０が存在する。前記説明で述べたと
おり、本発明での情報の入力はＨＤＬ非依存の方式のも
のでもよい。
【００４９】本発明でソフトウェア・インターフェース
を使用することの１つの特徴は、信号バンドルおよびバ
ス、ならびに信号アレイおよびインスタンス・アレイを
縮小および拡張することが可能なことである。図１９
は、本発明の一実施形態からのテーブルの一部を示して
いる。この実施形態では、バンドル、ｍｙｂｕｎｄｌｅ
１９１０が存在し、これは、２つの信号、データ［３
２］ １９２０およびＲ／Ｗ １９３０を含む。この実
施形態では、バンドルを縮小して、テーブルを単純化す
ることが可能となる。例えば、図１９では、バンドル１
９１０、ｍｙｂｕｎｄｌｅ上でダブル・クリックするこ
とによって、図２０に示すとおり、このバンドルを縮小
することができる。そうした場合、複雑な接続が作成さ
れる。この複雑な接続は、テーブル内の「*」によって
示されている。本発明のこのコンピュータ実施形態で
は、ユーザは、バス、およびインスタンスと信号のアレ
イに対して、同一のオペレーションを実行することがで
きる。
を使用することの１つの特徴は、信号バンドルおよびバ
ス、ならびに信号アレイおよびインスタンス・アレイを
縮小および拡張することが可能なことである。図１９
は、本発明の一実施形態からのテーブルの一部を示して
いる。この実施形態では、バンドル、ｍｙｂｕｎｄｌｅ
１９１０が存在し、これは、２つの信号、データ［３
２］ １９２０およびＲ／Ｗ １９３０を含む。この実
施形態では、バンドルを縮小して、テーブルを単純化す
ることが可能となる。例えば、図１９では、バンドル１
９１０、ｍｙｂｕｎｄｌｅ上でダブル・クリックするこ
とによって、図２０に示すとおり、このバンドルを縮小
することができる。そうした場合、複雑な接続が作成さ
れる。この複雑な接続は、テーブル内の「*」によって
示されている。本発明のこのコンピュータ実施形態で
は、ユーザは、バス、およびインスタンスと信号のアレ
イに対して、同一のオペレーションを実行することがで
きる。
【００５０】本発明の一実施形態では、ソフトウェア・
ユーザ・インターフェースが、テーブル記述からブロッ
ク図をユーザが閲覧する機能をサポートすることにな
る。例として、図３および４を再び参照する。図４は、
図３のテーブルから生成されるブロック図の例となる。
本発明の一実施形態では、ユーザは、テーブルを選択し
て、プルダウン・メニューから「ブロック図を生成す
る」オプションを選択することができる。プルダウン・
メニューは、当分野ではよく知られており、さらには説
明しない。多くの設計者が、ブロック図形式での設計の
表現に慣れているので、テーブルのブロック図を閲覧す
る機能を有することが望ましい。これは、ユーザが、テ
ーブル表現を自分が慣れているもの、つまりブロック図
と迅速に比較することを可能にする。
ユーザ・インターフェースが、テーブル記述からブロッ
ク図をユーザが閲覧する機能をサポートすることにな
る。例として、図３および４を再び参照する。図４は、
図３のテーブルから生成されるブロック図の例となる。
本発明の一実施形態では、ユーザは、テーブルを選択し
て、プルダウン・メニューから「ブロック図を生成す
る」オプションを選択することができる。プルダウン・
メニューは、当分野ではよく知られており、さらには説
明しない。多くの設計者が、ブロック図形式での設計の
表現に慣れているので、テーブルのブロック図を閲覧す
る機能を有することが望ましい。これは、ユーザが、テ
ーブル表現を自分が慣れているもの、つまりブロック図
と迅速に比較することを可能にする。
【００５１】本発明の一実施形態では、信号属性および
インスタンス属性の使用は、ユーザ・インターフェース
内のポップアップ・メニューを使用して円滑にすること
ができる。ポップアップ・メニューは、当分野では知ら
れており、実装のための詳細は提供しない。前記説明か
ら、本発明の実施形態は、インスタンス属性および信号
属性を使用することを思い起こされたい。この実施形態
では、設計プロセスで使用するＶＨＤＬパッケージにつ
いての情報が、インターフェース・ベースの設計ツール
に提供される。これは、セットアップ時に、設計パッケ
ージ情報に関して、ユーザに照会を行うことによって実
現することができる。設計パッケージ情報が提供される
と、そのパッケージ情報を走査して、どのタイプが信号
およびインスタンスとして定義されているかを判定する
ことができる。この情報から、本発明の現行の実施形態
は、信号およびインスタンスとして利用可能な属性のリ
ストを構成することができる。このリストは、例えば、
ユーザが、ポインティング・デバイスをテーブルの上に
もってきたときに、ポップアップ・メニューを介して、
そのユーザに提示することができる。
インスタンス属性の使用は、ユーザ・インターフェース
内のポップアップ・メニューを使用して円滑にすること
ができる。ポップアップ・メニューは、当分野では知ら
れており、実装のための詳細は提供しない。前記説明か
ら、本発明の実施形態は、インスタンス属性および信号
属性を使用することを思い起こされたい。この実施形態
では、設計プロセスで使用するＶＨＤＬパッケージにつ
いての情報が、インターフェース・ベースの設計ツール
に提供される。これは、セットアップ時に、設計パッケ
ージ情報に関して、ユーザに照会を行うことによって実
現することができる。設計パッケージ情報が提供される
と、そのパッケージ情報を走査して、どのタイプが信号
およびインスタンスとして定義されているかを判定する
ことができる。この情報から、本発明の現行の実施形態
は、信号およびインスタンスとして利用可能な属性のリ
ストを構成することができる。このリストは、例えば、
ユーザが、ポインティング・デバイスをテーブルの上に
もってきたときに、ポップアップ・メニューを介して、
そのユーザに提示することができる。
【００５２】結論 したがって、前記説明から、設計の階層の任意のレベル
に関する相互接続のコンパクトな記述を提供する新しい
方法が提供される。そうした記述は、そうした設計の表
現に対するコンパクトな形式を使用して、複雑な設計の
より迅速な入力を可能にする。
に関する相互接続のコンパクトな記述を提供する新しい
方法が提供される。そうした記述は、そうした設計の表
現に対するコンパクトな形式を使用して、複雑な設計の
より迅速な入力を可能にする。
【図１】インターフェース・ベースの設計テーブルの実
施形態を示す図である。
施形態を示す図である。
【図２】図１のインターフェース・ベースの設計テーブ
ルの等価表現を示す回路図である。
ルの等価表現を示す回路図である。
【図３】複数のモジュール・インスタンシエーションを
有するインターフェース・ベースの設計テーブルの実施
形態を示す図である。
有するインターフェース・ベースの設計テーブルの実施
形態を示す図である。
【図４】図３のインターフェース・ベースの設計テーブ
ルの等価物となるものを示す回路図である。
ルの等価物となるものを示す回路図である。
【図５Ａ】図５Ｂと一体となって図３に示した本発明の
実施形態に関するＶＨＤＬモデルを示す図である。
実施形態に関するＶＨＤＬモデルを示す図である。
【図５Ｂ】図５Ａと一体となって図３に示した本発明の
実施形態に関するＶＨＤＬモデルを示す図である。
実施形態に関するＶＨＤＬモデルを示す図である。
【図６Ａ】本発明の実施形態からＨＤＬモデルを作成す
る方法を示す流れ図である。
る方法を示す流れ図である。
【図６Ｂ】本発明の実施形態からＨＤＬモデルを作成す
る方法を示す流れ図である。
る方法を示す流れ図である。
【図７Ａ】モジュールおよび信号の配列を示すインター
フェース・ベースの設計テーブルの実施形態を示す図で
ある。
フェース・ベースの設計テーブルの実施形態を示す図で
ある。
【図７Ｂ】図７Ａのインターフェース・ベースの設計テ
ーブルと同等の回路図である。
ーブルと同等の回路図である。
【図８】本発明の一実施形態での信号の使用の詳細を示
す図である。
す図である。
【図９】本発明の一実施形態での信号ベクトルの使用の
詳細を示す図である。
詳細を示す図である。
【図１０】本発明の一実施形態での信号配列の使用の詳
細を示す図である。
細を示す図である。
【図１１】本発明の一実施形態での信号ベクトル配列の
使用の詳細を示す図である。
使用の詳細を示す図である。
【図１２】信号属性、モジュール属性、およびコメント
を示す本発明の実施形態を示す図である。
を示す本発明の実施形態を示す図である。
【図１３Ａ】図１３Ｂと一体となって図１２に示したＩ
ＣＴ実施形態に関するＶＨＤＬモジュールを示す図であ
る。
ＣＴ実施形態に関するＶＨＤＬモジュールを示す図であ
る。
【図１３Ｂ】図１３Ａと一体となって図１２に示したＩ
ＣＴ実施形態に関するＶＨＤＬモジュールを示す図であ
る。
ＣＴ実施形態に関するＶＨＤＬモジュールを示す図であ
る。
【図１４】設計の第１部分に関する相互接続テーブルで
ある。
ある。
【図１５】設計の第２部分に関する相互接続テーブルで
ある。
ある。
【図１６】図１４および１５の相互接続テーブルをマー
ジすることによって形成した設計の完成した表現に関す
る相互接続テーブルである。
ジすることによって形成した設計の完成した表現に関す
る相互接続テーブルである。
【図１７】本発明の実施形態を実行するハードウェアを
示す図である。
示す図である。
【図１８】本発明および他の設計入力ツールを実現する
ソフトウェア解決法を示すブロック図である。
ソフトウェア解決法を示すブロック図である。
【図１９】拡張バンドル構成要素を有するバンドルを含
んだ相互接続テーブルの例を示す図である。
んだ相互接続テーブルの例を示す図である。
【図２０】拡張バンドルを縮小することの効果を示す図
１９の相互接続テーブルである。
１９の相互接続テーブルである。
１７００ ユーザ・デバイス １７０２ プロセッサ １７０４ キャッシュ １７０６ プロセッサ・バス １７０８ ホスト・ブリッジ １７１０ 高性能Ｉ／Ｏバス １７１２ Ｉ／Ｏバス・ブリッジ １７１４ システム・メモリ １７１６ ビデオ・メモリ １７１８ ビデオ・ディスプレイ １７２０ 標準Ｉ／Ｏバス １７２２ ディスク・ドライブ １７２４ キーボード １７２６ 通信インターフェース １７２８ ポインティング・デバイス １７３２ 配布媒体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アブター・シンフ・バーラ イギリス国・アールジイ41 ３エイゼッ ト・ウォーキンハム・ウエストモーランド クロース・２ (72)発明者 スティーブン・エル・ボールド イギリス国・アールジイ14 ２ピイユー・ バークシャー・ニューベリー・カーリング ウェイ・147 (72)発明者 シャーラム・ナジム イギリス国・アールジイ６ ４ビイワイ・ バークシャー・レディング・ロウワー ア ーリー・フリートハム ガーデンズ・６ (72)発明者 ニチン・スルチ イギリス国・アールジイ19 ３ワイエヌ・ バークシャー・サッチャム・ボウズ ロー ド・７ Ｆターム(参考） 5B046 AA08 BA02 5F064 AA02 AA08 BB09 HH06 HH08
Claims (33)
- 【請求項１】 入力を受け取って、電子設計の一部のイ
ンターフェース・ベースの表現を作成するステップと、 前記入力に基づいて、前記電子設計の前記部分内の信号
に対応する行と、前記電子設計の前記部分内の第１イン
スタンスに対応する第１列と、前記電子設計の前記部分
内の第２インスタンスに対応する第２列とを含むテーブ
ルを生成するステップと、 前記入力に基づいて、前記行と前記第１列の交差で前記
テーブル内に第１表記を追加するステップと、 前記入力に基づいて、前記行と前記第２列の交差で前記
テーブル内に第２表記を追加するステップとを含み、 前記第１表記および前記第２表記が、前記電子設計の前
記部分内での前記第１インスタンスと前記第２インスタ
ンスの間の相互接続を表している方法。 - 【請求項２】 第１インスタンスと第２インスタンスの
間の前記相互接続が、前記第１インスタンスの複数のポ
ートと前記第２インスタンスの複数のポートの間の接続
を含む請求項１に記載の方法。 - 【請求項３】 １つまたは複数の前記第１表記と前記第
２表記が、第１インスタンスと第２インスタンスの間の
相互接続のディレクションを示す情報を含む請求項１に
記載の方法。 - 【請求項４】 追加の入力を受け取って、電子設計のイ
ンターフェース・ベースの表現をさらに定義するステッ
プと、 前記追加の入力に基づいて、テーブルに複数の追加の行
を追加するステップであって、前記追加の行の各々が、
前記電子設計の一部の中にある複数の追加信号のうち１
つに対応するステップと、 前記追加の入力に基づいて、テーブルに複数の追加の列
を追加するステップであって、前記追加の列の各々が、
前記電子設計の一部の中にある複数の追加インスタンス
のうち１つに対応するステップと、 行と列の各々の交差で前記テーブル内に表記を追加し
て、前記電子設計の前記一部の中にある１つまたは複数
の第１インスタンスと、第２インスタンスと、複数の追
加インスタンスのうち１つまたは複数との間の相互接続
を表すステップとをさらに含む請求項１に記載の方法。 - 【請求項５】 行が、対応する信号の信号名を含む少な
くとも１つのセルを含む請求項１に記載の方法。 - 【請求項６】 ディレクションを示す情報が、「Ｏ」、
「Ｉ」、「Ｂ」、または「Ｕ」のうち１つを含む請求項
３に記載の方法。 - 【請求項７】 複数の追加列のうち少なくとも２つが、
構成要素の別々のインスタンスを表す請求項４に記載の
方法。 - 【請求項８】 少なくとも１つのさらなる列を追加する
ステップであって、前記追加するさらなる列の各々が、
設計表現の一部の中にある選択された追加信号に関する
１つまたは複数の信号属性のうち１つに対応するステッ
プをさらに含む請求項４に記載の方法。 - 【請求項９】 電子設計の第１部分の第１インターフェ
ース・ベースの表現を受け取るステップと、 電子設計の第２部分の第２インターフェース・ベースの
表現を受け取るステップと、 前記電子設計の前記第１部分の前記第１インターフェー
ス・ベースの表現および前記第２部分の前記第２インタ
ーフェース・ベースの表現に基づいてテーブルを生成す
るステップであって、各行が、前記第１インターフェー
ス・ベースの表現および前記第２インターフェース・ベ
ースの表現のうち１つまたは複数からの信号に対応し、
かつ各列が、前記第１インターフェース・ベースの表現
および前記第２インターフェース・ベースの表現のうち
１つまたは複数からのインスタンスに対応するステップ
とを含む方法。 - 【請求項１０】 入力を受け取って、電子設計の１つま
たは複数のインスタンス間の相互接続を示す表記をテー
ブル内に追加するステップであって、各インスタンス
が、複数の列のうち１つによって表されるステップをさ
らに含む請求項９に記載の方法。 - 【請求項１１】 入力を受け取って、電子設計の一部の
インターフェース・ベースの表現を作成するステップ
と、 前記入力に基づいてテーブルを生成するステップであっ
て、前記テーブルが、１つまたは複数の行と１つまたは
複数の列とを含み、前記行の各々が、前記電子設計の前
記一部内のインスタンスに対応し、かつ前記列の各々
が、前記電子設計の前記一部内の信号に対応するステッ
プと、 前記テーブルに表記を追加するステップであって、前記
表記が、前記１つまたは複数の行によって表されるイン
スタンス間の接続性を表すステップとを含む方法。 - 【請求項１２】 複数の実行可能な命令が記憶されてい
る記憶媒体を含む装置であって、実行されたとき、前記
命令が装置に、 入力を受け取って、電子設計の一部のインターフェース
・ベースの表現を作成するステップと、 前記入力に基づいて、前記電子設計の前記部分内の信号
に対応する行と、前記電子設計の前記部分内の第１イン
スタンスに対応する第１列と、前記電子設計の前記部分
内の第２インスタンスに対応する第２列とを含むテーブ
ルを生成するステップと、 前記入力に基づいて、前記行と前記第１列の交差で前記
テーブル内に第１表記を追加するステップと、 前記入力に基づいて、前記行と前記第２列の交差で前記
テーブル内に第２表記を追加するステップであって、前
記第１表記および前記第２表記が、前記電子設計の前記
部分内での前記第１インスタンスと前記第２インスタン
スの間の相互接続を表すステップとを実行させ、かつ前
記記憶媒体に結合され、前記命令を実行する少なくとも
１つのプロセッサをさらに含む装置。 - 【請求項１３】 第１インスタンスと第２インスタンス
の間の前記相互接続が、前記第１インスタンスの複数の
ポートと前記第２インスタンスの複数のポートの間の接
続を含む請求項１２に記載の装置。 - 【請求項１４】 １つまたは複数の前記第１表記と前記
第２表記が、第１インスタンスと第２インスタンスの間
の相互接続のディレクションを示す情報を含む請求項１
２に記載の装置。 - 【請求項１５】 命令が、 追加の入力を受け取って、電子設計のインターフェース
・ベースの表現をさらに定義するステップと、 前記追加の入力に基づいて、テーブルに複数の追加の行
を追加するステップであって、前記追加の行の各々が、
前記電子設計の一部の中にある複数の追加信号のうち１
つに対応するステップと、 前記追加の入力に基づいて、テーブルに複数の追加の列
を追加するステップであって、前記追加の列の各々が、
前記電子設計の一部の中にある複数の追加インスタンス
のうち１つに対応するステップと、 行と列の各々の交差で前記テーブル内に表記を追加し
て、前記電子設計の前記一部の中にある１つまたは複数
の第１インスタンスと、第２インスタンスと、複数の追
加インスタンスのうち１つまたは複数との間の相互接続
を表すステップとをさらに実行する請求項１２に記載の
装置。 - 【請求項１６】 行が、対応する信号の信号名を含む少
なくとも１つのセルを含む請求項１２に記載の装置。 - 【請求項１７】 ディレクションを示す情報が、
「Ｏ」、「Ｉ」、「Ｂ」、または「Ｕ」のうち１つを含
む請求項１４に記載の装置。 - 【請求項１８】 複数の追加列のうち少なくとも２つ
が、構成要素の別々のインスタンスを表す請求項１５に
記載の装置。 - 【請求項１９】 命令が、少なくとも１つのさらなる列
を追加するステップであって、前記追加するさらなる列
の各々が、設計表現の一部の中にある選択された追加信
号に関する１つまたは複数の信号属性のうち１つに対応
するステップをさらに実行する請求項１５に記載の装
置。 - 【請求項２０】 複数の実行可能な命令が記憶されてい
る記憶媒体を含む装置であって、実行されたとき、前記
命令が装置に、 電子設計の第１部分の第１インターフェース・ベースの
表現を受け取るステップと、 電子設計の第２部分の第２インターフェース・ベースの
表現を受け取るステップと、 前記電子設計の前記第１部分の前記第１インターフェー
ス・ベースの表現および前記第２部分の前記第２インタ
ーフェース・ベースの表現に基づいてテーブルを生成す
るステップであって、各行が、前記第１インターフェー
ス・ベースの表現および前記第２インターフェース・ベ
ースの表現のうち１つまたは複数からの信号に対応し、
かつ各列が、前記第１インターフェース・ベースの表現
および前記第２インターフェース・ベースの表現のうち
１つまたは複数からのインスタンスに対応するステップ
とを実行させ、かつ前記記憶媒体に結合され、前記命令
を実行する少なくとも１つのプロセッサをさらに含む装
置。 - 【請求項２１】 命令が、入力を受け取って、電子設計
の１つまたは複数のインスタンス間の相互接続を示す表
記をテーブル内に追加するステップであって、各インス
タンスが、複数の列のうち１つによって表されるステッ
プをさらに実行する請求項２０に記載の装置。 - 【請求項２２】 複数の実行可能な命令が記憶されてい
る記憶媒体を含む装置であって、実行されたとき、前記
命令が装置に、 入力を受け取って、電子設計の一部のインターフェース
・ベースの表現を作成するステップと、 前記入力に基づいてテーブルを生成するステップであっ
て、前記テーブルが、１つまたは複数の行と１つまたは
複数の列とを含み、前記行の各々が、前記電子設計の前
記一部内のインスタンスに対応し、かつ前記列の各々
が、前記電子設計の前記一部内の信号に対応するステッ
プと、 前記テーブルに表記を追加するステップであって、前記
表記が、前記１つまたは複数の行によって表されるイン
スタンス間の接続性を表すステップとを実行させ、かつ
前記記憶媒体に結合され、前記命令を実行する少なくと
も１つのプロセッサをさらに含む装置。 - 【請求項２３】 複数の実行可能な命令が記憶されてい
るマシン・アクセス可能な記憶媒体であって、実行され
たとき、前記命令が、 入力を受け取って、電子設計の一部のインターフェース
・ベースの表現を作成するステップと、 前記入力に基づいて前記電子設計の前記部分内の信号に
対応する行と、前記電子設計の前記部分内の第１インス
タンスに対応する第１列と、前記電子設計の前記部分内
の第２インスタンスに対応する第２列とを含むテーブル
を生成するステップと、 前記入力に基づいて、前記行と前記第１列の交差で前記
テーブル内に第１表記を追加するステップと、 前記入力に基づいて、前記行と前記第２列の交差で前記
テーブル内に第２表記を追加するステップであって、前
記第１表記および前記第２表記が、前記電子設計の前記
部分内での前記第１インスタンスと前記第２インスタン
スの間の相互接続を表すステップとを含む方法を実装す
る媒体。 - 【請求項２４】 第１インスタンスと第２インスタンス
の間の前記相互接続が、前記第１インスタンスの複数の
ポートと前記第２インスタンスの複数のポートの間の接
続を含む請求項２３に記載のマシン・アクセス可能な記
憶媒体。 - 【請求項２５】 １つまたは複数の前記第１表記と前記
第２表記が、第１インスタンスと第２インスタンスの間
の相互接続のディレクションを示す情報を含む請求項２
３に記載のマシン・アクセス可能な記憶媒体。 - 【請求項２６】 命令が、 追加の入力を受け取って、電子設計のインターフェース
・ベースの表現をさらに定義するステップと、 前記追加の入力に基づいて、テーブルに複数の追加の行
を追加するステップであって、前記追加の行の各々が、
前記電子設計の一部の中にある複数の追加信号のうち１
つに対応するステップと、 前記追加の入力に基づいて、テーブルに複数の追加の列
を追加するステップであって、前記追加の列の各々が、
前記電子設計の一部の中にある複数の追加インスタンス
のうち１つに対応するステップと、 行と列の各々の交差で前記テーブル内に表記を追加し
て、前記電子設計の前記一部の中にある１つまたは複数
の第１インスタンスと、第２インスタンスと、複数の追
加インスタンスのうち１つまたは複数との間の相互接続
を表すステップとをさらに実装する請求項２３に記載の
マシン・アクセス可能な記憶媒体。 - 【請求項２７】 行が、対応する信号の信号名を含む少
なくとも１つのセルを含む請求項２３に記載のマシン・
アクセス可能な記憶媒体。 - 【請求項２８】 ディレクションを示す情報が、
「Ｏ」、「Ｉ」、「Ｂ」、または「Ｕ」のうち１つを含
む請求項２５に記載のマシン・アクセス可能な記憶媒
体。 - 【請求項２９】 複数の追加列のうち少なくとも２つ
が、構成要素の別々のインスタンスを表す請求項２５に
記載のマシン・アクセス可能な記憶媒体。 - 【請求項３０】 命令が、少なくとも１つのさらなる列
を追加するステップであって、前記追加するさらなる列
の各々が、設計表現の一部の中にある選択された追加信
号に関する１つまたは複数の信号属性のうち１つに対応
するステップをさらに実装する請求項２５に記載のマシ
ン・アクセス可能な記憶媒体。 - 【請求項３１】 複数の実行可能な命令が記憶されてい
るマシン・アクセス可能な記憶媒体であって、実行され
たとき、前記命令が、 電子設計の第１部分の第１インターフェース・ベースの
表現を受け取るステップと、 電子設計の第２部分の第２インターフェース・ベースの
表現を受け取るステップと、 前記電子設計の前記第１部分の前記第１インターフェー
ス・ベースの表現および前記第２部分の前記第２インタ
ーフェース・ベースの表現に基づいてテーブルを生成す
るステップであって、各行が、前記第１インターフェー
ス・ベースの表現および前記第２インターフェース・ベ
ースの表現のうち１つまたは複数からの信号に対応し、
かつ各列が、前記第１インターフェース・ベースの表現
および前記第２インターフェース・ベースの表現のうち
１つまたは複数からのインスタンスに対応するステップ
とを実装し、かつ前記記憶媒体に結合され、前記命令を
実行する少なくとも１つのプロセッサをさらに含む媒
体。 - 【請求項３２】 命令が、入力を受け取って、電子設計
の１つまたは複数のインスタンス間の相互接続を示す表
記をテーブル内に追加するステップであって、各インス
タンスが、複数の列のうち１つによって表されるステッ
プをさらに実装する請求項３１に記載のマシン・アクセ
ス可能な記憶媒体。 - 【請求項３３】 複数の実行可能な命令が記憶されてい
るマシン・アクセス可能な記憶媒体であって、実行され
たとき、前記命令が、 入力を受け取って、電子設計の一部のインターフェース
・ベースの表現を作成するステップと、 前記入力に基づいてテーブルを生成するステップであっ
て、前記テーブルが、１つまたは複数の行と１つまたは
複数の列とを含み、前記行の各々が、前記電子設計の前
記一部内のインスタンスに対応し、かつ前記列の各々
が、前記電子設計の前記一部内の信号に対応するステッ
プと、 前記テーブルに表記を追加するステップであって、前記
表記が、前記１つまたは複数の行によって表されるイン
スタンス間の接続性を表すステップとを含む方法を実装
する媒体。
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