JP5487034B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
以下、第1の実施形態について図1〜図7を参照して説明する。尚、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものである。
続いて、図5(e)に示すように、トレンチ1a内にシリコン酸化膜などの絶縁膜3aを埋め込むように成膜し、この後、シリコン窒化膜8をストッパとしてCMP(chemical mechanical polishing)法により平坦化処理を行う。この後、図5(f)に示すように、トレンチ1a内部に埋め込んでいるシリコン酸化膜3aをエッチバック処理し、シリコン基板1の上面と同程度の高さとなるように加工することでSTI(shallow trench isolation)構造の素子分離絶縁膜3を形成する。このエッチバック処理は、RIE法あるいはウェットエッチング法により行う。
次に、第2の実施形態について、図8〜図11を参照しながら説明する。第2の実施形態は、第1の実施形態で示した構成のデプレッション型のNチャンネル領域を有するMOSFETを異なる製造工程で形成するものである。したがって、構成の説明は同じであるから省略し、以下、製造工程について説明する。尚、この第2の実施形態で示す製造工程は、通常のロジック系等の半導体集積回路の製造工程の流れに準ずるものである。また、以下の製造工程の説明では、第1の実施形態と異なる部分を説明し、同じ工程となる部分は省略する。
続いて、図9(d)に示すように、トレンチ1a内にシリコン酸化膜3aを埋め込むように成膜し、この後、シリコン窒化膜12をストッパとしてCMP法により平坦化処理を行う。この後、図10(e)に示すように、トレンチ1a内部に埋め込んでいる絶縁膜3aをエッチバック処理し、シリコン基板1の上面と同程度の高さとなるように加工する。
このような第2の実施形態によれば、第1の実施形態と同様に、デプレッション型のNチャンネル領域1cを素子形成領域2の外周から一定距離Dだけ内側の領域となるように形成したので、MOSFETの耐圧向上を図ることができる。
上記実施形態で説明したもの以外に次のような変形をすることができる。
距離Dは、素子形成領域2のゲート電極5と平行する辺および直交する辺のいずれからの距離も同じとした場合を説明したが、各辺に対して等しい距離Dを設定する以外に、異なる距離に設定することもできる。
ゲート電極5は、単体の多結晶シリコン膜5aを加工する構成の場合で説明したが、NAND型フラッシュメモリ装置で採用する浮遊ゲート電極および制御ゲート電極をゲート間絶縁膜を介して積層する電極構成を用いても良い。この場合には、ゲート間絶縁膜に開口を形成して浮遊ゲート電極と制御ゲート電極とを短絡させた構成とすることで浮遊ゲート電極を持たない高耐圧のMOSFETとして形成することができる。
NAND型フラッシュメモリ装置以外に、高耐圧のデプレッション型のMOSFETを設ける構成の不揮発性半導体記憶装置に適用できるし、さらには高耐圧のデプレッション型のMOSFETを設ける構成の一般的な半導体集積回路に適用することができる。
Claims (5)
- 半導体基板と、
前記半導体基板の表層部を島状の素子形成領域に分離する素子分離絶縁膜と、
前記半導体基板の前記素子形成領域内であって前記素子分離絶縁膜から離間した内側の領域に形成された第1の導電型のデプレッション型のチャンネル領域と、
前記素子形成領域上に前記チャンネル領域上を横切り両側の前記素子分離絶縁膜上に差し掛かるようにゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟んだ両側の前記チャンネル領域内に形成され前記第1の導電型のソース/ドレイン領域とを備えたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体基板の前記素子分離絶縁膜に面する部分に前記第2の導電型の不純物が導入された不純物領域が形成され、
前記チャンネル領域は、前記不純物領域から離間した内側の領域に形成されていることを特徴とする半導体装置。 - 請求項2に記載の半導体装置において、
前記素子分離絶縁膜は、前記半導体基板の表層部に形成した素子分離溝内に埋め込み形成されていることを特徴とする半導体装置。 - 半導体基板の表層部の島状の領域に第1の導電型の不純物を導入してデプレッション型のチャンネル領域を形成する工程と、
前記半導体基板の上面にゲート絶縁膜およびゲート電極膜を順次形成する工程と、
前記ゲート電極膜、前記ゲート絶縁膜および前記半導体基板を加工して前記チャンネル領域の外周から離間した外側の領域に素子分離溝を形成する工程と、
前記素子分離溝内に第2の導電型の不純物を導入して前記半導体基板の前記素子分離溝に面する壁面に沿い、且つ前記チャンネル領域と離間する不純物領域を形成する工程と、
前記素子分離溝内に絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、
前記ゲート電極膜を加工してゲート電極を形成する工程と、
前記ゲート電極の両脇の前記チャンネル領域内に前記第1の導電型の不純物を導入してソース/ドレイン領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板の上面に加工膜を形成する工程と、
前記半導体基板の表層部に島状の素子形成領域を残すように素子分離溝を形成する工程と、
前記素子分離溝内に第1の導電型の不純物を導入して前記半導体基板の前記素子分離溝に面する壁面に沿って不純物領域を形成する工程と、
前記素子分離溝内に絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、
前記半導体基板の前記素子形成領域内に外周から前記不純物領域と離間する内側領域に第2の導電型の不純物を導入してデプレッション型のチャンネル領域を形成する工程と、
前記半導体基板の上面にゲート絶縁膜およびゲート電極膜を順次形成する工程と、
前記ゲート電極膜を加工してゲート電極を形成する工程と、
前記ゲート電極の両脇の前記チャンネル領域内に前記第2の導電型の不純物を導入してソース/ドレイン領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
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