JP5485284B2 - 複合的なレーザー投影パターニング（ｌｐｐ）及びセミアディティブパターニング（ｓａｐ）を用いた同一層マイクロエレクトロニクス回路パターニング - Google Patents

複合的なレーザー投影パターニング（ｌｐｐ）及びセミアディティブパターニング（ｓａｐ）を用いた同一層マイクロエレクトロニクス回路パターニング Download PDF

Info

Publication number
JP5485284B2
JP5485284B2 JP2011533223A JP2011533223A JP5485284B2 JP 5485284 B2 JP5485284 B2 JP 5485284B2 JP 2011533223 A JP2011533223 A JP 2011533223A JP 2011533223 A JP2011533223 A JP 2011533223A JP 5485284 B2 JP5485284 B2 JP 5485284B2
Authority
JP
Japan
Prior art keywords
region
plating
necking
patterning
substrate surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011533223A
Other languages
English (en)
Other versions
JP2012507043A (ja
Inventor
グゼック，ジョン
リー，ヨーンガーン
Original Assignee
インテル コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル コーポレイション filed Critical インテル コーポレイション
Publication of JP2012507043A publication Critical patent/JP2012507043A/ja
Application granted granted Critical
Publication of JP5485284B2 publication Critical patent/JP5485284B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H05K1/0265—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board characterized by the lay-out of or details of the printed conductors, e.g. reinforced conductors, redundant conductors, conductors having different cross-sections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0275—Photolithographic processes using lasers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/34—Pretreatment of metallic surfaces to be electroplated
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G03F7/2004—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image characterised by the use of a particular light source, e.g. fluorescent lamps or deep UV light
    • G03F7/2006—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image characterised by the use of a particular light source, e.g. fluorescent lamps or deep UV light using coherent light; using polarised light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/045—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by making a conductive layer having a relief pattern, followed by abrading of the raised portions
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/188—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by direct electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09727—Varying width along a single conductor; Conductors or pads having different widths
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/0542—Continuous temporary metal layer over metal pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明の実施形態は、概して集積回路パッケージ基板の分野に関し、より具体的には複合的なレーザー投影パターニング（ＬＰＰ）及びセミアディティブパターニング（ＳＡＰ）を用いた同一層マイクロエレクトロニクス回路パターニングに関する。
集積回路デバイスのサイズ及びピッチの縮小は、ＩＣパッケージ基板の製造における進歩を必要とする。基板をパターニングすることには、レーザーの使用がますます一般的になりつつある。不都合なことに、基板層をパターニングするためにレーザー投影パターニングを使用することは、セミアディティブパターニングよりコストが掛かる傾向にある。
一部の実施形態において、複合的なレーザー投影パターニング（ＬＰＰ）及びセミアディティブパターニング（ＳＡＰ）を用いた同一層マイクロエレクトロニクス回路パターニングが提供される。
一態様に従った方法は、ラミネートされた基板表面の第１密度領域を、ＬＰＰを用いてパターニングし、前記ラミネートされた基板表面の第２密度領域を、ＳＡＰを用いてパターニングし、且つ前記ラミネートされた基板表面の第１及び第２密度領域をめっきすることを含み、第１及び第２密度領域に跨って延在する造形部が直接的に結合される。
添付の図面には、本発明が限定としてではなく例として示される。図面は以下の図を含み、似通った参照符号は同様の要素を指し示す。
本発明の一実施形態例に従ったパッケージ基板表面を示す上面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。 本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
以下の記載においては、説明の目的で、本発明の完全な理解を提供するために数多くの具体的な詳細事項が説明される。しかしながら、当業者に明らかなように、本発明の実施形態はこれらの具体的な詳細事項を用いずに実施されることが可能である。また、本発明を不明瞭にしないよう、構造及びデバイスをブロック図の形態で示すこととする。
本明細書中での“一実施形態”又は“或る実施形態”への言及は、その実施形態に関して説明される特定の機能、構造又は特徴が本発明の少なくとも１つの実施形態に含まれることを意味する。故に、本明細書全体を通して様々な箇所で“一実施形態において”又は“或る実施形態において”という言い回しが現れることは、必ずしも全てが同一の実施形態に言及しているわけではない。また、そのような特定の機能、構造又は特徴は、１つ以上の実施形態において好適に組み合わされ得る。
図１は、本発明の一実施形態例に従ったパッケージ基板表面の上面図を示している。図示した実施形態例によれば、パッケージ基板１００は、ネッキング領域１０２、主経路領域１０４、ダイ占有部（ダイシャドー部）及び信号配線１０８のうちの１つ以上を含んでいる。
ネッキング領域１０２は、ダイシャドー部１０６を占有することになる集積回路ダイから逃れるように例えば信号配線１０８などの信号が経路付けられた、基板１００の表面領域を意味する。一実施形態において、信号配線１０８は、集積回路ダイの外部バンプから経路付けられる入力／出力（Ｉ／Ｏ）信号である。ネッキング領域１０２は一般的に、主経路領域１０４より高い密度を有する。一実施形態において、ネッキング領域１０２は約９μｍのライン幅と約１２μｍのスペースとを有する。一実施形態において、主経路領域１０４は約１４μｍより大きいライン幅と約１４μｍより大きいスペースとを有する。一実施形態において、信号配線１０８は、数ｍｍのネッキング領域１０２内の長さを有する。図示のように、ネッキング領域１０２はダイシャドー部１０６より僅かに大きい。
以降の実施形態にて説明するように、同一層マイクロエレクトロニクス回路パターニングは、ネッキング領域１０２内でレーザー投影パターニング（ＬＰＰ）を使用し、主経路領域１０４内でセミアディティブパターニング（ＳＡＰ）を使用する。信号配線１０８は、双方の領域を横切って途切れなく延在する（例えば、連続した銅配線）。
図２Ａ−２Ｊは、本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板の断面図を示している。図２Ａは、パッド２０４を含むコア又は既存のビルドアップ層の上にビルドアップ誘電体２０２がラミネートされ、それに続いて該誘電体のプリキュア（pre-cure）が行われた後の基板２００を示している。誘電体材料は一般的に、ポリマーベースであり、例えば市販のフィラー及び多様なその他の材料などの分散シリカフィラーで充填されている。
図２Ｂは、パターン全体でのレーザービア２０６ドリリング及びデスミアの後の基板２００を示している。デスミア処理は、例えば水酸化ナトリウムなどのアルカリ溶液を用いてビア２０６の壁を広げることと、その後に例えば過マンガン酸塩ベースの水溶液などの還元性の高い化学薬品を用いてエッチングすることとを有する。
図２Ｃは、例えばネッキング領域１０２などのネッキング領域にある誘電体２０２内にブランクパターン２０８を形成するＬＰＰ切断（アブレーション）の後の基板２００を示している。ネッキング領域は通常、ダイシャドー部より少し大きく、Ｉ／Ｏ信号ルーティング及びファンアウトのための微細なライン・アンド・スペースを含んでいる。
図２Ｄは、無電解銅シード層めっきと、それに続く例えば５−２０μｍといった特定の厚さへの電解銅めっき２１０との後の基板２００を示している。ネッキング領域は、誘電体頂面の過剰めっき銅２１２で覆われている。
図２Ｅは、例えばＣＭＰ、機械的研磨、化学的エッチング、又はこれらの組み合わせなどの方法から選択したものを用いて過剰めっき銅２１２を除去した後の基板２００を示している。この工程後、ネッキング領域のパターンは完成されている。
図２Ｆは、無電解銅めっき２１４とドライフィルムレジスト（ＤＦＲ）２１６のラミネートとの後の基板２００を示している。
図２Ｇは、従来からのリソプロセス（露光及び現像）を用いてＤＦＲ２１６がパターニングされた後の基板２００を示している。パターニングされたネッキング領域は、ネッキング領域の外縁部２１７を除いて、ＤＦＲ２１６で覆われている。
図２Ｈは、例えば５−２０μｍといった特定の厚さへの電解銅２１８めっきの後の基板２００を示している。斯くして、ネッキング領域の外縁部２１７の頂部に主経路領域がメッキされる。
図２Ｉは、例えば炭酸ナトリウム水溶液などのアルカリ溶液を用いてＤＦＲ２１６が剥離された後の基板２００を示している。有機タイプの溶液も使用され得る。
図２Ｊは、無電解銅シード層２１４を除去して全体パターンを形成する化学的エッチングの後の基板２００を示している。
一実施形態において、パッケージ基板２００は表面２２０で、例えばフリップチップシリコンダイなどの集積回路ダイと結合される。他の一実施形態において、表面２２０は、継続ビルドアッププロセスの部分としての別の誘電体層とラミネートされる。
図３Ａ−３Ｋは、本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板の断面図を示している。図３Ａは、パッド３０４を含むコア又は既存の層の上にビルドアップ誘電体３０２がラミネートされ、それに続いて該誘電体のプリキュアが行われた後の基板３００を示している。誘電体材料は一般的に、ポリマーベースであり、例えば市販のフィラー及び多様なその他の材料などの分散シリカフィラーで充填されている。
図３Ｂは、ネッキング領域にある誘電体表面３０７に誘電体突出部３０６が形成された後の基板３００を示している。これは、誘電体の追加層を選択的にラミネートすることによって、あるいは工程１でラミネートされた誘電体層に、形成すべき突出部に対応した窪みを刻み込むことによって行われ得る。
図３Ｃは、パターン全体でのレーザービア３０８ドリリング及びデスミアの後の基板３００を示している。デスミア処理は、例えば水酸化ナトリウムなどのアルカリ溶液を用いてビア３０８の壁を広げることと、その後に例えば過マンガン酸塩ベースの水溶液などの還元性の高い化学薬品を用いてエッチングすることとを有する。
図３Ｄは、ネッキング領域にある突出部３０６内にブランクパターン３１０を形成するＬＰＰアブレーションの後の基板３００を示している。ネッキング領域は通常、ダイシャドー部より少し大きく、Ｉ／Ｏ信号ルーティング及びファンアウトのための微細なライン・アンド・スペースを含んでいる。
図３Ｅは、パターン全体上への無電解銅シード層３１２めっきの後の基板３００を示している。
図３Ｆは、パターン全体上へのＤＦＲ３１４のラミネート後の基板３００を示している。
図３Ｇは、従来からのリソプロセス（露光及び現像）を用いてＤＦＲ３１４がパターニングされた後の基板３００を示している。ネッキング領域のパターン３１０は、リソ後、露出された状態になる。ネッキング領域の外側の主領域パターン３１６が画成されている。
図３Ｈは、例えば５−２０μｍといった特定の厚さへのパターン全体の電解めっき３１８の後の基板３００を示している。ネッキング領域は、誘電体層の頂面上の過剰めっき銅３２０で覆われている。
図３Ｉは、例えば化学的機械的研磨（ＣＭＰ）、機械的研磨、化学的エッチング、又はこれらの組み合わせなどの方法から選択したものを用いて過剰めっき銅３２０を除去した後の基板３００を示している。この工程後、ネッキング領域のパターンは完成されている。
図３Ｊは、例えば炭酸ナトリウム水溶液などのアルカリ溶液を用いてＤＦＲ３１４が剥離された後の基板３００を示している。有機タイプの溶液も使用され得る。
図３Ｋは、無電解銅シード層３１２を除去して全体パターンを形成する化学的エッチングの後の基板３００を示している。
一実施形態において、パッケージ基板３００は表面３２２で、例えばフリップチップシリコンダイなどの集積回路ダイと結合される。他の一実施形態において、表面３２２は、継続ビルドアッププロセスの部分としての別の誘電体層とラミネートされる。
以上の記載においては、説明の目的で、本発明の完全な理解を提供するために数多くの具体的な詳細事項を説明した。しかしながら、当業者に明らかなように、本発明はこれらの具体的な詳細事項の一部を用いずに実施されてもよい。
方法の多くはその最も基本的な形態で説明されたが、本発明の基本的な概念を逸脱することなく、方法の何れかに対して処理が追加あるいは削除されることができ、また、説明した記載の何れかに対して情報が追加あるいは削除されることができる。独創的な概念の如何なる数の変更も、本発明の範囲及び精神の範囲内にあることが見込まれる。この点において、図示した特定の実施形態例は、本発明を限定するためではなく、単に本発明を例示するために提供されたものである。故に、本発明の範囲は、上述の具体例によって決定されるべきではなく、平易な言葉での以下の請求項によってのみ決定されるべきである。

Claims (20)

  1. ラミネートされた基板表面の第１密度領域を、レーザー投影パターニング（ＬＰＰ）を用いてパターニングする工程；
    前記ラミネートされた基板表面の第２密度領域を、セミアディティブパターニング（ＳＡＰ）を用いてパターニングする工程；及び
    前記ラミネートされた基板表面の前記第１及び第２密度領域をめっきする工程であり、前記第１及び第２密度領域に跨って延在する造形部が前記ラミネートされた基板表面の同じ層で直接的に結合される工程；
    を有する方法。
  2. 前記第１密度領域は、集積回路ダイからのＩ／Ｏ信号が出て行くネッキング領域を有する、請求項１に記載の方法。
  3. 前記第２密度領域は、より低密度の主経路領域を有する、請求項１に記載の方法。
  4. 前記第１及び第２密度領域をめっきする工程は、同一の銅めっき工程で前記第１及び第２密度領域をめっきすることを有する、請求項１に記載の方法。
  5. 前記第１及び第２密度領域をめっきする工程は、別々の銅めっき工程で前記第１及び第２密度領域をめっきすることを有する、請求項１に記載の方法。
  6. 前記第１密度領域は数ｍｍの長さを有する造形部を有する、請求項１に記載の方法。
  7. レーザー投影パターニング（ＬＰＰ）を用いて、ラミネートされた基板表面にネッキング領域をアブレーション形成する工程；
    前記ネッキング領域を銅でめっきする工程；
    前記ラミネートされた基板表面の主経路領域及び前記ネッキング領域をドライフィルムレジスト（ＤＦＲ）でパターニングする工程；
    前記主経路領域をめっきする工程であり、前記ネッキング領域及び前記主経路領域にわたって連続した造形部が前記ラミネートされた基板表面上に形成される、工程；及び
    前記ＤＦＲを除去する工程；
    を有する方法。
  8. 前記ネッキング領域はダイ占有部より僅かに大きい、請求項７に記載の方法。
  9. 前記ネッキング領域を銅でめっきする工程は、約５μｍと約２０μｍとの間の厚さへの電解銅めっきを有する、請求項７に記載の方法。
  10. 前記主経路領域をＤＦＲでパターニングする工程は、めっきされたネッキング領域の一部を露出させることを有する、請求項７に記載の方法。
  11. 前記主経路領域をめっきする工程は、めっきされたネッキング領域内の配線の頂部をめっきすることを含む、請求項７に記載の方法。
  12. 前記ＤＦＲを除去する工程は、アルカリ溶液を用いて前記ＤＦＲを剥離することを有する、請求項７に記載の方法。
  13. 無電解銅シード層を除去するために化学的エッチングを行う工程、を更に有する請求項７に記載の方法。
  14. ラミネートされた基板表面に誘電体突出部を形成する工程；
    レーザー投影パターニング（ＬＰＰ）を用いて、前記誘電体突出部にネッキング領域をアブレーション形成する工程；
    前記ラミネートされた基板表面の主経路領域をドライフィルムレジスト（ＤＦＲ）でパターニングする工程；
    前記主経路領域及び前記ネッキング領域をめっきする工程であり、前記ネッキング領域及び前記主経路領域にわたって連続した造形部が前記ラミネートされた基板表面上に形成される、工程；及び
    前記ＤＦＲを除去する工程；
    を有する方法。
  15. ラミネートされた基板表面に誘電体突出部を形成する工程は、誘電体の追加層を選択的にラミネートすることを有する、請求項１４に記載の方法。
  16. ラミネートされた基板表面に誘電体突出部を形成する工程は、形成すべき前記突出部に対応した窪みを前記基板表面に刻み込むことを有する、請求項１４に記載の方法。
  17. 前記主経路領域及び前記ネッキング領域をめっきする工程は、前記ネッキング領域を過剰めっきすることを有する、請求項１４に記載の方法。
  18. 前記ネッキング領域の頂部に過剰めっきされた銅を除去する工程、を更に有する請求項１７に記載の方法。
  19. 前記主経路領域及び前記ネッキング領域をめっきする工程は、約５μｍと約２０μｍとの間の厚さへの電解銅めっきを有する、請求項１４に記載の方法。
  20. 前記主経路領域及び前記ネッキング領域をめっきする工程は、前記主経路領域及び前記ネッキング領域に跨って延在する造形部を同一の電解めっき工程でめっきすることを有する、請求項１４に記載の方法。
JP2011533223A 2008-10-24 2009-10-09 複合的なレーザー投影パターニング（ｌｐｐ）及びセミアディティブパターニング（ｓａｐ）を用いた同一層マイクロエレクトロニクス回路パターニング Expired - Fee Related JP5485284B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/257,688 US9113547B2 (en) 2008-10-24 2008-10-24 Same layer microelectronic circuit patterning using hybrid laser projection patterning (LPP) and semi-additive patterning(SAP)
US12/257,688 2008-10-24
PCT/US2009/060216 WO2010047977A2 (en) 2008-10-24 2009-10-09 Same layer microelectronic circuit patterning using hybrid laser projection patterning (lpp) and semi-additive patterning (sap)

Publications (2)

Publication Number Publication Date
JP2012507043A JP2012507043A (ja) 2012-03-22
JP5485284B2 true JP5485284B2 (ja) 2014-05-07

Family

ID=42116096

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011533223A Expired - Fee Related JP5485284B2 (ja) 2008-10-24 2009-10-09 複合的なレーザー投影パターニング（ｌｐｐ）及びセミアディティブパターニング（ｓａｐ）を用いた同一層マイクロエレクトロニクス回路パターニング

Country Status (6)

Country Link
US (2) US9113547B2 (ja)
JP (1) JP5485284B2 (ja)
KR (1) KR101336616B1 (ja)
CN (1) CN102171788B (ja)
TW (1) TWI514943B (ja)
WO (1) WO2010047977A2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9113547B2 (en) 2008-10-24 2015-08-18 Intel Corporation Same layer microelectronic circuit patterning using hybrid laser projection patterning (LPP) and semi-additive patterning(SAP)
US8835217B2 (en) * 2010-12-22 2014-09-16 Intel Corporation Device packaging with substrates having embedded lines and metal defined pads
US10971468B2 (en) 2016-11-21 2021-04-06 3M Innovative Properties Company Automatic registration between circuit dies and interconnects
WO2018187599A1 (en) 2017-04-05 2018-10-11 Averatek Corporation Printable surface treatment for aluminum bonding
US10658281B2 (en) 2017-09-29 2020-05-19 Intel Corporation Integrated circuit substrate and method of making
US11716819B2 (en) 2018-06-21 2023-08-01 Averatek Corporation Asymmetrical electrolytic plating for a conductive pattern
JP6848944B2 (ja) * 2018-08-30 2021-03-24 日亜化学工業株式会社 配線基板の製造方法および配線基板

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4554404A (en) * 1984-03-26 1985-11-19 Gte Products Corporation Support for lead frame for IC chip carrier
US5559584A (en) * 1993-03-08 1996-09-24 Nikon Corporation Exposure apparatus
JP3036498B2 (ja) 1997-12-08 2000-04-24 日本電気株式会社 半導体パッケージ
JPH11111884A (ja) 1997-10-07 1999-04-23 Toppan Printing Co Ltd 電子部材作製用基板及びそれを用いた電子部材の製造方法
JPH11186716A (ja) * 1997-10-14 1999-07-09 Fujitsu Ltd 金属層の形成方法
US6483714B1 (en) * 1999-02-24 2002-11-19 Kyocera Corporation Multilayered wiring board
CN1200793C (zh) 1999-02-25 2005-05-11 精工爱普生株式会社 利用激光加工被加工物的方法
JP2000246474A (ja) 1999-02-25 2000-09-12 Seiko Epson Corp レーザ光による加工方法
US6258629B1 (en) * 1999-08-09 2001-07-10 Amkor Technology, Inc. Electronic device package and leadframe and method for making the package
US6518663B1 (en) * 1999-08-30 2003-02-11 Texas Instruments Incorporated Constant impedance routing for high performance integrated circuit packaging
DE10014306B4 (de) * 2000-03-23 2005-12-22 Infineon Technologies Ag Systemträger für einen Halbleiterchip mit einem Leiterrahmen
US6576539B1 (en) * 2000-10-13 2003-06-10 Charles W.C. Lin Semiconductor chip assembly with interlocked conductive trace
US6719916B2 (en) * 2001-04-18 2004-04-13 National Research Council Of Canada Multilayer microstructures and laser based method for precision and reduced damage patterning of such structures
US6664483B2 (en) 2001-05-15 2003-12-16 Intel Corporation Electronic package with high density interconnect and associated methods
JP3825664B2 (ja) * 2001-09-27 2006-09-27 株式会社東芝 フィルム基板、フィルム基板の製造方法及びフィルム基板付回路基板の製造方法
US7670962B2 (en) * 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
JP2004240216A (ja) 2003-02-06 2004-08-26 Fuji Photo Film Co Ltd プリント配線板の製造方法
JP2005026322A (ja) * 2003-06-30 2005-01-27 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
CN1747157A (zh) 2004-09-07 2006-03-15 日月光半导体制造股份有限公司 高密度布线的覆晶封装基板
JP2007173371A (ja) 2005-12-20 2007-07-05 Shinko Electric Ind Co Ltd フレキシブル配線基板の製造方法及び電子部品実装構造体の製造方法
US7332429B2 (en) * 2005-12-27 2008-02-19 Intel Corporation Laser ablation and imprinting hybrid processing for fabrication of high density interconnect flip chip substrates
US7765691B2 (en) * 2005-12-28 2010-08-03 Intel Corporation Method and apparatus for a printed circuit board using laser assisted metallization and patterning of a substrate
US7517788B2 (en) 2005-12-29 2009-04-14 Intel Corporation System, apparatus, and method for advanced solder bumping
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
US20080001297A1 (en) * 2006-06-30 2008-01-03 Stefanie Lotz Laser patterning and conductive interconnect/materials forming techniques for fine line and space features
JP4855186B2 (ja) 2006-09-04 2012-01-18 日本メクトロン株式会社 両面フレキシブルプリント配線板の製造方法
US9113547B2 (en) 2008-10-24 2015-08-18 Intel Corporation Same layer microelectronic circuit patterning using hybrid laser projection patterning (LPP) and semi-additive patterning(SAP)

Also Published As

Publication number Publication date
US9113547B2 (en) 2015-08-18
JP2012507043A (ja) 2012-03-22
CN102171788B (zh) 2014-06-25
KR101336616B1 (ko) 2013-12-06
CN102171788A (zh) 2011-08-31
KR20110065495A (ko) 2011-06-15
TW201032690A (en) 2010-09-01
WO2010047977A2 (en) 2010-04-29
US20150342037A1 (en) 2015-11-26
TWI514943B (zh) 2015-12-21
WO2010047977A3 (en) 2010-07-08
US20100101084A1 (en) 2010-04-29

Similar Documents

Publication Publication Date Title
JP5485284B2 (ja) 複合的なレーザー投影パターニング（ｌｐｐ）及びセミアディティブパターニング（ｓａｐ）を用いた同一層マイクロエレクトロニクス回路パターニング
US7462555B2 (en) Ball grid array substrate having window and method of fabricating same
TWI305480B (en) Method of fabricating printed circuit board having embedded multi-layer passive devices
TWI327881B (en) Method for forming a printed circuit board
US7408261B2 (en) BGA package board and method for manufacturing the same
JP2007096314A (ja) ワイヤボンディングパッド面とボールパッド面の回路層の厚さが異なる半導体パッケージ基板およびその製造方法
JP2005322868A (ja) プリント回路基板の電解金メッキ方法
JP5379281B2 (ja) プリント基板の製造方法
TW200950634A (en) Method of producing circuit board by additive method, and circuit board and multilayer circuit board obtained by the method
US9301405B1 (en) Method for manufacturing microthrough-hole in circuit board and circuit board structure with microthrough-hole
TWI331490B (en) Via hole having fine hole land and method for forming the same
JP2015043408A (ja) 印刷回路基板及び印刷回路基板の製造方法
JP4730222B2 (ja) 配線基板の製造方法
KR20040061410A (ko) 도통 관통홀이 구리로 채워진 인쇄회로기판 및 그 제조방법
KR100754061B1 (ko) 인쇄회로기판의 제조방법
KR100584974B1 (ko) 액상 타입의 포토레지스트를 이용한 인쇄회로기판의제조방법
JP2003273510A (ja) プリント基板の製造方法
JP2010129997A (ja) 埋込みパターンを持つプリント基板及びその製造方法
KR100787385B1 (ko) 리드선 없이 인쇄 회로 기판에 전해 금도금을 수행하는 방법
JP6812678B2 (ja) 配線板の製造方法
KR100632597B1 (ko) 보드 온 칩 볼 그리드 어레이 기판의 제조 방법
KR100619349B1 (ko) 인쇄회로기판의 회로패턴 형성방법
JP7154147B2 (ja) 印刷配線板の製造方法
KR101041130B1 (ko) 니켈 도금을 이용한 인쇄회로기판 제조방법
KR100905567B1 (ko) 인쇄회로기판의 제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130326

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130621

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140219

R150 Certificate of patent or registration of utility model

Ref document number: 5485284

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees