JP5481078B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法 Download PDFInfo
- Publication number
- JP5481078B2 JP5481078B2 JP2009052943A JP2009052943A JP5481078B2 JP 5481078 B2 JP5481078 B2 JP 5481078B2 JP 2009052943 A JP2009052943 A JP 2009052943A JP 2009052943 A JP2009052943 A JP 2009052943A JP 5481078 B2 JP5481078 B2 JP 5481078B2
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- semiconductor layer
- crystal semiconductor
- layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 272
- 239000000758 substrate Substances 0.000 title claims description 161
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000013078 crystal Substances 0.000 claims description 139
- 230000007547 defect Effects 0.000 claims description 99
- 235000012431 wafers Nutrition 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 59
- 230000008569 process Effects 0.000 claims description 24
- 238000001514 detection method Methods 0.000 claims description 19
- 238000010438 heat treatment Methods 0.000 claims description 19
- 238000011282 treatment Methods 0.000 claims description 16
- 238000010191 image analysis Methods 0.000 claims description 9
- 230000002950 deficient Effects 0.000 claims description 8
- 238000010884 ion-beam technique Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 5
- 230000005684 electric field Effects 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 238000004026 adhesive bonding Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 262
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 65
- 239000011521 glass Substances 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 239000007789 gas Substances 0.000 description 12
- 239000000428 dust Substances 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- 239000001257 hydrogen Substances 0.000 description 10
- 229910052739 hydrogen Inorganic materials 0.000 description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- 239000003550 marker Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 238000007689 inspection Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 230000008439 repair process Effects 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000012217 deletion Methods 0.000 description 3
- 230000037430 deletion Effects 0.000 description 3
- 229910052736 halogen Inorganic materials 0.000 description 3
- 150000002367 halogens Chemical class 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 238000001237 Raman spectrum Methods 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052800 carbon group element Inorganic materials 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000013532 laser treatment Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 238000004506 ultrasonic cleaning Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 238000001069 Raman spectroscopy Methods 0.000 description 1
- 229910004283 SiO 4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910052775 Thulium Inorganic materials 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 239000005354 aluminosilicate glass Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001678 elastic recoil detection analysis Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 229910052839 forsterite Inorganic materials 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000005660 hydrophilic surface Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- HCWCAKKEBCNQJP-UHFFFAOYSA-N magnesium orthosilicate Chemical compound [Mg+2].[Mg+2].[O-][Si]([O-])([O-])[O-] HCWCAKKEBCNQJP-UHFFFAOYSA-N 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000012925 reference material Substances 0.000 description 1
- 239000010979 ruby Substances 0.000 description 1
- 229910001750 ruby Inorganic materials 0.000 description 1
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Recrystallisation Techniques (AREA)
Description
本発明は、支持基板に貼り合わせ法により単結晶半導体層を設けた半導体基板、すなわち貼り合わせ法によるＳＯＩ基板の製造方法に関する。より詳しくは、貼り合わせ法により、簡潔かつ効率的に支持基板に単結晶半導体層を接合した半導体基板の製造方法に関する。
耐熱性ガラスなどの絶縁性の支持基板上に単結晶シリコン層を設けた半導体基板すなわちＳＯＩ基板に関する技術が従前から知られている（特許文献１を参照）。この半導体基板は、歪み点が７５０℃以上の結晶化ガラスの全面を絶縁性シリコン膜で保護し、水素イオン注入剥離法により得られる単結晶シリコン層を該絶縁性シリコン膜上に接合する方法によって製造される。水素イオン注入剥離法には、支持基板と、ウエハ状の単結晶シリコンとを、それらの表面同士を密着させ熱処理し、単結晶シリコン層を転写する工程、すなわち貼り合わせ工程を有する。
貼り合わせ工程時にいずれかの表面に異物（ゴミ）が存在すると、異物（ゴミ）の周辺は単結晶シリコン層がガラス基板等の支持基板上に転写されず、半導体層欠損領域が発生する。その際に生ずる半導体層欠損領域は、異物（ゴミ）のサイズよりも大きくなる。例えば異物（ゴミ）の直径が１μｍの場合、該半導体層欠損領域は直径１０００μｍ程度となる。当然、半導体層欠損領域に形成されたデバイスは不良になる。
そして、貼り合わせ法により作製されたＳＯＩ基板に生ずる欠損部分を修復する技術も既に存在する（特許文献２）。この修復技術においては、単結晶シリコン層全面に非晶質シリコン膜を成膜し、全面を熱処理もしくはレーザ処理にて結晶化した後、研磨処理により平坦化し、欠損箇所の修復をするものである。
しかしながら、上記した修復技術においては、単結晶シリコン層全面に形成した非晶質シリコン膜の全てを結晶化処理しているため作業時間が増大し、生産性が低下する。すなわち、全ての非晶質シリコン膜の結晶化及び結晶化したシリコン膜の除去処理には、半導体層欠損領域の非晶質シリコン膜のみの結晶化及び非晶質シリコン膜の除去処理に比し時間を要することになる。そこで、上記半導体層欠損領域の修復の際に作業時間の増大を回避し、より効率的に修復を行うことを解決すべき課題とする。
本発明の一態様は、支持基板に単結晶半導体層を貼り合わせ、該単結晶半導体層の欠損領域（半導体層欠損領域）を欠損検知装置により検出し、単結晶半導体層及び半導体層欠損領域上に非単結晶半導体層を形成し、欠損検知装置により検出された半導体層欠損領域の位置情報に基づいて半導体層欠損領域の非単結晶半導体層を結晶化する、又は結晶性を高める処理を行い、その後平坦化処理をすることにより残存する非単結晶半導体層を除去することを特徴とするものである。
また、本発明の一態様は、支持基板に単結晶半導体層を貼り合わせ、該単結晶半導体層及び単結晶半導体層の欠損領域（半導体層欠損領域）上に非単結晶半導体層を形成し、半導体層欠損領域を欠損検知装置により検出し、欠損検知装置により検出された半導体層欠損領域の位置情報に基づいて半導体層欠損領域の非単結晶半導体層を結晶化する、又は結晶性を高める処理を行い、その後平坦化処理をすることにより残存する非単結晶半導体層を除去することを特徴とするものである。
そして、本発明の一態様では以下のことを行うことが好ましい。
（１）単結晶半導体層の貼り合わせが、支持基板と、単結晶半導体ウエハとが密着接合され、その後、予め単結晶半導体ウエハに形成されていた層状の損傷領域で分離することにより、該単結晶半導体ウエハの一部を薄層状に残存させることによるものであること。
（２）支持基板と、単結晶半導体ウエハとの密着接合が、支持基板上又は／及び単結晶半導体ウエハ表面に絶縁層を形成した後に行われること。
（３）支持基板と、単結晶半導体ウエハとの密着接合が、支持基板に単結晶半導体ウエハを密接後、その一端部を加圧することにより行うものであること。
（４）支持基板と、単結晶半導体ウエハとの密着接合が、支持基板に単結晶半導体ウエハを密接し、その一端部を加圧した後に、２００℃以上４５０℃以下の加熱処理を行うものであること。
（１）単結晶半導体層の貼り合わせが、支持基板と、単結晶半導体ウエハとが密着接合され、その後、予め単結晶半導体ウエハに形成されていた層状の損傷領域で分離することにより、該単結晶半導体ウエハの一部を薄層状に残存させることによるものであること。
（２）支持基板と、単結晶半導体ウエハとの密着接合が、支持基板上又は／及び単結晶半導体ウエハ表面に絶縁層を形成した後に行われること。
（３）支持基板と、単結晶半導体ウエハとの密着接合が、支持基板に単結晶半導体ウエハを密接後、その一端部を加圧することにより行うものであること。
（４）支持基板と、単結晶半導体ウエハとの密着接合が、支持基板に単結晶半導体ウエハを密接し、その一端部を加圧した後に、２００℃以上４５０℃以下の加熱処理を行うものであること。
また、本発明の一態様では以下のことも好ましい。
（５）層状の損傷領域が、電界で加速されたイオンビームを、単結晶半導体ウエハに照射して、該単結晶半導体ウエハの所定の深さに薄層状に形成されたものであること。
（６）単結晶半導体ウエハからの前記単結晶半導体層の分離が、５５０℃以上６５０℃以下の加熱処理を行い、前記層状の損傷領域に亀裂を生じさせることにより行うものであること。
（７）単結晶半導体層の厚さが２０〜５００ｎｍであること。
（８）欠損検知装置が、ＣＣＤと、画像解析に必要な欠損領域の位置座標を出力するための画像解析プログラム及びそれを機能させるコンピュータを有する画像解析部と、を具備すること。
（５）層状の損傷領域が、電界で加速されたイオンビームを、単結晶半導体ウエハに照射して、該単結晶半導体ウエハの所定の深さに薄層状に形成されたものであること。
（６）単結晶半導体ウエハからの前記単結晶半導体層の分離が、５５０℃以上６５０℃以下の加熱処理を行い、前記層状の損傷領域に亀裂を生じさせることにより行うものであること。
（７）単結晶半導体層の厚さが２０〜５００ｎｍであること。
（８）欠損検知装置が、ＣＣＤと、画像解析に必要な欠損領域の位置座標を出力するための画像解析プログラム及びそれを機能させるコンピュータを有する画像解析部と、を具備すること。
さらに、本発明の一態様では以下のことも好ましい。
（９）非単結晶半導体層を結晶化する、又は結晶性を高める処理が、レーザ照射処理であること。
（１０）平坦化処理が化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、ＤＲＹエッチング、又はそれらの組み合わせであること。
（１１）平坦化処理が、支持基板に単結晶半導体層を貼り合わせ、更に異物除去処理を行った後に行われること。
（１２）異物除去処理は、欠損検知装置により得られた半導体層欠損領域の位置情報に基づいて行うものであること。
（９）非単結晶半導体層を結晶化する、又は結晶性を高める処理が、レーザ照射処理であること。
（１０）平坦化処理が化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、ＤＲＹエッチング、又はそれらの組み合わせであること。
（１１）平坦化処理が、支持基板に単結晶半導体層を貼り合わせ、更に異物除去処理を行った後に行われること。
（１２）異物除去処理は、欠損検知装置により得られた半導体層欠損領域の位置情報に基づいて行うものであること。
本発明の一態様により、簡潔かつ効率的に支持基板に単結晶半導体層を接合した半導体基板の製造方法を提供することができる。該製造方法では、支持基板に単結晶半導体層を貼り合わせた際に発生する単結晶半導体層の欠損領域（半導体層欠損領域）の位置情報を欠損検知装置により検出し、この検出した情報に基づいて半導体層欠損領域における非単結晶半導体層を結晶化する、又は結晶性を高める処理を行う。その後平坦化処理により残存する非単結晶半導体層を除去することを特徴とするものである。
その結果、非単結晶半導体層を結晶化する、又は結晶性を高める処理は、半導体層欠損領域のみを対象とすることになるので、レーザ照射処理で非単結晶半導体層の結晶化、又は結晶性を高める処理を行う場合には照射領域を極端に低減することができる。また、平坦化処理時の半導体層欠損領域以外に存在する非単結晶半導体層の除去は、除去対象の半導体層が非晶質状態、又は結晶性が低い状態であるため、手間がかからず簡単に行うことができる。
以下において、開示される発明を実施するための形態及び各種態様について、図面を参照して例示する。ただし、本発明は、実施するための最良の形態及び各種態様に限定されるものではなく、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。なお、説明に用いる各図面において、同じものを指す符号は異なる図面間でも共通して用いる。
（実施の形態１）
本実施の形態を図１ないし図４を用いて説明する。単結晶半導体ウエハには、例えば、単結晶シリコン、単結晶ゲルマニウム、単結晶シリコンゲルマニウムなど、第１４族元素でなる単結晶半導体を用いることができる。さらに、ガリウムヒ素やインジウムリン等の化合物半導体も用いることができる。なお、ここでは単結晶半導体ウエハとして単結晶シリコンウエハを用い、支持基板としてガラス基板を用いる。
本実施の形態を図１ないし図４を用いて説明する。単結晶半導体ウエハには、例えば、単結晶シリコン、単結晶ゲルマニウム、単結晶シリコンゲルマニウムなど、第１４族元素でなる単結晶半導体を用いることができる。さらに、ガリウムヒ素やインジウムリン等の化合物半導体も用いることができる。なお、ここでは単結晶半導体ウエハとして単結晶シリコンウエハを用い、支持基板としてガラス基板を用いる。
まず、単結晶シリコンウエハに、水素（Ｈ）をドープする。水素（Ｈ）の加速度の制御により、損傷層を単結晶シリコンウエハ表面から１００−３００ｎｍ程度の深さに形成する。さらに、単結晶シリコンウエハ上に接合層を形成する。ここでは、接合層として、酸化窒化シリコン（ＳｉＯＮ）膜を膜厚５０ｎｍ、窒化酸化シリコン（ＳｉＮＯ）膜を膜厚５０ｎｍとした積層膜を形成する。これらはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて成膜することができる。接合層は単層構造でも、積層構造でもよいが、表面を化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理する等によって、表面平均荒さをＲａ＝４ｎｍ以下とする。一方、ガラス基板（支持基板）にも、表面平均荒さがＲａ＝４ｎｍ以下となるような接合層を形成する。
該接合層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等を材料とすることができ、単層構造でも、積層構造でもよい。これらの接合層は、バッファ層あるいはブロッキング層としての機能も有する。
該接合層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等を材料とすることができ、単層構造でも、積層構造でもよい。これらの接合層は、バッファ層あるいはブロッキング層としての機能も有する。
なお、酸化窒化シリコン膜とは、窒素よりは酸素の含有量が多いものをいい、窒化酸化シリコン膜とは、逆に酸素よりは窒素の含有量が多いものをいう。具体的には、酸化窒化シリコン膜は、ラザフォード後方散乱法又は水素前方散乱法を用いて測定した場合に酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。これに対して窒化酸化シリコン膜とは同法を用いて測定した場合に酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜２５原子％の範囲で含まれるものをいう。
そして、単結晶シリコンウエハの接合層とガラス基板（支持基板）の絶縁層とを密着させ、４００〜６００℃の熱処理を行った後に、単結晶シリコンウエハを分離すると、ガラス基板（支持基板）に単結晶シリコンウエハから剥がれた単結晶シリコン層が接合層及び絶縁層を介して形成される。その際には、単結晶シリコン層の膜厚は、水素（Ｈ）ドープ時の加速度の設定によって、制御することができる。単結晶シリコン層がガラス基板（支持基板）上に形成される際に、単結晶シリコンウエハ（ここでは接合層）又はガラス基板（ここでは絶縁層）のいずれかの表面に異物があると、単結晶半導体層欠損領域（以下、単に「半導体層欠損領域」ということもある）が形成される。図１（Ａ）は、このときのガラス基板（支持基板）５０の断面図を示しており、単結晶シリコン層５３と、単結晶シリコンウエハ表面に形成された接合層５２とが欠損していることを示している。また、ガラス基板（支持基板）５０上には、絶縁層５１が設けられている。なお、単結晶シリコンウエハと支持基板との間には、前記したように接合層と絶縁層の両者が存在することが好ましいが、一方のみでもよく、その場合には接合層は絶縁層も兼ねることになる。また、支持基板が絶縁体の場合には両層とも存在しなくてもよい。
以下に、半導体層欠損領域の位置情報を欠損検知装置により検出し、検出した位置情報に基づいて半導体層欠損領域に埋め込まれた非単結晶半導体層を選択的に結晶化する、又は結晶性を高める、より具体的な例を述べる。なお、結晶性とは、固体を構成する原子配列の規則性の度合いを表現するものである。結晶性を評価する方法として、ラマン分光法、Ｘ線回折法などがある。
ＣＣＤカメラを用いて撮影した画像の各位置における輝度を捉える。前記画像において、予め形成されたマーカ部を除けば、単結晶半導体層の輝度と異なる領域が半導体層欠損領域として検出される。検出された情報がデータ処理部で認識される。そして、単結晶半導体層上及び半導体層欠損領域のガラス基板（支持基板）上に非単結晶半導体層を成膜する（図１（Ｂ））。該非単結晶半導体層には、シランやゲルマンに代表される半導体材料ガスを用いてＣＶＤ法やスパッタリング法で作製される非晶質半導体、微結晶半導体、又は多結晶半導体などを用いることができる。その成膜にＣＶＤ法を用いた場合にはカバレッジが良いため、成膜された非単結晶半導体層は半導体層欠損領域を良好に充填することになり好ましい。
なお、微結晶半導体とは、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が支持基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ-1よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ-1と非晶質シリコンを示す４８０ｃｍ-1の間に微結晶シリコンのラマンスペクトルのピークがある。
ここでは、単結晶半導体層として単結晶シリコン層５３を用いていることから、ＣＶＤ法にて非単結晶シリコン層５４を成膜する例を示す。但し、ＣＶＤ法にて非単結晶シリコン層５４を成膜すると、該非単結晶シリコン層５４の水素濃度が高くなる。非単結晶シリコン層５４の水素濃度が高いと、後のレーザ処理にて非単結晶シリコン層５４が消失する可能性があるため、成膜後に熱処理を行い、水素を放出する必要がある。
半導体層欠損領域を含む領域５６に成膜された非単結晶シリコン層５４にレーザ光５５を照射し、結晶化する、又は結晶性を高める（図１（Ｃ））。半導体層欠損領域の直径は数ｍｍであるが、少なくとも半導体層欠損領域より広い範囲、好ましくは１ｍｍ以上広い範囲にてレーザ照射箇所を設定し、周囲の正常に形成された単結晶半導体層も含むようにする。これにより、半導体層欠損領域の非単結晶シリコン層５４は周囲の単結晶シリコン層５３を下地として結晶成長する。
この際には、非単結晶シリコン層５４の溶融時間が長くなるよう、支持基板を加熱窒素もしくはマイクロ波を照射する手段等にて、加熱した状態でレーザ照射するとよい。また、非単結晶シリコン層５４を溶融させ単結晶シリコン層５３を下地として結晶成長させるためには非単結晶シリコン層５４を支持基板の耐熱温度より高い温度に加熱させる必要があり、支持基板としてガラス基板を用いる場合、ランプアニール等を用いた熱処理をレーザ照射の代わりに用いることは困難である。
欠損検知装置により検出した、半導体層欠損領域の位置情報を基に、非単結晶シリコン層をレーザ照射処理により結晶化した、又は結晶性を高めた半導体基板を製造する方法には、レーザ直描装置と欠損検知装置とを具備する半導体基板製造装置を用いる。レーザ直描装置には、従来のレーザ直描装置の技術を用いることも出来る。半導体基板製造装置の具体例を図２に示す。図２にはレーザ光源からステージ上の支持基板にレーザを照射するための、レーザ光源、シャッター、ミラードライバー、可動ミラー、レンズが少なくとも設けられている。
図２に示された欠損検知装置（１）の一部をなす画像解析部（２１）は、レーザ直描装置（２）とは別に設けられ、半導体層欠損領域の位置情報（２２）をデータ処理部（２３）に出力する。具体的には、ＣＣＤ（３３）により画像が取り込まれ、画像解析部（２１）により画像解析され、検出されたデータを半導体層欠損領域の位置情報（２２）として、データ処理部（２３）に出力する。なお、画像解析部（２１）は、図示していないが、画像解析に必要な半導体層欠損領域の位置座標を出力するための画像解析プログラムと、それを機能させるコンピュータを具備しており、ＣＣＤより得られた基板表面画像より基板面内の輝度の相対差を比較して、半導体層欠損領域を判定する。また、図２の半導体基板製造装置では、欠損検知装置（１）用にＣＣＤ（３３）を別途設置しているが、それを設置することなくレーザ直描装置（２）用のＣＣＤ（３１）と兼用しても良い。
画像解析プログラムを使用して半導体層欠損領域を判定するには、以下の２つの手法によるのが好ましい。
第１は、支持基板上に形成する所望の積層構造の構造情報（膜質、膜厚）を画像解析プログラムに入力することにより、半導体層欠損領域の構造情報と、所望の積層構造の構造情報（膜質、膜厚）とが画像解析プログラムに予め蓄積され、次いで所望の積層構造の構造情報に基づいて半導体層形成領域の画像輝度を算出し、半導体層欠損領域の構造情報に基づいて半導体層欠損形成領域の画像輝度を算出し、算出された各々の画像輝度から、半導体層欠損領域を判定するための画像輝度の閾値を算出し、該閾値に基づいて半導体層欠損領域の位置座標を出力するものである。
第２は、支持基板上に、所望の積層構造を有する半導体層形成領域と、該積層構造が形成されていない半導体層欠損領域とをそれぞれ予め形成し、その両領域を参照資料として、ＣＣＤを用いて画像輝度を測定し、その測定された各々の画像輝度から、半導体層欠損領域を判定するための画像輝度の閾値を算出し、該閾値に基づいて半導体層欠損領域の位置座標を出力するものである。
データ処理部（２３）では、レーザ直描装置を駆動するための情報も処理することになる。レーザ直描装置では、支持基板であるガラス基板上に成膜された非単結晶シリコン層を結晶化する、又は結晶性を高めるためにレーザ照射を行う。レーザ光源（２４）は、成膜された非単結晶シリコン層を結晶化する、又は結晶性を高めるのに十分なエネルギーを有し、且つ一定の出力のものがよい。
具体的には、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ4、フォルステライト（Ｍｇ2ＳｉＯ4）、ＹＡｌＯ3、ＧｄＶＯ4、多結晶（セラミック）のＹＡＧ、Ｙ2Ｏ3、ＹＶＯ4、ＹＡｌＯ3、ＧｄＶＯ4にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種もしくは複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどの固体レーザ、銅蒸気レーザ、又は金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。さらに、レーザ媒体が固体である固体レーザを用いると、メンテナンスフリーの状態を長く保てるという利点や、出力が比較的に安定している利点を有している。
また、データ処理部（２３）は、光学検査装置から輝度及び位置情報を受け半導体層欠損領域を判断し、該半導体層欠損領域の情報を格納する記憶部（ＲＡＭ、ＲＯＭ等）や、ＣＰＵ等を含むマイクロプロセッサを有し、レーザ光が光制御手段（図２においてはシャッター（２５）及び可動ミラー（２６）が該当する）を通過して照射される基板（２７）の表面の位置などをコントロールする。
図２に示すように、レーザ光源（２４）から射出されるレーザ光の光路上には、データ処理部（２３）から信号を受け、ミラードライバ（２８）により制御される可動ミラー（２６）が設けられている。可動ミラー（２６）は光（電磁波）をＸＹ軸方向に走査して所望の箇所にレーザ光を照射することができる。この場合、ポリゴンミラーやガルバノミラーを用いることが好ましい。同様に、データ処理部（２３）からの信号により制御されるシャッター（２５）を設け、レーザ光源（２４）の射出タイミングをデータ処理部（２３）にて制御することができる。
さらに、支持基板を固定したステージ（２９）を移動させ、レーザ光源（２４）の射出タイミングと、ステージ（２９）の移動を同期させる方法にて、選択的にレーザを照射してもよい。このとき、シャッター（２５）でレーザ光源のオンオフ制御を行い、ステージ（２９）を移動させながら、選択的にレーザビームを照射する。レーザ照射を行う際には、基板（２７）上の所望の位置にマーカを形成し、該マーカを基準点として、位置駆動制御部（３０）によって位置決めがされる。
位置決めには、ＣＣＤ（３１）で取り込んだ画像を画像処理することによって認識する方法を用いるのが好ましい。上記したマーカを用いた精密位置決め方法は、半導体素子作製において、レーザ処理の工程以外にも、例えば、フォトリソグラフィー法の露光工程やレーザによる半導体素子の形成、切断、又は開口等に用いるレーザ直描工程に使用されている。但し、本実施の形態で行うレーザによる非単結晶半導体層を結晶化する、又は結晶性を高める処理の時点では半導体素子は形成されていないことから、数百μｍ程度の位置決め誤差は許容される。なお、マーカは半導体層の下層の絶縁膜に形成すればよい。このように半導体層欠損領域の非単結晶半導体層を結晶化等をする際にレーザ直描装置を採用する場合には、レーザ照射処理をＣＣＤ（３１）を通してモニタ（３２）で確認できる手段を設けることが好ましい。
ここでは、基板上の半導体層欠損領域の非単結晶シリコン層を結晶化する、又は結晶性を高める処理後、化学機械研磨やＤＲＹエッチング、あるいはその組み合わせにより単結晶シリコン層及び結晶化された、又は結晶性が高められた非単結晶シリコン層を平坦化、かつ薄膜化し、所望の膜厚とする。なお、便宜上、平坦化、かつ薄膜化された、単結晶シリコン層、及び結晶化された、又は結晶性が高められた非単結晶シリコン層を、ここでは単に平坦化されたシリコン層５７とも呼ぶ（図１（Ｄ））。この薄膜化にて、半導体欠損領域以外にＣＶＤ法で形成された非単結晶シリコン層は全て消失する。すなわち、半導体欠損領域以外の非単結晶シリコン層は不必要であり、薄膜化により積極的に除去される。なお、単結晶シリコン層を薄膜化した場合には、Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ ｖａｌｕｅ）を向上させる効果が見込まれるが、その際には、Ｉonが低下するため最適な条件を採用することになる。
その後、平坦化されたシリコン層５７を島状に形成し、更にゲート絶縁膜を１０〜１００ｎｍの膜厚にて形成し、その上層にタンタル（Ｔａ）やタングステン（Ｗ）等からなるゲートメタルを成膜、層間膜、配線を形成し、所望の素子を形成する。
なお、図３（Ａ）で示されるように、半導体層欠損領域には異物（ゴミ）５８が残存している可能性が高い。上述した製造工程では行わなかったが、半導体層欠損領域の位置情報取得後、半導体層欠損領域部分をヒドロ洗浄もしくは超音波洗浄を例とする洗浄処理を行い、異物（ゴミ）５８を除去してもよい（図３（Ｂ））。
洗浄工程、すなわち図３（Ｂ）の工程にて、異物（ゴミ）５８が取れないようであれば、図１（Ｃ）の処理同様、半導体層欠損領域の位置情報を用いて、該領域にレーザを照射し、異物（ゴミ）５８を除去してもよい。なお、その際の半導体層欠損領域の位置情報は異物（ゴミ）が支持基板表面に付いた状態であることを示す情報を含んだ状態で取得することができる。
図４は、図１ないし図３を用いて説明した製造方法の全工程をフロー的に示したものである。図１で示す処理は、単結晶シリコン層を支持基板に形成する工程（１１）、光学検査器で半導体層欠損領域の情報を取得する工程（１３）、非単結晶シリコン層を形成する工程（１４）、レーザで半導体層欠損領域の非単結晶シリコン層を結晶化する、又は結晶性を高める工程（１５）、平坦化されたシリコン層を形成する工程（１６）を行うことで達成される。その後、所望する半導体装置に応じて、適切な構造の半導体素子層を形成する工程（１７）を行う。なお、単結晶シリコン層を支持基板に形成する工程（１１）の後に、前記したとおり異物（ゴミ）を除去する工程（１２）を経ても良い。
なお、図４で示した工程は、その順番を一部入れ替えることもできる。例えば光学検査器で半導体層欠損領域の情報を取得する工程（１３）は、単結晶シリコン層を支持基板に形成する工程（１１）と、レーザで半導体層欠損領域の非単結晶シリコン層を結晶化する、又は結晶性を高める工程（１５）との間であれば良い。具体的には、例えば半導体層欠損領域に非単結晶シリコン層を成膜した後でも、半導体層欠損領域と、正常に単結晶シリコン層が形成された領域とでは図１（Ｂ）で示されるように単結晶シリコン層分の膜厚が異なるため、光学検査器で半導体層欠損領域を認識することができる。
上述した方法は、面積の大きな基板ほど、また半導体層欠損領域が小さいほど、処理時間の短縮に有効である。例えば幅５００μｍ、走査速度３５０ｍｍ／ｓｅｃの点状レーザを使用し、６００×７２０（ｍｍ2）長方形の支持基板に対して、全面にレーザ照射し、結晶化する、又は結晶性を高める処理を行うと、支持基板１枚あたり１ｈｒ〜１．５ｈｒｓの処理時間が必要となるが、レーザ照射領域を上述した方法で限定し、選択的に行うことにより、処理時間を短縮することができる。例えば、半導体層欠損領域が１％以下である場合、支持基板に照射するレーザエネルギーを大幅に低減することができる。
（実施の形態２）
本実施の形態は、支持基板上に単結晶半導体層を転写するまでの製造工程の詳細を示すものである。本実施の形態では、絶縁層からなるバッファ層を介して単結晶半導体層が支持基板に固定されている半導体基板について説明する。なお、バッファ層の介在は好ましいものではあるが必ずしも必要とされるものではない。また、本実施の形態では、バッファ層は、単結晶半導体ウエハ上に形成されるが、実施の形態１のように支持基板上に形成してもよい。本実施の形態の製造方法で製造する半導体基板の一例を図５に斜視図にて図示する。
本実施の形態は、支持基板上に単結晶半導体層を転写するまでの製造工程の詳細を示すものである。本実施の形態では、絶縁層からなるバッファ層を介して単結晶半導体層が支持基板に固定されている半導体基板について説明する。なお、バッファ層の介在は好ましいものではあるが必ずしも必要とされるものではない。また、本実施の形態では、バッファ層は、単結晶半導体ウエハ上に形成されるが、実施の形態１のように支持基板上に形成してもよい。本実施の形態の製造方法で製造する半導体基板の一例を図５に斜視図にて図示する。
半導体基板１０は、支持基板１００に単結晶半導体層１１６が貼り付けられており、単結晶半導体層１１６はバッファ層１０１を介して支持基板１００に設けられている。半導体基板１０はいわゆるＳＯＩ構造の基板で、絶縁層上に単結晶半導体層が形成されている基板である。なお、単結晶半導体層には、単結晶シリコン、単結晶ゲルマニウム、単結晶シリコンゲルマニウムなど、第１４族元素でなる単結晶半導体を用いることができる。さらに、ガリウムヒ素やインジウムリン等の単結晶化合物半導体も用いることができる。
支持基板１００には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を用いる。また、ガラス基板より軟化点温度が高い材料を用いた基板を用いても良い。例えば石英基板、セラミック基板、サファイア基板、金属やステンレスなどの導電体でなる導電性基板、シリコンやガリウムヒ素などの半導体でなる基板などを用いても良い。但し表面が導電性を持つ場合には、基板表面に絶縁層を形成する。なお、支持基板１００に透光性の基板を用いることで、透過型または半透過型の表示装置の製造に適した半導体基板１０を製造することができる。
以下、図６を参照して、図５に示す半導体基板１０の製造方法を説明する。まず、図６（Ａ）に示すように、単結晶半導体ウエハ１１０上にバッファ層となる絶縁層１１２を形成する。絶縁層１１２は単層構造とすることができるし、２層以上の多層構造とすることもできる。絶縁層１１２の厚さは５ｎｍ以上４００ｎｍ以下とすることができる。本実施の形態では、絶縁層１１２は、絶縁膜１１２ａと絶縁膜１１２ｂとの２層構造とする。また、絶縁層１１２を２層構造とし、ブロッキング層として機能させる場合には、絶縁膜１１２ａと絶縁膜１１２ｂとの組み合わせは、例えば、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
なお、バッファ層とは、各種目的で支持基板と半導体層との間に形成される層の総称であり、そのうち特に可動イオン等の電気特性に影響を与える元素の移動を阻止する機能に着目した層をブロッキング層という。また、絶縁層は、非導電性の材料を使用して形成した層を意味し、バッファ層及びブロッキング層はこれを用いて形成するのが通常である。したがって、本願明細書においても、それら用語はかかる意味において使用されており、使い分けがなされている。
例えば、バッファ層を形成する下層の絶縁膜１１２ａとしては、単結晶半導体ウエハ１１０を熱酸化処理して形成された酸化膜を適用することができる。この酸化膜を形成するための熱酸化処理は、ハロゲンを含むガスが添加された酸化雰囲気下で行われることが好ましい。該雰囲気下において形成された酸化膜はハロゲンを含み、ブロッキング層として機能させることができるからである。なお、ハロゲンを含むガスとして、ＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃｌ2、ＣｌＦ、ＢＣｌ3、Ｆ、Ｂｒ2などから選ばれた一種類又は複数種類のガスを用いることができる。
次に、図６（Ｂ）に示すように、絶縁層１１２を介して、電界で加速されたイオンでなるイオンビーム１２１を単結晶半導体ウエハ１１０に照射して、単結晶半導体ウエハ１１０の表面から所定の深さの領域に、損傷領域１１３を形成する。イオンビーム１２１は、例えば、水素ガス又は水素を主成分とするガス等のソースガスを励起して、ソースガスのプラズマ、すなわち水素プラズマを生成し、プラズマから電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。損傷領域１１３を形成する深さで、単結晶半導体ウエハ１１０から分離される単結晶半導体層の厚さが決定される。ここでは、単結晶半導体層の厚さが２０ｎｍ以上５００ｎｍ以下、好ましくは２０ｎｍ以上２００ｎｍ以下になるように、損傷領域１１３が形成される深さを調節する。
損傷領域１１３を形成した後、図６（Ｃ）に示すように、絶縁層１１２の表面に平滑で親水性の接合層１１４を形成する。絶縁層１１２上に接合層１１４を形成する工程では、単結晶半導体ウエハ１１０の加熱温度は、損傷領域１１３に添加した元素または分子が析出しない温度とし、その加熱温度は３５０℃以下が好ましい。言い換えると、この加熱温度は損傷領域１１３からガスが抜けない温度である。なお、接合層１１４は、イオン添加工程（損傷領域１１３形成工程）前に形成することもできる。この場合は、接合層１１４を形成するときのプロセス温度を、３５０℃以上にすることができる。
接合層１１４は、単結晶半導体ウエハ１１０の表面に形成された絶縁層１１２の表面に形成され、平滑で親水性の表面を有する。そのため、接合層１１４は、表面平均粗さＲａが０．７ｎｍ以下、より好ましくは、０．４ｎｍ以下である。また、接合層１１４の好ましい厚さは５ｎｍ以上５００ｎｍ以下であり、より好ましくは１０ｎｍ以上２００ｎｍ以下である。
次に、絶縁層１１２、損傷領域１１３および接合層１１４が形成された単結晶半導体ウエハ１１０と支持基板１００を洗浄する。この洗浄工程は、純水による超音波洗浄で行うことができる。また、接合層１１４の表面、および支持基板１００の活性化処理には、オゾン水による洗浄の他、原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若しくはラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の希ガス中性原子ビーム若しくは希ガスイオンビームを用いることができる。
図６（Ｄ）は接合工程を説明する断面図である。接合層１１４を介して、支持基板１００と単結晶半導体ウエハ１１０を密接させる。単結晶半導体ウエハ１１０の端の一箇所に３００〜１５０００Ｎ／ｃｍ2程度の圧力を加える。この圧力は、１０００〜５０００Ｎ／ｃｍ2が好ましい。圧力をかけた部分から接合層１１４と支持基板１００とが接合しはじめ、接合部分が接合層１１４の全面におよぶ。その結果、支持基板１００に単結晶半導体ウエハ１１０が密着される。この接合工程は、加熱処理を伴わず、常温で行うことができるため、支持基板１００に、ガラス基板のように耐熱温度が７００℃以下の低耐熱性の基板を用いることが可能である。
支持基板１００に単結晶半導体ウエハ１１０を貼り合わせた後、支持基板１００と接合層１１４との接合界面での接合を強固にするための加熱処理を行うことが好ましい。この処理温度は、損傷領域１１３に亀裂を発生させない温度とし、２００℃以上４５０℃以下の温度範囲で処理することができる。また、この温度範囲で加熱しながら、支持基板１００に単結晶半導体ウエハ１１０を貼り合わせることで、支持基板１００と接合層１１４との接合界面での接合を強固にすることもできる。
次いで、加熱処理を行い、損傷領域１１３に亀裂を生じさせて、単結晶半導体ウエハ１１０から単結晶半導体層１１５を分離する。図６（Ｅ）は、単結晶半導体ウエハ１１０から単結晶半導体層１１５を分離する分離工程を説明する図である。記号１１７を付した要素は単結晶半導体層１１５が分離された単結晶半導体ウエハ１１０を示している。
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。この加熱処理で、単結晶半導体層１１５が貼り付けられた支持基板１００の温度を５５０℃以上６５０℃以下の範囲に上昇させることが好ましい。
なお、本実施の形態の方法を用いて、１枚の支持基板に複数の単結晶半導体層を貼り付けることもできる。支持基板に図６（Ｃ）の構造の単結晶半導体ウエハを複数枚貼り付ける。そして、図６（Ｄ）〜図６（Ｅ）の工程を行うことで、複数の単結晶半導体層が貼り付けられた支持基板でなる半導体基板を製造することができる。
１ 欠損検知装置
２ レーザ直描装置
１０ 半導体基板
１１ 単結晶シリコン層を支持基板に形成する工程
１２ 異物を除去する工程
１３ 光学検査器で半導体層欠損領域の情報を取得する工程
１４ 非単結晶シリコン層を形成する工程
１５ レーザで半導体層欠損領域の非単結晶シリコン層を結晶化する、
又は結晶性を高める工程
１６ 平坦化されたシリコン層を形成する工程
１７ 半導体素子層を形成する工程
２１ 画像解析部
２２ 欠損領域の位置情報
２３ データ処理部
２４ レーザ光源
２５ シャッター
２６ 可動ミラー
２７ 基板
２８ ミラードライバー
２９ ステージ
３０ 位置駆動制御部
３１、３３ ＣＣＤ
３２ モニタ
５０ ガラス基板（支持基板）
５１ 絶縁層
５２ 接合層
５３ 単結晶シリコン層
５４ 非単結晶シリコン層
５５ レーザ光
５６ 領域
５７ 平坦化されたシリコン層
５８ 異物（ゴミ）
１００ 支持基板
１０１ バッファ層
１１０ 単結晶半導体ウエハ
１１２ 絶縁層
１１２ａ 絶縁膜
１１２ｂ 絶縁膜
１１３ 損傷領域
１１４ 接合層
１１５ 単結晶半導体層
１１６ 単結晶半導体層
１１７ 単結晶半導体層１１５が分離された単結晶半導体ウエハ１１０
２ レーザ直描装置
１０ 半導体基板
１１ 単結晶シリコン層を支持基板に形成する工程
１２ 異物を除去する工程
１３ 光学検査器で半導体層欠損領域の情報を取得する工程
１４ 非単結晶シリコン層を形成する工程
１５ レーザで半導体層欠損領域の非単結晶シリコン層を結晶化する、
又は結晶性を高める工程
１６ 平坦化されたシリコン層を形成する工程
１７ 半導体素子層を形成する工程
２１ 画像解析部
２２ 欠損領域の位置情報
２３ データ処理部
２４ レーザ光源
２５ シャッター
２６ 可動ミラー
２７ 基板
２８ ミラードライバー
２９ ステージ
３０ 位置駆動制御部
３１、３３ ＣＣＤ
３２ モニタ
５０ ガラス基板（支持基板）
５１ 絶縁層
５２ 接合層
５３ 単結晶シリコン層
５４ 非単結晶シリコン層
５５ レーザ光
５６ 領域
５７ 平坦化されたシリコン層
５８ 異物（ゴミ）
１００ 支持基板
１０１ バッファ層
１１０ 単結晶半導体ウエハ
１１２ 絶縁層
１１２ａ 絶縁膜
１１２ｂ 絶縁膜
１１３ 損傷領域
１１４ 接合層
１１５ 単結晶半導体層
１１６ 単結晶半導体層
１１７ 単結晶半導体層１１５が分離された単結晶半導体ウエハ１１０
Claims (14)
- 支持基板に単結晶半導体層を貼り合わせ、
前記単結晶半導体層の欠損領域である半導体層欠損領域を欠損検知装置により検出し、
前記単結晶半導体層及び前記半導体層欠損領域の支持基板上に非単結晶半導体層を形成し、
前記欠損検知装置により検出された前記半導体層欠損領域の位置情報に基づいて、前記半導体層欠損領域の前記非単結晶半導体層を結晶化する、又は結晶性を高める処理を行い、結晶化した、又は結晶性が高められた非単結晶半導体層を形成し、
前記単結晶半導体層及び前記結晶化した、又は結晶性が高められた非単結晶半導体層に平坦化処理をすることを特徴とする半導体基板の製造方法。 - 支持基板に単結晶半導体層を貼り合わせ、
前記単結晶半導体層及び前記単結晶半導体層の欠損領域である半導体層欠損領域の支持基板上に非単結晶半導体層を形成し、
前記半導体層欠損領域を欠損検知装置により検出し、
前記欠損検知装置により検出された前記半導体層欠損領域の位置情報に基づいて、前記半導体層欠損領域の前記非単結晶半導体層を結晶化する、又は結晶性を高める処理を行い、結晶化した、又は結晶性が高められた非単結晶半導体層を形成し、
前記単結晶半導体層及び前記結晶化した、又は結晶性が高められた非単結晶半導体層に平坦化処理をすることを特徴とする半導体基板の製造方法。 - 前記支持基板への前記単結晶半導体層の貼り合わせが、
前記支持基板と、単結晶半導体ウエハとが密着接合され、前記単結晶半導体ウエハに形成されていた層状の損傷領域で分離することにより、前記単結晶半導体ウエハの一部を薄層状に残存させることによるものである請求項１又は２に記載の半導体基板の製造方法。 - 前記支持基板への前記単結晶半導体層の貼り合わせが、
前記支持基板上に絶縁層を形成し、前記支持基板と、単結晶半導体ウエハとが密着接合され、前記単結晶半導体ウエハに形成されていた層状の損傷領域で分離することにより、前記単結晶半導体ウエハの一部を薄層状に残存させることによるものである請求項１又は２に記載の半導体基板の製造方法。 - 前記支持基板への前記単結晶半導体層の貼り合わせが、
前記支持基板と、表面に絶縁層が形成された単結晶半導体ウエハとが密着接合され、前記単結晶半導体ウエハに形成されていた層状の損傷領域で分離することにより、前記単結晶半導体ウエハの一部を薄層状に残存させることによるものである請求項１又は２に記載の半導体基板の製造方法。 - 前記支持基板への前記単結晶半導体層の貼り合わせが、
前記支持基板上に絶縁層を形成し、前記支持基板と、表面に絶縁層が形成された単結晶半導体ウエハとが密着接合され、前記単結晶半導体ウエハに形成されていた層状の損傷領域で分離することにより、前記単結晶半導体ウエハの一部を薄層状に残存させることによるものである請求項１又は２に記載の半導体基板の製造方法。 - 前記支持基板と、前記単結晶半導体ウエハとの密着接合が、
前記支持基板に前記単結晶半導体ウエハを密接し、その一端部を加圧することにより行うものである請求項３ないし６のいずれか一項に記載の半導体基板の製造方法。 - 前記支持基板と、前記単結晶半導体ウエハとの密着接合が、
前記支持基板に前記単結晶半導体ウエハを密接し、その一端部を加圧した後に、２００℃以上４５０℃以下の加熱処理を行うものである請求項３ないし６のいずれか一項に記載の半導体基板の製造方法。 - 前記層状の損傷領域が、
前記単結晶半導体ウエハに電界で加速されたイオンビームを照射することによって形成される請求項３ないし８のいずれか一項に記載の半導体基板の製造方法。 - 前記単結晶半導体ウエハからの前記単結晶半導体層の分離が、
５５０℃以上６５０℃以下の加熱処理を行い、前記層状の損傷領域に亀裂を生じさせることにより行うものである請求項３ないし９のいずれか一項に記載の半導体基板の製造方法。 - 前記単結晶半導体層の厚さが、
２０〜５００ｎｍである請求項１ないし１０のいずれか一項に記載の半導体基板の製造方法。 - 前記欠損検知装置が、
ＣＣＤと、画像解析に必要な前記半導体層欠損領域の位置座標を出力するための画像解析プログラム及び前記画像解析プログラムを機能させるコンピュータを有する画像解析部と、を具備するものである請求項１ないし１１のいずれか一項に記載の半導体基板の製造方法。 - 前記非単結晶半導体層を結晶化する、又は結晶性を高める処理が、
レーザ照射処理である請求項１ないし１２のいずれか一項に記載の半導体基板の製造方法。 - 前記平坦化処理が、
化学機械研磨、ＤＲＹエッチング、又はそれらの組み合わせである請求項１ないし１３のいずれか一項に記載の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009052943A JP5481078B2 (ja) | 2008-03-11 | 2009-03-06 | 半導体基板の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008060554 | 2008-03-11 | ||
| JP2008060554 | 2008-03-11 | ||
| JP2009052943A JP5481078B2 (ja) | 2008-03-11 | 2009-03-06 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009246349A JP2009246349A (ja) | 2009-10-22 |
| JP5481078B2 true JP5481078B2 (ja) | 2014-04-23 |
Family
ID=41063492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009052943A Expired - Fee Related JP5481078B2 (ja) | 2008-03-11 | 2009-03-06 | 半導体基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8193071B2 (ja) |
| JP (1) | JP5481078B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5819614B2 (ja) * | 2011-02-02 | 2015-11-24 | 信越化学工業株式会社 | Ｓｏｉウェーハの製造方法 |
| US10049947B2 (en) | 2014-07-08 | 2018-08-14 | Massachusetts Institute Of Technology | Method of manufacturing a substrate |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453153A (en) * | 1987-11-13 | 1995-09-26 | Kopin Corporation | Zone-melting recrystallization process |
| JPH0529215A (ja) * | 1991-07-22 | 1993-02-05 | Nippon Telegr & Teleph Corp <Ntt> | ビームアニール方法 |
| JP3156878B2 (ja) * | 1992-04-30 | 2001-04-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5587614A (en) * | 1995-03-01 | 1996-12-24 | Texas Instruments Incorporated | Microplanarization of rough electrodes by thin amorphous layers |
| JPH08250421A (ja) | 1995-03-10 | 1996-09-27 | Canon Inc | 半導体基板の製造方法および半導体基板 |
| JP2000031488A (ja) * | 1997-08-26 | 2000-01-28 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH11163363A (ja) | 1997-11-22 | 1999-06-18 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6214653B1 (en) * | 1999-06-04 | 2001-04-10 | International Business Machines Corporation | Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate |
| US6534326B1 (en) * | 2002-03-13 | 2003-03-18 | Sharp Laboratories Of America, Inc. | Method of minimizing leakage current and improving breakdown voltage of polycrystalline memory thin films |
| US6919238B2 (en) * | 2002-07-29 | 2005-07-19 | Intel Corporation | Silicon on insulator (SOI) transistor and methods of fabrication |
| TWI331803B (en) * | 2002-08-19 | 2010-10-11 | Univ Columbia | A single-shot semiconductor processing system and method having various irradiation patterns |
| JP2004193529A (ja) * | 2002-10-16 | 2004-07-08 | Shin Etsu Handotai Co Ltd | ウエーハの評価方法及び装置 |
| JP2006279015A (ja) * | 2005-03-02 | 2006-10-12 | Seiko Epson Corp | 半導体装置の製造方法、集積回路、電気光学装置、及び電子機器 |
| JP2007116113A (ja) * | 2005-09-22 | 2007-05-10 | Advanced Lcd Technologies Development Center Co Ltd | 結晶化方法、レーザ結晶化装置および表示装置 |
| JP4956987B2 (ja) * | 2005-12-16 | 2012-06-20 | 株式会社島津製作所 | レーザー結晶化装置及び結晶化方法 |
| FR2896338B1 (fr) * | 2006-01-17 | 2008-04-18 | St Microelectronics Crolles 2 | Procede de realisation d'une couche monocristalline sur une couche dielectrique |
| KR100818285B1 (ko) * | 2006-11-17 | 2008-04-01 | 삼성전자주식회사 | 단결정 실리콘 로드 제조방법 |
| CN101281912B (zh) | 2007-04-03 | 2013-01-23 | 株式会社半导体能源研究所 | Soi衬底及其制造方法以及半导体装置 |
| CN101657882B (zh) | 2007-04-13 | 2012-05-30 | 株式会社半导体能源研究所 | 显示器件、用于制造显示器件的方法、以及soi衬底 |
| EP1986230A2 (en) | 2007-04-25 | 2008-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing SOI substrate and method of manufacturing semiconductor device |
| JP5289805B2 (ja) | 2007-05-10 | 2013-09-11 | 株式会社半導体エネルギー研究所 | 半導体装置製造用基板の作製方法 |
| US7781306B2 (en) | 2007-06-20 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor substrate and method for manufacturing the same |
| US7763502B2 (en) | 2007-06-22 | 2010-07-27 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and electronic device |
| JP4445524B2 (ja) * | 2007-06-26 | 2010-04-07 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| JP2009016692A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Corp | 半導体記憶装置の製造方法と半導体記憶装置 |
| FR2931014B1 (fr) * | 2008-05-06 | 2010-09-03 | Soitec Silicon On Insulator | Procede d'assemblage de plaques par adhesion moleculaire |
| WO2009139793A1 (en) * | 2008-05-14 | 2009-11-19 | S.O.I.Tec Silicon On Insulator Technologies | Methods for improving the quality of group iii-nitride materials and structures produced by the methods |
-
2009
- 2009-03-04 US US12/397,365 patent/US8193071B2/en not_active Expired - Fee Related
- 2009-03-06 JP JP2009052943A patent/JP5481078B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009246349A (ja) | 2009-10-22 |
| US20090233417A1 (en) | 2009-09-17 |
| US8193071B2 (en) | 2012-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101641368B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| JP5363977B2 (ja) | 照射アニールを用いて作製されたセミコンダクタ・オン・インシュレータ構造 | |
| JP3586558B2 (ja) | 薄膜の改質方法及びその実施に使用する装置 | |
| KR101706068B1 (ko) | 반도체 장치 및 반도체 장치의 제작 방법 | |
| US20060183276A1 (en) | Method of manufacturing a semiconductor device | |
| TWI412639B (zh) | 矽晶圓及其製造方法 | |
| JP2004128421A (ja) | レーザ照射方法およびレーザ照射装置、並びに半導体装置の作製方法 | |
| JP5610759B2 (ja) | Ｓｏｉ基板の作製方法、半導体装置の作製方法 | |
| KR20100038059A (ko) | 반도체 기판의 제작 방법 및 반도체장치 | |
| US20120122298A1 (en) | Method for manufacturing semiconductor substrate | |
| JP5481078B2 (ja) | 半導体基板の製造方法 | |
| US20140357093A1 (en) | Process for stabilizing a bonding interface, located within a structure which comprises an oxide layer and structure obtained | |
| JP5583916B2 (ja) | 半導体基板の作製方法及び半導体装置の作製方法 | |
| JP5320954B2 (ja) | Ｓｏｉウェーハの製造方法 | |
| JP2005064453A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP5355928B2 (ja) | 貼り合わせ法による半導体基板の製造方法 | |
| JP5244832B2 (ja) | 半導体装置の作製方法 | |
| TWI535901B (zh) | 矽晶圓及其製造方法 | |
| JP5414203B2 (ja) | 半導体装置の作製方法 | |
| JP4946093B2 (ja) | レーザアニール装置のレーザ光のエネルギー決定方法、レーザアニール装置のレーザ光のエネルギー決定装置及びレーザアニール装置及び薄膜トランジスタの製造方法 | |
| US20080268660A1 (en) | Method of manufacturing semiconductor device | |
| JP2008294397A (ja) | 半導体装置の製造方法 | |
| JP2010098106A (ja) | 半導体デバイスの製造方法、半導体デバイス | |
| JP5255739B2 (ja) | 半導体装置の作製方法 | |
| JP4211085B2 (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110418 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140217 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5481078 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |