JP5471427B2 - Single-phase differential conversion circuit - Google Patents

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本発明は,単相入力信号を差動出力信号に変換する単相差動変換回路に関する。   The present invention relates to a single-phase differential conversion circuit that converts a single-phase input signal into a differential output signal.

単相差動変換回路は,単相の入力信号から正相出力信号とそれと逆相の逆相出力信号とからなる差動出力信号を生成する回路である。単相差動変換回路は,一般に,単相入力信号を偶数段のインバータ列を通過させて正相出力信号を生成し,同じ単相入力信号を奇数段のインバータ列を通過させて正相出力信号とは位相が逆相であり差動の関係をもつ逆相出力信号を生成する。そのため,単相差動変換回路内の正相側と逆相側とでインバータ列の段数が異なり,正相出力信号と逆相出力信号とで位相を一致させることができない。上記の偶数段と奇数段とが逆になっても同じである。   The single-phase differential conversion circuit is a circuit that generates a differential output signal composed of a normal-phase output signal and a reverse-phase output signal from the single-phase input signal. In general, a single-phase differential conversion circuit generates a positive-phase output signal by passing a single-phase input signal through an even number of inverter rows, and a positive-phase output signal by passing the same single-phase input signal through an odd number of inverter rows. Generates a negative phase output signal having a negative phase and a differential relationship. For this reason, the number of stages of the inverter train differs between the positive phase side and the negative phase side in the single-phase differential conversion circuit, and the phase cannot be matched between the positive phase output signal and the negative phase output signal. The same is true even if the even and odd stages are reversed.

ここで位相が一致するとは,正相出力信号と逆相出力信号とがちょうど180°の位相差を有することを意味する。180°の位相差からのずれが位相ずれに対応する。   Here, the fact that the phases match means that the positive phase output signal and the negative phase output signal have a phase difference of exactly 180 °. The deviation from the 180 ° phase difference corresponds to the phase deviation.

このような位相ずれをなくすために,インバータの段数が少ない方に遅延回路を挿入したり,インバータの段数が少ないほうのインバータの遅延時間を長くしたりすることが提案されている。例えば,特許文献1,2などである。   In order to eliminate such a phase shift, it has been proposed to insert a delay circuit in a smaller number of inverter stages or to increase a delay time of an inverter having a smaller number of inverter stages. For example, Patent Literatures 1 and 2 are used.

特開2001−345683号公報JP 2001-345683 A 特開平7−74787号公報JP-A-7-74787

しかし,遅延回路を挿入することで位相を一致させるためには,遅延回路の遅延量を正確に設定する必要があり,トランジスタデバイスの製造ばらつきを吸収することは困難である。また,インバータの遅延時間を長く調整することも同様に容易ではない。   However, in order to match the phases by inserting a delay circuit, it is necessary to accurately set the delay amount of the delay circuit, and it is difficult to absorb manufacturing variations of transistor devices. Similarly, it is not easy to adjust the delay time of the inverter longer.

そこで,本発明の目的は,正相出力信号と逆相出力信号の位相を一致させた単相差動変換回路を提供することにある。   Therefore, an object of the present invention is to provide a single-phase differential conversion circuit in which the phases of a normal phase output signal and a negative phase output signal are matched.

本発明の第1の側面は,
単相入力信号が入力される入力端子と,
正相出力信号が出力される正相出力端子と,
前記正相出力信号と差動関係にある逆相出力信号が出力される逆相出力端子と,
前記入力端子と正相出力端子との間に設けられ,直列に接続された第1,第2のインバータを少なくとも含む第1のインバータ列と,
前記入力端子と逆相出力端子との間に設けられ,直列に接続された第3,第4,第5のインバータを少なくとも含み、第1のインバータ列よりも段数が1段多い第2のインバータ列とを有し,
前記第1のインバータ列は,さらに,前記第1のインバータの出力端子にドレインが接続され,導通しない電圧にゲートが接続されたトランジスタを有するダミーインバータを有する。
The first aspect of the present invention is:
An input terminal to which a single-phase input signal is input;
A positive phase output terminal for outputting a positive phase output signal;
A negative phase output terminal from which a negative phase output signal in a differential relationship with the positive phase output signal is output;
A first inverter row provided between the input terminal and the positive phase output terminal and including at least first and second inverters connected in series;
A second inverter provided between the input terminal and the negative-phase output terminal and including at least third, fourth, and fifth inverters connected in series and having one stage higher than the first inverter row And
The first inverter row further includes a dummy inverter having a transistor having a drain connected to the output terminal of the first inverter and a gate connected to a voltage that is not conductive.

第1の構成において好ましくは,前記第1,第2,ダミー,第3,第4,第5のインバータのゲート幅の比が,m/2:m:m/2:1:m:mであり,前記mはインバータの増倍率である。 In the first configuration, preferably, a ratio of gate widths of the first, second, dummy, third, fourth, and fifth inverters is m / 2: m 2 : m / 2: 1: m: m. 2 and m is the multiplication factor of the inverter.

本発明の第2の側面は
単相入力信号が入力される入力端子と,
正相出力信号が出力される正相出力端子と,
前記正相出力信号と逆相の逆相出力信号が出力される逆相出力端子と,
前記入力端子と正相出力端子との間に設けられ,直列に接続された第1,第2のインバータを少なくとも含む第1のインバータ列と,
前記入力端子と逆相出力端子との間に設けられ,直列に接続された第3,第4,第5のインバータを少なくとも含み、第1のインバータ列よりも段数が1段多い第2のインバータ列とを有し,
前記第1のインバータ列は,さらに,
前記第1のインバータの出力端子にドレインが接続され,導通しない電圧にゲートが接続されたトランジスタを有するトランジスタを有する第1のダミーインバータと,前記第1のインバータの出力端子にゲートが接続されたトランジスタを有する第2のダミーインバータとを有する。
According to a second aspect of the present invention, an input terminal to which a single-phase input signal is input;
A positive phase output terminal for outputting a positive phase output signal;
A negative phase output terminal for outputting a negative phase output signal opposite to the positive phase output signal;
A first inverter row provided between the input terminal and the positive phase output terminal and including at least first and second inverters connected in series;
A second inverter provided between the input terminal and the negative-phase output terminal and including at least third, fourth, and fifth inverters connected in series and having one stage higher than the first inverter row And
The first inverter train further includes:
A first dummy inverter having a transistor having a transistor with a drain connected to the output terminal of the first inverter and a gate connected to a non-conductive voltage; and a gate connected to the output terminal of the first inverter; And a second dummy inverter having a transistor.

第2の構成において好ましくは,第1,第2,ダミー,第3,第4,第5のインバータのゲート幅の比が,m/2:m:m/2:1:m:mであり,前記mはインバータの増倍率である。 In the second configuration, preferably, the ratio of the gate widths of the first, second, dummy, third, fourth, and fifth inverters is m / 2: m 2 : m / 2: 1: m: m 2. Where m is the multiplication factor of the inverter.

本発明の第1の構成または第2の構成により,第1のインバータ列の出力信号と第2のインバータ列の出力信号の位相差を,従来より正確に且つ簡単に180°とすることができる。   According to the first configuration or the second configuration of the present invention, the phase difference between the output signal of the first inverter row and the output signal of the second inverter row can be set to 180 ° more accurately and easily than in the past. .

単相差動変換回路の単相入力信号と正相及び逆相出力信号とを示す図である。It is a figure which shows the single phase input signal of a single phase differential conversion circuit, and a positive phase and a negative phase output signal. 単相差動変換回路の一例を示す図である。It is a figure which shows an example of a single phase differential conversion circuit. 第1の本実施の形態における単相差動変換回路の回路図である。It is a circuit diagram of the single phase differential conversion circuit in the first embodiment. インバータの出力遅延特性について説明する図である。It is a figure explaining the output delay characteristic of an inverter. MOSトランジスタのゲート容量とドレイン容量とを説明する図である。It is a figure explaining the gate capacity | capacitance and drain capacity | capacitance of a MOS transistor. トランジスタのゲート幅とフィンガー数との関係について説明する図である。It is a figure explaining the relationship between the gate width of a transistor, and the number of fingers. 第1の実施の形態の単相差動変換回路のシミュレーション結果を示す図である。It is a figure which shows the simulation result of the single phase differential conversion circuit of 1st Embodiment. 図7の比較例の回路図である。It is a circuit diagram of the comparative example of FIG. 第1の実施の形態の単相差動変換回路の具体例の回路図である。It is a circuit diagram of the specific example of the single phase differential conversion circuit of a 1st embodiment. 第1の実施の形態の単相差動変換回路の具体例の回路図である。It is a circuit diagram of the specific example of the single phase differential conversion circuit of a 1st embodiment. 第2の本実施の形態における単相差動変換回路の回路図である。It is a circuit diagram of the single phase differential conversion circuit in the 2nd this embodiment. 第2の実施の形態の単相差動変換回路の具体例の回路図である。It is a circuit diagram of the specific example of the single phase differential conversion circuit of 2nd Embodiment. 第2の実施の形態の単相差動変換回路の具体例の回路図である。It is a circuit diagram of the specific example of the single phase differential conversion circuit of 2nd Embodiment.

以下,図面を参照して本実施の形態を説明する。   The present embodiment will be described below with reference to the drawings.

図1は,単相差動変換回路の単相入力信号と正相及び逆相出力信号とを示す図である。単相入力信号INは,図に示されるとおり,例えばHレベルとLレベルを交互に繰り返すクロック信号である。単相差動変換回路10は,この単相の入力信号INを入力し,互いに位相が逆相で差動関係にある正相出力信号OUTpと逆相出力信号OUTxとを出力する。両出力信号OUTp,OUTxが,180°の位相差で位相が一致していることが理想的である。   FIG. 1 is a diagram showing a single-phase input signal and normal-phase and reverse-phase output signals of the single-phase differential conversion circuit. As shown in the figure, the single-phase input signal IN is a clock signal that alternately repeats an H level and an L level, for example. The single-phase differential conversion circuit 10 receives this single-phase input signal IN, and outputs a positive-phase output signal OUTp and a negative-phase output signal OUTx that are in opposite phases and in a differential relationship. Ideally, the output signals OUTp and OUTx are in phase with a phase difference of 180 °.

図2は,単相差動変換回路の一例を示す図である。単相差動変換回路10は,正相側に2つのインバータINV1,INV2を有し,逆相側に3つのインバータINV3,INV4,INV5を有する。つまり,正相側に偶数段のインバータを,逆相側に奇数段のインバータを有する。その結果,出力信号OUTp,OUTxは逆相信号になる。   FIG. 2 is a diagram illustrating an example of a single-phase differential conversion circuit. The single-phase differential conversion circuit 10 has two inverters INV1 and INV2 on the positive phase side and three inverters INV3, INV4 and INV5 on the negative phase side. That is, an even number of inverters are provided on the positive phase side, and an odd number of inverters are provided on the negative phase side. As a result, the output signals OUTp and OUTx are reversed phase signals.

ただし,正相側と逆相側とでインバータの段数が異なるため,上記の例では,正相出力信号OUTpの位相が,逆相出力信号OUTxの位相よりも180°+α進んでいる。このαが位相ずれになっている。   However, since the number of inverter stages is different between the positive phase side and the negative phase side, in the above example, the phase of the positive phase output signal OUTp is 180 ° + α ahead of the phase of the negative phase output signal OUTx. This α is out of phase.

図3は,第1の本実施の形態における単相差動変換回路の回路図である。この単相差動変換回路10は,単相入力信号INが入力される入力端子11と,正相出力信号OUTpが出力される正相出力端子12と,正相出力信号と差動関係にある逆相出力信号OUTxが出力される逆相出力端子13とを有する。さらに,単相差動変換回路10は,入力端子11と逆相出力端子13との間に設けられ,ゲート幅GWがa,ma,ma(ゲート幅比が1:m:m)のトランジスタをそれぞれ有する第3,第4,第5のインバータINV3,INV4,INV5を含む第2のインバータ列を有する。これらのインバータは直列に接続されている。また,単相差動変換回路10は,入力端子11と正相出力端子12との間に設けられ,ゲート幅がma/2,ma(ゲート幅比がm/2:m)のトランジスタをそれぞれ有する第1,第2のインバータINV1,INV2を含む第1のインバータ列と,第1のインバータINV1の出力端子n1にドレインdn1が接続され且つソースとゲートが接続されゲート幅がma/2のトランジスタを有するダミーインバータDINV1とを有する。第1,第2のインバータも直列に接続されている。 FIG. 3 is a circuit diagram of the single-phase differential conversion circuit according to the first embodiment. This single-phase differential conversion circuit 10 includes an input terminal 11 to which a single-phase input signal IN is input, a positive-phase output terminal 12 to which a positive-phase output signal OUTp is output, and a reverse-phase signal that is in a differential relationship with the positive-phase output signal. And a negative phase output terminal 13 from which the phase output signal OUTx is output. Furthermore, the single-phase differential conversion circuit 10 is provided between the input terminal 11 and the negative-phase output terminal 13 and has a gate width GW of a, ma, m 2 a (gate width ratio is 1: m: m 2 ). A second inverter row including third, fourth, and fifth inverters INV3, INV4, and INV5 each having a transistor is included. These inverters are connected in series. The single-phase differential conversion circuit 10 is provided between the input terminal 11 and the positive-phase output terminal 12 and has a gate width of ma / 2 and m 2 a (a gate width ratio of m / 2: m 2 ). And a first inverter row including first and second inverters INV1 and INV2, respectively, a drain dn1 connected to the output terminal n1 of the first inverter INV1, a source connected to a gate, and a gate width of ma / 2. And a dummy inverter DINV1 having a number of transistors. The first and second inverters are also connected in series.

ここで,aはある1単位のゲート幅を,mは増倍数(正の数)をあらわす。もし,増倍数mをm=1にすると,第1〜第5のインバータのトランジスタのゲート幅GW1〜GW5は,a/2,a,a,a,aになり,ダミーインバータのトランジスタのゲート幅GWdは,a/2になる。そして,単位ゲート幅aをa=2とすると,上記のゲート幅GW1〜GW5は,1,2,2,2,2になり,ゲート幅GWdは1になる。   Here, a represents a gate width of one unit, and m represents a multiplication number (positive number). If the multiplication factor m is m = 1, the gate widths GW1 to GW5 of the transistors of the first to fifth inverters are a / 2, a, a, a, a, and the gate widths of the transistors of the dummy inverter GWd is a / 2. When the unit gate width a is a = 2, the gate widths GW1 to GW5 are 1, 2, 2, 2, and 2, and the gate width GWd is 1.

第1のインバータINV1は,それぞれゲート幅GW1=ma/2を有するPチャネルMOSトランジスタP1と,NチャネルMOSトランジスタN1とを有する。PチャネルMOSトランジスタP1のソースは高い電源Vddに接続され,NチャネルMOSトランジスタのソースは低い電圧(グランドGND)に接続され,ゲートとドレインがそれぞれ互いに接続されている。トランジスタP1,N1からなるCMOSインバータは,ゲート端子g1が入力端子,ドレイン端子d1が出力端子になる。   The first inverter INV1 includes a P-channel MOS transistor P1 and an N-channel MOS transistor N1 each having a gate width GW1 = ma / 2. The source of the P-channel MOS transistor P1 is connected to the high power supply Vdd, the source of the N-channel MOS transistor is connected to the low voltage (ground GND), and the gate and drain are connected to each other. In the CMOS inverter composed of the transistors P1 and N1, the gate terminal g1 is an input terminal and the drain terminal d1 is an output terminal.

第2〜第5のインバータINV2〜INV5も,第1のインバータINV1と同様にCMOSインバータである。ただし,各トランジスタのゲート幅GWは,図中に示したような関係になっている。そして,第1のインバータINV1の出力端子n1は,第2のインバータINV2の入力端子g2に接続されている。第3,第4,第5のインバータINV3〜5の出力端子及び入力端子も同様に接続されている。   Similarly to the first inverter INV1, the second to fifth inverters INV2 to INV5 are also CMOS inverters. However, the gate width GW of each transistor has a relationship as shown in the figure. The output terminal n1 of the first inverter INV1 is connected to the input terminal g2 of the second inverter INV2. The output terminals and input terminals of the third, fourth and fifth inverters INV3 to INV5 are also connected in the same manner.

さらに,ダミーインバータDINV1は,それぞれゲート幅GWd=ma/2のPチャネルMOSトランジスタDP1と,NチャネルMOSトランジスタDN1とを有し,両トランジスタのドレインdn1が接続されている。そして,第1のインバータINV1の出力端子n1にはダミーインバータDINV1のトランジスタDP1,DN1のドレインdn1に接続され,ダミーインバータDINV1のトランジスタDP1のゲートはDP1のソースに,DN1のゲートはDN1のソースに接続されている。つまり,ダミーインバータDINV1のドレイン容量は第1のインバータINV1の出力端子n1に接続されるが,ダミーインバータDINV1のゲート容量は第1のインバータINV1の出力端子n1には接続されない。なお,ダミーインバータDINV1のトランジスタDP1,DN1のゲートは,それぞれのソースに接続されるのが望ましいが,トランジスタを導通させない固定電圧にゲートが接続されればよい。その結果,第1のインバータINV1の出力端子n1には,自身INV1のドレイン容量と,ダミーインバータDINV1のドレイン容量と,第2のインバータINV2のゲート容量とが接続される。第3のインバータINV3の出力端子n3には,自身INV3のドレイン容量と,第4のインバータINV4のゲート容量とが接続される。第4のインバータINVの出力端子n4にも同様の容量が接続される。   Further, the dummy inverter DINV1 has a P-channel MOS transistor DP1 and an N-channel MOS transistor DN1 each having a gate width GWd = ma / 2, and the drains dn1 of both transistors are connected. The output terminal n1 of the first inverter INV1 is connected to the drains dn1 of the transistors DP1 and DN1 of the dummy inverter DINV1, the transistor DP1 of the dummy inverter DINV1 is connected to the source of DP1, and the gate of DN1 is connected to the source of DN1. It is connected. That is, the drain capacitance of the dummy inverter DINV1 is connected to the output terminal n1 of the first inverter INV1, but the gate capacitance of the dummy inverter DINV1 is not connected to the output terminal n1 of the first inverter INV1. The gates of the transistors DP1 and DN1 of the dummy inverter DINV1 are preferably connected to their respective sources, but the gates only need to be connected to a fixed voltage that does not cause the transistors to conduct. As a result, the drain capacity of the own inverter INV1, the drain capacity of the dummy inverter DINV1, and the gate capacity of the second inverter INV2 are connected to the output terminal n1 of the first inverter INV1. The drain terminal of its own INV3 and the gate capacity of the fourth inverter INV4 are connected to the output terminal n3 of the third inverter INV3. A similar capacitor is connected to the output terminal n4 of the fourth inverter INV.

また,正相側の最終段のインバータINV2と,逆相側の最終段のインバータINV5とは,同じゲート幅GW2=GW5=maを有する。正相出力端子12と逆相出力端子13とには,同等の負荷容量が接続される。したがって,両インバータINV2,INV5のトランジスタのゲート幅を同等にしておけば,両インバータINV2,INV5の遅延時間を同等にすることができる。 Also, the final-phase inverter INV2 on the positive phase side and the final-stage inverter INV5 on the negative phase side have the same gate width GW2 = GW5 = m 2 a. An equivalent load capacity is connected to the positive phase output terminal 12 and the negative phase output terminal 13. Therefore, if the gate widths of the transistors of both inverters INV2 and INV5 are made equal, the delay times of both inverters INV2 and INV5 can be made equivalent.

図4は,インバータの出力遅延特性について説明する図である。図4の回路は,前段のインバータInv1と,後段のインバータInv2とを有し,インバータInv1はPMOSトランジスタPM1とNMOSトランジスタNM1とを有し,インバータInv2はPMOSトランジスタPM2とNMOSトランジスタNM2とを有する。   FIG. 4 is a diagram for explaining the output delay characteristics of the inverter. The circuit of FIG. 4 includes a front-stage inverter Inv1 and a rear-stage inverter Inv2, the inverter Inv1 includes a PMOS transistor PM1 and an NMOS transistor NM1, and the inverter Inv2 includes a PMOS transistor PM2 and an NMOS transistor NM2.

そして,インバータInv1のトランジスタPM1,NM1のドレインが接続され,その接続されたドレインである出力ノードn1が,インバータInv2の入力ゲートに接続されている。したがって,出力ノードn1には,インバータInv1のトランジスタPM1,NM1のドレイン容量Cdと,インバータInv2のトランジスタPM2,NM2のゲート容量Cgとが接続され,これらの容量が遅延時間に影響を与える。さらに,トランジスタPM1が導通状態になり,駆動電流Idrが流れる場合は,トランジスタPM1の出力抵抗が遅延時間に影響を与える。トランジスタNM1が導通状態になる場合は,トランジスタNM1の出力抵抗が遅延時間に影響を与える。   The drains of the transistors PM1 and NM1 of the inverter Inv1 are connected, and the output node n1 that is the connected drain is connected to the input gate of the inverter Inv2. Therefore, the drain capacitance Cd of the transistors PM1 and NM1 of the inverter Inv1 and the gate capacitance Cg of the transistors PM2 and NM2 of the inverter Inv2 are connected to the output node n1, and these capacitances affect the delay time. Further, when the transistor PM1 becomes conductive and the drive current Idr flows, the output resistance of the transistor PM1 affects the delay time. When the transistor NM1 becomes conductive, the output resistance of the transistor NM1 affects the delay time.

図5は,MOSトランジスタのゲート容量Cgとドレイン容量Cdとを説明する図である。図5(A)は,NチャネルのMOSトランジスタNM1と,それに形成される寄生的なゲート容量Cgとドレイン容量Cdとを示している。図5(B)はMOSトランジスタNM1の断面構造を示している。例えば,P型基板20の表面にゲート絶縁膜21とゲート電極22とが設けられ,ゲート電極22の両側にN型のドレイン領域23とソース領域24とが設けられている。基板20は,グランドGNDに接続され,ソース領域24もグランドGNDに接続されている。また,ドレイン領域23は,CMOSインバータを構成するPチャネルMOSトランジスタ(図示せず)のドレインに接続されている。   FIG. 5 is a diagram for explaining the gate capacitance Cg and the drain capacitance Cd of the MOS transistor. FIG. 5A shows an N-channel MOS transistor NM1, and parasitic gate capacitance Cg and drain capacitance Cd formed thereon. FIG. 5B shows a cross-sectional structure of the MOS transistor NM1. For example, the gate insulating film 21 and the gate electrode 22 are provided on the surface of the P-type substrate 20, and the N-type drain region 23 and the source region 24 are provided on both sides of the gate electrode 22. The substrate 20 is connected to the ground GND, and the source region 24 is also connected to the ground GND. The drain region 23 is connected to the drain of a P-channel MOS transistor (not shown) constituting the CMOS inverter.

図4に戻り,いま仮に,インバータInv1の両トランジスタPM1,NM1のゲート幅をGW1=a1とし,インバータInv2の両トランジスタPM2,NM2のゲート幅をGW2=a2とする。トランジスタのゲート容量とドレイン容量はトランジスタのゲート幅に比例し,出力抵抗はトランジスタのゲート幅に反比例する。したがって,インバータInv1の出力端子n1がグランド電位GNDから電源電圧Vddまで立ち上がるときのCR時定数は,
CR=(Rdt/a1)×(Cdt×a1+Cgt×a2) (1)
上記の式で,Cgt,Cdt、Rdtは,ゲート幅が単位長さのときゲート容量、ドレイン容量、出力抵抗の値である。
Returning to FIG. 4, it is assumed that the gate widths of the two transistors PM1 and NM1 of the inverter Inv1 are GW1 = a1, and the gate widths of the two transistors PM2 and NM2 of the inverter Inv2 are GW2 = a2. The gate capacity and drain capacity of the transistor are proportional to the gate width of the transistor, and the output resistance is inversely proportional to the gate width of the transistor. Therefore, the CR time constant when the output terminal n1 of the inverter Inv1 rises from the ground potential GND to the power supply voltage Vdd is
CR = (Rdt / a1) × (Cdt × a1 + Cgt × a2) (1)
In the above formula, Cgt, Cdt, and Rdt are values of gate capacitance, drain capacitance, and output resistance when the gate width is unit length.

上記の式(1)から理解できるとおり,CMOSインバータのトランジスタのゲート幅を大きくすると,出力抵抗は低下するが,そのゲート容量とドレイン容量は増大する。   As can be understood from the above equation (1), when the gate width of the transistor of the CMOS inverter is increased, the output resistance is decreased, but the gate capacitance and the drain capacitance are increased.

次に,図3の単相差動変換回路の遅延時間について説明する。図3の回路では,正相側と逆相側の最終段のインバータINV2,INV5は,同じゲート幅maにされている。これにより,出力端子12,13に同じような出力容量が接続された場合,両インバータINV2,INV5の出力信号の遅延時間は同程度になる。そこで,最終段のインバータの遅延特性を除いた正相側と逆相側の遅延特性,すなわちCR時定数について以下説明する。 Next, the delay time of the single-phase differential conversion circuit of FIG. 3 will be described. In the circuit of FIG. 3, the final-stage inverters INV2 and INV5 on the positive phase side and the negative phase side have the same gate width m 2 a. As a result, when similar output capacitors are connected to the output terminals 12 and 13, the delay times of the output signals of both the inverters INV2 and INV5 are approximately the same. Therefore, the delay characteristics on the positive phase side and the negative phase side excluding the delay characteristics of the inverter at the final stage, that is, the CR time constant will be described below.

まず,逆相側のCR時定数CRxは,インバータINV3の出力信号のCR時定数とインバータINV4の出力信号のCR時定数の和である。逆相側のインバータINV3〜INV5のゲート幅GWがa,ma,maであるので,CRxは,
CRx
=(Rdt/a)×(Cdt×a+Cgt×ma)+(Rdt/ma)×(Cdt×ma+Cgt×ma)
=(RdtCdt+mRdtCgt)+(RdtCdt+mRdtCgt)
=2RdtCdt+2mRdtCgt (2)
つまり,インバータINV3,INV4のCR時定数は等しく,両者を合計したCR時定数は上記の式(2)のとおりである。
First, the negative phase CR time constant CRx is the sum of the CR time constant of the output signal of the inverter INV3 and the CR time constant of the output signal of the inverter INV4. Since the gate widths GW of the inverters INV3 to INV5 on the negative phase side are a, ma, m 2 a, CRx is
CRx
= (Rdt / a) × (Cdt × a + Cgt × ma) + (Rdt / ma) × (Cdt × ma + Cgt × m 2 a)
= (RdtCdt + mRdtCgt) + (RdtCdt + mRdtCgt)
= 2RdtCdt + 2mRdtCgt (2)
That is, the CR time constants of the inverters INV3 and INV4 are equal, and the CR time constant obtained by adding both is as shown in the above equation (2).

一方,正相側のCR時定数CRpは,インバータINV1の出力信号のCR時定数である。インバータINV1の出力端子n1には,自身INV1のドレイン容量とダミーインバータDINV1のドレイン容量とインバータINV2のゲート容量とが接続されているので,正相側のCR時定数CRpは,以下のとおりである。
CRp=(2Rdt/ma)×{(Cdt×ma/2)+(Cdt×ma/2)+Cgt×ma}
=2RdtCdt+2mRdtCgt (3)
第1のインバータINV1とダミーインバータDINV1のゲート幅GW1を,第2のインバータINV2のゲート幅GW2の1/(2m)倍にすることで,正相側のCR時定数を逆相側と等しくすることができる。
On the other hand, the CR time constant CRp on the positive phase side is the CR time constant of the output signal of the inverter INV1. Since the drain capacity of the inverter INV1, the drain capacity of the dummy inverter DINV1, and the gate capacity of the inverter INV2 are connected to the output terminal n1 of the inverter INV1, the CR time constant CRp on the positive phase side is as follows: .
CRp = (2Rdt / ma) × {(Cdt × ma / 2) + (Cdt × ma / 2) + Cgt × m 2 a}
= 2RdtCdt + 2mRdtCgt (3)
By making the gate width GW1 of the first inverter INV1 and the dummy inverter DINV1 1 / (2m) times the gate width GW2 of the second inverter INV2, the CR time constant on the positive phase side becomes equal to that on the negative phase side. be able to.

このように,上記式(2)(3)は等しいCR時定数になっている。その結果,図3の第1の実施の形態の単相差動変換回路では,正相側の正相出力信号OUTpと逆相側の逆相出力信号OUTxの位相が,ちょうど180°の位相差を有し,その位相差から位相ずれのない逆相関係になる。   Thus, the above equations (2) and (3) have equal CR time constants. As a result, in the single phase differential conversion circuit of the first embodiment of FIG. 3, the phase difference between the positive phase output signal OUTp on the positive phase side and the negative phase output signal OUTx on the negative phase side is exactly 180 °. It has a reverse phase relationship with no phase shift from the phase difference.

上記の式(1)から理解できるとおり,CMOSインバータのトランジスタのゲート幅を大きくすると,出力抵抗は低下するが,そのゲート容量とドレイン容量は増大する。そこで,図3の単相差動変換回路では,逆相側の第4〜第6のインバータのゲート幅が,初段のGW3=aから,次段のGW4=ma,その次段のGW5=maと,増倍率mで増える等比数列になっている。このように設定することで,インバータINV4,INV5のそれぞれのCR時定数を互いに等しくすることができる。 As can be understood from the above equation (1), when the gate width of the transistor of the CMOS inverter is increased, the output resistance is decreased, but the gate capacitance and the drain capacitance are increased. Therefore, in the single-phase differential conversion circuit of FIG. 3, the gate widths of the fourth to sixth inverters on the reverse phase side are changed from GW3 = a at the first stage to GW4 = ma at the next stage, and GW5 = m 2 at the next stage. a and a geometric sequence increasing with a multiplication factor m. By setting in this way, the CR time constants of the inverters INV4 and INV5 can be made equal to each other.

一方,正相側の第1のインバータINV1の出力端子n1には,第2のインバータINV2のゲートと,ダミーインバータDINV1のドレインとが接続されているので,上記式(3)のようなCR時定数となる。このCR時定数は,逆相側の式(2)と等しくなる。   On the other hand, the gate of the second inverter INV2 and the drain of the dummy inverter DINV1 are connected to the output terminal n1 of the first inverter INV1 on the positive phase side. It becomes a constant. This CR time constant is equal to Equation (2) on the opposite phase side.

さらに,上記式(2)(3)のCR時定数CRp,CRxは,増倍率mを含んでいるが,正相CR時定数=逆相CR時定数という関係は容量Cgt,Cdt,出力抵抗Rdt,単位ゲート幅aの値によらず成立する。このことは,プロセスばらつきによりトランジスタの諸特性がばらついても,正相逆相の位相ずれに影響がないことを意味する。したがって,プロセスばらつきに依存しないで正相出力信号と逆相出力信号とが180度°の位相差で一致する。   Further, the CR time constants CRp and CRx in the above formulas (2) and (3) include the multiplication factor m, but the relationship of positive phase CR time constant = reverse phase CR time constant is the capacity Cgt, Cdt, output resistance Rdt. This holds regardless of the value of the unit gate width a. This means that even if the transistor characteristics vary due to process variations, there is no effect on the phase shift between the normal phase and the reverse phase. Therefore, the normal-phase output signal and the negative-phase output signal match with a phase difference of 180 degrees without depending on process variations.

図6は,トランジスタのゲート幅とフィンガー数との関係について説明する図である。図6には,3種類のトランジスタの平面図が示されている。図6(A)は,ゲート電極Gの両側にドレインDとソースSとが設けられ,ゲート幅がGW=1の例である。ゲート幅は,ゲート電極のソース,ドレインと面している領域の幅である。   FIG. 6 is a diagram for explaining the relationship between the gate width of a transistor and the number of fingers. FIG. 6 shows a plan view of three types of transistors. FIG. 6A shows an example in which a drain D and a source S are provided on both sides of the gate electrode G, and the gate width is GW = 1. The gate width is the width of the region facing the source and drain of the gate electrode.

図6(B)は,ゲート幅がGW=2の例であり,ドレインDの両側にソースSがそれぞれ配置され,ドレインDと両側のソースSとの間にゲート電極Gが1本ずつ設けられている。このトランジスタは,図6(A)のトランジスタのゲート電極Gが2本設けられた構造と同じである。   FIG. 6B shows an example in which the gate width is GW = 2, the source S is disposed on both sides of the drain D, and one gate electrode G is provided between the drain D and the source S on both sides. ing. This transistor has the same structure as that of FIG. 6A in which two gate electrodes G are provided.

そして,図6(C)は,ゲート幅がGW=2の例であり,ゲート電極Gは1本であるが,図6(A)のトランジスタのゲート電極Gの2倍の長さを有する。   FIG. 6C shows an example in which the gate width is GW = 2, and there is one gate electrode G, but it has a length twice that of the gate electrode G of the transistor in FIG.

一般に,図6(B)に示した構造のトランジスタを1単位として,この構造のトランジスタをN個並列に設け,ゲートG,ドレインD,ソースSを並列に接続すれば,ゲート幅GWを大きくすることができる。そこで,この1単位のトランジスタをN個並列に設けたトランジスタを,フィンガー数Nのトランジスタと称する。   In general, when the transistor having the structure shown in FIG. 6B is used as one unit and N transistors having this structure are provided in parallel and the gate G, drain D, and source S are connected in parallel, the gate width GW is increased. be able to. Therefore, a transistor in which N 1-unit transistors are provided in parallel is referred to as a transistor having N fingers.

上述してきたゲート幅GWは,上記のフィンガー数Nに置き換えて,第1〜第5のインバータのトランジスタの構造を定義することもできる。その場合は,ゲート容量Cgとドレイン容量Cdはフィンガー数Nに比例し,出力抵抗Rdはフィンガー数Nに反比例する。   The above-described gate width GW can be replaced with the number N of fingers described above to define the transistor structures of the first to fifth inverters. In that case, the gate capacitance Cg and the drain capacitance Cd are proportional to the number of fingers N, and the output resistance Rd is inversely proportional to the number of fingers N.

図7は,第1の実施の形態の単相差動変換回路のシミュレーション結果を示す図である。図7(A)は図3の実施の形態例,図7(B)(C)は比較例である。それぞれ,正相出力信号OUTpと逆相出力信号OUTxの波形が示されている。実線が正相出力信号,破線が逆相出力信号であり,いずれの波形も,Lレベル(0V)とHレベル(1.2V)との間を上下するクロック信号である。   FIG. 7 is a diagram illustrating a simulation result of the single-phase differential conversion circuit according to the first embodiment. 7A is an example of the embodiment of FIG. 3, and FIGS. 7B and 7C are comparative examples. The waveforms of the positive phase output signal OUTp and the negative phase output signal OUTx are shown, respectively. A solid line is a normal phase output signal and a broken line is a reverse phase output signal. Both waveforms are clock signals that rise and fall between an L level (0 V) and an H level (1.2 V).

図7(A)の実施の形態例では,L,Hレベルの中間電圧0.6Vでの正相,逆相信号の時間差が,2.4psである。それに対して,図7(B)(C)の比較例では,時間差が5.5ps,10.2psと長くなっている。   In the embodiment shown in FIG. 7A, the time difference between the positive phase signal and the negative phase signal at an intermediate voltage of 0.6 V at the L and H levels is 2.4 ps. On the other hand, in the comparative examples of FIGS. 7B and 7C, the time difference is as long as 5.5 ps and 10.2 ps.

図7(A)の実施の形態例では,図3において,m=1,a=4にした例であり,インバータINV1,DINV1,INV2,INV3,INV4,INV5のゲート幅(またはフィンガー数)が2,2,4,4,4,4の例である。   7A is an example in which m = 1 and a = 4 in FIG. 3, and the gate widths (or the number of fingers) of the inverters INV1, DINV1, INV2, INV3, INV4, and INV5 are the same. It is an example of 2,2,4,4,4,4.

図8は,図7の比較例の回路図である。この比較例は,5つのインバータINV1〜INV5からなる。図7(B)の比較例は,5つのインバータのトランジスタのゲート幅GWが全て4の例であり,図7(C)の比較例は,インバータINV1のみゲート幅GWが2で,それ以外のインバータINV2〜INV5のトランジスタのゲート幅GWが4の例である。つまり,図7(C)の比較例は,第1のインバータINV1のゲート幅を小さくして遅延時間を長くした例である。   FIG. 8 is a circuit diagram of the comparative example of FIG. This comparative example includes five inverters INV1 to INV5. The comparative example of FIG. 7B is an example in which the gate widths GW of the transistors of the five inverters are all 4, and the comparative example of FIG. 7C is that the gate width GW of only the inverter INV1 is 2, This is an example in which the gate width GW of the transistors of the inverters INV2 to INV5 is 4. That is, the comparative example of FIG. 7C is an example in which the delay time is increased by reducing the gate width of the first inverter INV1.

図9,図10は,第1の実施の形態の単相差動変換回路の具体例の回路図である。いずれも,第1のインバータINV1と,ダミーインバータDINV1と,第2〜第5のインバータINV2〜INV5とを有し,それらのインバータのトランジスタのゲート幅GWが,図中に示されている。   9 and 10 are circuit diagrams of specific examples of the single-phase differential conversion circuit according to the first embodiment. Each of them has a first inverter INV1, a dummy inverter DINV1, and second to fifth inverters INV2 to INV5, and the gate width GW of the transistors of these inverters is shown in the drawing.

図9(A)の具体例では,m=1,a=2の例であり,GW1,GWd,GW2,GW3,GW4,GW5が,1,1,2,2,2,2である。図9(B)の具体例では,m=2,a=1の例であり,GW1,GWd,GW2,GW3,GW4,GW5が,1,1,4,1,2,4である。さらに,図10の具体例では,m=1/2,a=4の例であり,GW1,GWd,GW2,GW3,GW4,GW5が,1,1,1,4,2,1である。   In the specific example of FIG. 9A, m = 1 and a = 2, and GW1, GWd, GW2, GW3, GW4, and GW5 are 1, 1, 2, 2, 2, and 2. In the specific example of FIG. 9B, m = 2 and a = 1, and GW1, GWd, GW2, GW3, GW4, and GW5 are 1, 1, 4, 1, 2, and 4, respectively. Further, in the specific example of FIG. 10, m = 1/2 and a = 4, and GW1, GWd, GW2, GW3, GW4, and GW5 are 1,1,1,4,2,1.

上記以外にも,GW1,GWd,GW2,GW3,GW4,GW5が,2,2,16,1,4,16の例(m=4,a=1),3,3,18,2,6,18の例(m=3,a=2)も可能である。ただし,整数比が大きくなると,図6の単位トランジスタの個数が増えるので余り好ましくない。   In addition to the above, GW1, GWd, GW2, GW3, GW4, GW5 are examples of 2, 2, 16, 1, 4, 16 (m = 4, a = 1), 3, 3, 18, 2, 6 , 18 examples (m = 3, a = 2) are also possible. However, when the integer ratio is increased, the number of unit transistors in FIG.

図3の単相差動変換回路10は,正相側の2つのインバータと1つのダミーインバータに加えて,また,逆相側の3つのインバータに加えて,例えばM個のインバータがそれぞれの入力または出力に追加されていてもよい。ただし,それぞれ追加されるM個のインバータによるCR時定数は等しいことが要求される。さらに,正相側の第1のインバータ列よりも逆相側の第2のインバータ列のほうがインバータの段数が1段多い。また,図3の単相差動変換回路10は,高周波の単相信号を差動信号に変換する場合は,増倍率mがm>1であることが望ましい。m>1にすることで,後段のインバータほどゲート幅が大きくなり,高周波信号を適切に駆動することができるからである。ただし,m<1の場合であっても,単相差動変換回路の正相出力,逆相出力に,駆動能力が大きく遅延時間が等しいインバータ回路をそれぞれ設けることで高周波信号を駆動することが可能である。   In addition to the two inverters on the positive phase side and one dummy inverter, and the three inverters on the negative phase side, the single-phase differential conversion circuit 10 in FIG. May be added to the output. However, the CR time constants of the M inverters added are required to be equal. Further, the number of inverter stages is one more in the second inverter row on the negative phase side than in the first inverter row on the positive phase side. Further, in the single-phase differential conversion circuit 10 of FIG. 3, when a high-frequency single-phase signal is converted into a differential signal, the multiplication factor m is preferably m> 1. This is because by setting m> 1, the gate width of the subsequent inverter becomes larger and the high-frequency signal can be driven appropriately. However, even when m <1, it is possible to drive high-frequency signals by providing inverter circuits with large drive capability and equal delay time for the positive-phase output and reverse-phase output of the single-phase differential conversion circuit. It is.

図11は,第2の実施の形態における単相差動変換回路の回路図である。この単相差動変換回路10は,図3の第1の実施の形態と同様に,入力端子11と正相出力端子12との間に,第1,第2のインバータINV11,INV12を有し,入力端子11と逆相出力端子13との間に,第3,第4,第5のインバータINV3,INV4,INV5を有する。そして,第1のインバータINV11の出力端子n11に,ゲートとソースが接続された第1のダミーインバータDINV11のドレイン端子dn11と,第2のダミーインバータDINV12のゲート端子dg12とが接続されている。第2のインバータDINV12のドレイン端子は,第1〜第5のインバータINV11〜INV15の端子と第1のダミーインバータDINV1の端子のいずれにも接続されていない。ただし,第2のインバータDINV12のドレイン端子は,図示しない他の出力端子に接続されていてもよい。 そして,それぞれのインバータのゲート幅GWの関係は,図示されるとおり,GW11=ma,GWd11=ma,GWd12=ma,GW12=ma,GW13=a,GW14=ma,GW15=maである。つまり,図11の単相差動変換回路のインバータINV12,INV13,INV14,INV15のゲート幅は,図3の第1の実施の形態と同じである。ただし,図11の単相差動変換回路の場合は,第1のインバータINV1のゲート幅GW11がmaと図4の例より大きくなり,それに対応して,2つのダミーインバータDINV11,DINV12のドレイン容量とゲート容量が第1のインバータINV1の出力端子n11に接続されている。 FIG. 11 is a circuit diagram of a single-phase differential conversion circuit according to the second embodiment. This single-phase differential conversion circuit 10 includes first and second inverters INV11 and INV12 between an input terminal 11 and a positive-phase output terminal 12, as in the first embodiment of FIG. Between the input terminal 11 and the negative phase output terminal 13, third, fourth, and fifth inverters INV3, INV4, and INV5 are provided. The output terminal n11 of the first inverter INV11 is connected to the drain terminal dn11 of the first dummy inverter DINV11 whose gate and source are connected and the gate terminal dg12 of the second dummy inverter DINV12. The drain terminal of the second inverter DINV12 is not connected to any of the terminals of the first to fifth inverters INV11 to INV15 and the terminal of the first dummy inverter DINV1. However, the drain terminal of the second inverter DINV12 may be connected to another output terminal (not shown). Then, the relationship between the gate width GW of the respective inverter, as shown, GW11 = ma, GWd11 = ma , GWd12 = m 2 a, GW12 = m 2 a, GW13 = a, GW14 = ma, GW15 = m 2 a. That is, the gate widths of the inverters INV12, INV13, INV14, INV15 of the single-phase differential conversion circuit of FIG. 11 are the same as those of the first embodiment of FIG. However, in the case of the single-phase differential conversion circuit of FIG. 11, the gate width GW11 of the first inverter INV1 is larger than the example of FIG. 4 corresponding to ma, and correspondingly, the drain capacitances of the two dummy inverters DINV11 and DINV12 A gate capacitor is connected to the output terminal n11 of the first inverter INV1.

図11の単相差動変換回路において,正相側のCR時定数CRpと,逆相側のCR時定数CRxとは以下のとおりである。CRxは上記の式(2)と同じである。
CRp
=(Rdt/ma)×{(Cdt×ma)+(Cdt×ma)+(Cgt×ma)+(Cgt×ma)}
=2RdtCdt+2mRdtCgt (4)
CRx
=(Rdt/a)×(Cdt×a+Cgt×ma)+(Rdt/ma)×(Cdt×ma+Cgt×ma)
=(RdtCdt+mRdtCgt)+(RdtCdt+mRdtCgt)
=2RdtCdt+2mRdtCgt (2)
上記の通り,CRp=CRxとなり,正相側の遅延時間と逆相側の遅延時間とが等しくなる。しかも正相CR時定数=逆相CR時定数という関係はCgt,Cdt,Rdt,aの値によらず成立する。これによりプロセスばらつきによる遅延時間のばらつきはなく,プロセスばらつきにかかわりなく正相出力信号と逆相出力信号とが180°の位相差で一致する。
In the single-phase differential conversion circuit of FIG. 11, the CR time constant CRp on the positive phase side and the CR time constant CRx on the negative phase side are as follows. CRx is the same as the above formula (2).
CRp
= (Rdt / ma) × {(Cdt × ma) + (Cdt × ma) + (Cgt × m 2 a) + (Cgt × m 2 a)}
= 2RdtCdt + 2mRdtCgt (4)
CRx
= (Rdt / a) × (Cdt × a + Cgt × ma) + (Rdt / ma) × (Cdt × ma + Cgt × m 2 a)
= (RdtCdt + mRdtCgt) + (RdtCdt + mRdtCgt)
= 2RdtCdt + 2mRdtCgt (2)
As described above, CRp = CRx, and the delay time on the positive phase side is equal to the delay time on the negative phase side. Moreover, the relationship of normal phase CR time constant = reverse phase CR time constant is established irrespective of the values of Cgt, Cdt, Rdt, and a. As a result, there is no variation in delay time due to process variations, and the normal phase output signal and the negative phase output signal coincide with each other with a phase difference of 180 ° regardless of the process variation.

図12,図13は,第2の実施の形態の単相差動変換回路の具体例の回路図である。いずれも,第1〜第5のインバータINV11〜INV15と,第1のダミーインバータDINV11と,第2のダミーインバータDINV12とを有し,それらのインバータのトランジスタのゲート幅GWが,図中に示されている。   12 and 13 are circuit diagrams of specific examples of the single-phase differential conversion circuit according to the second embodiment. Each of them has first to fifth inverters INV11 to INV15, a first dummy inverter DINV11, and a second dummy inverter DINV12, and the gate width GW of the transistors of these inverters is shown in the figure. ing.

図12(A)の具体例では,m=1,a=2の例であり,GW11,GWd11,GWd12,GW12,GW13,GW14,GW15が,2,2,2,2,2,2,2である。つまり,この具体例では,全てのインバータのトランジスタサイズを等しく設定することができる。   In the specific example of FIG. 12A, m = 1 and a = 2, and GW11, GWd11, GWd12, GW12, GW13, GW14, and GW15 are 2, 2, 2, 2, 2, 2, 2. It is. That is, in this specific example, the transistor sizes of all inverters can be set equal.

図12(B)の具体例では,m=2,a=1の例であり,GW11,GWd11,GWd12,GW12,GW13,GW14,GW15が,2,2,4,4,1,2,4である。この例では,最終段のトランジスタサイズが大きくなるので,高周波信号には適している。   In the specific example of FIG. 12B, m = 2 and a = 1, and GW11, GWd11, GWd12, GW12, GW13, GW14, and GW15 are 2, 2, 4, 4, 1, 2, 4, respectively. It is. In this example, since the transistor size of the final stage is large, it is suitable for high-frequency signals.

さらに,図13の具体例では,m=1/2,a=4の例であり,GW11,GWd11,GWd12,GW12,GW13,GW14,GW15が,2,2,1,1,4,2,1である。   Further, in the specific example of FIG. 13, m = 1/2 and a = 4, and GW11, GWd11, GWd12, GW12, GW13, GW14, and GW15 are 2, 2, 1, 1, 4, 2, 1.

上記のどの組み合わせでも,正相側と逆相側の遅延時間が等しくなり,正相出力信号と逆相出力信号との間の位相差が正確に180°になる。   In any of the above combinations, the delay times on the positive phase side and the negative phase side are equal, and the phase difference between the positive phase output signal and the negative phase output signal is exactly 180 °.

第2の実施の形態の場合も,図11に示したインバータに加えて,正相側と逆相側の入力または出力にそれぞれ同じインバータを追加してもよい。ただし,それぞれ追加されるインバータによるCR時定数は等しいことが要求される。さらに,正相側の第1のインバータ列よりも逆相側の第2のインバータ列のほうがインバータの段数が1段多い。   Also in the case of the second embodiment, in addition to the inverter shown in FIG. 11, the same inverter may be added to the input or output on the positive phase side and the negative phase side. However, the CR time constants of the added inverters are required to be equal. Further, the number of inverter stages is one more in the second inverter row on the negative phase side than in the first inverter row on the positive phase side.

11:入力端子 12:正相出力端子
13:逆相出力端子
IN:単相入力信号 OUTp:正相出力信号
OUTx:逆相出力信号
INV1〜INV5:第1〜第5のインバータ
DINV1:ダミーインバータ
INV11〜INV15:第2の実施形態における第1〜第5のインバータ
DINV11〜DINV12:第2の実施形態における第1〜第2のダミーインバータ
11: input terminal 12: normal phase output terminal 13: reverse phase output terminal IN: single phase input signal OUTp: normal phase output signal OUTx: reverse phase output signals INV1 to INV5: first to fifth inverters DINV1: dummy inverter INV11 INV15: first to fifth inverters DINV11 to DINV12 in the second embodiment: first to second dummy inverters in the second embodiment

Claims (3)

単相入力信号が入力される入力端子と,
正相出力信号が出力される正相出力端子と,
前記正相出力信号と差動関係にある逆相出力信号が出力される逆相出力端子と,
前記入力端子と正相出力端子との間に設けられ,直列に接続された第1,第2のインバータを少なくとも含む第1のインバータ列と,
前記入力端子と逆相出力端子との間に設けられ,直列に接続された第3,第4,第5のインバータを少なくとも含み,第1のインバータ列よりも段数が1段多い第2のインバータ列とを有し,
前記第1のインバータ列は,さらに,前記第1のインバータの出力端子にドレインが接続され,導通しない電圧にゲートが接続されたトランジスタを有するダミーインバータを有し,
前記第1,第2,ダミー,第3,第4,第5のインバータのゲート幅の比が,m/2:m :m/2:1:m:m であり,前記mはインバータの増倍率である単相差動変換回路。
An input terminal to which a single-phase input signal is input;
A positive phase output terminal for outputting a positive phase output signal;
A negative phase output terminal from which a negative phase output signal in a differential relationship with the positive phase output signal is output;
A first inverter row provided between the input terminal and the positive phase output terminal and including at least first and second inverters connected in series;
A second inverter provided between the input terminal and the negative-phase output terminal and including at least third, fourth, and fifth inverters connected in series and having one more stage than the first inverter row; And
It said first inverter string, further wherein the drain to the output terminal of the first inverter are connected, have a dummy inverter having a transistor with a gate connected to a voltage that does not conduct,
A ratio of gate widths of the first, second, dummy, third, fourth, and fifth inverters is m / 2: m 2 : m / 2: 1: m: m 2 , where m is an inverter. Single-phase differential conversion circuit that is a multiplication factor of .
単相入力信号が入力される入力端子と,
正相出力信号が出力される正相出力端子と,
前記正相出力信号と逆相の逆相出力信号が出力される逆相出力端子と,
前記入力端子と正相出力端子との間に設けられ,直列に接続された第1,第2のインバータを少なくとも含む第1のインバータ列と,
前記入力端子と逆相出力端子との間に設けられ,直列に接続された第3,第4,第5のインバータを少なくとも含み,第1のインバータ列よりも段数が1段多い第2のインバータ列とを有し,
前記第1のインバータ列は,さらに,
前記第1のインバータの出力端子にドレインが接続され,導通しない電圧にゲートが接続されたトランジスタを有するトランジスタを有する第1のダミーインバータと,前記第1のインバータの出力端子にゲートが接続されたトランジスタを有する第2のダミーインバータとを有し,
前記第1,第2,第1のダミー,第2のダミー,第3,第4,第5のインバータのゲート幅の比が,m:m :m:m :1:m:m であり,前記mはインバータの増倍率である単相差動変換回路。
An input terminal to which a single-phase input signal is input;
A positive phase output terminal for outputting a positive phase output signal;
A negative phase output terminal for outputting a negative phase output signal opposite to the positive phase output signal;
A first inverter row provided between the input terminal and the positive phase output terminal and including at least first and second inverters connected in series;
A second inverter provided between the input terminal and the negative-phase output terminal and including at least third, fourth, and fifth inverters connected in series and having one more stage than the first inverter row; And
The first inverter train further includes:
A first dummy inverter having a transistor having a transistor with a drain connected to the output terminal of the first inverter and a gate connected to a non-conductive voltage; and a gate connected to the output terminal of the first inverter; have a second dummy inverter having a transistor,
A ratio of gate widths of the first, second, first dummy, second dummy, third, fourth, and fifth inverters is m: m 2 : m: m 2 : 1: m: m 2. Wherein m is a single-phase differential conversion circuit which is a multiplication factor of the inverter .
請求項1または2において,
前記第2,第3のインバータの出力端子は,同じ負荷容量を有する前記正相出力端子と逆相出力端子にそれぞれ接続されている単相差動変換回路。
In claim 1 or 2 ,
The single-phase differential conversion circuit, wherein output terminals of the second and third inverters are respectively connected to the positive-phase output terminal and the negative-phase output terminal having the same load capacity.
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