JPH0441630Y2 - - Google Patents
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- JPH0441630Y2 JPH0441630Y2 JP1986038605U JP3860586U JPH0441630Y2 JP H0441630 Y2 JPH0441630 Y2 JP H0441630Y2 JP 1986038605 U JP1986038605 U JP 1986038605U JP 3860586 U JP3860586 U JP 3860586U JP H0441630 Y2 JPH0441630 Y2 JP H0441630Y2
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は入力に対して同相及び逆相のクロツク
パルスを出力する２相クロツク出力回路に関す
る。[Detailed Description of the Invention] [Industrial Field of Application] The present invention relates to a two-phase clock output circuit that outputs in-phase and anti-phase clock pulses to an input.
本考案は入力に対し同相クロツクパルスと逆相
クロツクパルスを出力させる２相クロツク出力回
路において、パルスの立ち上がりと立ち下がりの
タイミングの差を補償する容量にインバータのゲ
ート容量を用いることにより、当該２相クロツク
出力回路のプロセス上のばらつきを防止して確実
な回路動作を実現するものである。
In a two-phase clock output circuit that outputs an in-phase clock pulse and an anti-phase clock pulse to the input, the present invention uses the gate capacitance of an inverter as the capacitor to compensate for the difference in timing between the rise and fall of the pulse. This prevents process variations in the output circuit and realizes reliable circuit operation.
電子回路特にLSIを用いた半導体集積回路を用
いたデイジタル回路等を駆動するためにクロツク
パルスが用いられることがあり、各種回路の駆動
のタイミング等をとるための互いに逆相にある第
１及び第２のクロツク出力を基準クロツク入力信
号から分割して用いることがある。
Clock pulses are sometimes used to drive electronic circuits, especially digital circuits using semiconductor integrated circuits using LSI. The clock output of the reference clock may be divided and used from the reference clock input signal.
このような第１のクロツク出力信号Φ1及び第
２のクロツク出力信号Φ2を基準クロツク入力信
号Φ0から得るための２相クロツク出力回路とし
て、例えば第４図に示す回路を用いた場合には、
第１のクロツク出力信号Φ1を出力する側に１つ
余分にインバータ４１が接続するため、第５図に
示すように、Δtで示す時間だけ第１のクロツク
出力信号Φ1が遅延することになる。 For example, when the circuit shown in FIG. 4 is used as a two-phase clock output circuit for obtaining such a first clock output signal Φ 1 and a second clock output signal Φ 2 from a reference clock input signal Φ 0 , teeth,
Since one extra inverter 41 is connected to the side that outputs the first clock output signal Φ 1 , the first clock output signal Φ 1 is delayed by the time indicated by Δt, as shown in FIG. Become.
そこで、双方のクロツクが同時にクロツクパル
スの立ち上がり立ち下がり動作をするように補償
する目的で、第６図に示すような２相クロツク出
力回路が用いられている。 Therefore, a two-phase clock output circuit as shown in FIG. 6 is used for the purpose of compensating both clocks so that the clock pulses rise and fall at the same time.
この第６図に示す回路は、基準クロツク入力信
号Φ0が供給される側にインバータ６１を配し、
さらに第１のインバータ多段接続回路を構成する
インバータ６４，６５，６６と、第２のインバー
タ多段接続回路を構成するインバータ６２，６３
とを有し、これら第１及び第２にインバータ多段
接続回路は並列に接続されている。上記第１のイ
ンバータ多段接続回路は基準クロツク入力信号
Φ0に対して同相クロツクとなる第１のクロツク
出力信号Φ1を出力し、また、上記第２のインバ
ータ多段接続回路は基準クロツク入力信号Φ0に
対して逆相クロツクとなる第２のクロツク出力信
号Φ2を出力する。そして、上記第２のインバー
タ多段接続回路には、上記第１のクロツク出力信
号Φ1の遅延を補償する即ち第２のクロツク出力
信号Φ2のパルスの立ち上がり立ち下がりの動作
を上記第１のクロツク出力信号Φ1にタイミング
が一致するように遅らせるための容量６７がイン
バータ６２，６３間に接続されている。 The circuit shown in FIG. 6 includes an inverter 61 on the side to which the reference clock input signal Φ 0 is supplied,
Further, inverters 64, 65, 66 forming a first inverter multi-stage connection circuit, and inverters 62, 63 forming a second inverter multi-stage connection circuit.
The first and second inverter multi-stage connection circuits are connected in parallel. The first inverter multi-stage connection circuit outputs a first clock output signal Φ1 which is an in-phase clock with respect to the reference clock input signal Φ0 , and the second inverter multi-stage connection circuit outputs a first clock output signal Φ1 which is an in-phase clock with respect to the reference clock input signal Φ0. A second clock output signal Φ 2 which is a reverse phase clock with respect to 0 is output. The second inverter multi-stage connection circuit is provided with a clock that compensates for the delay of the first clock output signal Φ1 , that is, controls the rise and fall of the pulses of the second clock output signal Φ2 . A capacitor 67 is connected between the inverters 62 and 63 for delaying the output signal Φ 1 so that the timing matches the output signal Φ 1 .
上記第２のインバータ多段接続回路に用いられ
ている容量６７は、第１及び第２のインバータ多
段接続回路のインバータの個数差等に起因するク
ロツク出力の遅れを補償する機能を有する。
The capacitor 67 used in the second inverter multi-stage connection circuit has a function of compensating for delays in clock output caused by the difference in the number of inverters between the first and second inverter multi-stage connection circuits.
しかしながら、例えば容量をインバータを構成
するトランジスタ等と共に半導体基板上に形成す
る場合には、容量とトランジスタ等とはその素子
構造が異なるため、製造上のばつきが生じた場合
には、トランジスタのばらつきが生じたり或いは
容量のばらつきが生じて全体としての回路の特性
が変動することになり、上記第１のクロツク出力
信号Φ1と上記第２のクロツク出力信号Φ2とは立
ち上がり立ち下がり動作に時間差を生ずるように
なる。 However, for example, when a capacitor is formed on a semiconductor substrate together with a transistor, etc. that constitutes an inverter, the capacitor and the transistor, etc. have different element structures. or variations in capacitance may occur, causing variations in the characteristics of the circuit as a whole, and the first clock output signal Φ 1 and the second clock output signal Φ 2 may have a time difference in rising and falling operations. will begin to occur.
そこで、本考案は上述の問題点に鑑み、製造上
のばらつきが生じた場合にあつても、第１のクロ
ツク出力信号と第２のクロツク出力信号の立ち下
がり立ち下がり動作に時間差の生じない２相クロ
ツク出力回路の提供を目的とする。 Therefore, in view of the above-mentioned problems, the present invention has been developed to provide two clocks that do not cause a time difference between the falling and falling operations of the first clock output signal and the second clock output signal even if manufacturing variations occur. The purpose is to provide a phase clock output circuit.
本考案は、基準クロツク入力信号に対して複数
個のインバータを直列接続して成る第１のインバ
ータ多段接続回路と、上記基準クロツク入力信号
に対して上記第１のインバータ多段接続回路を構
成するインバータの個数よりも少ない個数のイン
バータを直列接続して成る第２のインバータ多段
接続回路と、上記第１のインバータ多段接続回路
からのクロツク出力信号と上記第２のインバータ
多段接続回路からのクロツク出力信号とのタイミ
ングのずれを補償するゲート容量を有し上記第２
のインバータ多段接続回路の任意の接続点に接続
されたインバータとを有して成ることを特徴とす
る２相クロツク出力回路により上述の問題点を解
決する。
The present invention includes a first inverter multi-stage connection circuit comprising a plurality of inverters connected in series for a reference clock input signal, and an inverter constituting the first inverter multi-stage connection circuit for the reference clock input signal. a second inverter multi-stage connection circuit comprising a number of inverters connected in series, a clock output signal from the first inverter multi-stage connection circuit, and a clock output signal from the second inverter multi-stage connection circuit. The second gate has a gate capacitance to compensate for the timing difference between
The above-mentioned problem is solved by a two-phase clock output circuit characterized by comprising an inverter connected to an arbitrary connection point of the inverter multi-stage connection circuit.
半導体基板上等において、トランジスタとは素
子構造の異なる容量を用いるのではなく、同じ構
造を有するインバータを用い、このインバータの
ゲート容量によつて上記第１及び第２のクロツク
出力信号のタイミングのずれを補償する。このた
め製造上、素子形成工程は同一となり、インバー
タを構成する各トランジスタの寸法等がずれた場
合にあつても、これらは一様に寸法ずれを生ずる
ことになり、特性の変動は各素子について同傾向
となり、設計値からのばらつきは補償されること
になる。
On a semiconductor substrate, etc., an inverter having the same structure as a transistor is used instead of a capacitor having a different element structure, and the timing difference between the first and second clock output signals is caused by the gate capacitance of this inverter. Compensate for. For this reason, the manufacturing process for forming the elements is the same, and even if the dimensions of each transistor that make up the inverter are different, the dimensional deviations will occur uniformly, and variations in characteristics will occur for each element. The same trend will follow, and variations from the design values will be compensated for.
本考案の好適な実施例を図面を参照しながら説
明する。
A preferred embodiment of the present invention will be described with reference to the drawings.
本考案の２相クロツク出力回路の第１の実施例
は、第１図に示すように、基準クロツク入力信号
Φ0が供給される端子２１に接続されるインバー
タ１１の出力側には、互いに逆相の関係ないる第
１及び第２のクロツク出力信号を出力するための
第１のインバータ多段接続回路並びに第２のイン
バータ多段接続回路が接続されている。上記第１
のインバータ多段接続回路は、インバータ１２，
１３，１４，１５からなり、基準クロツク入力信
号Φ0に対して逆相となる第１のクロツク出力信
号Φ1を出力端子２２から出力する。即ち、イン
バータ１１とインバータ１２〜１５との奇数個の
インバータで逆相クロツク出力回路を構成してい
る。また、第２のインバータ多段接続回路は、イ
ンバータ１６，１７，１８からなり、第２のクロ
ツク出力信号Φ2を出力端子２３から出力する。
即ち、インバータ１１とインバータ１６〜１８と
の偶数個のインバータで同相クロツク出力回路を
構成している。上記第２のインバータ多段接続回
路のインバータ１６とインバータ１７との間に
は、その入力側が共通接続されてなるインバータ
１９，２０，……が接続されている。この入力側
が共通接続されたインバータ１９，２０……は、
各インバータを構成するトランジスタのゲートが
共通に接続されており、これらのトランジスタの
ゲート容量によつて上記第１及び第２のクロツク
出力信号間のタイミングのずれを補償することが
でき、しかも製造上の素子のばらつきによる問題
も生じない。 In the first embodiment of the two-phase clock output circuit of the present invention , as shown in FIG. A first inverter multi-stage connection circuit and a second inverter multi-stage connection circuit for outputting first and second clock output signals having no phase relationship are connected. 1st above
The inverter multi-stage connection circuit includes inverters 12,
13, 14, and 15, and outputs from the output terminal 22 a first clock output signal Φ1 having an opposite phase to the reference clock input signal Φ0. That is, an odd number of inverters, ie, inverter 11 and inverters 12 to 15, constitute an anti-phase clock output circuit. The second inverter multi-stage connection circuit includes inverters 16, 17, and 18, and outputs a second clock output signal Φ 2 from an output terminal 23.
That is, an even number of inverters, ie, inverter 11 and inverters 16 to 18, constitute a common-mode clock output circuit. Connected between the inverters 16 and 17 of the second inverter multi-stage connection circuit are inverters 19, 20, . . . whose input sides are commonly connected. Inverters 19, 20, whose input sides are commonly connected, are
The gates of the transistors constituting each inverter are commonly connected, and the gate capacitance of these transistors can compensate for the timing difference between the first and second clock output signals. No problems arise due to variations in the elements.
このような本実施例の２相クロツク出力回路に
基準クロツク入力信号Φ0が入力端子２１から供
給された場合には、該基準クロツク入力信号Φ0
が先ずインバータ１１により反転して第１及び第
２のインバータ多段接続回路に送出される。第１
のインバータ多段接続回路ではインバータ１２，
１３，１４，１５を介して信号が伝達し、インバ
ータ１５の出力側に接続する出力端子２２からは
上記基準クロツク入力信号Φに対して逆相となり
インバータの個数等の応じた遅延を伴う第１のク
ロツク出力信号Φ1が取り出される。一方、上記
第２のインバータ多段接続回路では、インバータ
１６，１７，１８を介して第２のクロツク出力信
号Φ2が出力端子２３から取り出されることにな
るが、インバータ１６，１７の間に接続され入力
側が共通接続されてなるインバータ１９，２０，
……のゲート容量によつて、第２のインバータ多
段接続回路を伝わるパルスの立ち上がり立ち下が
りの波形が鈍らされることなり、したがつて、動
作の遅延が生じ、上記第１のクロツク出力信号
Φ1に対する遅延の差を補償して、タイミングの
揃つた２相クロツク出力信号を出力することが可
能となる。 When the reference clock input signal Φ 0 is supplied from the input terminal 21 to the two-phase clock output circuit of this embodiment, the reference clock input signal Φ 0
is first inverted by the inverter 11 and sent to the first and second inverter multi-stage connection circuits. 1st
In the inverter multi-stage connection circuit, the inverter 12,
13, 14, and 15, and from the output terminal 22 connected to the output side of the inverter 15, the first signal is in reverse phase with respect to the reference clock input signal Φ with a delay depending on the number of inverters, etc. The clock output signal Φ1 of is taken out. On the other hand, in the second inverter multi-stage connection circuit, the second clock output signal Φ 2 is taken out from the output terminal 23 via the inverters 16, 17, and 18; Inverters 19, 20, whose input sides are commonly connected
The gate capacitance of . It becomes possible to compensate for the difference in delay with respect to 1 and output two-phase clock output signals with aligned timing.
上記第１のクロツク出力信号Φ1との遅延の差
を補償するためのインバータ１９，２０……は、
インバータ１１〜１８とその構成を同一のものと
し、製造上同一の工程を経て製造される。このた
め製造上のばらつきがあつた場合においても、こ
れらのインバータ１１〜２０……が一様にばらつ
くことになり、そのばらつきが相関性をもつこと
から、遅延を補償する機能が製造上のばらつきに
よつて損なわれることがない。 Inverters 19, 20, . . . for compensating for the delay difference with the first clock output signal Φ1 are
The inverters 11 to 18 have the same configuration and are manufactured through the same manufacturing steps. Therefore, even if manufacturing variations occur, these inverters 11 to 20... will vary uniformly, and since these variations are correlated, the function to compensate for delays will be affected by manufacturing variations. not be damaged by
このようなゲート容量によつて遅延を補償する
ためのインバータ１９，２０……は、少なくとも
１つ以上形成されていれば良く、必要に応じてさ
らに多くのインバータの入力側を共通接続するよ
うにしても良い。尚、必ずしも全てのインバータ
を同一の構造とするのではなく、ゲート容量によ
つて遅延を補償するためのインバータとしては、
第１のインバータ多段接続回路の少なくとも１つ
のインバータと同構造、同工程で製造されるイン
バータであればよく、このようにすることでばら
つきの傾向を同じくすることも可能である。 It is sufficient that at least one inverter 19, 20, . It's okay. Note that all inverters do not necessarily have the same structure, but as inverters that compensate for delays using gate capacitance,
The inverter may have the same structure and be manufactured in the same process as at least one inverter of the first inverter multi-stage connection circuit, and by doing so, it is possible to make the tendency of variation the same.
このようなゲート容量によつて遅延を補償する
ためのインバータの共通接続する数を増加させて
いつた時の傾向を第２図に示す。この第２図に示
すように、実線V0は共通接続されるインバータ
が零の場合のその接続点の波形であり、一点鎖線
V1は共通接続されるインバータが１つの場合の
その接続点の波形であり、二点鎖線V2は共通接
続されるインバータが２つの場合の波形である。
このようにゲートが共通接続されるインバータの
数を増加させることでゲート容量の総和を増加さ
せることができ、従つて任意の遅延を作り出すこ
とができ、このため時間差のない第１及び第２の
クロツク出力信号を出力することが可能となる。
尚、第２図の縦軸は信号レベルを示し、横軸は時
間を示す。 FIG. 2 shows a trend when the number of commonly connected inverters for compensating for delay using such gate capacitance is increased. As shown in Fig. 2, the solid line V 0 is the waveform at the connection point when the number of commonly connected inverters is zero, and the dashed line
V 1 is the waveform at the connection point when there is one inverter connected in common, and the two-dot chain line V 2 is the waveform when there are two inverters connected in common.
By increasing the number of inverters whose gates are commonly connected in this way, the total gate capacitance can be increased, and therefore an arbitrary delay can be created. It becomes possible to output a clock output signal.
Note that the vertical axis in FIG. 2 represents the signal level, and the horizontal axis represents time.
次に、本発明の第２の実施例を第３図を参照し
ながら説明する。 Next, a second embodiment of the present invention will be described with reference to FIG.
第２の実施例は、第１の実施例の２相クロツク
出力回路の第１のインバータ多段接続回路と第２
のインバータ多段接続回路にそれぞれインバータ
を１つずつ加え、さらにゲート容量によつて遅延
を補償するための共通接続された複数個のインバ
ータを一箇所に接続したのではなく、二箇所に接
続してなるものである。 The second embodiment includes a first inverter multistage connection circuit and a second inverter multistage connection circuit of the two-phase clock output circuit of the first embodiment.
One inverter is added to each inverter multi-stage connection circuit, and multiple commonly connected inverters are connected in two places instead of in one place to compensate for delays using gate capacitance. It is what it is.
即ち、この第２の実施例においては、第１のイ
ンバータ多段接続回路は、５つのインバータ３１
の多段接続により構成され、基準クロツク入力信
号Φ0が供給されるインバータ３３からのクロツ
ク出力信号が供給されて、インバータ３１の個数
等に応じた遅延を伴う同相の第１のクロツク出力
信号Φ1が取り出される。一方、上記第２のイン
バータ多段接続回路は、４つのインバータ３２に
より構成されて上記インバータ３３の出力側で上
記第１のインバータ多段接続回路と共通に接続さ
れると共に、ゲート容量によつて遅延を補償する
ための共通接続されたそれぞれ複数個のインバー
タ３４、インバータ３５が１つのインバータ３２
を介して二箇所に接続されている。この第２のイ
ンバータ多段接続回路では、インバータ３３から
のクロツク出力信号が供給され逆相の第２のクロ
ツク出力信号Φ2が取り出されるが、２箇所に接
続された共通接続するインバータ３４，３５を有
するため、それらのゲート容量によつて、第２の
インバータ多段接続回路のパルスの立ち上がり立
ち下がりの波形が鈍らされることから、インバー
タの個数差等に応じた遅延をつくることができ、
従つて、タイミングのずれのない２相クロツク出
力回路を得ることが可能である。そして、このよ
うなインバータのゲート容量を遅延の補償のため
に使用するため、この回路の製造時において、仮
に製造上のばらつきがあつた場合であつても、全
てのインバータが一様にばらつくことになり、遅
延を補償する機能が製造上のばらつきによつて損
なわれることがない。このように２箇所で接続す
ることによつても同様に実現できる。 That is, in this second embodiment, the first inverter multi-stage connection circuit includes five inverters 31
The clock output signal from the inverter 33 to which the reference clock input signal Φ 0 is supplied is supplied, and the in-phase first clock output signal Φ 1 is generated with a delay depending on the number of inverters 31, etc. is taken out. On the other hand, the second inverter multi-stage connection circuit is composed of four inverters 32, is connected in common with the first inverter multi-stage connection circuit on the output side of the inverter 33, and has a gate capacitance to prevent delay. A plurality of inverters 34 and an inverter 35 connected in common for compensation are one inverter 32.
It is connected to two places via. In this second inverter multi-stage connection circuit, the clock output signal from the inverter 33 is supplied and a second clock output signal Φ 2 of opposite phase is taken out. Since the waveform of the rising and falling pulses of the second inverter multi-stage connection circuit is blunted by these gate capacitances, it is possible to create a delay corresponding to the difference in the number of inverters, etc.
Therefore, it is possible to obtain a two-phase clock output circuit without timing deviation. Since the gate capacitance of such an inverter is used to compensate for delay, even if there are manufacturing variations during the manufacturing of this circuit, all inverters will not vary uniformly. The ability to compensate for delays is not compromised by manufacturing variations. The same can be achieved by connecting at two places in this way.
尚、上記の第２の実施例においては、ゲート容
量により遅延を補償するためのインバータを二箇
所に接続したが、これに限定されず更に多くの箇
所で接続するようにしても良い。 In the second embodiment described above, the inverters for compensating the delay using the gate capacitance are connected at two locations, but the inverters are not limited to this and may be connected at more locations.
また、上述の第１及び第２の実施例において
は、第１のインバータ多段接続回路と第２のイン
バータ多段接続回路のそれぞれ構成するインバー
タの数の差を１つとして説明したが、これに限定
されず３個若しくはそれ以上の個数差を有する２
相クロツク出力回路にも適用することができる。 Further, in the first and second embodiments described above, the difference in the number of inverters constituting each of the first inverter multi-stage connection circuit and the second inverter multi-stage connection circuit is explained as one, but the difference is not limited to this. 2 with a difference in number of 3 or more
It can also be applied to phase clock output circuits.
本考案の２相クロツク出力回路は、上述のよう
にインバータのゲート容量によつて上記第１及び
第２のクロツク出力信号のタイミングのずれを補
償する。このため製造上、素子形成工程は同一と
なり、インバータを構成する各トランジスタの寸
法等がずれた場合にあつても、これらは一様に寸
法ずれを生ずることになり、特性の変動は全体的
なものとなり、設計値からのばらつきは補償され
ることになる。従つて、歩留りの向上等の優れた
利点を有する。
The two-phase clock output circuit of the present invention compensates for the timing difference between the first and second clock output signals using the gate capacitance of the inverter as described above. For this reason, the manufacturing process for forming the elements is the same, and even if the dimensions of each transistor that make up the inverter are different, the dimensional deviation will occur uniformly, and the overall variation in characteristics will be This means that the variation from the design value is compensated for. Therefore, it has excellent advantages such as improved yield.
第１図は本考案の２相クロツク出力回路の一例
を示す回路図、第２図は本考案に係る共通接続す
るインバータの数を増加した場合の関係を示す波
形図、第３図は本考案の他の例を示す回路図、第
４図は従来の２相クロツク出力回路の一例を示す
回路図、第５図はその波形図、第６図は他の従来
の２相クロツク出力回路の一例を示す回路図であ
る。
１２，１３，１４，１５……インバータ（第１
のインバータ多段接続回路）、１６，１７，１８
……インバータ（第２のインバータ多段接続回
路）、１９，２０……インバータ。
Fig. 1 is a circuit diagram showing an example of the two-phase clock output circuit of the present invention, Fig. 2 is a waveform diagram showing the relationship when the number of commonly connected inverters according to the present invention is increased, and Fig. 3 is a circuit diagram showing an example of the two-phase clock output circuit of the present invention. 4 is a circuit diagram showing an example of a conventional two-phase clock output circuit, FIG. 5 is a waveform diagram thereof, and FIG. 6 is an example of another conventional two-phase clock output circuit. FIG. 12, 13, 14, 15... Inverter (first
inverter multi-stage connection circuit), 16, 17, 18
... Inverter (second inverter multi-stage connection circuit), 19, 20 ... Inverter.
Claims (1)
ータを直列接続して成る第１のインバータ多段接
続回路と、 上記基準クロツク入力信号に対して上記第１の
インバータ多段接続回路を構成するインバータの
個数よりも少ない個数のインバータを直列接続し
て成る第２のインバータ多段接続回路と、 上記第１のインバータ多段接続回路からのクロ
ツク出力信号と上記第２のインバータ多段接続回
路からのクロツク出力信号とのタイミングのずれ
を補償するゲート容量を有し上記第２のインバー
タ多段接続回路の任意の接続点に接続されたイン
バータとを有して成ることを特徴とする２相クロ
ツク出力回路。[Claims for Utility Model Registration] A first inverter multi-stage connection circuit comprising a plurality of inverters connected in series for a reference clock input signal, and the first inverter multi-stage connection circuit for the reference clock input signal. a second inverter multi-stage connection circuit formed by connecting a smaller number of inverters in series than the number of inverters constituting the circuit; and a clock output signal from the first inverter multi-stage connection circuit and the second inverter multi-stage connection circuit. and an inverter connected to an arbitrary connection point of the second inverter multi-stage connection circuit, the inverter having a gate capacitance to compensate for a timing difference with the clock output signal of the clock output signal. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986038605U JPH0441630Y2 (en) | 1986-03-17 | 1986-03-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986038605U JPH0441630Y2 (en) | 1986-03-17 | 1986-03-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62151237U JPS62151237U (en) | 1987-09-25 |
| JPH0441630Y2 true JPH0441630Y2 (en) | 1992-09-30 |
Family
ID=30851004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986038605U Expired JPH0441630Y2 (en) | 1986-03-17 | 1986-03-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441630Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5471427B2 (en) * | 2009-12-25 | 2014-04-16 | 富士通株式会社 | Single-phase differential conversion circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107630A (en) * | 1980-01-31 | 1981-08-26 | Nec Corp | Delay time adjusting circuit |
| JPS5892128A (en) * | 1981-11-26 | 1983-06-01 | Nec Corp | Two-phase clock signal generating circuit |
-
1986
- 1986-03-17 JP JP1986038605U patent/JPH0441630Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107630A (en) * | 1980-01-31 | 1981-08-26 | Nec Corp | Delay time adjusting circuit |
| JPS5892128A (en) * | 1981-11-26 | 1983-06-01 | Nec Corp | Two-phase clock signal generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62151237U (en) | 1987-09-25 |
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