JP5455463B2

JP5455463B2 - 電力用半導体装置の製造方法

Info

Publication number: JP5455463B2
Application number: JP2009149813A
Authority: JP
Inventors: 敏彰引地
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2009-06-24
Filing date: 2009-06-24
Publication date: 2014-03-26
Anticipated expiration: 2029-06-24
Also published as: JP2011009355A

Description

この発明は、半導体基板上にエピタキシャル層を有するエピタキシャルウエハを用いた電力用半導体装置の製造方法及び電力用半導体装置に関するものである。

インバータなどの電力の変換や制御に用いられる電力用半導体装置として、高速化、高耐圧化が可能なＩＧＢＴ（Insulated Gate Bipolar Transistor）が利用されている。図５は、一般的なプレーナ型ＩＧＢＴの断面構造図であり、例えば、非特許文献１に相当する構造のものが示されている。以下、図５を参照して、ＩＧＢＴの構造及び動作について概略説明する。

まずＩＧＢＴの構造について説明する。ｐ型半導体基板１０１の第１主面（図中における上面）上には、エピタキシャル成長にてｎ型バッファ層１０２が設けられ、ｎ型バッファ層１０２上には、エピタキシャル成長にてｎ⁻型ドリフト層１０３が設けられている。

またｎ⁻型ドリフト層１０３の表面内には、ｐ型不純物のイオン注入によりｐ型ベース領域１０４が選択的に設けられ、ｐ型ベース領域１０４の表面内には、ｎ型不純物のイオン注入によりｎ^＋型エミッタ領域１０５が設けられている。

またｎ⁻型ドリフト層１０３とｎ^＋型エミッタ領域１０５で挟まれたｐ型ベース領域１０４の表面領域であるチャネル領域１０６上には、ゲート絶縁膜１０７を介してゲート電極１０８が設けられ、このゲート電極１０８は層間絶縁膜１０９で覆われている。

そしてｐ型ベース領域１０４とｎ^＋型エミッタ領域１０５の表面に共通して接触するようににエミッタ電極１１０が設けられ、ｐ型半導体基板１０１の第２主面（図中における下面）に接触するようにコレクタ電極１１１が設けられている。

次にＩＧＢＴの動作について説明する。まずエミッタ電極１１０とコレクタ電極１１１の間に所定のコレクタ電圧Ｖｃｅを印加して、エミッタ電極１１０とゲート電極１０８の間に所定のゲート電圧Ｖｇｅを印加すると、ゲート電極１０８直下にあるｐ型ベース領域１０４の表面内にｎ型に反転したチャネル領域１０６が形成され、ｎ^＋型エミッタ領域１０５からチャネル領域１０６を介してｎ⁻型ドリフト層１０３に電子が注入される。

このｎ⁻型ドリフト層１０３への電子の注入と同時に、正孔がｐ型半導体基板１０１からｎ⁻型ドリフト層１０３に少数キャリアとして注入されるため、ｎ⁻型ドリフト層１０３の抵抗が低下する伝導度変調が起こり、ＩＧＢＴはオン状態となる。

一方、エミッタ電極１１０とゲート電極１０８の間に印加されたゲート電圧Ｖｇｅと低下させると、ｎ型に反転していたチャネル領域１０６がｐ型に戻るため、ｎ⁻型ドリフト層１０３への電子の供給が停止する。更にｎ型バッファ層１０２及びｎ⁻型ドリフト層１０３に蓄積されている残留キャリアである正孔の再結合消滅を経てＩＧＢＴはオフ状態となる。

「トランジスタ技術ＳＰＥＣＩＡＬＮｏ．８５」，ＣＱ出版株式会社，２００４年１月１日発行，ｐ４６（図３−１３）

このようなＩＧＢＴにおいて、オン電圧とスイッチング時間（具体的にはスイッチングＯｆｆ時間）は、ＩＧＢＴの特性を左右する主要な特性である。そして、この特性はｎ⁻型ドリフト層１０３のライフタイムに依存することが知られている。詳しくは、ＩＧＢＴの動作時にｎ⁻型ドリフト層１０３の抵抗が低下する伝導度変調が生じるが、伝導度変調が生じたｎ⁻型ドリフト層１０３の抵抗はｎ⁻型ドリフト層１０３のライフタイムに依存する。例えば、ｎ⁻型ドリフト層１０３のライフタイムが長くなれば、通電時の抵抗が低くなり、オン電圧を低くすることができる。

このようにＩＧＢＴの主要な特性であるオン電圧とスイッチング時間は、ｎ⁻型ドリフト層１０３のライフタイムに依存する。このため電子線照射などを用いて、ｎ⁻型ドリフト層１０３のライフタイムを制御することが行われている。

しかしながら、ＩＧＢＴの動作時である通電時におけるｎ⁻型ドリフト層１０３の少数キャリア（正孔）の量は、ライフタイムだけに依存するものではなく、通電時にどれだけの量の正孔がｐ型半導体基板１０１からｎ⁻型ドリフト層１０３に少数キャリアとして注入されるかでも決定される。即ち、ｎ⁻型ドリフト層１０３のライフタイムの制御に加え、もう一つの重要な制御パラメーターとして、ｐ型半導体基板１０１から注入される正孔を再結合により所定量減らした上で、ｎ⁻型ドリフト層１０３に少数キャリアとして供給するｎ型バッファ層１０２の抵抗率や厚みがある。このｎ型バッファ層１０２の抵抗率や厚みを制御することにより、ｐ型半導体基板１０１からｎ⁻型ドリフト層１０３に注入される少数キャリアの量を制御することが可能となる。

ところで、ｐ型半導体基板１０１は、一般的に、コレクタ電極１１１との間で十分に低抵抗なオーミック接触を持つように、抵抗率が１０〜２０ｍΩ・ｃｍ程度の低抵抗な基板材料が用いられる。またｎ型バッファ層１０２は、市場で要求される高速スイッチング特性を実現するためにｎ型の不純物濃度を高濃度にして、抵抗率が数十〜数百ｍΩ・ｃｍ程度の比較的低抵抗の層とする必要がある。またｎ⁻型ドリフト層１０３は、高耐圧を保持するためにｎ型の不純物濃度を低濃度にして、抵抗率が数十〜数百Ω・ｃｍの比較的高抵抗の層とする必要がある

しかしながら、このようにｎ⁻型ドリフト層１０３の不純物濃度を低濃度、ｎ型バッファ層１０２の不純物濃度を高濃度にした場合、ｎ型不純物がｎ型バッファ層１０２からｎ⁻型ドリフト層１０３に拡散したりオートドープすることにより、ｎ型バッファ層１０２側にあるｎ⁻型ドリフト層１０３の抵抗率が低下する。そのため、ｎ型バッファ層１０２側及びｎ⁻型ドリフト層１０３からなるエピタキシャル層の抵抗率プロファイルが劣化する。逆にｎ型バッファ層１０２からｎ⁻型ドリフト層１０３へのｎ型不純物の拡散を低減又は防止するために、ｎ型バッファ層１０２の不純物濃度を低くした場合は、ｐ型半導体基板１０１からｎ⁻型ドリフト層１０３に供給される少数キャリアの制御が難しくなる。

この発明は、上記問題を解消するためになされたもので、ｎ型バッファ層の不純物濃度の低濃度化を可能にしてエピタキシャル層の抵抗率プロファイルの劣化を防止し、かつｐ型半導体基板からｎ⁻型ドリフト層に供給される少数キャリアの制御をも可能にした電力用半導体装置の製造方法及び電力用半導体装置を提供することを目的とする。

上記目的を達成するために、この発明に係る電力用半導体装置の製造方法は、ボロンがドープされたｐ型半導体基板の第１主面上にエピタキシャル成長によりリンがドープされたｎ型バッファ層を形成する工程と、前記ｎ型バッファ層の表面上にエピタキシャル成長によりリンがドープされたｎ⁻型ドリフト層を形成する工程と、前記ｐ型半導体基板と前記ｎ型バッファ層の界面に熱処理によりミスフィット欠陥を形成する工程とを含んでなり、さらに、前記ｎ ⁻ ドリフト層を形成する工程と前記ミスフィット欠陥を形成する工程の間に、前記ｎ ⁻ 型ドリフト層の表面に機械的欠陥を施す工程を備えている。

この発明における電力用半導体装置の製造方法及び電力用半導体装置によれば、ｐ型半導体基板とｎ型バッファ層の間の界面にミスフィット欠陥を設けて、このミスフィット欠陥に少数キャリアをトラップさせることによりｐ型半導体基板からｎ⁻型ドリフト層への少数キャリアを制御する。これによりｎ型バッファ層の不純物濃度を下げることが可能になるので、ｎ型バッファ層からｎ⁻型ドリフト層へのｎ型不純物の拡散を低減或いは防止できる。よってｎ型バッファ層及びｎ⁻型ドリフト層からなるエピタキシャル層の抵抗率プロファイルの劣化を防止できる。

この発明の実施例１に係る電力用半導体装置の断面構造図である。この発明のミスフィット欠陥の有無に係る電力用半導体装置の順方向特性を示した特性図である。この発明の実施例２、３に係る機械的欠陥によりミスフィット欠陥を増加させた際のエピタキシャルウエハの表面写真である。この発明の実施例４に係るエピタキシャルウエハの周辺部に機械的欠陥を施した際のミスフィット欠陥発生の説明図である。従来の電力用半導体装置の断面構造図である。

この発明における主たる特徴は、ｐ型半導体基板とｎ型バッファ層との間の界面にミスフィット欠陥を生じさせ、このミスフィット欠陥に少数キャリアをトラップさせることにより、ｐ型半導体基板からｎ⁻型ドリフト層に流入する少数キャリアの量を制御するものである。以下、その詳細を実施例に基づいて説明する。

図１は、この発明の実施例１に係る電力用半導体装置の断面構造図であり、一例としてプレーナ型ＩＧＢＴの断面構造を示している。図１において、ｐ型半導体基板１は、通常ｐ型不純物としてのボロンがドープされたシリコン単結晶として製造され、抵抗率が１０〜２０ｍΩ・ｃｍ程度で低抵抗である。

このシリコン単結晶は、シリコン原子同士が格子状に共有結合したものであるが、その格子位置の一部をボロン原子が占め、周りのシリコン原子と共有結合している。シリコン原子の共有結合半径は約０．１１１ｎｍであるのに対し、ボロン原子の共有結合半径は約０．０８２ｎｍであるため、低抵抗、即ち高濃度にボロンがドープされたシリコン単結晶であるｐ型半導体基板１は、その格子間距離がノンドープシリコン単結晶の場合よりも平均的に小さなものとなっている。

ｐ型半導体基板１の第１主面上には、第２不純物であるリンがドープされたエピタキシャル層であるｎ型バッファ層２が設けられている。このｎ型バッファ層２は、数十〜数百ｍΩ・ｃｍ程度の抵抗率であり、ドープされているリン原子の量がｐ型半導体基板１におけるボロン原子の量よりも少ない。またリン原子の共有結合半径は約０．１０６ｎｍであり、シリコン原子とほぼ同程度である。このためｎ型バッファ層２の格子間距離の平均値は、ノンドープのシリコン単結晶とほぼ同程度であるとみなすことができる。

またｎ型バッファ層２の表面上には、第２不純物であるリンがドープされたエピタキシャル層であるｎ⁻型ドリフト層３が設けられている。

このようにｐ型半導体基板１の第１主面上にｎ型バッファ層２及びｎ⁻型ドリフト層３が積層されたエピタキシャルウエハに対し、例えば、約１０００℃の熱処理等の熱負荷をかけると、ｐ型半導体基板１とｎ型バッファ層２の間の界面に、ｐ型半導体基板１とｎ型バッファ層２の格子不整合による結晶欠陥であるミスフイット欠陥４が生じる。図１では、視覚的に分かり易くするために、ミスフィット欠陥４を模式的にのこぎり波形で示してある。

具体的には、ミスフィット欠陥４は、平均的な格子間距離の違い、即ち格子間距離の不整合によりｐ型半導体基板１とｎ型バッファ層２の間の界面に存在する潜在的な応力が開放されることにより生じる。これは弾性変形から塑性変形へ移行する際の応力緩和である。この弾性変形から塑性変形への移行による応力緩和は、ｎ⁻型ドリフト層３の厚み等による応力的影響やウエハ自体の直径等の影響をうけるものの、熱処理などの熱負荷をかけることにより比較的簡単に起こすことができる。このように弾性変形から塑性変形への移行時の応力緩和により生じるｐ型半導体基板１とｎ型バッファ層２の間の格子不整合による結晶欠陥がミスフィット欠陥４である。

また、このミスフィット欠陥４は、ｐ型半導体基板１とｎ型バッファ層２の界面に形成され、高電圧印加時に空乏層が形成され耐電圧を保持するｎ⁻型ドリフト層３中には形成されない。そのためミスフィット欠陥４は、高電圧印加時のリーク電流の増加等を生じさせることなく、順方向通電時に少数キャリアに対するトラップとして働く。従って、ミスフィット欠陥４は、図２に示すように順方向特性を高電圧側にシフトさせる働きを持つ。図２は図１に示すようなＩＧＢＴの順方向特性を示した特性図であり、縦軸がコレクタ電流Ｉｃ（Ａ）、横軸がコレクタ−エミッタ間電圧Ｖｃｅ（Ｖ）を示し、図中、点線が、ミスフィット欠陥が無い場合、実線が、ミスフィット欠陥がある場合を示している。

このように、ミスフィット欠陥４を用いることで、耐電圧特性を劣化させることなく順方向の出力特性を制御する事、換言すれば、ｐ型半導体基板１からｎ⁻型ドリフト層３に注入される少数キャリアの量を制御することができる。またミスフィット欠陥４を利用することで、ｎ型バッファ層２の不純物濃度を低下させることが可能となる。

そしてｎ⁻型ドリフト層３の表面内には、ｐ型不純物のイオン注入によりｐ型ベース領域５が選択的に設けられている。またｐ型ベース領域５の表面内には、ｎ型不純物のイオン注入によりｎ^＋型エミッタ領域６が設けられている。

またｎ⁻型ドリフト層３とｎ^＋型エミッタ領域６で挟まれたｐ型ベース領域５の表面領域であるチャネル領域７上には、ゲート絶縁膜８を介してゲート電極９が設けられている。またゲート電極９は層間絶縁膜１０で覆われている。

そしてｐ型ベース領域５とｎ^＋型エミッタ領域６の表面に共通して接触するようににエミッタ電極１１が設けられ、ｐ型半導体基板１の第２主面（図中における下面）に接触するようにコレクタ電極１２が設けられている。以上により、図１に示す電力用半導体装置であるプレーナ型ＩＧＢＴが構成されている。

この発明に係る実施例１によれば、ｐ型半導体基板１とｎ型バッファ層２の間の界面にミスフィット欠陥４を設けて、このミスフィット欠陥４に少数キャリアをトラップさせることによりｐ型半導体基板１からｎ⁻型ドリフト層３への少数キャリアを制御する。これによりｎ型バッファ層２の不純物濃度を下げることが可能になり、ｎ型バッファ層２からｎ⁻型ドリフト層３へのｎ型不純物の拡散を低減或いは防止できる。これによりエピタキシャル層（ｎ型バッファ層２、ｎ⁻型ドリフト層３）の抵抗率プロファイルの劣化を防止できる。このことは電力用半導体装置の特性安定化に繋がる。

実施例１においては、熱処理等の熱負荷により、ｐ型半導体基板１とｎ型バッファ層２の界面にミスフィット欠陥を設けた場合を示した。しかしながら熱処理のみによる応力緩和でミスフィット欠陥を設ける場合は、その形成率がある程度決まってしまい、例えば、ミスフィット欠陥を増やし、ｎ型バッファ層２の不純物濃度を一層下げたいなどの要求には応えることができない。この実施例２では、ミスフィット欠陥を計画的に生じさせる場合について述べる。

図３は、この実施例２に係るミスフィット欠陥を計画的に生じさせたエピタキシャルウエハの表面写真を示したものである。

具体的には、ｐ型半導体基板１の第１主面上にｎ型バッファ層２及びｎ⁻型ドリフト層３が順に積層されてなるエピタキシャルウエハの表面に、エピタキシャルウエハの結晶方位やノッチ方位又はオリフラ方位を考慮して機械的欠陥を施す。なお機械的欠陥としては、レーザマーキング、サンドブラストやケガキなどがある。

そして、表面に機械的欠陥が施されたエピタキシャルウエハに対し、熱処理等の熱負荷をかけることで、機械的欠陥が基点となりミスフィット欠陥が増加する。

図３においては、レーザマーキングを用いてエピタキシャルウエハの周辺部のノッチ１３に対向した位置に設けられた機械的欠陥１４から、エピタキシャルウエハの水平或いは垂直方向に対し約４５°の角度でミスフィット欠陥４が増加しているのが判る。なお図３中、水平方向に見える線Ｌは、Ｘ線トポグラフの測定上、必要なものであり結晶欠陥ではない。

なおエピタキシャルウエハの表面に施された機械的欠陥１４は、ミスフィット欠陥を設けた後は、例えばＣＭＰ（Chemical Mechanical Polishing）などを用いた表面研磨で削除すればよい。電力用半導体装置のその他の構成や工程については、実施例１で説明した内容が参考になるので、ここでの説明は省略する。

この実施例２においては、エピタキシャルウエハの表面に機械的欠陥１４を施した後に熱処理等の熱負荷をかけるので、機械的欠陥１４が基点となりミスフィット欠陥４を熱処理のみの場合より増加させることができる。即ち、ミスフィット欠陥４を計画的に生じさせることが可能となる。これによりｎ型バッファ層２の不純物濃度を一層下げることが可能になり、ｎ型バッファ層２からｎ⁻型ドリフト層３へのｎ型不純物の拡散を一層低減或いは防止できる。これによりエピタキシャル層（ｎ型バッファ層２、ｎ⁻型ドリフト層３）の抵抗率プロファイルが劣化することも一層防止できる。このことは電力用半導体装置の一層の特性安定化に繋がる。

なお機械的欠陥１４の制御によるミスフィット欠陥４の制御によりｎ型バッファ層２の不純物濃度をｎ⁻型ドリフト層３の不純物濃度程度にすることができれば、ｎ型バッファ層２を無くすことも十分想定可能である。

なお実施例２では、エピタキシャルウエハの表面に、適宜、機械的欠陥１４を設ける場合を想定したが、図３に示したように、エピタキシャルウエハ表面の一部に機械的欠陥１４を設けることにより、部分的にミスフィット欠陥４を増やすことができる。これにより、ウエハ面内において、図２に示す順方向の出力特性を部分的に制御することが可能となる。換言すれば、ｐ型半導体基板１からｎ⁻型ドリフト層３に注入される少数キャリアの量をウエハ面内で部分的に制御することが可能となる。このことは、例えば素子毎或いは素子内で出力特性を制御したい場合に有効である。

なお機械的欠陥１４は、エピタキシャルウエハ表面の周辺部、具体的には素子が形成されていない周辺部の無効領域部の一部に設けたほうが、ミスフィット欠陥４を設けた後にＣＭＰなどで機械的欠陥１４を除去しないで済むため好ましい。

実施例２では、エピタキシャルウエハの表面に、適宜、機械的欠陥１４を設けた場合を想定したが、図４に示すように、エピタキシャルウエハ表面の周辺部、具体的には素子が形成されていない周辺部の無効領域部の略全周に亘って機械的欠陥１４を設けることにより、エピタキシャルウエハ内で、ほぼ均等にミスフィット欠陥４を生じさせることができるので、実施例２で示した効果と同等の効果を奏することができる。またウエハ表面の周辺部に機械的欠陥１４を設けるため、実施例３で示したように、ミスフィット欠陥４を設けた後の機械的欠陥１４の除去を行う必要がない。なお図４は、Ｘ線トポグラフによる観察結果を模式的に示したミスフィット欠陥発生の説明図であり、図中には、機械的欠陥としてのレーザマーキング実施部２１、ノッチ１３及びミスフィット欠陥４を示している。

なお実施例２から４の各実施例では、エピタキシャルウエハ表面に機械的欠陥１４を設けたが、ウエハ裏面に機械的欠陥１４を設けてもよく、熱処理等の熱負荷をエピタキシャルウエハに印加することにより、機械的欠陥１４を基点としてｐ型半導体基板１とｎ型バッファ層２の間にミスフィット欠陥形成することができ、上記各実施例で示した効果を得ることができる。

また各実施例では、電力用半導体装置としてプレーナ型のＩＧＢＴを例にして説明したが、当然、トレンチ型のＩＧＢＴに対しても適用可能であることは言うまでもない。

なお図１から４において同一の符号のものは、同一又は相当するものを示している。

１ｐ型半導体基板、２ｎ型バッファ層、３ｎ⁻型ドリフト層、４ミスフィット欠陥、５ｐ型ベース領域、６ｎ^＋型エミッタ領域、７チャネル領域、８ゲート絶縁膜、９ゲート電極、１０層間絶縁膜、１１エミッタ電極、１２コレクタ電極

Claims

ボロンがドープされたｐ型半導体基板の第１主面上にエピタキシャル成長によりリンがドープされたｎ型バッファ層を形成する工程と、
前記ｎ型バッファ層の表面上にエピタキシャル成長によりリンがドープされたｎ⁻型ドリフト層を形成する工程と、
前記ｐ型半導体基板と前記ｎ型バッファ層の界面に熱処理によりミスフィット欠陥を形成する工程とを含んでなり、さらに、
前記ｎ ⁻ ドリフト層を形成する工程と前記ミスフィット欠陥を形成する工程の間に、前記ｎ ⁻ 型ドリフト層の表面に機械的欠陥を施す工程を備えた
電力用半導体装置の製造方法。
機械的欠陥は、前記ｎ ⁻ 型ドリフト層の表面の一部に施される請求項１に記載の電力用半導体装置の製造方法。
機械的欠陥が施される前記ｎ ⁻ 型ドリフト層の表面の一部は、前記ｎ ⁻ 型ドリフト層の周辺部の素子が形成されない無効領域部である請求項２に記載の電力用半導体装置の製造方法。
機械的欠陥は、前記ｎ ⁻ 型ドリフト層の周辺部の素子が形成されない無効領域部の全周に亘って施される請求項１に記載の電力用半導体装置の製造方法。
ボロンがドープされたｐ型半導体基板の第１主面上にエピタキシャル成長によりリンがドープされたｎ型バッファ層を形成する工程と、
前記ｎ型バッファ層の表面上にエピタキシャル成長によりリンがドープされたｎ ⁻ 型ドリフト層を形成する工程と、
前記ｐ型半導体基板と前記ｎ型バッファ層の界面に熱処理によりミスフィット欠陥を形成する工程とを含んでなり、さらに、
前記ｎ ⁻ ドリフト層を形成する工程と前記ミスフィット欠陥を形成する工程の間に、前記ｐ型半導体基板の第２主面上に機械的欠陥を施す工程を備えた
電力用半導体装置の製造方法。
機械的欠陥は、前記ｐ型半導体基板の第２主面上の一部に施される請求項５に記載の電力用半導体装置の製造方法。
機械的欠陥は、レーザマーキング、サンドブラスト又はケガキにより施される請求項１乃至６のいずれか１項に記載の電力用半導体装置の製造方法。