JP5398763B2

JP5398763B2 - 回路面積節約のメモリユニット

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Publication number: JP5398763B2
Application number: JP2011046560A
Authority: JP
Inventors: 敏男廖
Original assignee: ▲しい▼創電子股▲ふん▼有限公司
Priority date: 2010-07-07
Filing date: 2011-03-03
Publication date: 2014-01-29
Anticipated expiration: 2031-03-03
Also published as: KR101211204B1; KR20120004918A; US8411516B2; JP2012018745A; TWI437566B; TW201203244A; US20120008432A1

Description

本発明は回路面積節約のメモリユニットに係り、特に一種の、回路面積節約のメモリユニットに関する。

マルチコアシステムシングルチップの発展に伴い、ますます多くのメモリがシステムチップ中に整合されて各コアの演算を助けるようになり、これにより、メモリが将来のチップ上で大部分の面積を占有することは必定となり、ならびにシステムチップ性能の重要な因子となり、且つ大量のエネルギーを消耗する。ゆえに、いかに有効にメモリの面積およびパワー消耗を減らすかが、必然的に重要な課題となる。

図１は周知のメモリユニットの回路図である。図示されるように、周知技術のメモリユニットは、第１インバーター１０’、第２インバーター２０’およびアクセスポート３０’を包含する。

第１インバーター１０’の入力端は第２インバーター２０’に接続される。第１インバーター１０’の出力端は第２インバーター２０’の入力端に接続される。

アクセスポート３０’は第２インバーター２０’とビット線（Ｂｉｔｌｉｎｅ，ＢＬ）に接続され、ならびにワード線（Ｗｏｒｄｌｉｎｅ，ＷＬ）に接続される。

このアクセスポート３０’はＮＭＯＳとされ、これによりビット線が高電位の時、アクセスポート３０’が開き、閾値電圧がアクセスポート３０’にかかり、これにより、ビット線電圧がメモリユニットの有効電圧に対して減少する。

図１に図２も併せて参照されたい。図２は別の周知の技術のメモリユニットの回路図である。図示されるように、アクセスポート３０’はＰＭＯＳが代わって採用され、これにより、ビット線が高電位の時、アクセスポート３０’がオンとされた後、ビット線の電圧は無消耗の状況で保存装置中に伝送される。

一般に、ビット線がシングルエンドメモリユニットにあって論理値「１」を読み取るか書き込む時、ビット線はいずれも、まず高準位（Ｈｉｇｈ）を保持し、並びにワード線が導通する。これにより、シングルエンドメモリユニットは論理値「１」を読み取る或いは書き込む時にビット線とワード線がいかに動作するのかを知ることができない。

これにより、設計されるメモリユニットは、異なる準位のビット線に基づき、データの書き込み或いはデータの読み取りを行う。メモリユニットが読み取りを実行する時、ビット線は電圧準位が比較的低い電圧準位に変更されなければならず、アクセスポート３０’を通して第１インバーター１０’と第２インバーター２０’に保存されたデータを読み取る。

メモリユニットが書き込みを実行する時、ビット線は高電圧準位に変更され、これによりアクセスポート３０’を通して第１インバーター１０’と第２インバーター２０’が形成するメモリユニットに書き込む。

さらに、図３に示されるのは、周知の技術のメモリユニットの回路図である。図示されるように、周知の技術のメモリユニット４０’は、第１トランジスター４２’、第３インバーター４４’、第２トランジスター４６’と第４インバーター４８’を包含する。

第１トランジスター４２’の一端はデータ線Ｄに接続され、並びにワード線Ｗの制御を受ける。第３インバーター４４’の入力端は第１トランジスター４２’の別端に接続され、第２トランジスター４６’の一端は第３インバーター４４’の出力端に接続され、並びにワード線Ｗの制御を受ける。第４インバーター４８’の入力端は第２トランジスター４６’の別端と第３インバーター４４’の出力端に接続され、並びに第４インバーター４８’の出力端は第１トランジスター４２’と第３インバーター４４’の入力端に接続される。

そのうち、第３インバーター４４’は第３トランジスター４４０’と第４トランジスター４４２’を包含する。第４インバーター４８’は第５トランジスター４８０’と第６トランジスター４８２’を包含する。インバーターの構造は該技術領域における通常の知識を有する者にとって周知の技術であるため、ここではこれ以上の多くの説明は行わない。

以上を受け、図３のメモリユニット４０’はデータを書き込まない時、そのワード線Ｗ上の信号は低準位信号であり、第１トランジスター４２’と第２トランジスター４６’はオフとされる（切断）。この時、第３インバーター４４’と第４インバーター４８’中の二つの出力端と入力端が対応接続され、これにより、第３インバーター４４’のＮ１端のデータと第４インバーター４８’のＮ２端のデータを互いに逆相ラッチさせる。メモリユニット４０’にデータを書き込む必要がある時、すなわちメモリユニット４０’にデータ「１」を書き込む時は、ワード線Ｗ上の信号は高準位信号（すなわち「１」）とされ、第１トランジスター４２’と第２トランジスター４６’を導通させ、データ線Ｄ上の信号が「１」とされ、ビット線ＤＢ上の信号が「０」とされる。

メモリユニット４０’にデータ書き込み完成の後、ワード線Ｗ上の信号は低準位信号に変化し、第１トランジスター４２’と第２トランジスター４６’はデータをラッチさせる。

もし、テクノロジー製品の世代交代が進むにつれて、業者のメモリユニットの保存に対する要求がさらに高まれば、価格及び単位容量の競争圧力も、ますます大きくなる。ゆえに、メモリユニットの単位面積が比較的小さい保存ユニットもますます重要になる。これにより、より少ないトランジスターを使用して製造されたメモリユニットは、業者が向かうべき目標の一つである。

これにより、いかに上述の問題に対して新規に回路面積を節約できるメモリユニットを提出し、比較的少ないトランジスターを組み合わせてメモリユニットを構成するかが、上述の問題を解決する鍵となる。

本発明の目的の一つは、回路面積節約のメモリユニットを提供することにあり、それは四つのトランジスターを使用してメモリユニットを構成し、回路面積節約の目的を達成するものである。

請求項１の発明は、回路面積節約のメモリユニットにおいて、
読み取り線に接続され、並びにワード線の制御を受ける第１トランジスターと、
該第１トランジスターと電源端の間に接続された第２トランジスターと、
該第２トランジスターに接続され、並びにビット線に制御を受け、該第２トランジスターの導通／切断を制御する第３トランジスターと、
該第３トランジスターと書き込み線に接続され、該ワード線の制御を受ける第４トランジスターと、
を包含することを特徴とする、回路面積節約のメモリユニットとしている。
請求項２の発明は、請求項１記載の回路面積節約のメモリユニットにおいて、
該読み取り線に接続され、並びに読み取り信号の制御を受ける第５トランジスターをさらに包含することを特徴とする、回路面積節約のメモリユニットとしている。
請求項３の発明は、請求項２記載の回路面積節約のメモリユニットにおいて、該第５トランジスターはｐ型ＭＯＳトランジスターとされることを特徴とする、回路面積節約のメモリユニットとしている。
請求項４の発明は、請求項１記載の回路面積節約のメモリユニットにおいて、
該読み取り線と低電源端に接続され、並びに読み取り信号の制御を受ける第５トランジスターをさらに包含することを特徴とする、回路面積節約のメモリユニットとしている。
請求項５の発明は、請求項４記載の回路面積節約のメモリユニットにおいて、該第５トランジスターはｐ型ＭＯＳトランジスターとされることを特徴とする、回路面積節約のメモリユニットとしている。
請求項６の発明は、請求項１記載の回路面積節約のメモリユニットにおいて、該ワード線と該ビット線は該第１トランジスター、該第３トランジスターと該第４トランジスターに導通し、データを該第２スイッチと該第３スイッチの間に書き込むことを特徴とする、回路面積節約のメモリユニットとしている。
請求項７の発明は、請求項１記載の回路面積節約のメモリユニットにおいて、該ワード線は第１スイッチに導通し、該第２トランジスターと該第３トランジスターの間に保存されたデータを読み取ることを特徴とする、回路面積節約のメモリユニットとしている。
請求項８の発明は、請求項１記載の回路面積節約のメモリユニットにおいて、制御回路に接続され、該制御回路は該ワード線、該ビット線、該読み取り線と該書き込み線に接続されて、メモリユニットのデータ書き込み或いはデータ読み取りを制御することを特徴とする、回路面積節約のメモリユニットとしている。
請求項９の発明は、請求項８記載の回路面積節約のメモリユニットにおいて、制御回路は、
該ワード線に接続されて、該メモリユニットの導通／切断を制御する列デコーダと、
該ビット線、該読み取り線と該書き込み線に接続された行デコーダと、
該列デコーダと該行デコーダに接続され、並びに制御信号を発生し、且つ該制御信号を該列デコーダと該行デコーダに伝送し、該メモリユニットを制御してデータの読み取り或いは書き込みを実行する制御ユニットと、
を包含することを特徴とする、回路面積節約のメモリユニットとしている。
請求項１０の発明は、請求項１記載の回路面積節約のメモリユニットにおいて、該第１トランジスター、該第２トランジスター、該第３トランジスター及び該第４トランジスターはｎ型ＭＯＳトランジスターであることを特徴とする、回路面積節約のメモリユニットとしている。
請求項１１の発明は、請求項１記載の回路面積節約のメモリユニットにおいて、該第１トランジスター、該第２トランジスター、該第３トランジスター及び該第４トランジスターのベースは該電源端に接続されたことを特徴とする、回路面積節約のメモリユニットとしている。

本発明の回路面積節約のメモリユニットは、第１トランジスターに読み取り線が接続され、並びにワード線の制御を受け、第２トランジスターが該第１トランジスターと電源端の間に接続され、第３トランジスターが該第２トランジスターに接続され、ならびにビット線の制御を受け、該第３トランジスターが該第２トランジスターの導通／切断を制御し、第４トランジスターが該第３トランジスターと書き込み線に接続され、ならびにビット線の制御を受ける。こうして、４つのトランジスターを使用してメモリユニットを形成でき、回路面積節約の目的を達成する。

周知の技術のメモリユニットの回路図である。別の周知の技術のメモリユニットの回路図である。さらに別の周知の技術のメモリユニットの回路図である。本発明の好ましい実施例のメモリユニットの回路図である。本発明の好ましい実施例のメモリユニットのデータ書き込みの動作表示図である。本発明の好ましい実施例の図４Ａのタイミング図である。本発明の別の好ましい実施例のメモリユニットのデータ読み取りの動作表示図である。本発明の好ましい実施例の図５Ａののタイミング図である。本発明の別の好ましい実施例のメモリユニットの回路図である。本発明の好ましい実施例の図７Ａののタイミング図である。本発明の好ましい実施例のチップアレイメモリユニット１の回路図である。本発明の別の好ましい実施例のメモリユニットの回路図である。本発明の別の好ましい実施例の図９Ａののタイミング図である。本発明の別の好ましい実施例のメモリユニットの回路図である。本発明の別の好ましい実施例の図９Ａののタイミング図である。

本発明の技術内容、構造特徴、達成する目的を詳細に説明するため、以下に実施例を挙げ並びに図面を組み合わせて説明する。

図４を参照されたい。図４は本発明の好ましい実施例のメモリユニットの回路図である。図示されるように、本発明の回路面積節約のメモリユニット１は、第１トランジスター１０、第２トランジスター１２、第３トランジスター１４及び第４トランジスター１６を包含する。

第１トランジスター１０は読み取り線ＤＲに接続され、並びにワード線Ｗの制御を受ける。第２トランジスター１２は第１トランジスター１０と低電源端ＶＳＳに接続される。第３トランジスター１４は第２トランジスター１２に接続され、並びにビット線Ｂの制御を受ける。第３トランジスター１４は第２トランジスター１２の導通／切断を受ける。第４トランジスター１６は第３トランジスター１４と書き込み線ＤＷに接続され、並びにワード線Ｗの制御を受ける。

これにより、本発明は四つのトランジスターを使用してメモリユニット１を構成し、回路面積節約の目的を達成する。

そのうち、第１トランジスター１０、第２トランジスター１２、第３トランジスター１４と第４トランジスター１６はｎ型ＭＯＳトランジスター（ＮＭＯＳ）とされる。

後で、本発明のメモリユニット１がいかにデータの読み取り或いは書き込みを行うかについて説明する。

さらに、本発明の回路面積節約のメモリユニット１はさらに、制御回路２０を包含する。制御回路２０はワード線Ｗ、ビット線Ｂ、読み取り線ＤＲ及び書き込み線ＤＷを包含し、これによりメモリユニット１を制御してデータの書き込み或いはデータの読み取りを行う。

以下に、制御回路２０がいかにメモリユニット１を制御してデータの書き込み或いはデータの読み取りを行うかについて説明を行う。

図５Ａと図５Ｂを参照されたい。これらは本発明の好ましい実施例のメモリユニットのデータ書き込みの動作表示図及びタイミング図である。図示されるように、メモリユニット１にデータが書き込まれる時、制御回路２０はワード線Ｗとビット線Ｂを導通させ、すなわちワード線Ｗとビット線Ｂの信号を高準位信号となして、第１トランジスター１０、第３トランジスター１４、及び第４トランジスター１６を導通させる。このとき、制御回路２０は書き込み線ＤＷを通して保存データを第２トランジスター１２と第３トランジスター１４の間の保存端ＳＤに伝送し、データの保存を完成する。

図６Ａと図６Ｂも併せて参照されたい。これらは本発明の好ましい実施例のメモリユニット１のデータ読み取りの動作表示図とタイミング図である。図示されるように、本発明の回路面積節約のメモリユニット１はさらに、第５トランジスター１８を包含する。第５トランジスター１８は読み取り線ＤＲと電源端ＶＤＤに接続され、並びに読み取り信号ＸＰＣの制御を受ける。

この実施例では、第５トランジスター１８はｐ型ＭＯＳトランジスター（ＰＭＯＳ）とされる。当然、第５トランジスター１８はｎ型ＭＯＳトランジスター（ＮＭＯＳ）とすることもできるが、その制御方法は本実施例の記述と反対であり、これは本発明の属する領域における通常の知識を有する者であればわかることであり、ゆえに詳しくは説明しない。

メモリユニット１がデータの読み取りを実行する時、制御回路２０は読み取り信号ＸＰＣを第５トランジスター１８に伝送し、第５トランジスター１８を導通させて読み取り線ＤＲ上にある信号は高準位信号（すなわち「１」）となり、すなわち制御回路２０が低準位信号の読み取り信号ＸＰＣを発生し、並びに低準位信号の読み取り信号ＸＰＣを第５トランジスター１８に送り、第５トランジスター１８を導通させ、電源端ＶＤＤに高準位信号を提供させ、並びに高準位信号を読み取り線ＤＲに送り、読み取り線ＤＲに位置する信号を高準位信号（すなわち「１」）に変更する。

その後、制御回路２０はワード線Ｗを導通させ、すなわちワード線Ｗ上に位置する信号を高準位信号に変更するが、ビット線Ｂは導通させない。このとき、保存端ＳＤに位置する信号（すうなわちメモリユニットが保存する保存データ）は第２トランジスター１２と第１トランジスター１０をとおり制御回路２０に伝送され、こうしてデータの読み取りが完成する。

保存端ＳＤに位置する保存データがデジタル信号「１」である時、読み取り端ＤＲの信号は低準位信号（すなわちデジタル信号「０」）に変更され、読み取り端ＤＲの信号は高準位信号（すなわちデジタル信号「１」）に維持される。こうして、本発明のメモリユニット１は保存端ＳＤに位置する保存データを読み取ることができる。

図７Ａと図７Ｂを併せて参照されたい。これらは本発明の別の好ましい実施例のメモリユニットの回路図及びタイミング図である。図示されるように、本実施例と図４の実施例の異なるところは、本実施例の制御回路２０は、読み取り／書き込み端ＤＲ／ＤＷを包含し、読み取り端ＤＲと書き込み端ＤＷを整合することにより、制御回路２０のピン数を減らし、制御回路２０の面積を節約し、ひいては製造コストを節約できる。

さらに、本実施例では第６トランジスター１３が第２トランジスター１２の代わりに採用され、並びに第６トランジスター１３はｐ型ＭＯＳトランジスター（ＰＭＯＳ）とされる。

本実施例において、いかにメモリユニット１がデータの読み取りと書き込みを行うかが、図７Ｂに示され、上述の図５Ｂ及び図６Ｂに示されるデータ書き込みと読み取りと同じ理屈であり、並びに本願発明の属する領域における通常の知識を有する者であれば図５Ｂと図６Ｂのタイミング図から、図７Ｂのタイミング図を了解できる。ゆえに、ここでは図７Ｂのタイミング図に対するこれ以上の詳しい説明は行わない。

図８を併せて参照されたい。これは本発明の好ましい実施例のチップアレイメモリユニット１の回路図である。図示されるように、本発明の回路面積節約のメモリユニット１中の制御回路２０は、列デコーダ２２、行デコーダ２４及び制御ユニット２６を包含する。

本実施例は複数のメモリユニットを使用する。列デコーダ２２はワード線Ｗに接続されて、これらメモリユニット１の導通／切断を制御し、すなわち、列デコーダ２２はこれらメモリユニット１のワード線Ｗに接続されて、これによりワード線Ｗの導通／切断を制御してメモリユニット１の導通／切断を制御する。

行デコーダ２４はビット線Ｂ、読み取り線ＤＲと書き込み線ＤＷに接続され、並びにビット線Ｂ、読み取り線ＤＲ、書き込み線ＤＷの導通／切断を制御し、及びワード線Ｗの導通／切断の制御と組み合わされて、データの書き込み或いは読み取りを行う。

制御ユニット２６は列デコーダ２２と行デコーダ２４に接続され、並びに制御信号を発生し、且つ制御信号を列デコーダ２２と行デコーダ２４に送ることで、メモリユニット１を制御して読み取り或いは書き込みを行う。

このほか、本実施例の制御ユニット２６の発生する制御信号は、書き込み信号ＷＰ、書き込みデータＸＤＩ、読み取り信号ＸＰＣ、読み取りデータＤＲＯとビット線制御信号ＢＰを包含する。

メモリユニット１がデータ書き込みを実行する時、制御ユニット２６はまず書き込み信号ＷＰを発生し並びに行デコーダ２４の複数の行デコードユニット２４０に伝送した後、さらに書き込みデータＸＤＩをこれら行デコードユニット２４０を通してメモリユニット１に伝送する。

メモリユニット１がデータ読み取りを行う時は、制御ユニット２６はまず読み取り信号ＸＰＣを発生し並びに行デコーダ２４のこれら行デコードユニット２４０に伝送し、これら行デコードユニット２４０は読み取り信号ＸＰＣに基づきメモリユニット１の読み取りデータＤＲＯを読み取り、並びに読み取りデータＤＲＯを制御ユニット２６に伝送する。

そのうち、制御ユニット２６はビット線制御信号ＢＰを発生し並びに行デコーダ２４のこれら行デコードユニット２４０に伝送することで、メモリユニット１のビット線Ｂの導通／切断を制御する。

図９Ａと図９Ｂを参照されたい。これらは本発明の別の好ましい実施例のメモリユニットの回路図及びタイミング図である。図示されるように、本実施例の図３の実施例と異なるところは、本実施例の第７トランジスター３０、第８トランジスター３２、第９トランジスター３４と第１０トランジスター３６がｐ型ＭＯＳトランジスター（ＰＭＯＳ）とされたことである。

本実施例のメモリユニット３が、データの読み取りと書き込みを行う際の第７トランジスター３０、第８トランジスター３２、第９トランジスター３４、及び第１０トランジスター３６の制御方法は、図４Ｂと図５Ｂの反対であるが、その制御方法はほぼ同じであるため、ここでこれ以上詳しくは説明しない。

このほか、本実施例は第１１トランジスター３８を包含し、それはメモリユニット３がデータ読み取りを実行するのに用いられ、それはｐ型ＭＯＳトランジスター（ＰＭＯＳ）或いはｎ型ＭＯＳトランジスター（ＮＭＯＳ）とされる。

このほか、図１０Ａと図１０Ｂを併せて参照されたい。これらは本発明の別の実施例のメモリユニットの回路図及びタイミング図である。図示されるように、本実施例の図９Ａの実施例と異なるところは、本実施例の制御回路２０は、読み取り／書き込み端ＤＲ／ＤＷを包含し、読み取り端ＤＲと書き込み端ＤＷが整合されることで、制御回路２０のピン数が減らされ、制御回路２０の面積が節約され、ひいては製造コストが節約され得るところである。

さらに、本実施例の第１２トランジスター３３が第８トランジスター３２の代わりに採用され、並びに第１２トランジスター３３はｎ型ＭＯＳトランジスター（ＮＭＯＳ）とされている。

この実施例中、メモリユニット３がいかにデータの読み取りと書き込みを行うかについては、図１０Ｂに示されるようであり、それは上述の図９Ｂに示されるデータの書き込みと読み取りと同様の理屈であり、並びに本願発明の属する領域における通常の知識を有する者であれば図９Ｂのタイミング図から図１０Ｂのタイミング図を理解できるため、ここでは図１０Ｂのタイミング図に対する詳細な説明は行わない。

総合すると、本発明の回路面積節約のメモリユニットは、第１トランジスターに読み取り線が接続され、並びにワード線の制御を受け、第２トランジスターが該第１トランジスターと電源端の間に接続され、第３トランジスターが該第２トランジスターに接続され、ならびにビット線の制御を受け、該第３トランジスターが該第２トランジスターの導通／切断を制御し、第４トランジスターが該第３トランジスターと書き込み線に接続され、ならびにビット線の制御を受ける。こうして、４つのトランジスターを使用してメモリユニットを形成でき、回路面積節約の目的を達成する。

本発明は新規性、進歩性及び産業上の利用価値を有し、特許の要件を満たす。以上述べたことは、本発明の実施例にすぎず、本発明の実施の範囲を限定するものではなく、本発明の特許請求の範囲に基づきなし得る同等の変化と修飾は、いずれも本発明の権利のカバーする範囲内に属するものとする。

１０’ 第１インバーター
２０’ 第２インバーター
３０’ アクセスポート
４０’ メモリユニット
４２’ 第１トランジスター
４４’ 第３インバーター
４４０’ 第３トランジスター
４４２’ 第４トランジスター
４６’ 第２トランジスター
４８’ 第４インバーター
４８０’ 第５トランジスター
４８２’ 第６トランジスター
１メモリユニット
１０第１トランジスター
１２第２トランジスター
１３第６トランジスター
１４第３トランジスター
１６第４トランジスター
１８第５トランジスター
２０制御回路
２２列デコーダ
２４行デコーダ
２６制御ユニット
３メモリユニット
３０第７トランジスター
３２第８トランジスター
３４第９トランジスター
３６第１０トランジスター
３８第１１トランジスター

Claims

回路面積節約のメモリユニットにおいて、
読み取り線に接続され、並びにワード線の制御を受ける第１トランジスターと、
該第１トランジスターと電源端の間に接続された第２トランジスターと、
該第２トランジスターに接続され、並びにビット線に制御を受け、該第２トランジスターの導通／切断を制御する第３トランジスターと、
該第３トランジスターと書き込み線に接続され、該ワード線の制御を受ける第４トランジスターと、
を包含することを特徴とする、回路面積節約のメモリユニット。
請求項１記載の回路面積節約のメモリユニットにおいて、
該読み取り線に接続され、並びに読み取り信号の制御を受ける第５トランジスターをさらに包含することを特徴とする、回路面積節約のメモリユニット。
請求項２記載の回路面積節約のメモリユニットにおいて、該第５トランジスターはｐ型ＭＯＳトランジスターとされることを特徴とする、回路面積節約のメモリユニット。
請求項１記載の回路面積節約のメモリユニットにおいて、
該読み取り線と低電源端に接続され、並びに読み取り信号の制御を受ける第５トランジスターをさらに包含することを特徴とする、回路面積節約のメモリユニット。
請求項４記載の回路面積節約のメモリユニットにおいて、該第５トランジスターはｐ型ＭＯＳトランジスターとされることを特徴とする、回路面積節約のメモリユニット。
請求項１記載の回路面積節約のメモリユニットにおいて、該ワード線と該ビット線は該第１トランジスター、該第３トランジスターと該第４トランジスターに導通し、データを該第２トランジスターと該第３トランジスターの間に書き込むことを特徴とする、回路面積節約のメモリユニット。
請求項１記載の回路面積節約のメモリユニットにおいて、該ワード線は第１トランジスターに導通し、該第２トランジスターと該第３トランジスターの間に保存されたデータを読み取ることを特徴とする、回路面積節約のメモリユニット。
請求項１記載の回路面積節約のメモリユニットにおいて、制御回路に接続され、該制御回路は該ワード線、該ビット線、該読み取り線と該書き込み線に接続されて、メモリユニットのデータ書き込み或いはデータ読み取りを制御することを特徴とする、回路面積節約のメモリユニット。
請求項８記載の回路面積節約のメモリユニットにおいて、制御回路は、
該ワード線に接続されて、該メモリユニットの導通／切断を制御する列デコーダと、
該ビット線、該読み取り線と該書き込み線に接続された行デコーダと、
該列デコーダと該行デコーダに接続され、並びに制御信号を発生し、且つ該制御信号を該列デコーダと該行デコーダに伝送し、該メモリユニットを制御してデータの読み取り或いは書き込みを実行する制御ユニットと、
を包含することを特徴とする、回路面積節約のメモリユニット。
請求項１記載の回路面積節約のメモリユニットにおいて、該第１トランジスター、該第２トランジスター、該第３トランジスター及び該第４トランジスターはｎ型ＭＯＳトランジスターであることを特徴とする、回路面積節約のメモリユニット。
請求項１０記載の回路面積節約のメモリユニットにおいて、該第１トランジスター、該第２トランジスター、該第３トランジスター及び該第４トランジスターのベースは該電源端に接続されたことを特徴とする、回路面積節約のメモリユニット。