JP5390810B2 - モータ駆動回路 - Google Patents

Description

本発明は、モータ駆動回路の改良に関する。

モータを駆動するモータ駆動回路にあっては、直列に接続される二つのスイッチング素子間をモータの巻線に接続した複数のアームと、各アームへ電力供給する電源と、アームのスイッチング素子を開閉動作させることで、モータを駆動するようにしている。

他方、モータは、種々の機器を駆動する駆動源として使用され、正常に動作する場合には問題は無いが、機器に異常が生じた際にモータをそのまま動作させるのは好ましくない場合があり、このような場合には速やかにモータを制動させる必要がある。

これに対応するために、モータ駆動回路では、モータを正常動作させるだけでなく、上記構成とは別に、各アームと電源との間に介装したリレーと、各アームの両端に接続されて上記巻線を短絡するバイパスと、バイパスの途中に設けた短絡用スイッチング素子とを備えており、フェール時には、リレーを開動作させるとともに短絡用スイッチング素子を閉動作させて、バイパスで巻線を短絡させてモータを制動させるようにするものがある（たとえば、特許文献１参照）。
特開２００１−２０４１８４号公報

しかしながら、特開２００１−２０４１８４号公報に開示されているモータ駆動回路では、以下の問題が生じる可能性がある。

というのは、従来のモータ駆動回路にあっては、フェール時にリレーの開動作と短絡用スイッチング素子の閉動作を同時に行うようにしているが、リレーは電磁石によってスイッチングを行う構造となっているため、リレーへの電力供給を断ってもコイルの消磁には時間がかかり、短絡用スイッチング素子の開動作に遅れを生じて、モータと電源との切断が完全に行われる前に巻線が短絡され、短絡用スイッチング素子へ大電流が流れ込んで、上記短絡用スイッチング素子が破壊されてしまい、フェール動作に支障を来たしてしまう危惧があるのである。

そこで、本発明は、上記した不具合を改善するために創案されたものであって、その目的とするところは、フェール時に短絡用スイッチング素子を保護して確実にフェール動作を行うことが可能なモータ駆動回路を提供することである。

上記した目的を達成するため、本発明の課題解決手段は、直列に接続される二つのスイッチング素子間をモータの巻線に接続した複数のアームと、上記各アームへ電力供給する電源と、上記各アームと上記電源との間に介装したリレーと、上記巻線を短絡するバイパスと、上記バイパスの途中に設けられた短絡用スイッチング素子とを備え、フェール時に上記リレーを開くとともに上記短絡用スイッチング素子を閉動作させるモータ駆動回路において、上記リレーと上記短絡用スイッチング素子を開閉制御する遅延回路を備え、上記遅延回路は、フェール時に異常を示す制御信号の入力を受けると上記リレーを開動作させるとともに上記短絡用スイッチング素子を上記リレーの開動作に遅延させて閉動作させることを特徴とする。

本発明のモータ駆動回路によれば、リレーの開動作に遅延させて短絡用スイッチング素子を閉動作させるので、短絡用スイッチング素子へ大電流が流れ込むことが阻止され、短絡用スイッチング素子の破壊が防止され、フェール動作を確実に行って、モータを巻線の短絡による制動トルクで停止させることができる。

以下、図に示した実施の形態に基づき、本発明を説明する。図1は、モータ駆動回路の回路図である。

一実施の形態におけるモータ駆動回路Ｃは、図１に示すように、モータＭの巻線Ｕ，Ｖ，Ｗのそれぞれに対応して接続される三つのアーム１，２，３と、各アーム１，２，３へ電力供給する電源４と、各アーム１，２，３と電源４との間に介装したリレー６と、上記巻線Ｕ，Ｖ，Ｗを短絡するバイパス７と、バイパス７の途中に設けた短絡用スイッチング素子８と、リレー６の開動作に遅延させて短絡用スイッチング素子８を閉動作させる遅延回路９とを備え、遅延回路９および各アーム１，２，３に設けたスイッチング素子１１，１２，１３，１４，１５，１６を制御する制御装置１７とを備えている。

この場合、モータＭは、三相の巻線Ｕ，Ｖ，Ｗを備えたブラシレスモータとされており、このモータＭを駆動するためモータ駆動回路Ｃは、三つのアーム１，２，３を備えているが、モータＭがブラシレスモータの場合には巻線の相数に対応する数のアームを設ければよい。また、モータＭがＤＣブラシ付モータの場合には、アームを二つとして巻線の両端を各アームに接続すればよい。なお、このモータＭの場合、図示するところでは、巻線Ｕ，Ｖ，ＷがＹ字型に結線されているが、Δ結線とされてもよく、Δ結線する場合には、結線部分をそれぞれ対応するアーム１，２，３へ接続すればよい。

上記したアーム１は、スイッチング素子１１，１２を直列に接続して構成され、このスイッチング素子１１，１２間をモータＭの巻線Ｕの一端に接続している。アーム２は、スイッチング素子１３，１４を直列に接続して構成され、このスイッチング素子１３，１４間をモータＭの巻線Ｖの一端に接続している。アーム３は、スイッチング素子１５，１６を直列に接続して構成され、このスイッチング素子１５，１６間をモータＭの巻線Ｗの一端に接続している。

そして、これらアーム１，２，３は、並列に接続されており、リレー６を介して各アーム１，２，３の図１中上方側の接続点を電源４に接続し、図１中下方側の接続点が接地してある。そして、電源４からモータ駆動回路Ｃへの電流供給の可不可は、上記したリレー６によって行われるが、リレー６については周知であり詳しくは説明しないが、リレー６に内蔵されるコイルが励磁されている状態では、リレー６は閉じて各アーム１，２，３Ｃへ電力供給可能なように設定されている。

したがって、たとえば、上記のスイッチング素子１１とスイッチング素子１４をオンすると、モータＭの巻線Ｕ，Ｖに電流を流すことができ、アーム１，２，３の図１中上方側のスイッチング素子１１，１３，１５と図１中下方側のスイッチング素子１２，１４，１６を適宜オンすることによって、モータＭの各巻線Ｕ，Ｖ，Ｗに任意に通電することができる。

そして、制御装置１７がスイッチング素子１１，１２，１３，１４，１５，１６を開閉制御してモータＭの各巻線Ｕ，Ｖ，Ｗに回転磁界を作り出すように通電し、モータＭを回転駆動するようになっている。

なお、スイッチング素子１１，１２，１３，１４，１５，１６は、具体的にはたとえば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）とされている。そして、制御装置１７は、モータＭの図外のロータの回転位置および各巻線Ｕ，Ｖ，Ｗに流れる電流に基づいて通電位相切換制御により上記スイッチング素子１１，１２，１３，１４，１５，１６のゲート電極に電圧を印加しこれらを開閉制御することによってモータＭを駆動し、さらに、ＰＷＭ制御によりモータＭの出力トルクおよびロータ回転速度を制御するようになっている。

また、バイパス７は、この場合、各アーム１，２，３に対して並列に接続されており、このバイパス７の途中には短絡用スイッチング素子８が設けられている。この短絡用スイッチング素子８は、たとえば、ＭＯＳＦＥＴとされて、ドレイン電極とソース電極をバイパス７の途中に接続してあり、ゲート電極に電圧が印加されるとオンとなり、電圧の印加が無いとオフとなる。

詳しくは、短絡用スイッチング素子８は、ゲート電極を後述する遅延回路用電源２２を接地させるスイッチング用ライン３０の途中に接続してあり、短絡用スイッチング素子８の開閉はスイッチング用ライン３０の途中に設けたリレー切換スイッチとしてのトランジスタ３１によって切換制御される。トランジスタ３１は、スイッチング用ライン３０の途中であってコレクタを遅延回路用電源２２側へ接続するとともにエミッタを接地側に接続してあり、ベースは信号入力ライン３２を介して制御装置１７に接続されている。なお、スイッチング用ライン３０の途中であって短絡用スイッチング素子８より遅延回路用電源２２側には抵抗４４が介装されている。

そして、制御系統が正常であるときに制御装置１７が出力する高い電圧でなる制御信号Ｈの入力を受けると、トランジスタ３１はオン状態となって短絡用スイッチング素子８のゲート電極が印加されず短絡用スイッチング素子８が開動作し、反対に、制御系統が異常であるフェール時には制御装置１７が電圧０となる制御信号Ｌを出力すると、トランジスタ３１のベースは印加されずオフ状態となって遅延回路用電源２２が接地されず短絡用スイッチング素子８のゲート電極を印加するので、短絡用スイッチング素子８は閉動作するようになっている。なお、制御装置１７が電圧０となる制御信号Ｌを出力することには、制御装置１７からの制御信号が途絶えてしまってトランジスタ３１を印加できなくなってしまう状態も含まれる。

ここで、スイッチング素子１１，１２，１３，１４，１５，１６がＭＯＳＦＥＴとされており、このＭＯＳＦＥＴはソース電極からドレイン電極へ向かう向きを順方向としてソース電極とドレイン電極とを接続する寄生ダイオードＤを内蔵しているので、上記短絡用スイッチング素子８がオンされて閉じられると、各スイッチング素子１１，１２，１３，１４，１５，１６がオフされて開状態であってもバイパス７と各スイッチング素子１１，１２，１３，１４，１５，１６における寄生ダイオードＤとを介して各巻線Ｕ，Ｖ，Ｗが短絡されることになる。反対に、短絡用スイッチング素子８がオフされて開状態とされる場合には、バイパス７が遮断されて各スイッチング素子１１，１２，１３，１４，１５，１６がオフされて開状態であると、各巻線Ｕ，Ｖ，Ｗは短絡されることはない。

すなわち、制御装置１７が正常を示す制御信号Ｈを出力する場合には、短絡用スイッチング素子８が開いてバイパス７は機能しないので巻線Ｕ，Ｖ，Ｗは短絡されず、反対に、制御装置１７が異常を示す制御信号Ｌを出力する場合には、短絡用スイッチング素子８が閉じてバイパス７が機能し巻線Ｕ，Ｖ，Ｗは短絡されることになる。

なお、モータＭがブラシレスモータの場合であって、アーム１，２，３でモータＭをＰＷＭ駆動するようにしているので、一つのバイパス７を各アーム１，２，３に並列接続しておくだけでモータＭの巻線Ｕ，Ｖ，Ｗを短絡でき、モータＭがブラシレスモータの場合にはモータＭの巻線数が増えても一つのバイパス７のみで巻線Ｕ，Ｖ，Ｗを短絡することができる。また、モータＭの構造によっては、一つのバイパスのみでは巻線を短絡できない場合もあるが、その場合には、巻線を短絡するのに必要な数のバイパスを設けて各バイパスの途中に短絡用スイッチング素子を設けるようにしてもよい。さらに、モータＭがブラシレスモータであっても、各アーム１，２，３を巻線Ｕ，Ｖ，Ｗの短絡に使用しない場合には、短絡用スイッチング素子を備えた二つあるいは三つのバイパスを設けて巻線Ｕ，Ｖ，Ｗを短絡するようにしてもよい。また、短絡用スイッチング素子が複数設ける場合にあっても、これら短絡用スイッチング素子のゲート電極をスイッチング用ライン３０に接続しておけば、上記トランジスタ３１によって切換ることができる。

つづいて、遅延回路９は、制御装置１７から入力される制御信号Ｌ，Ｈに基づいてリレー６を開閉制御するリレー制御回路２０と、同じく制御装置１７から入力される制御信号に基づいて短絡用スイッチング素子８を開閉制御するスイッチング素子制御回路２１とを備えて構成されている。

リレー制御回路２０は、リレー６へ電力供給する遅延回路用電源２２と、リレー６への通電の可否を司るトランジスタ２３とを備えており、より具体的には、遅延回路用電源２２を接地させるリレー用パワーライン２４の途中にリレー６が配置され、トランジスタ２３は、リレー用パワーライン２４の途中のリレー６より接地側に介装されており、詳しくは、コレクタを遅延回路用電源２２側にエミッタを接地側にしてリレー用パワーライン２４に接続されている。また、トランジスタ２３のベースは、信号入力ライン３２の途中に接続されて、制御装置１７から制御信号Ｌ，Ｈが入力されるようになっている。

そして、制御系統が正常であるときに制御装置１７が出力する制御信号Ｈの入力を受けると、トランジスタ２３はオン状態となってリレー用パワーライン２４を接地せしめてリレー６が通電されて閉状態となり、電源４からアーム１，２，３へ電力供給され、反対に、制御系統が異常であるときには制御装置１７の出力が電圧０となる制御信号Ｌとなって、トランジスタ２３のベースは印加されずオフ状態となってリレー６への電流供給が断たれて電源４からアーム１，２，３への電力供給も断たれることになる。

スイッチング素子制御回路２１は、キャパシタ２５と、遅延回路用電源２２を電源としてキャパシタ２５を充電するとともにキャパシタ２５に蓄電された電荷を放電させる充放電回路２６とを備えて構成され、充放電回路２６は、信号入力ライン３２へ接続されてキャパシタ２５の電荷を放電する際に信号入力ライン３２を通じてトランジスタ３１のベースを印加するようになっている。

なお、信号入力ライン３２の途中であって充放電回路２６の接続点より制御装置１７側には、ダイオード３３が設けられており、充放電回路２６の放電時に制御装置１７側へ電流が逆流することが無いように配慮されている。

充放電回路２６は、制御装置１７が正常を示す制御信号Ｈを出力する際には遅延回路用電源２２でキャパシタ２５を充電し、制御装置１７が異常を示す制御信号Ｌを出力する際にはキャパシタ２５に蓄えられた電荷を放電して、トランジスタ３１を印加し、キャパシタ２５が放電し終えるまで短絡用スイッチング素子８を開状態に保つようになっている。

したがって、制御装置１７が制御信号Ｈを出力する場合には、制御信号Ｈが信号入力ライン３２を介してトランジスタ３１へ供給されて短絡用スイッチング素子８が開状態とされ、リレー制御回路２０がリレー６を閉状態に維持し、スイッチング素子制御回路２１における充放電回路２６がキャパシタ２５を充電するので、各アーム１，２，３には電源４から正常に電力供給されるとともに、バイパス７による巻線Ｕ，Ｖ，Ｗの短絡は行われない。

逆に、制御装置１７の出力する信号が制御信号Ｈから異常を示す制御信号Ｌに切換ると、リレー制御回路２０がリレー６を開状態に切換え、スイッチング素子制御回路２１における充放電回路２６によってキャパシタ２５の電荷を信号入力用ライン３２を介してトランジスタ３１のベースへ放電するようになる。このとき、制御装置１７の制御信号Ｌは、信号入力用ライン３２を介してトランジスタ３１のベースへ入力されるようになっているが、上記キャパシタ２５の放電によって当該放電が終了するまではトランジスタ３１はコレクタエミッタ間を通電状態に維持するので、キャパシタ２５の放電時間分だけリレー６の開動作に遅延して短絡用スイッチング素子８が閉動作することになる。

なお、充放電回路２６は、この実施の形態の場合、遅延回路用電源２２をキャパシタ２５へ接続する充電ライン２７と、キャパシタ２５に蓄えられる電荷を放電する放電ライン２８とを備えて構成されている。充電ライン２７は、遅延回路用電源２２とキャパシタ２５との間に抵抗３５と遅延回路用電源２２からキャパシタ２５へ向かう向きを順方向とするダイオード３６とを備えている。他方の放電ライン２８は、キャパシタ２５を信号入力ライン３２へ接続しており、途中に、抵抗３７とキャパシタ２５から信号入力ライン３２へ向かう向きを順方向とするダイオード３８とを備えている。

また、充放電回路２６におけるキャパシタ２５の充電と放電の切換を行うために、充電ライン２７における抵抗３５とダイオード３６との間を充放電切換スイッチとしてのトランジスタ３９を介して接地してある。このトランジスタ３９は、コレクタを充電ライン２７へ接続しエミッタを接地してある。さらに、トランジスタ３９のベースは、リレー制御回路２０におけるリレー用パワーライン２４の途中であってリレー６とトランジスタ２３との間と遅延回路用電源２２とを接続するトランジスタ駆動用ライン４０の途中に接続されている。

そして、トランジスタ２３のベースが印加されている場合には、トランジスタ３９のベースがトランジスタ２３を介して接地された状態となるため電位が０となってトランジスタ３９は遅延回路用電源２２を接地させず、反対に、トランジスタ２３のベースが印加されない場合には、トランジスタ３９のベースが遅延回路用電源２２によって印加された状態となってトランジスタ３９が遅延回路用電源２２を接地させる状態となる。

すなわち、制御装置１７が正常を示す制御信号Ｈを出力していてトランジスタ２３のベースが印加されてリレー６が閉じ、各アーム１，２，３が電源４によって電力供給を受けることができる状況となると、トランジスタ３９を介して遅延回路用電源２２が接地されないのでキャパシタ２５が遅延回路用電源２２によって充電される。他方、制御装置１７の出力が制御信号Ｈから異常を示す制御信号Ｌに切換ると、トランジスタ２３のベースへの印加が途絶えてリレー６が開き各アーム１，２，３へ電源４からの電力供給が断たれるとともに、トランジスタ３９が遅延回路用電源２２を接地させるので充電ライン２７の抵抗３５とダイオード３６との間の電位が０となってキャパシタ２５は放電ライン２８を通じて蓄えていた電荷を信号入力ライン３２へ放電して短絡用スイッチング素子８の閉動作をリレー６の開動作に対して遅延させる。

なお、トランジスタ駆動用ライン４０の途中であってトランジスタ３９よりリレー用パワーライン２４側と、トランジスタ駆動用ライン４０とトランジスタ３９のベースとの間には、ダイオード４１，４２が介装されており、ダイオード４１はトランジスタ３９へリレー用パワーライン２４側から電流供給されてしまうことを阻止しており、ダイオード４２は電流の向きをトランジスタ３９へ向かう方向となるよう制限している。さらに、トランジスタ駆動用ライン４０のトランジスタ３９より遅延回路用電源２２側には抵抗４３が介装されている。

なお、上述した抵抗３５，３７，４３，４４は、それぞれ、単一の遅延回路用電源２２から短絡用スイッチング素子８、トランジスタ３１，３９の動作電圧を得るために設けられている。

このように遅延回路９における詳細各部が本実施の形態のようにトランジスタ２３，３１，３９、キャパシタ２５およびダイオード３３，３６，３８で構成することで、マイコン等の高価な処理装置を使用せずに遅延回路９を実現できる。また、制御装置１７への通電が遮断された状態となっても、確実に、リレー６の開動作に対して短絡用スイッチング素子８の閉動作を遅延させることができる。

そして、遅延回路９におけるリレー６の開動作してから短絡用スイッチング素子８を閉動作させるまでの遅延時間は、リレー６のコイルへの通電を停止してから当該コイルが充分に消磁されて電源４から各アーム１，２，３への電力供給を確実に遮断できる時間以上に設定されており、電源４と各アーム１，２，３とが接続した状態で短絡用スイッチング素子８が閉動作して当該短絡用スイッチング素子８へ大電流が流れ込むことがないようになっている。

したがって、本発明のモータ駆動回路Ｃによれば、リレー６の開動作に対して短絡用スイッチング素子８の閉動作が遅延されるので、短絡用スイッチング素子８へ電源４から大電流が供給されてしまう事態を阻止でき、これによって短絡用スイッチング素子８の破壊が防止されるとともに、フェール動作を確実に行って、モータＭを巻線Ｕ，Ｖ，Ｗの短絡による制動トルクで停止させることができる。

なお、遅延回路９は、キャパシタ２５から放電する放電時間を利用してリレー６の開動作に対して短絡用スイッチング素子８の閉動作を遅延させるようにしているが、モータＭの起動時に短絡用スイッチング素子８の開動作に遅れを生じるが充放電回路２６に代えて信号入力ライン３２の途中にキャパシタ９の放電時間を充分に確保できる程度の時定数に設定されるローパスフィルタを設けて短絡用スイッチング素子８の閉動作を遅延させるようにすることも可能である。換言すれば、充放電回路２６を用いることでモータＭの起動時に短絡用スイッチング素子８の開動作に遅れを生じさせないという利点があるのである。

また、上記したところでは、電源４と遅延回路用電源２２を別々に設けているが、電源４に遅延回路用電源２２を集約させて単一の電源でモータMと遅延回路９を駆動するようにしてもよい。

以上で、本発明の実施の形態についての説明を終えるが、本発明の範囲は図示されまたは説明された詳細そのものには限定されないことは勿論である。

モータ駆動回路の回路図である。

符号の説明

１，２，３ アーム
４ 電源
６ リレー
７ バイパス
８ 短絡用スイッチング素子
９ 遅延回路
１１，１２，１３，１４，１５，１６ スイッチング素子
１７ 制御装置
２０ リレー制御回路
２１ スイッチング素子制御回路
２２ 遅延回路用電源
２３，３１，３９ トランジスタ
２４ リレー用パワーライン
２５ キャパシタ
２６ 充放電回路
２７ 充電ライン
２８ 放電ライン
３０ スイッチング用ライン
３２ 信号入力ライン
３３，３６，３８，４１，４２ ダイオード
３５，３７，４３，４４ 抵抗
４０ トランジスタ駆動用ライン
Ｃ モータ駆動回路
Ｄ 寄生ダイオード
Ｍ モータ
Ｕ，Ｖ，Ｗ 巻線

Claims (4)

1. 直列に接続される二つのスイッチング素子間をモータの巻線に接続した複数のアームと、上記各アームへ電力供給する電源と、上記各アームと上記電源との間に介装したリレーと、上記巻線を短絡するバイパスと、上記バイパスの途中に設けられた短絡用スイッチング素子とを備え、フェール時に上記リレーを開くとともに上記短絡用スイッチング素子を閉動作させるモータ駆動回路において、上記リレーと上記短絡用スイッチング素子を開閉制御する遅延回路を備え、上記遅延回路は、フェール時に異常を示す制御信号の入力を受けると上記リレーを開動作させるとともに上記短絡用スイッチング素子を上記リレーの開動作に遅延させて閉動作させることを特徴とするモータ駆動回路。
2. ベースへ電圧の印加があると上記短絡用スイッチング素子を開動作させるトランジスタとを備え、上記遅延回路がキャパシタと上記キャパシタを充放電させる充放電回路を有してなり、上記リレーが閉じている状態では上記キャパシタを充電し、上記リレーが開動作すると上記トランジスタのベースへ上記キャパシタの電荷を放電させることを特徴とする請求項１に記載のモータ駆動回路。
3. 上記充放電回路が上記キャパシタの充電と放電の切換を行う充放電切換スイッチを備え、上記充放電切換スイッチを上記リレーへの通電の可否を制御するリレー切換スイッチにて切換動作させることを特徴とする請求項２に記載のモータ駆動回路。
4. 上記リレー切換スイッチが上記リレーへ電力供給するリレー用パワーラインの途中に設けられて正常な制御信号の入力に対しては閉じる一方異常な制御信号の入力に対しては開き、上記トランジスタが上記ベースへの正常な制御信号の入力に対しては上記短絡用スイッチング素子を開動作させる一方異常な制御信号の入力に対しては上記短絡用スイッチング素子を閉動作させるように設定されてなり、上記充放電回路は、上記リレー切換スイッチが閉じると上記充放電切換スイッチの動作によって上記キャパシタを充電し、上記リレー切換スイッチが開くと上記充放電切換スイッチの動作によって上記キャパシタの電荷を放電させることを特徴とする請求項３に記載のモータ駆動回路。

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