JP5380937B2 - 電圧駆動型半導体素子の駆動回路 - Google Patents
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Description
本発明は、複数個直列接続される電圧駆動型半導体素子に印加される電圧のバランス機能を有する駆動方式に関し、特に磁気結合手段を用いてバランスさせる駆動技術関する。
図５に、特許文献１に示される直列接続された電圧駆動型半導体素子（以下、素子ともいう）を電圧バランスさせるための回路を示す。直列接続された素子を同時にオンオフさせるために、これら素子のゲート線をコアによって磁気結合させてスイッチングタイミングをバランスさせる方法である。この図は、素子としてＩＧＢＴ（Q1、Q2）を２個直列接続にした時の構成である。
GDU1、GDU2は、ＩＧＢＴQ1、Q2のゲート駆動回路である。本方式は、トランスの動作原理を利用して、過渡的なゲート電流Ig1、Ig2をバランスさせ、結果的にスイッチングタイミングの同期と素子電圧ばらつきを抑制するものである。この回路方式における問題点の1つは、素子の過渡動作が終了した後、磁気結合手段（以下コアと略す）に蓄えられた磁気エネルギーがリセットされる時に、励磁インダクタンスと素子の入力容量とで振動することである。
図６に図５の等価回路を示す。図６において、Cies1、Cies2は各々ＩＧＢＴQ1、Q2の入力容量、Lmはコアの励磁インダクタンス、Rg1(on)はＩＧＢＴＱ１のオン用ゲート抵抗、Rg1(off)はＩＧＢＴＱ１のオフ用ゲート抵抗、Rg2(on)はＩＧＢＴＱ２のオン用ゲート抵抗、Rg2(off)はＩＧＢＴＱ２のオフ用ゲート抵抗である。また、図７にＩＧＢＴＱ１がＱ２に対して早いタイミングでオフした時の各部波形例を示す。スイッチングタイミングがずれているタイミングアンバランス期間でコアが励磁され、その後、その励磁エネルギーをリセットするために、図６の太線の経路で振動する。この時、振動周期は、励磁インダクタンスLmとＩＧＢＴＱ１、Ｑ２の各入力容量Cies1、Cies2で決まる。この振動が継続中に次のスイッチングが行われると、さらに励磁エネルギーが重畳され、ＩＧＢＴの電圧バランス作用効果の低下や、コアの飽和が発生する可能性がある。
GDU1、GDU2は、ＩＧＢＴQ1、Q2のゲート駆動回路である。本方式は、トランスの動作原理を利用して、過渡的なゲート電流Ig1、Ig2をバランスさせ、結果的にスイッチングタイミングの同期と素子電圧ばらつきを抑制するものである。この回路方式における問題点の1つは、素子の過渡動作が終了した後、磁気結合手段（以下コアと略す）に蓄えられた磁気エネルギーがリセットされる時に、励磁インダクタンスと素子の入力容量とで振動することである。
図６に図５の等価回路を示す。図６において、Cies1、Cies2は各々ＩＧＢＴQ1、Q2の入力容量、Lmはコアの励磁インダクタンス、Rg1(on)はＩＧＢＴＱ１のオン用ゲート抵抗、Rg1(off)はＩＧＢＴＱ１のオフ用ゲート抵抗、Rg2(on)はＩＧＢＴＱ２のオン用ゲート抵抗、Rg2(off)はＩＧＢＴＱ２のオフ用ゲート抵抗である。また、図７にＩＧＢＴＱ１がＱ２に対して早いタイミングでオフした時の各部波形例を示す。スイッチングタイミングがずれているタイミングアンバランス期間でコアが励磁され、その後、その励磁エネルギーをリセットするために、図６の太線の経路で振動する。この時、振動周期は、励磁インダクタンスLmとＩＧＢＴＱ１、Ｑ２の各入力容量Cies1、Cies2で決まる。この振動が継続中に次のスイッチングが行われると、さらに励磁エネルギーが重畳され、ＩＧＢＴの電圧バランス作用効果の低下や、コアの飽和が発生する可能性がある。
これらを抑制するために、従来の技術として、特許文献２に示されるようなリセット回路を設けて、スイッチング時の過渡動作が終了した後にこの回路を動作させて振動を抑制する回路方式が提案されている。図８に、等価回路を示す。Cies3、Cies4は、それぞれ２直列接続されるＩＧＢＴの入力容量、Rg3a(on)、Rg3a(off)、Rg4a(on) 、Rg4a(off)はゲート抵抗、Rg3b(on)、Rg3b(off) Rg4b(on) Rg4b(off)はリセット用抵抗である。振動経路にはゲート抵抗を含むが、抵抗値は通常数Ωと小さく、振動抑制効果は少ない。そこで、リセット用抵抗を大きな抵抗値に設定し、コアをリセットするタイミングで経路をリセット用抵抗を含む経路に切り替えることで、短時間でのエネルギーのリセットを行うことができる。
特開２００２−２０４５７８号公報
特開２００７−２８７０５号公報
上述のように、リセット回路を設けてエネルギーの振動を収束させることができるが、ゲート駆動回路の構成が複雑になること、リセット回路を動作させる制御回路が増加することなどにより、誤動作や故障の可能性が高くなる。
従って、本発明の課題は、簡単な回路でコアに励磁されたエネルギーを短時間でリセットさせる手段を提供することにある。
従って、本発明の課題は、簡単な回路でコアに励磁されたエネルギーを短時間でリセットさせる手段を提供することにある。
上述の課題を解決するために、第１の発明においては、直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子各々に接続されたオンオフ制御用のゲート駆動回路と、前記各ゲート駆動回路からの信号を同調するためにゲート線を互いに磁気結合する磁気結合手段を有する半導体スイッチ回路において、磁気結合手段は磁気コアに各々タップを備えた一次巻線と二次巻線を備え、一次巻線の一方の端子とタップは前記一方のゲート駆動回路の出力と前記一方の電圧駆動型半導体素子の入力信号端子との間に、二次巻線の一方の端子とタップは前記他方のゲート駆動回路の出力と前記他方の電圧駆動型半導体素子の入力信号端子との間に各々接続し、一次巻線の他方の端子及び二次巻線の他方の端子は、各ゲート駆動回路の順バイアス電位と逆バイアス電位との間に接続されたダイオード直列回路の直列接続点に各々接続する。
第２の発明においては、直列接続された複数個の電圧駆動型半導体素子と、これらの電
圧駆動型半導体素子各々に接続されたオンオフ制御用のゲート駆動回路と、前記各ゲート
駆動回路からの信号を同調するためにゲート線を互いに磁気結合する磁気結合手段を有す
る半導体スイッチ回路において、磁気結合手段は磁気コアに各々タップを備えた一次巻線
と二次巻線とを備え、一次巻線の一方の端子と他方の端子は前記一方のゲート駆動回路の
出力と前記一方の電圧駆動型半導体素子の入力信号端子との間に、二次巻線の一方の端子
と他方の端子は前記他方のゲート駆動回路の出力と前記他方の電圧駆動型半導体素子の入
力信号端子との間に各々接続し、一次巻線のタップ及び二次巻線のタップは、各ゲート駆
動回路の順バイアス電位と逆バイアス電位との間に接続されたダイオード直列回路の直列
接続点に各々接続する。
圧駆動型半導体素子各々に接続されたオンオフ制御用のゲート駆動回路と、前記各ゲート
駆動回路からの信号を同調するためにゲート線を互いに磁気結合する磁気結合手段を有す
る半導体スイッチ回路において、磁気結合手段は磁気コアに各々タップを備えた一次巻線
と二次巻線とを備え、一次巻線の一方の端子と他方の端子は前記一方のゲート駆動回路の
出力と前記一方の電圧駆動型半導体素子の入力信号端子との間に、二次巻線の一方の端子
と他方の端子は前記他方のゲート駆動回路の出力と前記他方の電圧駆動型半導体素子の入
力信号端子との間に各々接続し、一次巻線のタップ及び二次巻線のタップは、各ゲート駆
動回路の順バイアス電位と逆バイアス電位との間に接続されたダイオード直列回路の直列
接続点に各々接続する。
本発明では、ゲート駆動回路の順バイアス電位と逆バイアス電位との間に接続されたダイオード直列回路を用いて、磁気結合手段（コア）の磁気エネルギーを順バイアス電源と逆バイアス電源でリセットさせるようにしている。この結果、複雑な制御回路が不要な簡単な回路構成で、短時間にリセットを完了させることが可能となる。
本発明の要点は、ゲート駆動回路の順バイアス電位と逆バイアス電位との間に接続されたダイオード直列回路を用いて、磁気結合手段（コア）の磁気エネルギーを順バイアス電源と逆バイアス電源で磁気リセットさせるようにしている点である。
図１に、本発明の第1の実施例を示す。図５と同様、素子としてＩＧＢＴを２個直列接続した構成を示している。GDU5、GDU6はそれぞれＩＧＢＴQ5、Q6用のゲート駆動回路、FET5(on)、FET6(on)は順バイアス用スイッチ、FET5(off)、FET6(off)は逆バイアス用スイッチ、Rg5(on)、Rg6(on)はゲートオン用抵抗、Rg5(off)、Rg6(off)はゲートオフ用抵抗、VFB5、VFB6は各ＩＧＢＴの順バイアス用電源、VRB5、VRB6は逆バイアス用電源である。また、Df5とDf6はゲート電圧VGE5、VGE6が順バイアス電圧時に振動分をそれぞれの順バイアス電源に回生するダイオード、Dr5、Dr6はゲート電圧VGE5、VGE6が逆バイアス電圧時に振動分をそれぞれの逆バイアス電源に回生するためのダイオードである。ゲート駆動回路ＧＤＵ５の出力とＩＧＢＴQ5のゲート端子との間にはトランスＴＲ１の一次巻線（電圧Vc1側）が、ゲート駆動回路ＧＤＵ６の出力とＩＧＢＴQ6のゲート端子との間にはトランスＴＲ１の二次巻線（電圧Vc2側）が、各々接続されている。
図２に、ＩＧＢＴQ5がQ6よりも早いタイミングでターンオフした時の波形の一例を示す。この時、各ゲート電圧VGE5、VGE6が逆バイアス電圧になった後、コアのエネルギーで振動し始めるが、ゲート電圧VGE5が逆バイアス電圧VRB5を下回り、更にダイオードDr5の順方向降下電圧（オン電圧）VFを含む値(-VRB5-VF)になった時、ダイオードDr5がオンし、ゲート電圧VGE5はこの電圧にクランプされる。この動作にともない、ゲート電圧VGE6もクランプされる波形となる。またコアのエネルギーは、逆バイアス用電源VRB6の電圧源に充電されるため、急速に収束される。これらの動作は、ターンオン時にも同様な動作となる。
尚、磁気結合手段としては、磁気コアに一次巻線及び二次巻線を巻いたトランスを用いる方法や、直列接続された２個のＩＧＢＴのゲート線を一括で磁気コアを用いて磁気結合させる方法などがある。
図３に、本発明の第２の実施例を示す。第１の実施例との違いは、磁気結合手段としてタップ付トランスを用いている点である。トランスＴＲ２の一次巻線（電圧Vc1側巻線）では、ゲート駆動回路GDU5の出力とＩＧＢＴQ5のゲートとの間にトランスTR2一次巻線の一方の端子とタップが、順バイアス用ゲート駆動電源VFB5の正極と逆バイアス用ゲート駆動電源VRB5の負極との間に接続されたダイオードDf5とDr5の直列回路の接続点にトランスTR5の他方の端子が、各々接続された構成である。
また、トランスTR2の二次巻線（電圧Vc2側巻線）では、ゲート駆動回路GDU6の出力とＩＧＢＴQ6のゲートとの間にトランスTR2二次巻線の一方の端子とタップが、順バイアス用ゲート駆動電源VFB6の正極と逆バイアス用ゲート駆動電源VRB6の負極との間に接続されたダイオードDf6とDr6の直列回路の接続点にトランスTR2の二次巻線の他方の端子が、各々接続された構成である。基本的な動作は第1の実施例と同じであるが、ＩＧＢＴのゲート端子がトランス二次巻線のタップに接続されているため、磁気リセット時ゲート電圧を低く抑えることが可能となる。
図４に、本発明の第３の実施例を示す。第2の実施例との違いは、トランスタップの接続方法である。トランスTR3の一次側（電圧Vc1側巻線）では、ゲート駆動回路GDU5の出力とＩＧＢＴQ5のゲートとの間にトランスTR3の一次巻線の一方の端子と他方の端子が、順バイアス用ゲート駆動電源VFB5の正極と逆バイアス用ゲート駆動電源VRB5の負極側との間に接続されたダイオードDf5とDr5の直列回路の接続点にトランスTR3のタップが、各々接続された構成である。
また、トランスTR3の二次巻線（電圧Vc2側巻線）では、ゲート駆動回路GDU6の出力とＩＧＢＴQ6のゲートとの間にトランスTR3二次巻線の一方の端子と他方の端子が、順バイアス用ゲート駆動電源VFB6の正極と逆バイアス用ゲート駆動電源VRB6の負極との間に接続されたダイオードDf6とDr6の直列回路の接続点にトランスTR3二次巻線のタップが、各々接続された構成である。基本的な動作は第1の実施例と同じであるが、トランス二次巻線のタップ電圧が磁気リセット時にゲート駆動電源VFB6又はVRB6にクランプされるため、磁気リセット時ゲート電圧をゲート駆動電源電圧より高くすることができ、ノイズ耐量を高めることが可能となる。
尚、上記実施例にはゲート駆動回路としてオン用スイッチとオン用抵抗の直列回路と、オフ用スイッチとオフ用抵抗の直列回路を、直列接続した構成例を示したが、オン用抵抗はオン用スイッチとＩＧＢＴのゲートと直列に、オフ用抵抗はオフ用スイッチとＩＧＢＴのゲートと直列に、各々挿入されれば良く、回路構成は上記実施例の限りではない。
また、トランスTR3の二次巻線（電圧Vc2側巻線）では、ゲート駆動回路GDU6の出力とＩＧＢＴQ6のゲートとの間にトランスTR3二次巻線の一方の端子と他方の端子が、順バイアス用ゲート駆動電源VFB6の正極と逆バイアス用ゲート駆動電源VRB6の負極との間に接続されたダイオードDf6とDr6の直列回路の接続点にトランスTR3二次巻線のタップが、各々接続された構成である。基本的な動作は第1の実施例と同じであるが、トランス二次巻線のタップ電圧が磁気リセット時にゲート駆動電源VFB6又はVRB6にクランプされるため、磁気リセット時ゲート電圧をゲート駆動電源電圧より高くすることができ、ノイズ耐量を高めることが可能となる。
尚、上記実施例にはゲート駆動回路としてオン用スイッチとオン用抵抗の直列回路と、オフ用スイッチとオフ用抵抗の直列回路を、直列接続した構成例を示したが、オン用抵抗はオン用スイッチとＩＧＢＴのゲートと直列に、オフ用抵抗はオフ用スイッチとＩＧＢＴのゲートと直列に、各々挿入されれば良く、回路構成は上記実施例の限りではない。
本発明は、電圧駆動型スイッチング素子を複数個直列接続したアームを用いて構成する高圧電源、モータ駆動装置、系統連系用変換装置などへ適用可能である。
Ｑ１、Ｑ２、Ｑ５、Ｑ６・・・ＩＧＢＴ
TR0〜TR3・・・トランス（磁気結合手段）
GDU１〜GDU６・・・ゲート駆動回路
FET1(on)、FET2(on)、FET3a(on)、FET3b(on)、FET4a(on)、FET4b(on)、FET5(on)、 FET6(on)・・・オン用スイッチ
FET1(off)、FET2(off)、FET3a(off)、FET3b(off)、FET4a(off)、FET4b(off)、FET5(off)、 FET6(off)・・・オフ用スイッチ
Rg1(on)、Rg2(on)、Rg3a(on)、Rg3b(on)、Rg4a(on)、Rg4b(on)、Rg5(on)、Rg6(on)・・・オン用ゲート抵抗
Rg1(off)、Rg2(off)、Rg3a(off)、Rg3b(off)、Rg4a(off)、Rg4b(off)、Rg5(off)、Rg6(off)・・・オフ用ゲート抵抗
VFB1、VFB2、VFB3、VFB4、VFB5、VFB6・・・オン用ゲート駆動電源
VRB1、VRB2、VRB3、VRB4、VRB5、VRB6・・・オフ用ゲート駆動電源
Df5、Df6、Dr5、Dr6・・・ダイオード
TR0〜TR3・・・トランス（磁気結合手段）
GDU１〜GDU６・・・ゲート駆動回路
FET1(on)、FET2(on)、FET3a(on)、FET3b(on)、FET4a(on)、FET4b(on)、FET5(on)、 FET6(on)・・・オン用スイッチ
FET1(off)、FET2(off)、FET3a(off)、FET3b(off)、FET4a(off)、FET4b(off)、FET5(off)、 FET6(off)・・・オフ用スイッチ
Rg1(on)、Rg2(on)、Rg3a(on)、Rg3b(on)、Rg4a(on)、Rg4b(on)、Rg5(on)、Rg6(on)・・・オン用ゲート抵抗
Rg1(off)、Rg2(off)、Rg3a(off)、Rg3b(off)、Rg4a(off)、Rg4b(off)、Rg5(off)、Rg6(off)・・・オフ用ゲート抵抗
VFB1、VFB2、VFB3、VFB4、VFB5、VFB6・・・オン用ゲート駆動電源
VRB1、VRB2、VRB3、VRB4、VRB5、VRB6・・・オフ用ゲート駆動電源
Df5、Df6、Dr5、Dr6・・・ダイオード
Claims (2)
- 直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子各々に接続されたオンオフ制御用のゲート駆動回路と、前記各ゲート駆動回路からの信号を同調するためにゲート線を互いに磁気結合する磁気結合手段を有する半導体スイッチ回路において、磁気結合手段は磁気コアに各々タップを備えた一次巻線と二次巻線とを備え、一次巻線の一方の端子とタップは前記一方のゲート駆動回路の出力と前記一方の電圧駆動型半導体素子の入力信号端子との間に、二次巻線の一方の端子とタップは前記他方のゲート駆動回路の出力と前記他方の電圧駆動型半導体素子の入力信号端子との間に各々接続し、一次巻線の他方の端子及び二次巻線の他方の端子は、各ゲート駆動回路の順バイアス電位と逆バイアス電位との間に接続されたダイオード直列回路の直列接続点に各々接続することを特徴とする電圧駆動型半導体素子の駆動回路。
- 直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子各々に接続されたオンオフ制御用のゲート駆動回路と、前記各ゲート駆動回路からの信号を同調するためにゲート線を互いに磁気結合する磁気結合手段を有する半導体スイッチ回路において、磁気結合手段は磁気コアに各々タップを備えた一次巻線と二次巻線とを備え、一次巻線の一方の端子と他方の端子は前記一方のゲート駆動回路の出力と前記一方の電圧駆動型半導体素子の入力信号端子との間に、二次巻線の一方の端子と他方の端子は前記他方のゲート駆動回路の出力と前記他方の電圧駆動型半導体素子の入力信号端子との間に各々接続し、一次巻線のタップ及び二次巻線のタップは、各ゲート駆動回路の順バイアス電位と逆バイアス電位との間に接続されたダイオード直列回路の直列接続点に各々接続することを特徴とする電圧駆動型半導体素子の駆動回路。
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ID=41739152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2008194641A Active JP5380937B2 (ja) | 2008-07-29 | 2008-07-29 | 電圧駆動型半導体素子の駆動回路 |
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| JP (1) | JP5380937B2 (ja) |
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|---|---|---|---|---|
| KR20230144816A (ko) * | 2022-04-08 | 2023-10-17 | 엘지이노텍 주식회사 | 솔레노이드 제어기 |
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|---|---|---|---|---|
| JPH07111446A (ja) * | 1993-10-14 | 1995-04-25 | Hitachi Ltd | 電圧駆動型半導体素子のゲート駆動装置 |
| JP2008043003A (ja) * | 2006-08-03 | 2008-02-21 | Fuji Electric Systems Co Ltd | 電圧駆動型半導体素子のゲート駆動装置 |
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