JP5375563B2 - Mounting structure and mounting method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の実装構造及び実装方法に関し、特に詳しくはアンダーフィル材を用いた半導体装置の実装構造及び実装方法に関する。 The present invention relates to a mounting structure and mounting method for a semiconductor device, and more particularly to a mounting structure and mounting method for a semiconductor device using an underfill material.
電子機器の急速な発達に伴い、LSIなど半導体チップにはこれまで以上に高機能化が求められるようになってきている。半導体チップの多機能化に伴い半導体チップの入出力端子数は増加し、また半導体チップを高速動作させるための配線長は短縮化が求められている。こうした要求を実現するために開発された接続工法として、バンプを介して半導体チップを実装基板に接続するフリップチップ接続がある。 With the rapid development of electronic devices, semiconductor chips such as LSIs are required to have higher functionality than ever. As the number of functions of a semiconductor chip increases, the number of input / output terminals of the semiconductor chip increases, and the wiring length for operating the semiconductor chip at high speed is required to be shortened. As a connection method developed to realize such a requirement, there is a flip chip connection in which a semiconductor chip is connected to a mounting substrate via bumps.
フリップチップ接続は半導体チップの配線面にエリア状に接続パッドを設けることができるため多ピン化に適している。また、ワイヤボンディングやテープオートメイティッドボンディングの様な他の半導体チップ接続工法と比較し、引き出し線を必要としないため配線長の短縮化が可能である。こうしたことから、電子機器に用いられる半導体チップの実装にはフリップチップ接続を使用したものが増加している。 Flip chip connection is suitable for increasing the number of pins because connection pads can be provided in the form of areas on the wiring surface of a semiconductor chip. In addition, compared with other semiconductor chip connection methods such as wire bonding and tape automated bonding, the lead length is not required, so that the wiring length can be shortened. For these reasons, the number of semiconductor chips used in electronic devices using flip chip connection is increasing.
フリップチップ接続に使用される一般的なバンプ電極の材料としては、Auやはんだ等が用いられている。フリップチップ接続では、実装基板と半導体チップ間の熱膨張差に起因する応力が小さなバンプに集中し、クラック等によって電気的な接続が損なわれる虞がある。そこで、半導体チップと実装基板との間の電気的な接続の信頼性を確保するため、一般に、半導体チップと実装基板との隙間を樹脂封止している(例えば、特許文献1)。 Au, solder, or the like is used as a general bump electrode material used for flip chip connection. In the flip-chip connection, the stress due to the thermal expansion difference between the mounting substrate and the semiconductor chip is concentrated on the small bumps, and there is a possibility that the electrical connection is damaged by cracks or the like. Therefore, in order to ensure the reliability of the electrical connection between the semiconductor chip and the mounting substrate, the gap between the semiconductor chip and the mounting substrate is generally sealed with resin (for example, Patent Document 1).
図6は、従来の半導体装置の実装構造を示す断面図である。図6に示すように、LSIなどの半導体チップ1と配線基板などの実装基板2とが、はんだボール4にて実装されている。半導体チップ1は、はんだボール4により、実装基板2の電極パッド3とボンディングされている。そして、このように実装された実装基板2と半導体チップ1との間に、樹脂などからなるアンダーフィル材5が形成されている。
FIG. 6 is a cross-sectional view showing a conventional semiconductor device mounting structure. As shown in FIG. 6, a
このアンダーフィル材5は、半導体チップ1を実装基板2にはんだボール4を用いてはんだ付けした後に、実装基板2と半導体チップ1との間に注入される。そして、半導体チップ1と実装基板2の間に充填されたアンダーフィル材5を硬化させる。これにより、熱膨張差によってはんだボール4部分に発生する応力を抑えることができる。すなわち、半導体チップ1と実装基板2の間の熱変形をアンダーフィル材5で拘束することで、バンプ等に発生する熱応力を低減し、半導体チップ1と実装基板2の間の接続不良を防止している。
The
アンダーフィル材5の充填状態は、半導体チップ1と実装基板2の間に充填されるアンダーフィル材5の充填量に応じて変化する。ここで、アンダーフィル材5の充填量と充填状態との関係について、図7〜図9を用いて説明する。
The filling state of the
図7は、アンダーフィル材5の充填量が適量の場合の状態を示す拡大断面図である。図7に示す充填状態は、半導体チップ1と実装基板2との間の空間からはみ出したアンダーフィル材5が、半導体チップ1の側面の中央付近まで覆う状態となっている。このように、半導体チップ1の厚さtに対して、ほぼ半分のt/2まで覆うようにアンダーフィル材5がはみ出している状態が、応力的に望ましく、最も信頼性を向上することが可能である。
FIG. 7 is an enlarged cross-sectional view showing a state where the filling amount of the
これに対して、図8は、アンダーフィル材5の充填量が少ない場合の状態を示す拡大断面図である。図8に示す充填状態は、アンダーフィル材5の充填量が少なすぎて、アンダーフィル材5が半導体チップ1の側面に達していない状態となっている。すなわち、半導体チップ1と実装基板2との間の空間にアンダーフィル材5が充填されない未充填部が形成された状態となっている。ここまでアンダーフィル材5の充填量が少ないと、はんだボール4部分に発生する応力を十分に抑えることができない。
On the other hand, FIG. 8 is an enlarged cross-sectional view showing a state where the filling amount of the
一方、図9は、アンダーフィル材5の充填量が多い場合の状態を示す拡大断面図である。図9に示す充填状態は、アンダーフィル材5の充填量が多すぎて、半導体チップ1と実装基板2との間の空間からはみ出したアンダーフィル材5が半導体チップ1の側面を完全に覆う状態となっている。ここまでアンダーフィル材5の充填量が多いと、半導体チップ1に応力が発生し、半導体チップ1内に剥離等の問題を発生させる虞がある。
On the other hand, FIG. 9 is an enlarged cross-sectional view showing a state where the filling amount of the
このように、半導体チップ1と実装基板2との間からはみ出すアンダーフィル材5のフィレット高さは、アンダーフィル材5の充填量に応じて変化する。そこで、図7に示す充填状態のようにフィレット高さが半導体チップ1の厚さのほぼ半分の高さとなるアンダーフィル材5の所定量を予測し、この予測した所定量のアンダーフィル材5の注入を行っている。
Thus, the fillet height of the
しかしながら、実際の製造工程では、アンダーフィル材5を充填隙間へ充填するために予測した所定量のアンダーフィル材5をディスペンサから吐出したとしても、アンダーフィル材5の充填状態にばらつきが生じてしまう。
However, in an actual manufacturing process, even if a predetermined amount of the
充填状態にばらつきが生じる主な原因として、次のものを挙げることができる。
(1)ディスペンサから実際に吐出されるアンダーフィル材5の吐出量にばらつきがあり、予測した所定量に対して過不足が生じる。
(2)はんだボール4ではんだ付けした際の半導体チップ1や実装基板2の傾きなどにより充填隙間にばらつきが生じ、この充填隙間において実際に適量となるアンダーフィル材5の量が、予測した所定量と異なる。
The following can be cited as the main cause of variation in the filling state.
(1) There is a variation in the discharge amount of the
(2) The filling gap varies due to the inclination of the
このような原因から、実際の製造工程では充填状態にばらつきが生じるので、フィレット高さを安定してコントロールすることが難しい。そのため、アンダーフィル材5のフィレット高さを半導体チップ1の側面中央付近に安定してコントロールすることが難しく、半導体チップ1と実装基板2との間の電気的な接続について安定した信頼性を確保することができないという問題がある。
For these reasons, since the filling state varies in the actual manufacturing process, it is difficult to stably control the fillet height. For this reason, it is difficult to stably control the fillet height of the
本発明は、上記のような問題点を解決するためになされたものであり、安定した信頼性を確保することができる半導体装置の実装構造及び実装方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to provide a semiconductor device mounting structure and a mounting method capable of ensuring stable reliability.
本発明の第1の態様にかかる半導体装置の実装構造は、半導体装置と、前記半導体装置と対向配置され、前記半導体装置がバンプを介して接続されている実装基板と、前記半導体装置と前記実装基板との間に充填されたアンダーフィル材と、前記アンダーフィル材が前記半導体装置と前記実装基板との間からはみ出して前記半導体装置の側面に掛かるよう形成されたフィレット部と、前記フィレット部に設けられ、前記アンダーフィル材が分断されている切り込み部と、を備えるものである。 A mounting structure of a semiconductor device according to a first aspect of the present invention includes a semiconductor device, a mounting substrate disposed opposite to the semiconductor device and connected to the semiconductor device via a bump, the semiconductor device and the mounting. An underfill material filled between the substrate, a fillet portion formed so that the underfill material protrudes from between the semiconductor device and the mounting substrate and is applied to a side surface of the semiconductor device; and the fillet portion And a cut portion in which the underfill material is divided.
本発明の第2の態様にかかる半導体装置の実装構造は、半導体装置と、前記半導体装置と対向配置され、前記半導体装置がバンプを介して接続されている実装基板と、前記半導体装置と前記実装基板との間に充填されたアンダーフィル材と、前記アンダーフィル材が前記半導体装置と前記実装基板との間からはみ出して前記半導体装置の側面に掛かるよう形成されたフィレット部と、前記フィレット部に設けられ、前記アンダーフィル材が除去されている除去部と、を備えるものである。 A mounting structure of a semiconductor device according to a second aspect of the present invention includes: a semiconductor device; a mounting substrate disposed opposite to the semiconductor device and connected to the semiconductor device via a bump; the semiconductor device and the mounting An underfill material filled between the substrate, a fillet portion formed so that the underfill material protrudes from between the semiconductor device and the mounting substrate and is applied to a side surface of the semiconductor device; and the fillet portion And a removing portion from which the underfill material is removed.
また、本発明の第3の態様にかかる半導体装置の実装方法は、半導体装置を実装基板にバンプを介して接続し、前記半導体装置と前記実装基板との間にアンダーフィル材を充填し、前記アンダーフィル材が前記半導体装置と前記実装基板との間からはみ出して前記半導体装置の側面に掛かるよう形成されたフィレット部に、切り込み部又は除去部を形成するものである。 According to a third aspect of the present invention, there is provided a semiconductor device mounting method, comprising: connecting a semiconductor device to a mounting substrate via a bump; filling an underfill material between the semiconductor device and the mounting substrate; A cut portion or a removal portion is formed in a fillet portion formed so that the underfill material protrudes from between the semiconductor device and the mounting substrate and hangs on the side surface of the semiconductor device.
本発明によれば、安定した信頼性を確保することができる半導体装置の実装構造及び実装方法を提供することができる。 According to the present invention, it is possible to provide a mounting structure and a mounting method for a semiconductor device capable of ensuring stable reliability.
以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。 Embodiments of the present invention will be described below with reference to the drawings. For clarity of explanation, the following description and drawings are omitted and simplified as appropriate. For the sake of clarification, duplicate explanation is omitted as necessary. In addition, what attached | subjected the same code | symbol in each figure has shown the same element, and description is abbreviate | omitted suitably.
実施の形態1.
本実施の形態に係る半導体装置の実装構造について、図1を用いて説明する。図1は、実施の形態1に係る半導体装置の実装構造を示す断面図である。
A mounting structure of a semiconductor device according to this embodiment will be described with reference to FIG. FIG. 1 is a cross-sectional view showing a mounting structure of a semiconductor device according to the first embodiment.
本実施の形態に係る半導体装置の実装構造は、図1に示すように、LSIなどの半導体チップ1と配線基板などの実装基板2とが、バンプであるはんだボール4にて実装されている。実装基板2は、半導体チップ1と対向配置されている。実装基板2には、半導体チップ1がはんだボール4を介して接続されている。半導体チップ1は、はんだボール4により、実装基板2の電極パッド3とボンディングされている。このボンディングは、機械的な接続とともに、半導体チップ1と実装基板2間の電気的接続の機能も果たしている。
In the semiconductor device mounting structure according to the present embodiment, as shown in FIG. 1, a
そして、このように実装された実装基板2と半導体チップ1との間に、樹脂などからなるアンダーフィル材5が形成されている。アンダーフィル材5は、半導体チップ1と実装基板2との間の隙間からはみ出すよう充填されている。以下では、アンダーフィル材5が半導体チップ1と実装基板2との間からはみ出して形成されている部分をフィレット部とする。ここで、本実施の形態のアンダーフィル材5のフィレット形状について、図2を参照しながら詳細に説明する。図2は、実施の形態1に係るアンダーフィル材のフィレット部を拡大した拡大断面図である。
An
図2に示すように、アンダーフィル材5のフィレット部は、半導体チップ1と実装基板2との間の隙間からはみ出し、半導体チップ1の側面に掛かるよう充填されている。フィレット部は、半導体チップ1の側面のうち、少なくとも実装基板2側の半分を覆っている。フィレット部は、半導体チップ1の側面の厚さ方向の中央部から半導体チップ1の上面までの範囲内のフィレット高さを有している。
As shown in FIG. 2, the fillet portion of the
そして、アンダーフィル材5のフィレット部には、切り込みが入れられている切り込み部5aが形成されている。すなわち、フィレット部には、アンダーフィル材5が分断されている切り込み部5aが設けられている。この切り込み部5aは、半導体チップ1の側面にて、半導体チップ1の厚さtに対して、略t/2となる位置に設けられている。切り込み部5aは、半導体チップ1の側面近傍に達するまでの深さで形成されている。また、切り込み部5aは、半導体チップ1の全周に亘って設けられている。すなわち、切り込み部5aは、半導体チップ1の全側面にわたって連続的に形成されている。この切り込み部5aにより、フィレット部のアンダーフィル材5が、半導体チップ1の厚さ方向の中央部付近を境として上の部分と下の部分とに、ほぼ分離されることとなる。
A
アンダーフィル材5にこのような切り込み部5aを設けることで、半導体チップ1に応力が発生するのを防止することができるとともに、はんだボール4部分に発生する応力を十分に抑えることができる。すなわち、本実施の形態の実装構造は、図7に示したアンダーフィル材5の充填量が適量の場合の充填状態と同様の効果を得ることができ、信頼性を向上することが可能である。
By providing such a
このような切り込み部5aを有するアンダーフィル材5によって、半導体チップ1と実装基板2とを機械的に結合して応力を緩和し、熱的負荷や機械的負荷を制限することができる。また、湿度等の外部ストレスから半導体チップ1と実装基板2との接合部を保護し、はんだボール4等のバンプを圧縮状態にしてバンプのクリープを抑制することができる。
With the
続いて、本実施の形態に係る半導体装置の実装方法について、図3を用いて説明する。図3は、実施の形態1に係る半導体装置の実装方法を説明するための断面図である。まず、半導体チップ1を実装基板2の電極パッド3にはんだボール4を用いてはんだ付けする。これにより、図3(a)に示すように、半導体チップ1が実装基板2に実装される。
Next, a semiconductor device mounting method according to the present embodiment will be described with reference to FIG. FIG. 3 is a cross-sectional view for explaining the semiconductor device mounting method according to the first embodiment. First, the
次に、実装された実装基板2と半導体チップ1との間に、アンダーフィル材5を注入する。このとき、本実施の形態では、半導体チップ1と実装基板2との間の隙間からアンダーフィル材5がはみ出し、はみ出したアンダーフィル材5が半導体チップ1の全側面の少なくとも下半分を覆うようにアンダーフィル材5を充填する。すなわち、アンダーフィル材5のフィレット高さが、半導体チップ1の全周にわたって、半導体チップ1の厚さの半分以上、かつ半導体チップ1の上面までの範囲内となるように、アンダーフィル材5を充填する。その後、充填したアンダーフィル材5を硬化する。これにより、図3(b)に示す構成となる。
Next, an
続いて、アンダーフィル材5のフィレット部に、切り込み部5aを形成する。例えば、刃物状の治具を使用し、半導体チップ1の上面を基準として、半導体チップ1の厚さの略半分となる位置に切り込みを入れ、切り込み部5aを形成する。なお、アンダーフィル材5に切り込み部5aを形成する方法は、刃物状の治具を用いる方法に限らず、レーザー等を用いた方法であってもよい。以上の工程を経て、図3(c)に示す半導体装置の実装構造が完成する。
Subsequently, a
以上のように、本実施の形態では、アンダーフィル材5のフィレット部に、半導体チップ1の厚さのほぼ1/2となる位置で切り込み部5aを設けている。これにより、アンダーフィル材5の充填量やフィレット高さを厳密にコントロールすることなく、図7に示したアンダーフィル材5が半導体チップ1の側面の中央付近まで覆う充填状態と同様の効果を得ることができる。すなわち、半導体チップ1に応力が発生するのを防止し、かつ、はんだボール4部分に発生する応力を十分に抑えるために理想的な形状のアンダーフィル材5を、安定して得ることができる。従って、半導体チップ1と実装基板2との間の電気的な接続について安定した信頼性を確保することが可能である。
As described above, in the present embodiment, the
また、本実施の形態では、アンダーフィル材5の充填量やフィレット高さを厳密にコントロールする必要がなく、安定した信頼性を確保するために理想的な形状のアンダーフィル材5を比較的容易に形成することができる。
Further, in the present embodiment, it is not necessary to strictly control the filling amount and fillet height of the
実施の形態2.
本実施の形態に係る半導体装置の実装構造について、図4を用いて説明する。図4は、実施の形態2に係る半導体装置の実装構造を示す断面図である。本実施の形態に係る半導体装置の実装構造は、アンダーフィル材5のフィレット形状が実施の形態1と異なっていて、それ以外の構成については実施の形態1と同様であるため、説明を省略する。
A mounting structure of the semiconductor device according to this embodiment will be described with reference to FIGS. FIG. 4 is a cross-sectional view showing the mounting structure of the semiconductor device according to the second embodiment. In the mounting structure of the semiconductor device according to the present embodiment, the fillet shape of the
具体的には、図4に示すように、本実施の形態のアンダーフィル材5には、フィレット部に、実施の形態1の切り込み部5aに代えて、アンダーフィル材5の除去された除去部5bが設けられている。除去部5bには、アンダーフィル材5は設けられていない。
Specifically, as shown in FIG. 4, the
図5は、実施の形態2に係るアンダーフィル材のフィレット部を拡大した拡大断面図である。図5に示すように、除去部5bは、半導体チップ1の側面にて、半導体チップ1の厚さtに対して、略t/2となる位置から上にかけての領域に設けられている。すなわち、除去部5bは、半導体チップ1の側面のうち、ほぼ半上分に設けられている。また、除去部5bは、半導体チップ1の全周に亘って設けられている。すなわち、除去部5bは、半導体チップ1の全側面にわたって連続的に形成されている。この除去部5bにより、アンダーフィル材5は、半導体チップ1の厚さ方向の中央部付近より実装基板2側のみに設けられることとなる。従って、半導体チップ1の側面は、ほぼ下半分のみがアンダーフィル材5で覆われることとなる。
FIG. 5 is an enlarged cross-sectional view in which the fillet portion of the underfill material according to the second embodiment is enlarged. As shown in FIG. 5, the
本実施の形態に係る半導体装置の実装方法は、実施の形態1で説明した実装方法において切り込み部5aを形成する代わりに、除去部5bを形成すればよい。具体的には、アンダーフィル材5を充填し、これを硬化した後、アンダーフィル材5のフィレット部に除去部5bを形成する。例えば、半導体チップ1の上面を基準として、半導体チップ1の厚さのほぼ半分より上の部分のアンダーフィル材5を、刃物状の治具やレーザー等を用いて除去することで、除去部5bを形成する。
In the mounting method of the semiconductor device according to the present embodiment, the
以上のように、本実施の形態では、アンダーフィル材5のフィレット部のうち、半導体チップ1の厚さのほぼ1/2となる位置より上の部分のアンダーフィル材5を除去し、除去部5bを形成している。これにより、実施の形態1と同様、アンダーフィル材5の充填量やフィレット高さを厳密にコントロールすることなく、図7に示したアンダーフィル材5が半導体チップ1の側面の中央付近まで覆う充填状態と同様の効果を得ることができる。すなわち、半導体チップ1に応力が発生するのを防止し、かつ、はんだボール4部分に発生する応力を十分に抑えるために理想的な形状のアンダーフィル材5を、安定して得ることができる。従って、半導体チップ1と実装基板2との間の電気的な接続について安定した信頼性を確保することが可能である。
As described above, in the present embodiment, the
また、本実施の形態では、実施の形態1と同様、アンダーフィル材5の充填量やフィレット高さを厳密にコントロールする必要がなく、安定した信頼性を確保するために理想的な形状のアンダーフィル材5を比較的容易に形成することができる。
Further, in the present embodiment, as in the first embodiment, it is not necessary to strictly control the filling amount and the fillet height of the
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態1、2では、LSIなどの半導体チップ1を配線基板などの実装基板2に実装する実装構造について説明したが、それに限定されるものではない。実装基板2に実装するのは半導体チップ1に限らず、例えば半導体パッケージなどの他の半導体装置であってもよい。また、半導体装置を実装する実装基板2は、別の半導体装置などであってもよい。さらに、バンプの一例としてはんだボール4を用いたが、はんだボール4に限らず、はんだボール以外のバンプを用いて半導体チップ1と実装基板2とをボンディングしてもよい。
Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. For example, in the first and second embodiments, the mounting structure in which the
1 半導体チップ、
2 実装基板、
3 電極パッド、
4 はんだボール、
5 アンダーフィル材、
5a 切り込み部、
5b 除去部
1 Semiconductor chip,
2 mounting board,
3 electrode pads,
4 solder balls,
5 Underfill material,
5a notch,
5b Removal part
Claims (4)
前記半導体装置と対向配置され、前記半導体装置がバンプを介して接続されている実装基板と、
前記半導体装置と前記実装基板との間に充填されたアンダーフィル材と、
前記アンダーフィル材が前記半導体装置と前記実装基板との間からはみ出して前記半導体装置の側面に掛かるよう形成されたフィレット部と、
前記フィレット部に設けられ、前記アンダーフィル材が分断されている切り込み部と、を備え、
前記切り込み部は、前記半導体装置の側面に対応する位置に配設されたアンダーフィル材に設けられている半導体装置の実装構造。 A semiconductor device;
A mounting substrate disposed opposite to the semiconductor device and connected to the semiconductor device via a bump;
An underfill material filled between the semiconductor device and the mounting substrate;
A fillet portion formed so that the underfill material protrudes from between the semiconductor device and the mounting substrate and hangs on a side surface of the semiconductor device;
Provided in the fillet portion, and provided with a cut portion in which the underfill material is divided ,
The cut portion is a mounting structure of a semiconductor device that provided the underfill material disposed in a position corresponding to the side surface of the semiconductor device.
前記切り込み部が、前記半導体装置の厚さのほぼ1/2となる位置に設けられ、且つ、前記切り込み部は、前記フィレット部の上端よりも下方に設けられている請求項1に記載の半導体装置の実装構造。 The fillet portion is formed so as to cover at least half of the side of the semiconductor device on the mounting substrate side,
2. The semiconductor according to claim 1 , wherein the cut portion is provided at a position that is substantially ½ of the thickness of the semiconductor device, and the cut portion is provided below an upper end of the fillet portion. Device mounting structure.
前記半導体装置と前記実装基板との間にアンダーフィル材を充填し、
前記アンダーフィル材が前記半導体装置と前記実装基板との間からはみ出して前記半導体装置の側面に掛かるよう形成されたフィレット部に、前記アンダーフィル材が前記半導体装置の側面に残るように切り込み部又は除去部を形成する半導体装置の実装方法。 Connect the semiconductor device to the mounting board via bumps,
Underfill material is filled between the semiconductor device and the mounting substrate,
In the fillet portion formed so that the underfill material protrudes from between the semiconductor device and the mounting substrate and hangs on the side surface of the semiconductor device, the underfill material remains on the side surface of the semiconductor device or A semiconductor device mounting method for forming a removal portion.
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2011119381A JP2011119381A (en) | 2011-06-16 |
JP5375563B2 true JP5375563B2 (en) | 2013-12-25 |
Family
ID=44284388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009274251A Expired - Fee Related JP5375563B2 (en) | 2009-12-02 | 2009-12-02 | Mounting structure and mounting method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5375563B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106415826A (en) * | 2014-06-26 | 2017-02-15 | 索尼公司 | Semiconductor device and method for manufacturing semiconductor device |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008112767A (en) * | 2006-10-30 | 2008-05-15 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof, and semiconductor manufacturing apparatus |
JP2009070898A (en) * | 2007-09-11 | 2009-04-02 | Nec Corp | Component mounting substrate, electronic device, and component mounting method |
JP5234761B2 (en) * | 2008-08-22 | 2013-07-10 | Necカシオモバイルコミュニケーションズ株式会社 | Electronic component bonding method, circuit board, and electronic apparatus |
JP2010283215A (en) * | 2009-06-05 | 2010-12-16 | Nec Corp | Electronic device and method of manufacturing the same |
-
2009
- 2009-12-02 JP JP2009274251A patent/JP5375563B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011119381A (en) | 2011-06-16 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130530 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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