JP5374814B2 - Capacitor built-in wiring board and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、キャパシタを内蔵する配線基板に関し、特に、高周波で動作するLSIから発生するノイズを効率よく吸収するデカップリングキャパシタを備えるインターポーザ基板と、その製造方法に関する。 The present invention relates to a wiring board incorporating a capacitor, and more particularly to an interposer board including a decoupling capacitor that efficiently absorbs noise generated from an LSI operating at a high frequency, and a method for manufacturing the same.
コンピュータ、通信機器等の高周波で動作するLSIでは、スイッチングノイズによる誤動作を防ぐため、ノイズを吸収するいわゆるデカップリングキャパシタを電源系に並列に挿入して、電源系のインピーダンスを下げている。電源インピーダンスZは、式(1)で表される。 In an LSI operating at a high frequency, such as a computer or a communication device, in order to prevent malfunction due to switching noise, a so-called decoupling capacitor that absorbs noise is inserted in parallel to the power supply system to lower the impedance of the power supply system. The power source impedance Z is expressed by the formula (1).
Z∝V/(n*i*f) (1)
ここで、
Z:電源インピーダンス
V:駆動電圧
n:LSIあたりの素子数
i:スイッチング電流
f:駆動周波数
である。LSIの低電圧化、素子の高集積化および高周波数化の進展により、要求されるインピーダンスは、急激に低下している。また、デカップリングキャパシタのインピーダンスは式(2)で表される。
Z∝V / (n * i * f) (1)
here,
Z: power supply impedance V: drive voltage n: number of elements per LSI i: switching current f: drive frequency The required impedance is drastically reduced due to the progress of low voltage LSI, high integration of elements, and high frequency. Further, the impedance of the decoupling capacitor is expressed by Expression (2).
Z=2πfL+1/(2πfC)+R (2)
ここで、
L:キャパシタのインダクタンス
C:キャパシタの容量
R:キャパシタの直流抵抗
である。
Z = 2πfL + 1 / (2πfC) + R (2)
here,
L: Inductance of capacitor C: Capacitance of capacitor R: DC resistance of capacitor
低いインピーダンスを得るためには、デカップリングキャパシタの低インダクタンス化と大容量化が必要である。上述のように、インピーダンスの低下が要求され、また、デバイスの高周波化が進んでいることにより、デカップリングキャパシタにも、大幅な大容量, 低インダクタンス化が要求されている。特に、100MHz以上の高周波でのデカップリングキャパシタについて、深刻な状況となりつつある。通常、デカップリングキャパシタとしては、LSIの周辺に積層セラミックキャパシタを配置する方法が一般に用いられている。しかし、動作周波数が数百MHzにまで高くなると、積層セラミックキャパシタではインダクタンスが大きく、対応しきれなくなってくるからである。
このような背景の元で、バイパスキャパシタの低インダクタンス化を狙い、高誘電率のセラミック薄膜を絶縁基板上に形成したキャパシタが提案されている(たとえば、特許文献1参照)。薄膜キャパシタは、半導体プロセスが利用でき、ハンダバンプによる表面実装が可能であるため、バンプピッチを短くして、低インダクタンス化を図ることができる。また、高誘電率セラミック薄膜を用いることで、大きな容量を得ることができる。
さらに、LSIとキャパシタ間の配線を最小限にするため、スルービアを有するインターポーザに薄膜キャパシタを形成したキャパシタインターポーザを、LSIと回路基板との間に配置する方式が提案されている。特に、インターポーザ基板にLSIと同じシリコン(Si)を用いるSiキャパシタインターポーザは、LSIとの熱膨張ミスマッチがない(たとえば、特許文献2参照)。この手法は、LSIの大型化、微細ピッチ化、LSI配線絶縁膜のLow−K化による強度の低下などにも対応できるので、高性能LSIにおいて極めて有効な方式である。
In order to obtain a low impedance, it is necessary to reduce the inductance and increase the capacity of the decoupling capacitor. As described above, a reduction in impedance is required, and due to the progress of higher frequency devices, decoupling capacitors are also required to have a large capacity and low inductance. In particular, a decoupling capacitor at a high frequency of 100 MHz or higher is becoming a serious situation. Usually, as a decoupling capacitor, a method of arranging a multilayer ceramic capacitor around an LSI is generally used. However, when the operating frequency is increased to several hundreds of MHz, the multilayer ceramic capacitor has a large inductance and cannot cope with it.
Under such circumstances, a capacitor in which a ceramic thin film having a high dielectric constant is formed on an insulating substrate has been proposed in order to reduce the inductance of the bypass capacitor (see, for example, Patent Document 1). The thin film capacitor can use a semiconductor process and can be surface-mounted by solder bumps. Therefore, the bump pitch can be shortened and the inductance can be reduced. Moreover, a large capacity can be obtained by using a high dielectric constant ceramic thin film.
Furthermore, in order to minimize the wiring between the LSI and the capacitor, a method has been proposed in which a capacitor interposer in which a thin film capacitor is formed on an interposer having a through via is disposed between the LSI and the circuit board. In particular, a Si capacitor interposer using the same silicon (Si) as the LSI for the interposer substrate does not have a thermal expansion mismatch with the LSI (see, for example, Patent Document 2). This method is extremely effective in high-performance LSIs because it can cope with an increase in LSI size, fine pitch, and a decrease in strength due to Low-K LSI wiring insulating film.
また、薄型の大静電容量のコンデンサ内蔵の印刷配線板として、表面の一部または全部が粗化処理されて凹凸面を有する金属板の方面を誘電体膜で覆い、誘電体膜上に導電層を
しかしながら、これまでのSiキャパシタインターポーザは製造コストが高く(特に、Siへのスルービアの形成)、また、積層セラミックコンデンサに比べて容量が小さいという問題があった。 However, conventional Si capacitor interposers have problems of high manufacturing costs (particularly, formation of through vias in Si) and a smaller capacity than multilayer ceramic capacitors.
そこで本発明の目的は、上記問題点を解決し、低コストで大容量のキャパシタインターポーザと、その作製方法を提供することにある。 Accordingly, an object of the present invention is to solve the above problems and provide a low-cost, large-capacity capacitor interposer and a method for manufacturing the same.
上記課題を解決するために、本発明の第1の側面では、キャパシタ内蔵型配線基板を提供する。この配線基板は、基板内部に位置する平面型のキャパシタを有し、キャパシタは、少なくとも一方の面が金属であるシート基材と、このシート基材の金属面に位置する誘電体層と、誘電体層上に位置するキャパシタ電極層と、で構成される。キャパシタ内蔵配線基板はまた、前記キャパシタ電極層と絶縁され、前記基板の表面から前記シート基材の金属面に到達する第1の導体と、この第1の導体に接続され、前記基板の表面に位置する第1の電極パッド(電源用パッド)と、前記シート基材を貫通するとともに当該シート基材から絶縁される第2の導体と、この第2の導体および前記キャパシタ電極に接続される第2の電極パッド(グランド用パッド)と、を備える。 In order to solve the above problems, according to a first aspect of the present invention, a capacitor built-in wiring board is provided. This wiring board has a planar capacitor located inside the board, and the capacitor has a sheet base material in which at least one surface is metal, a dielectric layer located on the metal surface of the sheet base material, and a dielectric And a capacitor electrode layer located on the body layer. The capacitor-embedded wiring board is also insulated from the capacitor electrode layer, connected to the first conductor from the surface of the substrate and reaching the metal surface of the sheet base, and connected to the surface of the substrate. A first electrode pad (power supply pad) located; a second conductor penetrating the sheet base material and insulated from the sheet base material; and a second conductor connected to the second conductor and the capacitor electrode 2 electrode pads (ground pads).
良好な構成例では、上記のキャパシタ内蔵型配線基板はさらに、前記配線基板を貫通し、当該キャパシタから絶縁される第3の導体と、前記第3の導体に接続され、前記配線基板の表面に位置する第3の電極パッド(信号用パッド)と、を有する。 In a favorable configuration example, the capacitor built-in wiring board further penetrates the wiring board, is connected to the third conductor insulated from the capacitor, and is connected to the surface of the wiring board. And a third electrode pad (signal pad) located.
さらに良好な構成例では、キャパシタ電極層と樹脂層の間に無機質からなる絶縁層が挿入される。この構成により、耐湿性を高めることができる。 In a more preferable configuration example, an insulating layer made of an inorganic material is inserted between the capacitor electrode layer and the resin layer. With this configuration, moisture resistance can be improved.
平面型キャパシタ(固体電解コンデンサ)を内蔵する基板を貫通する導体で、配線基板の表裏を電気的に接続し、貫通導体の両面側に外部接続用のパッドを設ける構造により、低コストで大容量のキャパシタ内蔵型配線基板が実現される。 Large capacity at low cost with a structure that provides a conductor that penetrates the substrate containing a planar capacitor (solid electrolytic capacitor), electrically connects the front and back of the wiring board, and has pads for external connection on both sides of the through conductor. The capacitor built-in wiring board is realized.
本発明の第2の側面では、キャパシタ内蔵型配線基板の製造方法を提供する。この製造方法は、
(a)少なくとも一方の表面に金属層を有するシート基材の所定の個所に貫通穴を形成する工程と、
(b)前記シート基材の金属層の少なくとも一部を多孔質化した後に陽極酸化して誘電体層を形成する工程と、
(c)前記誘電体層上にキャパシタ電極層を形成してキャパシタ構造体を形成する工程と、
(d)前記キャパシタ構造体を樹脂層で覆う工程と、
(e)前記樹脂層に、貫通穴と、前記シート基材の金属層に到達する第1の穴と、前記キャパシタ電極層に到達する第2の穴を、それぞれ形成する工程と、
(f)前記貫通穴、第1の穴、および第2の穴を導体により充填する工程と、
(g)前記第1の穴を充填する導体に接続する第1の電極パッドと、前記貫通穴および前記第2の穴を充填する導体に接続する第2の電極パッドとを形成する工程と、
を含む。
In a second aspect of the present invention, a method for manufacturing a capacitor-embedded wiring board is provided. This manufacturing method is
(A) a step of forming a through hole at a predetermined portion of a sheet base material having a metal layer on at least one surface;
(B) forming at least a part of the metal layer of the sheet base material and then anodizing it to form a dielectric layer;
(C) forming a capacitor electrode layer on the dielectric layer to form a capacitor structure;
(D) covering the capacitor structure with a resin layer;
(E) forming a through hole, a first hole reaching the metal layer of the sheet base material, and a second hole reaching the capacitor electrode layer in the resin layer;
(F) filling the through hole, the first hole, and the second hole with a conductor;
(G) forming a first electrode pad connected to the conductor filling the first hole and a second electrode pad connected to the conductor filling the through hole and the second hole;
including.
低コストで大容量のキャパシタインターポーザが実現される。 A low-cost and large-capacity capacitor interposer is realized.
以下、添付の図面を参照して、本発明の良好な実施形態を説明する。
図1は、本発明の一実施形態によるキャパシタインターポーザの構成を示す。図1(a)は上面図、図1(b)は、図1(a)のA−A'断面図である。キャパシタインターポーザ10の表面には、信号用パッド21S、電源用パッド21V、グランド用パッド21Gが所定の位置に配置されている。
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
FIG. 1 shows a configuration of a capacitor interposer according to an embodiment of the present invention. 1A is a top view, and FIG. 1B is a cross-sectional view taken along the line AA ′ of FIG. On the surface of the capacitor interposer 10, a
キャパシタインターポーザ10は、キャパシタ22を内蔵する。キャパシタ22は、インターポーザ10の内部に位置するシート基材であるアルミシート11と、アルミシート11の表面に位置する誘電体層12と、誘電体層12上に位置する導電性高分子層13と、電極層14とで構成される平面型のキャパシタ(固体電解コンデンサ)である。導電性高分子層13と電極層14とで、キャパシタ電極を構成する。アルミシート11の表面は、一部または全部が表面粗化され、表面積を拡大している。
The
キャパシタインターポーザ10はまた、キャパシタインターポーザ10の表面からアルミシート11に到達し、かつ電極層14および導電性高分子層13から絶縁される第1の導体18と、この第1の導体18に接続され、キャパシタインターポーザ10の表面に位置する電源用パッド21Vを有する。
また、アルミシート11を貫通するとともに、このアルミシート11から絶縁される第2の導体17と、この第2の導体17およびキャパシタ電極層14に接続されるグランド用パッド21Gを有する。
In addition, it has a
さらに、アルミシート11を貫通するとともに、キャパシタ22から絶縁されるビア導体(第3の導体)19と、このビア導体19に接続され、キャパシタインターポーザ10の表面に位置する信号用パッド21Sを有する。
Furthermore, a via conductor (third conductor) 19 that penetrates the
平面型のキャパシタ22は、全体を無機絶縁保護膜15で覆われた状態で、樹脂層16の中に埋め込まれている。アルミシート11を内包する樹脂層16が、インターポーザ基板を構成する。第2の導体17および第3の導体(ビア導体)19を配置するための貫通穴も、樹脂層16で埋め込まれ、第2の導体17と第3の導体19は、樹脂層16を貫通することで、アルミシート11あるいはキャパシタ22から絶縁されている。同様に、第1の導体18も、アルミシート11に到達する貫通穴に埋め込まれた樹脂層16により、キャパシタ電極層14から絶縁されている、
図(b)の例では、アルミシート11の両面側にキャパシタ22を構成している。また基板(樹脂層16)の両面に電極パッド21が配置され、両面インターポーザを構成している。
The
In the example of FIG. (B),
電源用パッド21Vとグランド用パッド21Gは、多数、狭ピッチで交互に配置されている。また、図1(b)から明らかなように、双方とも対称性が高い構造であり、きわめて低いインダクタンスを実現できる。さらに、電源線(第1の導体)18、グランド線(第2の導体)17、信号線(第3の導体)19の全てが貫通ビアであり、キャパシタインターポーザ10を通過する際の直流抵抗分も極めて低い。
A large number of
通常は、このようなインターポーザでは、信号ビア19が高誘電率体や導体に近接して通過するために信号特性の劣化が生じるが、図1の例では、信号ビア19は低誘電率高絶縁性の樹脂層16を通過する構造となっており、信号の劣化も少ない。
Normally, in such an interposer, the signal via 19 passes close to a high dielectric constant body or conductor, so that the signal characteristics deteriorate. In the example of FIG. 1, the signal via 19 has a low dielectric constant and high insulation. The structure passes through the
なお、図1の例では、アルミシート11を使用しているが、少なくとも一方の面に金属層を有する任意のシート基材を用いることができる。この場合、金属層は、たとえばアルミニウム(Al)、ニオブ(Nb)、タンタル(Ta)等を主成分とする層である。さらに、シート基材は、単層または複数の金属層で構成される金属箔であってもよい。たとえば、アルミニウム(Al)箔と銅(Cu)箔を積層にしたもの(銅をコア剤にして表面にアルミを貼り合わせる等)をシート基材として用いることができる。
In addition, in the example of FIG. 1, although the
図2は、図1のキャパシタインターポーザ10を半導体装置1に適用した例を示す概略図である。 半導体装置1は、回路基板20と、LSIチップ30と、これらの間に挿入されるキャパシタインターポーザ10を含む。キャパシタインターポーザ10は、バンプ25によって、回路基板20とLSIチップ30の間に挿入される。バンプ25は、キャパシタインターポーザ10表面に形成された電極パッド21に接続される。
FIG. 2 is a schematic diagram showing an example in which the
図3および図4は、図1のキャパシタインターポーザ10の作製工程図である。まず、図3(a)に示すように、厚さ100μmのアルミ箔11に、400μmのピッチで、直径200μmの貫通穴31を、パンチにより形成する。
3 and 4 are manufacturing process diagrams of the
次に、図3(b)に示すように、塩酸水溶液中でアルミ箔11を電解エッチングし、アルミ箔11の表面を粗面化する。さらに、アジピン酸アンモニウム水溶液中で陽極酸化し、アルミ箔表面に酸化膜を形成する。この酸化膜がキャパシタを構成する誘電体層12となる。粗面化されたアルミ箔11の表面を陽極酸化して誘電体層12を形成するので、比表面積の大きい誘電体層(アルミナ膜)12が形成される。なお、誘電体層12は、貫通穴31の側壁にも形成される。
Next, as shown in FIG. 3B, the
次に、図3(c)に示すように、インクジェット、スクリーン印刷等により、誘電体層12上に、導電性高分子層13を形成する。たとえば、ピロールモノマーを含む水溶液をインクジェット方式で、必要な部分にのみに塗布、重合、乾燥を数回繰り返すころで、ポリピロールからなる導電性高分子層13を所定のパターンで形成することができる。
Next, as shown in FIG. 3C, a
次に図3(d)に示すように、導電性高分子層13の表面に、スクリーン印刷により銀ペーストの電極層14を形成する。導電性高分子層13と電極層14により、キャパシタ電極層を構成する。誘電体層11との界面に導電性高分子層13を適用することにより、電極端部の絶縁不良が発生しにくい。
Next, as shown in FIG. 3D, a silver
次に、図4(e)に示すように、スパッタリング、CVD法等により、構造体全体にSiNからなる耐水性の絶縁保護膜15を形成する。電解コンデンサは、水分による劣化が問題であるが、キャパシタ(電解コンデンサ)22の形成後に、耐水性の無機絶縁保護膜15を形成することで、水分劣化の問題を解消している。絶縁保護膜15としては、SiNの他に、SiO2、Al2O3、DLC(ダイヤモンドライクカーボン)などを用いてもよい。
Next, as shown in FIG. 4E, a water-resistant insulating
次に、図4(f)に示すように、構造体の両面に熱可塑性樹脂からなるラミネートフィルムを積層、加熱圧着して、全面に樹脂層16を形成する。貫通穴31も樹脂層16により埋め込まれる。
Next, as shown in FIG. 4 (f), a laminate film made of a thermoplastic resin is laminated on both surfaces of the structure and heat-pressed to form a
次に、図4(g)に示すように、レーザー加工により、信号ビア用およびグランドビア用の貫通穴32を形成する。また、電源ビア用に、アルミ箔11に到達するビア穴33と、グランドビア接続用の電極層14に達する穴34を形成する。
Next, as shown in FIG. 4G, through
次に、図4(h)に示すように、無電解Cuめっきおよび電解Cuめっきにより、ビア穴(貫通穴)32、33、34を充填して、導電体17、18、19を形成し、さらにこれらの導電体と接続する電極パッド21G、21V、21Sを形成する。
(実施例1)
このようにして形成した20mm角のキャパシタを、電気特性評価用の基板にはんだバンプ実装し、ネットワークアナライザを用いて電気特性を評価した結果、以下の特性を得た。
Next, as shown in FIG. 4 (h), via holes (through holes) 32, 33, 34 are filled by electroless Cu plating and electrolytic Cu plating to form
Example 1
The 20 mm square capacitor thus formed was mounted by solder bumps on a substrate for evaluating electrical characteristics, and the electrical characteristics were evaluated using a network analyzer. As a result, the following characteristics were obtained.
静電容量:600μF
ESR:1mΩ
ESL:0.1pH以下
リーク電流:100μA以下
また、85℃、85%RH、2.5V、500hの高温高湿付加試験後の静電容量変化は10%以下であり、リーク電流も10μA以下であった。
なお、比較のために、SiN絶縁保護膜15を有しないキャパシタを作製し、同様の高温高湿付加試験後のリーク電流を測定したところ、1,000μA以上に劣化していた。
Capacitance: 600μF
ESR: 1mΩ
ESL: 0.1 pH or less Leakage current: 100 μA or less In addition, the capacitance change after a high temperature and high humidity addition test at 85 ° C., 85% RH, 2.5 V, 500 h is 10% or less, and the leakage current is also 10 μA or less. there were.
For comparison, a capacitor without the SiN insulating
上述したサンプルの静電容量600μF/20×20mm2という値は、150μF/cm2の容量密度となる。従来の高誘電率薄膜を用いるキャパシタの容量密度の報告例は数μF/cm2程度であり、本発明は、その数十倍の高い値を達成している。
上述したプロセスにおいて、固体電解コンデンサ(キャパシタ)を形成する工程(b)、(c)、(d)は、通常の固体電解コンデンサの製造工程と基本的に変わらない。また、大部分の工程をシートプロセスとして実施できるため、製造コストは大変低い。さらに、導電性高分子などの電極層をパターニングして形成するため、電極層端部の絶縁不良が発生しにくい。
(実施例2)
下記の手順でキャパシタを試作、評価した。
1)実施例1と同様にして導電性高分子層13を形成する。
2)カーボンペーストおよび銀ペーストからなる複層の電極層14を形成する。
3)実施例1と同様に、SiN絶縁保護膜15以降のプロセスを実施する。
4)このようにして形成した20mm角のキャパシタを、電気特性評価用の基板にはんだバンプ実装し、ネットワークアナライザを用いて電気特性を評価した結果、以下の特性を得た。
The value of the sample capacitance of 600 μF / 20 × 20 mm 2 described above results in a capacitance density of 150 μF / cm 2. A reported example of the capacitance density of a capacitor using a conventional high dielectric constant thin film is about several μF / cm 2, and the present invention achieves a value several tens of times higher.
In the process described above, the steps (b), (c), and (d) for forming the solid electrolytic capacitor (capacitor) are basically the same as the manufacturing steps of a normal solid electrolytic capacitor. Further, since most of the steps can be performed as a sheet process, the manufacturing cost is very low. Furthermore, since an electrode layer made of a conductive polymer or the like is formed by patterning, insulation failure at the end of the electrode layer is unlikely to occur.
(Example 2)
A capacitor was prototyped and evaluated according to the following procedure.
1) The
2) A
3) As in the first embodiment, the processes after the SiN insulating
4) The 20 mm square capacitor thus formed was solder bump mounted on a substrate for electrical property evaluation, and the electrical property was evaluated using a network analyzer. As a result, the following property was obtained.
静電容量:600μF
ESR:0.5mΩ
ESL:0.1pH以下
リーク電流:10μA以下
(実施例3)
下記の手順でキャパシタを試作、評価した。
1)厚さ30μmのアルミ箔を厚さ30μmのポリイミド系耐熱フィルムに張り合わせたシート基材を用い、パンチングにより400μmピッチで直径200μmの穴を形成する。
2)その後、実施例1と同様にキャパシタを形成する。ただし、キャパシタ(電解コンデンサ)22および絶縁保護膜15形成は、アルミ側の表面のみである。すなわち、後述する図5の構成に類似する。なお、サンプルでは、フィルムラミネートもアルミ側のみである。
3)このようにして形成した20mm角のキャパシタを、電気特性評価用の基板にはんだバンプ実装し、ネットワークアナライザを用いて電気特性を評価した結果、以下の特性を得た。
Capacitance: 600μF
ESR: 0.5mΩ
ESL: 0.1 pH or less Leakage current: 10 μA or less (Example 3)
A capacitor was prototyped and evaluated according to the following procedure.
1) Holes having a diameter of 200 μm are formed at a pitch of 400 μm by punching using a sheet base material in which an aluminum foil having a thickness of 30 μm is bonded to a polyimide heat-resistant film having a thickness of 30 μm.
2) Thereafter, a capacitor is formed in the same manner as in the first embodiment. However, the capacitor (electrolytic capacitor) 22 and the insulating
3) The 20 mm square capacitor thus formed was mounted on a board for evaluating electrical characteristics by solder bumps, and the electrical characteristics were evaluated using a network analyzer. The following characteristics were obtained.
静電容量:300μF
ESR:1mΩ
ESL:0.1pH以下
リーク電流:10μA以下
図5は、キャパシタインターポーザの変形例である。図1の例では、アルミシート10の両面にキャパシタ(電解コンデンサ)を形成しているが、図5のキャパシタインターポーザ50は、アルミシート11の片面にのみキャパシタを形成している。この場合も、平面型の大容量キャパシタが形成される。そして、図1と同様に、アルミシート11に到達する導体18と、これに接続する電源用パッド21Vが形成され、キャパシタを貫通する導体17と、この導体18とキャパシタの電極層14に接続するグランド用パッド21Gと、キャパシタを貫通するとともにキャパシタから絶縁される導体19と、これに接続する信号用パッド21Sを有する。
Capacitance: 300μF
ESR: 1mΩ
ESL: 0.1 pH or less Leakage current: 10 μA or less FIG. 5 shows a modification of the capacitor interposer. In the example of FIG. 1, capacitors (electrolytic capacitors) are formed on both surfaces of the
図6は、キャパシタインターポーザのさらに別の変形例である。図6のキャパシタインターポーザ60は、樹脂層16の一部にだけキャパシタ(電解コンデンサ)22が形成されている。この場合、電解コンデンサ部の貫通ビアは電源とグランドのみとし、信号ビアはキャパシタ22の存在しない樹脂領域に形成されていてもよい。
FIG. 6 shows still another modification of the capacitor interposer. In the capacitor interposer 60 of FIG. 6, the capacitor (electrolytic capacitor) 22 is formed only on a part of the
図7は、キャパシタインターポーザのさらに別の変形例である。図7のキャパシタインターポーザ70では、導電性高分子層13とキャパシタ電極層14で構成されるキャパシタ電極が、貫通導体17、19の側でアルミシート11の両面にわたって連続して形成されている。
FIG. 7 shows still another modification of the capacitor interposer. In the
図8は、図1、図5、図6または図7のキャパシタインターポーザ10、50、60または70を、複数用いた半導体装置の構成例を示す図である。図8(a)では、回路基板20上にはんだバンプ25を介してキャパシタインターポーザ10(50、60、または70でもよい)を複数重ね、その上にLSIチップ30を搭載した形態、図7(b)は、一つのキャパシタインターポーザに複数のLSIチップ30を搭載した形態、図7(c)は、一つのLSIチップに複数のキャパシタインターポーザを搭載した形態である。図7(b)では、回路基板20側の電極パッドの接続に、柱状バンプ26を用いているが、球状バンプ25でもよいし、あるいは、LSIチップ30側の電極パッドの接続に、柱状バンプを用いてもよい。
FIG. 8 is a diagram showing a configuration example of a semiconductor device using a plurality of
以上、本発明について、特定の実施例に基づいて説明したが、本発明の範囲内で種々の変形、代用が可能である。シート基材(金属シート)11は、アルミニウム以外にも、粗面化処理と陽極酸化膜が形成できる金属であればよく、タンタル、ニオブ、さらには各種合金も可能である。また 導電性高分子13については、電解コンデンサに使用される各種材料が適用可能であり、例えばポリピロール、ポリエチレンジオキシチオフェン(PEDT)、ポリチオフェン、ポリアニリン等がある。
導電性高分子13の上に形成する電極層14については、カーボンペースト、銀ペースト、金ペーストの単層、または積層であり、また、Cu、Ni、Au等の金属のめっき、蒸着やスパッタリング膜も可能である。
製造プロセスについては、図3のように、はじめにパンチ穴を明けてもよいが、陽極酸化の後または電極層形成後にパンチ穴をあけてもよい。
Although the present invention has been described based on the specific embodiments, various modifications and substitutions are possible within the scope of the present invention. The sheet base material (metal sheet) 11 may be any metal that can form a roughening treatment and an anodized film in addition to aluminum, and may be tantalum, niobium, or various alloys. For the
The
As for the manufacturing process, as shown in FIG. 3, the punch holes may be made first, but the punch holes may be made after anodization or after the electrode layer is formed.
このように、 本発明による平面型固体電解コンデンサに貫通ビアを形成し、貫通ビアの両端に外部接続用のパッドが形成されている構造により、低コストで大容量のキャパシタインターポーザを提供できる。 Thus, the structure in which the through via is formed in the planar solid electrolytic capacitor according to the present invention and the pads for external connection are formed at both ends of the through via can provide a large-capacity capacitor interposer at low cost.
最後に、以上の説明に対し、以下の付記を開示する。
(付記1)キャパシタ内蔵型の配線基板であって、
前記配線基板の内部に位置し少なくとも一方の面が金属であるシート基材と、前記シート基材の金属面に位置する誘電体層と、誘電体層上に位置するキャパシタ電極層とで構成される平面型キャパシタを備え、
前記キャパシタ電極層と絶縁され、前記配線基板の表面から前記シート基材の金属面に到達する第1の導体と、
前記第1の導体に接続され、前記配線基板の表面に位置する第1の電極パッド(電極用パッド)と、
前記シート基材を貫通するとともに当該シート基材から絶縁される第2の導体と、
前記第2の導体および前記キャパシタ電極層に接続される第2の電極パッド(グランド用パッド)と、
を有することを特徴とする配線基板。
(付記2) 前記配線基板を貫通し、当該キャパシタから絶縁される第3の導体と、
前記第3の導体に接続され、前記配線基板の表面に位置する第3の電極パッド(信号用パッド)と
をさらに有することを特徴とする付記1に記載の配線基板。
(付記3) 前記平面型キャパシタは、前記誘電体層と、前記キャパシタ電極層の間に配置される導電性高分子層をさらに含むことを特徴とする付記1に記載の配線基板。
(付記4) 前記平面型キャパシタのシート機材の金属面の少なくとも一部は、多孔質化されていることを特徴とする付記1に記載の配線基板。
(付記5) 前記平面型キャパシタを覆う樹脂層と、
前記平面型キャパシタの存在しない領域で前記樹脂層を貫通する第3の導体と、
前記第3の導体に接続され、前記樹脂層の表面に位置する第3の電極パッド(信号用パッド)と
をさらに有することを特徴とする付記1に記載の配線基板。
(付記6) 前記平面型キャパシタを覆う樹脂層をさらに有し、前記樹脂層は、前記シート基材を貫通する第2の導体と前記シート基材の間を埋め込むことを特徴とする付記1に記載の配線基板。
(付記7) 前記平面型キャパシタを覆う無機材料の絶縁保護膜をさらに有することを特徴とする付記1に記載の配線基板。
(付記8) 前記絶縁保護膜は、酸化珪素、窒化珪素、アルミナ、ダイヤモンドライクカーボンを主成分とする単層または積層で構成されることを特徴とする付記7に記載の配線基板。
(付記9) 前記誘電体層は、前記シート基材の陽極酸化膜であることを特徴とする付記1に記載の配線基板。
(付記10) 前記平面型キャパシタのシート基材の金属面の少なくとも一部は多孔質化されており、
前記平面型キャパシタは、前記多孔質化された金属面上に形成された前記誘電体層と、前記キャパシタ電極層の間に配置される導電性高分子層をさらに含む
ことを特徴とする付記1に記載の配線基板。
(付記11) 回路基板と、
前記回路基板に搭載される半導体チップと、
前記回路基板と半導体チップの間に挿入される平面型キャパシタ内蔵型インターポーザと
を含む半導体装置であって、
前記キャパシタ内蔵型インターポーザは、
インターポーザ基板の内部に位置し少なくとも一方の面が金属であるシート基材と、前記シート基材の金属面に位置する誘電体層と、誘電体層上に位置するキャパシタ電極層とで構成される平面型キャパシタを備え、
前記キャパシタ電極層と絶縁され、前記インターポーザ基板の表面から前記シート基材の金属面に到達する第1の導体と、
前記第1の導体に接続され、前記インターポーザ基板の表面に位置する第1の電極パッド(電極用パッド)と、
前記シート基材を貫通するとともに当該シート基材から絶縁される第2の導体と、
前記第2の導体および前記キャパシタ電極層に接続される第2の電極パッド(グランド用パッド)と、
を有することを特徴とする半導体装置。
(付記12) 前記インターポーザは、前記シート基材を貫通し、前記平面型キャパシタから絶縁される第3の導体と、前記第3の導体に接続される第3の電極パッドと、をさらに有することを特徴とする付記11に記載の半導体装置。
(付記13) 前記インターポーザは、前記平面型キャパシタを覆う無機材料で構成される絶縁膜をさらに含むことを特徴とする付記11に記載の半導体装置。
(付記14) 前記インターポーザのシート基材の金属面は、少なくともその一部が多孔質化されていることを特徴とする付記11に記載の半導体装置。
(付記15) 前記インターポーザの平面型キャパシタは、前記誘電体層と前記キャパシタ電極層の間に導電性高分子層をさらに有することを特徴とする付記11に記載の半導体装置。
(付記16) 少なくとも一方の表面に金属層を有するシート基材の所定の個所に貫通穴を形成する工程と、
前記シート基材の金属層の少なくとも一部を多孔質化した後に陽極酸化して誘電体層を形成する工程と、
前記誘電体層上にキャパシタ電極層を形成してキャパシタ構造体を形成する工程と、
前記キャパシタ構造体を樹脂層で覆う工程と、
前記樹脂層に、貫通穴と、前記シート基材の金属層に到達する第1の穴と、前記キャパシタ電極層に到達する第2の穴を、それぞれ形成する工程と、
前記貫通穴、第1の穴、および第2の穴を導体により充填する工程と、
前記第1の穴を充填する導体に接続する第1の電極パッドと、前記貫通穴および前記第2の穴を充填する導体に接続する第2の電極パッドとを形成する工程と、
を含むことを特徴とするキャパシタ内蔵型配線基板の製造方法。
(付記17) 前記電極パッド形成工程は、前記貫通穴を埋める導体に接続し前記第1および第2の穴を埋める導体と絶縁された第3の電極パッドの形成、
をさらに含むことを特徴とする付記16に記載のキャパシタ内蔵型配線基板の製造方法。
(付記18) 前記樹脂層形成前に、無機材料で、前記キャパシタ構造体を覆う絶縁保護膜を形成する工程
をさらに含むことを特徴とする付記16に記載のキャパシタ内蔵型配線基板の製造方法。
(付記19) 前記キャパシタ構造体を形成する工程と、前記樹脂層を形成する工程の間に、前記キャパシタ構造体上に無機質から成る絶縁層を形成する工程
をさらに含むことを特徴とする付記16に記載のキャパシタ内蔵型配線基板の製造方法。
(付記20) 前記誘電体層上に、導電性高分子膜を形成する工程
をさらに含み、前記キャパシタ電極層は、前記導電性高分子膜上に形成されることを特徴とする付記16に記載のキャパシタ内蔵型配線基板の製造方法。
Finally, the following notes are disclosed for the above explanation.
(Appendix 1) A capacitor-embedded wiring board,
A sheet base material that is located inside the wiring board and has at least one surface made of metal, a dielectric layer that is located on the metal surface of the sheet base material, and a capacitor electrode layer that is located on the dielectric layer. A planar capacitor
A first conductor insulated from the capacitor electrode layer and reaching the metal surface of the sheet base material from the surface of the wiring board;
A first electrode pad (electrode pad) connected to the first conductor and located on the surface of the wiring board;
A second conductor that penetrates through the sheet substrate and is insulated from the sheet substrate;
A second electrode pad (ground pad) connected to the second conductor and the capacitor electrode layer;
A wiring board comprising:
(Additional remark 2) The 3rd conductor which penetrates the said wiring board and is insulated from the said capacitor,
The wiring board according to
(Supplementary note 3) The wiring board according to
(Supplementary note 4) The wiring board according to
(Appendix 5) a resin layer covering the planar capacitor;
A third conductor that penetrates the resin layer in a region where the planar capacitor does not exist;
The wiring board according to
(Additional remark 6) It has further the resin layer which covers the said planar capacitor, and the said resin layer embeds between the 2nd conductor which penetrates the said sheet base material, and the said sheet base material. The wiring board described.
(Additional remark 7) The wiring board of
(Supplementary note 8) The wiring board according to supplementary note 7, wherein the insulating protective film is formed of a single layer or a laminate mainly composed of silicon oxide, silicon nitride, alumina, and diamond-like carbon.
(Additional remark 9) The said dielectric material layer is an anodized film of the said sheet | seat base material, The wiring board of
(Appendix 10) At least a part of the metal surface of the sheet base material of the planar capacitor is made porous,
The planar capacitor further includes the dielectric layer formed on the porous metal surface and a conductive polymer layer disposed between the capacitor electrode layers. Wiring board as described in.
(Appendix 11) Circuit board,
A semiconductor chip mounted on the circuit board;
A semiconductor device including a planar capacitor built-in interposer inserted between the circuit board and a semiconductor chip,
The capacitor built-in interposer is
A sheet base material which is located inside the interposer substrate and has at least one surface made of metal, a dielectric layer located on the metal surface of the sheet base material, and a capacitor electrode layer located on the dielectric layer With a planar capacitor,
A first conductor insulated from the capacitor electrode layer and reaching the metal surface of the sheet base material from the surface of the interposer substrate;
A first electrode pad (electrode pad) connected to the first conductor and located on the surface of the interposer substrate;
A second conductor that penetrates through the sheet substrate and is insulated from the sheet substrate;
A second electrode pad (ground pad) connected to the second conductor and the capacitor electrode layer;
A semiconductor device comprising:
(Supplementary note 12) The interposer further includes a third conductor that penetrates the sheet base material and is insulated from the planar capacitor, and a third electrode pad connected to the third conductor. The semiconductor device according to
(Additional remark 13) The said interposer further includes the insulating film comprised with the inorganic material which covers the said planar capacitor, The semiconductor device of
(Supplementary note 14) The semiconductor device according to
(Supplementary note 15) The semiconductor device according to
(Additional remark 16) The process of forming a through-hole in the predetermined location of the sheet base material which has a metal layer in at least one surface,
Forming a dielectric layer by anodizing after at least part of the metal layer of the sheet substrate is made porous; and
Forming a capacitor electrode layer on the dielectric layer to form a capacitor structure;
Covering the capacitor structure with a resin layer;
Forming a through hole, a first hole reaching the metal layer of the sheet base material, and a second hole reaching the capacitor electrode layer in the resin layer;
Filling the through hole, the first hole, and the second hole with a conductor;
Forming a first electrode pad connected to the conductor filling the first hole and a second electrode pad connected to the conductor filling the through hole and the second hole;
A method of manufacturing a wiring board with a built-in capacitor, comprising:
(Supplementary Note 17) In the electrode pad forming step, a third electrode pad connected to a conductor filling the through hole and insulated from the conductor filling the first and second holes is formed.
The method for manufacturing a capacitor-embedded wiring board according to
(Additional remark 18) The manufacturing method of the capacitor built-in wiring board of
(Supplementary note 19) The
(Supplementary note 20) The
1 半導体装置
10、50、60、70 キャパシタインターポーザ
11 アルミシート(シート基材)
12 誘電体層
13 導電性高分子膜
14 キャパシタ電極層
17 グランド線(第2の導体)
18 電源線(第1の導体)
19 信号線(第3の導体)
21V、21G、21S 電極パッド
22 キャパシタ(電解コンデンサ)
25 バンプ
30 LSIチップ
DESCRIPTION OF
12
18 Power line (first conductor)
19 Signal line (third conductor)
21V, 21G,
25
Claims (5)
前記キャパシタ内蔵型の配線基板は、
前記配線基板の内部に位置する金属シート基材と、前記金属シート基材の金属面に位置する誘電体層と、前記誘電体層上に位置するキャパシタ電極層とで構成される平面型キャパシタを備え、
前記キャパシタ電極層と絶縁され、前記配線基板の表面から前記金属シート基材の前記金属面に到達する第1の導体と、
前記第1の導体に接続され、前記配線基板の前記表面に位置する第1の電極パッドと、
前記金属シート基材および前記誘電体層を貫通する貫通穴に充填されるとともに当該金属シート基材から絶縁される第2の導体と、
前記配線基板の前記表面に位置し前記第2の導体および前記キャパシタ電極層に接続される第2の電極パッドと、
を有し、
前記第1の電極パッドと前記第2の電極パッドは前記配線基板の前記表面で互いに隣接して互い違いに配置される
ことを特徴とする半導体装置。 A semiconductor device having a capacitor-embedded wiring board,
The capacitor built-in wiring board is:
Plane composed of a gold Shokushi over preparative substrate located inside the wiring substrate, a dielectric layer located on the metal surface of the metal sheet substrate, a capacitor electrode layer located on the dielectric layer Type capacitor,
Is insulated from the capacitor electrode layer, a first conductor that reaches from the surface of the wiring substrate to the metal surface of said metal sheet substrate,
Connected to said first conductor, a first electrode pad located on the surface of the wiring substrate,
A second conductor filled in a through hole penetrating the metal sheet base and the dielectric layer and insulated from the metal sheet base;
A second electrode pad located on the surface of the wiring board and connected to the second conductor and the capacitor electrode layer;
Have
The semiconductor device according to claim 1, wherein the first electrode pads and the second electrode pads are alternately arranged adjacent to each other on the surface of the wiring board .
前記回路基板に搭載される半導体チップと、
をさらに含み、
前記キャパシタ内蔵型の配線基板は、前記回路基板と前記半導体チップの間に挿入されることを特徴とする請求項1に記載の半導体装置。 A circuit board;
A semiconductor chip mounted on the circuit board;
Further including
2. The semiconductor device according to claim 1, wherein the capacitor-embedded wiring board is inserted between the circuit board and the semiconductor chip.
前記平面型キャパシタは、前記多孔質化された前記金属面上に位置する前記誘電体層と、前記キャパシタ電極層との間に、導電性高分子層をさらに含む
ことを特徴とする請求項1または2に記載の半導体装置。 Said metal surface of said metal sheet substrate is porous,
The planar capacitor, wherein said dielectric layer located porosified on the metal surface, between the capacitor electrode layer, claim, further comprising a conductive polymer layer 1 Or the semiconductor device according to 2;
前記金属シート基材の第1表面の少なくとも一部を多孔質化処理した後に陽極酸化して誘電体層を形成する工程と、
前記誘電体層上に導電性高分子を含むキャパシタ電極を形成してキャパシタ構造体を形成する工程と、
前記キャパシタ構造体と前記第1貫通穴とが形成された前記金属シート基材全体を樹脂層で覆う工程と、
前記樹脂層の前記第1貫通穴の1つに対応する第1の箇所に第2貫通穴を形成し、前記樹脂層の表面から前記金属シート基材の前記第1表面に到達する第1の穴と、前記キャパシタ電極層に到達する第2の穴を、それぞれ形成する工程と、
前記第2貫通穴、前記第1の穴、および前記第2の穴を導体により充填する工程と、
前記第1の穴を充填する導体に接続する第1の電極パッドと、前記第2貫通穴および前記第2の穴を充填する導体に接続する第2の電極パッドとを前記樹脂層の前記表面に形成する工程と、
を含み、
前記第1の電極パッドと前記第2の電極パッドを互いに隣接して互い違いに配置する
ことを特徴とするキャパシタ内蔵型配線基板の製造方法。 Forming two or more first through holes at predetermined positions of the metal sheet over preparative substrate,
Forming a dielectric layer by anodizing after at least part of the first surface of the metal sheet substrate is made porous; and
Forming a capacitor structure including a conductive polymer on the dielectric layer to form a capacitor structure;
Covering the entire metal sheet base material in which the capacitor structure and the first through hole are formed with a resin layer;
Forming a second through hole at a first location corresponding to one of the first through holes of the resin layer, and reaching the first surface of the metal sheet substrate from the surface of the resin layer ; Forming a hole and a second hole reaching the capacitor electrode layer, and
A step of filling the second through-hole, the first hole, and the conductor of the second hole,
The first electrode pad connected to the conductor filling the first hole, and the second electrode pad connected to the conductor filling the second through hole and the second hole are formed on the surface of the resin layer. forming on,
Including
A method of manufacturing a capacitor built-in wiring board, wherein the first electrode pads and the second electrode pads are alternately arranged adjacent to each other.
前記第3貫通穴を前記導体により充填する工程と、
前記第3貫通穴に充填された導体に接続し、かつ前記第1および第2の穴を埋める導体と絶縁された第3の電極パッドを形成する工程、
をさらに含むことを特徴とする請求項4に記載のキャパシタ内蔵型配線基板の製造方法。 Forming a third through hole at a second location corresponding to another one of the first through holes of the resin layer;
Filling the third through hole with the conductor;
Forming a third electrode pad and the third connects to the conductor filled in the through hole, and is insulated from the first and second conductors to fill the hole,
The method of manufacturing a wiring board with a built-in capacitor according to claim 4, further comprising:
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