JP5371358B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of suppressing bias in a potential distribution between first and second impurity regions (for example, between a source and a drain) regardless of the thickness of a field oxide film, and to provide a method of manufacturing the same. <P>SOLUTION: In an LDMOSFET 6 of the semiconductor device 1, a field oxide film 12 is formed between drain and body regions 11, 7 on the surface of an epitaxial layer 3 at an interval to the body region 7. Then, a floating plate 17, which is formed at an interval to the drain region 11 and a gate electrode 14, is buried in the field oxide film 12. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device including an LDMOSFET (Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor) and a method for manufacturing the same.

従来、パワーＭＯＳＦＥＴに用いられる高耐圧素子として、ＬＤＭＯＳＦＥＴが知られている。
図５は、従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１は、シリコン基板１０２を備えている。シリコン基板１０２上には、Ｎ-型のエピタキシャル層１０３が積層されている。エピタキシャル層１０３の表面には、素子形成領域１０５を取り囲む環状の素子分離膜１０４が選択的に形成されている。 Conventionally, an LDMOSFET is known as a high breakdown voltage element used for a power MOSFET.
FIG. 5 is a schematic cross-sectional view of a semiconductor device including a conventional LDMOSFET.
The semiconductor device 101 includes a silicon substrate 102. An N − type epitaxial layer 103 is stacked on the silicon substrate 102. An annular element isolation film 104 surrounding the element formation region 105 is selectively formed on the surface of the epitaxial layer 103.

素子形成領域１０５には、ＬＤＭＯＳＦＥＴ１０６が形成されている。具体的には、素子形成領域１０５において、エピタキシャル層１０３には、素子分離膜１０４の周縁に沿う環状のボディ領域１０７がその全厚にわたって形成されている。ボディ領域１０７は、Ｐ型不純物を高濃度に含んだＰ+型の半導体領域である。
エピタキシャル層１０３において、ボディ領域１０７に囲まれる部分は、エピタキシャル成長後のままの状態が維持された、Ｎ-型のドリフト領域１０８をなしている。 In the element formation region 105, an LDMOSFET 106 is formed. Specifically, in the element formation region 105, an annular body region 107 along the periphery of the element isolation film 104 is formed in the epitaxial layer 103 over its entire thickness. The body region 107 is a P + type semiconductor region containing a high concentration of P type impurities.
In the epitaxial layer 103, a portion surrounded by the body region 107 forms an N − -type drift region 108 in which the state after the epitaxial growth is maintained.

ボディ領域１０７の表層部には、ドリフト領域１０８と間隔を空けた位置に、Ｎ+型のソース領域１０９と、Ｐ型のボディコンタクト領域１１０とが互いに隣接して形成されている。ドリフト領域１０８の表層部には、図５の左右方向略中央部に、Ｎ+型のドレイン領域１１１が形成されている。
ドリフト領域１０８の表面には、ドレイン領域１１１とボディ領域１０７との間の部分に、ボディ領域１０７と間隔を空けてフィールド酸化膜１１２が形成されている。 In the surface layer portion of the body region 107, an N + type source region 109 and a P type body contact region 110 are formed adjacent to each other at a position spaced apart from the drift region 108. In the surface layer portion of the drift region 108, an N + -type drain region 111 is formed at a substantially central portion in the left-right direction in FIG.
A field oxide film 112 is formed on the surface of the drift region 108 at a portion between the drain region 111 and the body region 107 and spaced from the body region 107.

エピタキシャル層１０３の表面には、ソース領域１０９とフィールド酸化膜１１２との間において、ボディ領域１０７およびドリフト領域１０８に跨るゲート酸化膜１１３が形成されている。ゲート酸化膜１１３上には、ゲート電極１１４が形成されている。ゲート電極１１４は、ゲート酸化膜１１３を介してボディ領域１０７およびドリフト領域１０８に対向している。   On the surface of the epitaxial layer 103, a gate oxide film 113 is formed between the source region 109 and the field oxide film 112 so as to straddle the body region 107 and the drift region 108. A gate electrode 114 is formed on the gate oxide film 113. Gate electrode 114 faces body region 107 and drift region 108 with gate oxide film 113 interposed therebetween.

フィールド酸化膜１１２上には、ゲート電極１１４と一体をなすフィールドプレート１１５が、フィールド酸化膜１１２の周縁部に乗り上がって形成されている。また、フィールド酸化膜１１２上には、フィールドプレート１１５から幅方向内側に間隔を空けた位置に、導電性材料からなる３つのフローティングプレート１１６が形成されている。３つのフローティングプレート１１６は、幅方向に互いに間隔を空けて隣接し、それぞれがフィールド酸化膜１１２を介して、ドリフト領域１０８に対向している。   On the field oxide film 112, a field plate 115 integrated with the gate electrode 114 is formed so as to run over the peripheral edge of the field oxide film 112. On the field oxide film 112, three floating plates 116 made of a conductive material are formed at positions spaced from the field plate 115 inward in the width direction. The three floating plates 116 are adjacent to each other with a space therebetween in the width direction, and each of them faces the drift region 108 via the field oxide film 112.

シリコン基板１０２上は、酸化シリコンからなる層間絶縁膜１１７で覆われている。層間絶縁膜１１７には、ソース領域１０９およびボディコンタクト領域１１０に臨むソースコンタクトホール１１８が貫通して形成されている。また、層間絶縁膜１１７には、ドレイン領域１１１に臨むドレインコンタクトホール１１９が貫通して形成されている。
層間絶縁膜１１７上には、ソース配線１２０およびドレイン配線１２１が形成されている。ソース配線１２０は、ソースコンタクトホール１１８を介して、ソース領域１０９およびボディコンタクト領域１１０に接続されている。ドレイン配線１２１は、ドレインコンタクトホール１１９を介して、ドレイン領域１１１に接続されている。また、ゲート電極１１４には、ゲート配線１２２が接続されている。 The silicon substrate 102 is covered with an interlayer insulating film 117 made of silicon oxide. A source contact hole 118 that faces the source region 109 and the body contact region 110 is formed through the interlayer insulating film 117. A drain contact hole 119 that faces the drain region 111 is formed through the interlayer insulating film 117.
A source wiring 120 and a drain wiring 121 are formed on the interlayer insulating film 117. Source wiring 120 is connected to source region 109 and body contact region 110 through source contact hole 118. The drain wiring 121 is connected to the drain region 111 through the drain contact hole 119. A gate wiring 122 is connected to the gate electrode 114.

ソース配線１２０を接地し、ドレイン配線１２１に正極性の電圧（ドレイン電圧）を印加しつつ、ゲート電極１１４の電位を制御することにより、ボディ領域１０７におけるゲート酸化膜１１３との界面近傍にチャネルを形成し、ドリフト領域１０８を介して、ソース領域１０９とドレイン領域１１１との間（ソース−ドレイン間）に電流を流すことができる。
特開２００５−５４４３号公報 By controlling the potential of the gate electrode 114 while applying a positive voltage (drain voltage) to the drain wiring 121 while grounding the source wiring 120, a channel is formed near the interface with the gate oxide film 113 in the body region 107. Thus, current can flow between the source region 109 and the drain region 111 (between the source and the drain) through the drift region 108.
Japanese Patent Laid-Open No. 2005-5443

ＬＤＭＯＳＦＥＴに代表される高耐圧素子では、ソース−ドレイン間に高電圧が印加されるため、耐圧を確保するための対策が必要である。
この対策として、半導体装置１０１では、フィールド酸化膜１１２上に、３つのフローティングプレート１１６を設けている。フローティングプレート１１６の設置により、フィールド酸化膜１１２上には、ドレイン領域１１１およびフローティングプレート１１６、互いに隣接する１対のフローティングプレート１１６、ならびにフローティングプレート１１６およびゲート電極１１４を、それぞれ対向電極とする４つのキャパシタ（互いに隣接する１対のフローティングプレート１１６を電極とするキャパシタについては２つ）が形成される。 In a high breakdown voltage element typified by an LDMOSFET, a high voltage is applied between the source and the drain, and therefore a measure for ensuring a breakdown voltage is required.
As a countermeasure, in the semiconductor device 101, three floating plates 116 are provided on the field oxide film 112. By installing the floating plate 116, the drain region 111 and the floating plate 116, a pair of adjacent floating plates 116, and the floating plate 116 and the gate electrode 114 are arranged on the field oxide film 112 as opposed electrodes. Capacitors (two for a capacitor having a pair of adjacent floating plates 116 as electrodes) are formed.

各キャパシタの対向電極間に生じる電界の影響により、ドリフト領域１０８の電位分布を均一にすることができると考えられる。電位分布の均一化により、ソース−ドレイン間における局所的な電界集中を解消することができるので、素子耐圧の向上が期待される。
しかし、フローティングプレート１１６が他から絶縁分離されたフローティング電極である。そのため、フィールド酸化膜１１２の厚さによっては、電位分布の偏りを抑制するには限界がある。 It is considered that the potential distribution in the drift region 108 can be made uniform by the influence of the electric field generated between the counter electrodes of each capacitor. Since the local electric field concentration between the source and drain can be eliminated by making the potential distribution uniform, an improvement in device breakdown voltage is expected.
However, the floating plate 116 is a floating electrode that is insulated and isolated from the others. Therefore, depending on the thickness of the field oxide film 112, there is a limit in suppressing the bias of the potential distribution.

本発明の目的は、フィールド酸化膜の厚さによらず、第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）における電位分布の偏りを抑制することのできる半導体装置およびその製造方法を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of suppressing a bias in potential distribution between a first impurity region and a second impurity region (for example, between a source and a drain) regardless of the thickness of a field oxide film, and its manufacture. It is to provide a method.

上記目的を達成するための項（１）の半導体装置は、シリコンを含む第１導電型の半導体材料からなる半導体層と、前記半導体層の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域と、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域と、前記半導体層の表面における前記第１不純物領域と前記ボディ領域との間の部分に、前記ボディ領域と間隔を空けて形成されたフィールド酸化膜と、前記第２不純物領域と前記フィールド酸化膜との間において、前記半導体層の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記フィールド酸化膜上に前記第１不純物領域および前記ゲート電極と間隔を空けて形成され、前記フィールド酸化膜に埋設されたフローティングプレートとを含み、前記フィールド酸化膜は、その中央部の厚さよりも小さい厚さのバーズビーク部を端部に有しており、前記ゲート電極は、前記バーズビーク部に乗り上がるフィールドプレート部を有している、半導体装置である。 A semiconductor device according to item (1) for achieving the above object is formed in a semiconductor layer made of a semiconductor material of a first conductivity type containing silicon, and in a surface layer portion of the semiconductor layer, and more than an impurity concentration of the semiconductor layer. A first impurity region of a first conductivity type having a high impurity concentration; a body region of a second conductivity type formed in a surface layer portion of the semiconductor layer at a distance from the first impurity region; and a surface layer of the body region A first conductivity type second impurity region having an impurity concentration higher than the impurity concentration of the semiconductor layer, and a portion between the first impurity region and the body region on the surface of the semiconductor layer. A field oxide film formed at a distance from the body region; a gate insulating film formed on a surface of the semiconductor layer between the second impurity region and the field oxide film; A gate electrode formed on the gate insulating film, and a floating plate formed on the field oxide film and spaced from the first impurity region and the gate electrode, and embedded in the field oxide film, The field oxide film has a bird's beak portion having a thickness smaller than the thickness of the central portion at an end thereof, and the gate electrode has a field plate portion that rides on the bird's beak portion. It is.

この構成によれば、半導体層の表層部には、第２導電型のボディ領域および半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域が、互いに間隔を空けて形成されている。ボディ領域の表層部には、半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域が形成されている。また、半導体層の表面における第１不純物領域とボディ領域との間の部分には、ボディ領域と間隔を空けてフィールド酸化膜が形成されている。第２不純物領域とフィールド酸化膜との間において、半導体層の表面上には、ゲート絶縁膜が形成されており、このゲート絶縁膜上にはゲート電極が形成されている。   According to this configuration, in the surface layer portion of the semiconductor layer, the second conductivity type body region and the first conductivity type first impurity region having an impurity concentration higher than the impurity concentration of the semiconductor layer are spaced apart from each other. Is formed. A first conductivity type second impurity region having an impurity concentration higher than that of the semiconductor layer is formed in a surface layer portion of the body region. In addition, a field oxide film is formed in a portion between the first impurity region and the body region on the surface of the semiconductor layer with a space from the body region. A gate insulating film is formed on the surface of the semiconductor layer between the second impurity region and the field oxide film, and a gate electrode is formed on the gate insulating film.

たとえば、第２不純物領域を接地し、第１不純物領域に正極性の電圧を印加しつつ、ゲート電極の電位を制御することにより、ボディ領域におけるゲート絶縁膜との界面近傍にチャネルを形成し、半導体層におけるボディ領域と第１不純物領域との間の部分を介して、第２不純物領域と第１不純物領域との間（第１不純物領域−第２不純物領域間）に電流を流すことができる。   For example, by grounding the second impurity region and applying a positive voltage to the first impurity region while controlling the potential of the gate electrode, a channel is formed near the interface with the gate insulating film in the body region, A current can flow between the second impurity region and the first impurity region (between the first impurity region and the second impurity region) through a portion between the body region and the first impurity region in the semiconductor layer. .

また、項（１）に記載の半導体装置では、フィールド酸化膜上に、第１不純物領域およびゲート電極と間隔を空けてフローティングプレートが設けられている。これにより、フィールド酸化膜上には、フローティングプレートおよびゲート電極などの導電体を対向電極とするキャパシタが形成される。
そして、フローティングプレートが、フィールド酸化膜に埋設されている。これにより、フローティングプレートと半導体層との距離が小さくなるので、フローティングプレートなどを対向電極とするキャパシタに生じる電界の影響を半導体層に良好に与えることができる。その結果、第１不純物領域−第２不純物領域間における電位分布の偏りを抑制することができ、耐圧を向上させることができる。
また、たとえば、高耐圧素子では、フィールド酸化膜におけるボディ領域側端部の下方およびその周辺に電位分布の偏りが生じやすい（等電位線が密になりやすい）。この電位分布の偏りを効果的に解消するため、フィールド酸化膜の当該部分から、半導体層に電界を発生させることが好ましい。
項（１）に記載の半導体装置では、フィールド酸化膜の端部にバーズビーク部が形成されている。バーズビーク部には、ゲート電極のフィールドプレート部が乗り上がっている。そのため、フィールド酸化膜の端部下方の電位分布の偏りを、効果的に抑制することができる。 In the semiconductor device according to item (1) , the floating plate is provided on the field oxide film so as to be spaced from the first impurity region and the gate electrode. As a result, a capacitor having a conductive material such as a floating plate and a gate electrode as a counter electrode is formed on the field oxide film.
A floating plate is embedded in the field oxide film. As a result, the distance between the floating plate and the semiconductor layer is reduced, so that the semiconductor layer can be favorably affected by the electric field generated in the capacitor using the floating plate as a counter electrode. As a result, an uneven potential distribution between the first impurity region and the second impurity region can be suppressed, and the breakdown voltage can be improved.
Further, for example, in a high breakdown voltage device, potential distribution tends to be biased below and around the body region side end of the field oxide film (equipotential lines tend to be dense). In order to effectively eliminate this bias in potential distribution, it is preferable to generate an electric field in the semiconductor layer from the portion of the field oxide film.
In the semiconductor device according to item (1) , a bird's beak portion is formed at an end portion of the field oxide film. A field plate portion of the gate electrode rides on the bird's beak portion. Therefore, it is possible to effectively suppress the bias of the potential distribution below the end portion of the field oxide film.

また、項（２）の半導体装置は、前記フローティングプレートが複数備えられている、項（１）に記載の半導体装置である。
この構成によれば、フローティングプレートが複数備えられている。そのため、フィールド酸化膜上には、複数のキャパシタが形成される。たとえば、フローティングプレートおよびゲート電極、ならびに互いに隣接する１対のフローティングプレートを、それぞれ対向電極とする２つのキャパシタが形成される。そのため、フィールド酸化膜上のキャパシタにおける対向電極間の間隔を小さくすることができ、キャパシタに生じる電界を、より一様な電界にすることができる。その結果、第１不純物領域−第２不純物領域間における電位分布の偏りを一層抑制することができる。 The semiconductor device according to item (2) is the semiconductor device according to item (1) , wherein a plurality of the floating plates are provided.
According to this configuration, a plurality of floating plates are provided. Therefore, a plurality of capacitors are formed on the field oxide film. For example, two capacitors each having a floating plate and a gate electrode and a pair of adjacent floating plates as opposing electrodes are formed. Therefore, the distance between the counter electrodes in the capacitor on the field oxide film can be reduced, and the electric field generated in the capacitor can be made more uniform. As a result, the bias of the potential distribution between the first impurity region and the second impurity region can be further suppressed.

また、項（３）の半導体装置は、前記第１不純物領域に接続され、前記フィールド酸化膜の表面に沿う方向に前記フローティングプレートに対向するコンタクト電極を含み、複数の前記フローティングプレートが、前記コンタクト電極と前記ゲート電極との間を等間隔に分割するように配置されている、項（２）に記載の半導体装置である。
この構成によれば、複数のフローティングプレートが、コンタクト電極とゲート電極との間を等間隔に分割するように配置されている。そのため、第１不純物領域−第２不純物領域間における電位分布の偏りを抑制できるとともに、電位分布の均一化を図ることができる（等電位線の間隔の均一化を図ることができる）。 The semiconductor device according to item (3) includes a contact electrode connected to the first impurity region and facing the floating plate in a direction along the surface of the field oxide film, and a plurality of the floating plates include the contact The semiconductor device according to item (2), which is arranged so as to divide an electrode and the gate electrode at equal intervals.
According to this configuration, the plurality of floating plates are arranged so as to divide the contact electrode and the gate electrode at equal intervals. Therefore, it is possible to suppress the bias of the potential distribution between the first impurity region and the second impurity region, and it is possible to make the potential distribution uniform (to make the equipotential line interval uniform).

また、項（４）の半導体装置は、前記フローティングプレートは、前記フィールド酸化膜にその全体が埋設されている、項（１）〜（３）のいずれか一項に記載の半導体装置である。
この構成によれば、フローティングプレートの全体がフィールド酸化膜に埋設されているので、フローティングプレートと半導体層との距離をさらに小さくすることができる。そのため、キャパシタからの電界を、半導体層に一層伝え易くすることができる。 The semiconductor device according to item (4) is the semiconductor device according to any one of items (1) to (3) , wherein the floating plate is entirely embedded in the field oxide film.
According to this configuration, since the entire floating plate is embedded in the field oxide film, the distance between the floating plate and the semiconductor layer can be further reduced. Therefore, the electric field from the capacitor can be more easily transmitted to the semiconductor layer.

また、請求項１記載の発明は、シリコンを含む第１導電型の半導体材料からなる半導体層上に選択的に第１酸化膜を形成する工程と、前記第１酸化膜を選択的にエッチングすることにより、前記第１酸化膜にトレンチを形成する工程と、前記トレンチ内にポリシリコン材料を堆積させることにより、前記第１酸化膜に埋設された埋設体を形成する工程と、ＬＯＣＯＳ法により、前記半導体層の表面における前記第１酸化膜の側方の部分を選択的に酸化させて、前記第１酸化膜の側方に第２酸化膜を一体的に形成し、前記第１酸化膜および前記第２酸化膜からなるフィールド酸化膜を形成する工程とを含む、半導体装置の製造方法である。 According to a first aspect of the present invention, a step of selectively forming a first oxide film on a semiconductor layer made of a semiconductor material having a first conductivity type including silicon, and the first oxide film are selectively etched. A step of forming a trench in the first oxide film, a step of forming a buried body embedded in the first oxide film by depositing a polysilicon material in the trench, and a LOCOS method. A portion of the surface of the semiconductor layer on the side of the first oxide film is selectively oxidized to form a second oxide film integrally on the side of the first oxide film, and the first oxide film and Forming a field oxide film made of the second oxide film.

この方法によれば、半導体層上に選択的に第１酸化膜が形成され、この第１酸化膜には、トレンチが形成される。また、第１酸化膜には、トレンチ内にポリシリコン材料が堆積されることにより、埋設体が形成される。そして、第１酸化膜に埋設体が埋設された状態で、ＬＯＣＯＳ法により半導体層が酸化される。
埋設体がポリシリコン材料からなるため、半導体層の酸化時に埋設体の上面が酸化される。これにより、埋設体の上面にフィールド酸化膜と一体をなす（フィールド酸化膜の一部となる）酸化膜が形成される。そのため、この酸化膜およびトレンチ内壁を構成する第１酸化膜により埋設体を被覆することができる。その結果、フィールド酸化膜にその全体が埋設された埋設体（フローティングプレート）を得ることができる。 According to this method, the first oxide film is selectively formed on the semiconductor layer, and a trench is formed in the first oxide film. Further, a buried body is formed in the first oxide film by depositing a polysilicon material in the trench. Then, the semiconductor layer is oxidized by the LOCOS method with the embedded body embedded in the first oxide film.
Since the buried body is made of a polysilicon material, the upper surface of the buried body is oxidized when the semiconductor layer is oxidized. As a result, an oxide film that is integrated with the field oxide film (becomes a part of the field oxide film) is formed on the upper surface of the buried body. Therefore, the buried body can be covered with the oxide film and the first oxide film constituting the inner wall of the trench. As a result, it is possible to obtain a buried body (floating plate) whose whole is buried in the field oxide film.

また、第２酸化膜が第１酸化膜の側方にＬＯＣＯＳ法により形成されるので、フィールド酸化膜の端部に、フィールド酸化膜の中央部の厚さ（第１酸化膜の厚さ）よりも小さい厚さのバーズビーク部を形成することができる。
また、請求項２記載の発明は、前記フィールド酸化膜を形成する工程は、前記フィールド酸化膜の中央部の厚さよりも小さい厚さのバーズビーク部を、前記フィールド酸化膜の端部に形成する工程を含み、前記半導体装置の製造方法は、前記半導体層において前記フィールド酸化膜を挟んで互いに間隔を空けて設定された第１領域および第２領域のうち前記第１領域において、前記バーズビーク部の側方にゲート絶縁膜を形成する工程と、前記バーズビーク部に乗り上がるように、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第１領域において、前記ゲート絶縁膜を挟んで前記フィールド酸化膜と間隔が空くように、前記半導体層の表層部に第２導電型のボディ領域を形成する工程と、前記ボディ領域の表層部に、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域を形成する工程と、前記第２領域において、前記半導体層の表層部に、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域を形成する工程とを含む、請求項１に記載の半導体装置の製造方法である。
また、請求項３記載の発明は、前記埋設体を形成する工程は、前記埋設体を複数形成する工程を含む、請求項２に記載の半導体装置の製造方法である。
また、請求項４記載の発明は、前記半導体装置の製造方法は、前記フィールド酸化膜の表面に沿って前記埋設体に対向するように、前記第１不純物領域に接続されるコンタクト電極を形成する工程を含み、前記複数の埋設体を形成する工程は、前記コンタクト電極と前記ゲート電極との間が前記埋設体で等間隔に分割されるように、前記複数の埋設体を配置する工程を含む、請求項３に記載の半導体装置の製造方法である。
また、請求項５記載の発明は、前記埋設体を形成する工程は、前記埋設体の全体を前記フィールド酸化膜に埋設する工程を含む、請求項１〜４のいずれか一項に記載の半導体装置の製造方法である。 Further, since the second oxide film is formed on the side of the first oxide film by the LOCOS method, the thickness of the central portion of the field oxide film (the thickness of the first oxide film) is formed at the end of the field oxide film. A bird's beak portion having a small thickness can be formed.
According to a second aspect of the present invention, in the step of forming the field oxide film, a step of forming a bird's beak portion having a thickness smaller than a thickness of a central portion of the field oxide film at an end portion of the field oxide film. The method for manufacturing a semiconductor device includes the first region and the second region of the semiconductor layer that are set to be spaced from each other with the field oxide film interposed therebetween. Forming a gate insulating film on the side, forming a gate electrode on the gate insulating film so as to ride over the bird's beak, and in the first region, sandwiching the gate insulating film in the field oxidation Forming a second conductivity type body region in a surface layer portion of the semiconductor layer so as to be spaced from the film, and forming the semiconductor layer on the surface layer portion of the body region. Forming a second impurity region of a first conductivity type having an impurity concentration higher than the impurity concentration; and in the second region, an impurity concentration higher than the impurity concentration of the semiconductor layer is formed on a surface layer portion of the semiconductor layer. Forming a first impurity region of a first conductivity type having a semiconductor device manufacturing method according to claim 1.
The invention according to claim 3 is the method for manufacturing a semiconductor device according to claim 2, wherein the step of forming the embedded body includes a step of forming a plurality of the embedded bodies.
According to a fourth aspect of the present invention, in the semiconductor device manufacturing method, the contact electrode connected to the first impurity region is formed so as to face the buried body along the surface of the field oxide film. And the step of forming the plurality of embedded bodies includes a step of arranging the plurality of embedded bodies such that a space between the contact electrode and the gate electrode is divided at equal intervals by the embedded body. A method for manufacturing a semiconductor device according to claim 3.
According to a fifth aspect of the present invention, in the semiconductor device according to any one of the first to fourth aspects, the step of forming the buried body includes a step of burying the entire buried body in the field oxide film. It is a manufacturing method of an apparatus.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るＬＤＭＯＳＦＥＴを備える半導体装置の模式的な平面図である。図２は、図１の半導体装置をII−IIで示す切断線で切断したときの断面図である。
半導体装置１は、シリコン基板２を備えている。シリコン基板２上には、Ｎ-型のエピタキシャル層３が積層されている。半導体層としてのエピタキシャル層３の表面には、素子形成領域５を取り囲む環状の素子分離膜４が選択的に形成されている。素子分離膜４は、たとえば、酸化シリコンからなり、たとえば、０．５〜１．５μｍの厚さＴ1を有している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic plan view of a semiconductor device including an LDMOSFET according to an embodiment of the present invention. 2 is a cross-sectional view of the semiconductor device of FIG. 1 taken along the cutting line II-II.
The semiconductor device 1 includes a silicon substrate 2. An N − type epitaxial layer 3 is stacked on the silicon substrate 2. An annular element isolation film 4 surrounding the element formation region 5 is selectively formed on the surface of the epitaxial layer 3 as a semiconductor layer. The element isolation film 4 is made of, for example, silicon oxide and has a thickness T 1 of 0.5 to 1.5 μm, for example.

素子形成領域５には、ＬＤＭＯＳＦＥＴ６が形成されている。具体的には、素子形成領域５には、図１および図２の左右方向をゲート長方向とするユニットセルが同方向に沿って複数並べられてなるＬＤＭＯＳＦＥＴ６が形成されている。
ＬＤＭＯＳＦＥＴ６は、エピタキシャル層３において、Ｐ型のボディ領域７と、Ｎ-型のドリフト領域８とを備えている。 In the element forming region 5, an LDMOSFET 6 is formed. Specifically, the element formation region 5 is formed with an LDMOSFET 6 in which a plurality of unit cells whose gate length direction is the left-right direction in FIGS. 1 and 2 are arranged in the same direction.
The LDMOSFET 6 includes a P-type body region 7 and an N − -type drift region 8 in the epitaxial layer 3.

ボディ領域７は、ユニットセルごとに環状に形成され、その厚さがエピタキシャル層３の表面からシリコン基板２の表面に至っている。つまり、ボディ領域７は、エピタキシャル層３の全厚にわたって形成されている。ボディ領域７は、たとえば、１Ｅ１５〜１Ｅ１７ｃｍ-3の不純物濃度を有している。
ドリフト領域８は、エピタキシャル層３においてエピタキシャル成長後のままの状態が維持された領域であって、ボディ領域７に囲まれている。ドリフト領域８は、たとえば、１Ｅ１４〜１Ｅ１６ｃｍ-3の不純物濃度を有している。 The body region 7 is formed in an annular shape for each unit cell, and its thickness extends from the surface of the epitaxial layer 3 to the surface of the silicon substrate 2. That is, the body region 7 is formed over the entire thickness of the epitaxial layer 3. Body region 7 has an impurity concentration of 1E15 to 1E17 cm −3 , for example.
The drift region 8 is a region where the state after the epitaxial growth is maintained in the epitaxial layer 3 and is surrounded by the body region 7. Drift region 8 has an impurity concentration of 1E14 to 1E16 cm −3 , for example.

ボディ領域７の表層部には、ドリフト領域８と間隔を空けた位置に、第２不純物領域としてのＮ+型のソース領域９と、Ｐ+型のボディコンタクト領域１０とが互いに隣接して（接して）形成されている。ソース領域９の不純物濃度は、ドリフト領域８の不純物濃度よりも高く、たとえば、１Ｅ１９〜１Ｅ２０ｃｍ-3である。
ドリフト領域８の表層部には、ボディ領域７と間隔を空けた位置に、第１不純物領域としてのドレイン領域１１が形成されている。ドレイン領域１１は、ゲート長に沿う横方向（以下、この方向を単に「横方向」ということがある。）略中央部において、横方向に直交するゲート幅に沿う縦方向（以下、この方向を単に「縦方向」ということがある。）に直線状に延びている。ドレイン領域１１の不純物濃度は、ドリフト領域８の不純物濃度よりも高く、たとえば、１Ｅ１９〜１Ｅ２０ｃｍ-3である。 In the surface layer portion of the body region 7, an N + type source region 9 as a second impurity region and a P + type body contact region 10 are adjacent to each other at a position spaced apart from the drift region 8 ( Is formed). The impurity concentration of the source region 9 is higher than the impurity concentration of the drift region 8, and is, for example, 1E19 to 1E20 cm −3 .
In the surface layer portion of the drift region 8, a drain region 11 as a first impurity region is formed at a position spaced from the body region 7. The drain region 11 has a lateral direction along the gate length (hereinafter, this direction may be simply referred to as “lateral direction”) at a substantially central portion, and a vertical direction (hereinafter, this direction is referred to as a gate width orthogonal to the lateral direction). It may simply be called “longitudinal direction”). The impurity concentration of the drain region 11 is higher than the impurity concentration of the drift region 8 and is, for example, 1E19 to 1E20 cm −3 .

ドリフト領域８の表面には、ドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド酸化膜１２が形成されている。フィールド酸化膜１２は、ＬＤＭＯＳＦＥＴ６における各ユニットセルを他から絶縁分離するための酸化膜である。
フィールド酸化膜１２は、ボディ領域７の周方向に沿う環状に形成された中央部２８と、中央部２８の両周縁（内周縁および外周縁）に形成されたバーズビーク部２９とを一体的に備えている。中央部２８の厚さＴ2は、素子分離膜４の厚さＴ1よりも大きく、たとえば、０．６〜１．６μｍである。一方、バーズビーク部２９の厚さは、フィールド酸化膜１２の周方向外方へ向かうにつれて次第に小さくなっている。そして、バーズビーク部２９の最も大きい部分の厚さＴ3は、中央部２８の厚さＴ2よりも小さく、素子分離膜４の厚さＴ1と同じ厚さ（たとえば、０．５〜１．５μｍ）である。 On the surface of the drift region 8, a field oxide film 12 is formed at a portion between the drain region 11 and the body region 7 and spaced from the body region 7. The field oxide film 12 is an oxide film for insulating and isolating each unit cell in the LDMOSFET 6 from the other.
The field oxide film 12 integrally includes a central portion 28 formed in an annular shape along the circumferential direction of the body region 7 and bird's beak portions 29 formed on both peripheral edges (inner peripheral edge and outer peripheral edge) of the central portion 28. ing. The thickness T 2 of the central portion 28 is larger than the thickness T 1 of the element isolation film 4 and is, for example, 0.6 to 1.6 μm. On the other hand, the thickness of the bird's beak portion 29 gradually decreases as it goes outward in the circumferential direction of the field oxide film 12. The thickness T 3 of the largest portion of the bird's beak portion 29 is smaller than the thickness T 2 of the central portion 28 and is the same as the thickness T 1 of the element isolation film 4 (for example, 0.5 to 1.. 5 μm).

エピタキシャル層３の表面には、ソース領域９とフィールド酸化膜１２との間において、ボディ領域７およびドリフト領域８に跨るゲート絶縁膜１３が形成されている。ゲート絶縁膜１３は、たとえば、酸化シリコンからなる。
また、エピタキシャル層３上には、ゲート絶縁膜１３およびフィールド酸化膜１２に跨るゲート電極１４が形成されている。ゲート電極１４は、ボディ領域７の周方向に沿う環状に形成され、電極部１５と、フィールドプレート部１６とを一体的に有している。 On the surface of the epitaxial layer 3, a gate insulating film 13 is formed between the source region 9 and the field oxide film 12 so as to straddle the body region 7 and the drift region 8. The gate insulating film 13 is made of, for example, silicon oxide.
A gate electrode 14 is formed on the epitaxial layer 3 so as to straddle the gate insulating film 13 and the field oxide film 12. The gate electrode 14 is formed in an annular shape along the circumferential direction of the body region 7, and integrally includes an electrode portion 15 and a field plate portion 16.

電極部１５は、ゲート絶縁膜１３上に形成され、ゲート絶縁膜１３を介してボディ領域７およびドリフト領域８に対向している。一方、フィールドプレート部１６は、フィールド酸化膜１２のバーズビーク部２９および中央部２８の周縁部に乗り上がって形成されている。
また、フィールド酸化膜１２には、３つのフローティングプレート１７が、ゲート電極１４と別体をなして埋設されている。各フローティングプレート１７は、フィールド酸化膜１２の中央部２８において、中央部２８が有する、フローティングプレート１７の上方に位置する上方膜３０および下方に位置する下方膜３１で挟み込まれることにより、フィールド酸化膜１２にその全体が埋設されている。 The electrode portion 15 is formed on the gate insulating film 13 and faces the body region 7 and the drift region 8 with the gate insulating film 13 interposed therebetween. On the other hand, the field plate portion 16 is formed on the bird's beak portion 29 and the peripheral portion of the central portion 28 of the field oxide film 12.
In addition, three floating plates 17 are embedded in the field oxide film 12 separately from the gate electrode 14. Each floating plate 17 is sandwiched between an upper film 30 located above the floating plate 17 and a lower film 31 located below the floating plate 17 in the central portion 28 of the field oxide film 12, thereby providing a field oxide film. The whole is buried in 12.

また、各フローティングプレート１７は、ゲート電極１４の外周よりも小さい外周を有し、それぞれ相似比の異なる相似形の環状に形成されている。つまり、各フローティングプレート１７は、それぞれ大きさが異なっている。なお、本実施形態の説明において、大きさの異なるフローティングプレートを特に区別する場合に、最も大きいプレートから順に、第１フローティングプレート１７ａ、第２フローティングプレート１７ｂおよび第３フローティングプレート１７ｃとすることがある。   Each floating plate 17 has an outer periphery smaller than the outer periphery of the gate electrode 14 and is formed in a similar ring shape having a different similarity ratio. That is, each floating plate 17 has a different size. In the description of the present embodiment, when the floating plates having different sizes are particularly distinguished, the first floating plate 17a, the second floating plate 17b, and the third floating plate 17c may be used in order from the largest plate. .

各フローティングプレート１７の相似比は、基準となるフローティングプレート１７とそれよりも一段大きいプレート（ゲート電極１４を含む）との相似比が、基準となるフローティングプレート１７とそれよりも一段小さいプレートとの相似比と同じになるように設定される。たとえば、ゲート電極１４と第１フローティングプレート１７ａとの相似比が、第１フローティングプレート１７ａと第２フローティングプレート１７ｂとの相似比と同じになるように設定される。なお、各フローティングプレート１７の幅は、それぞれ同じである。   The similarity ratio of each floating plate 17 is such that the similarity ratio between the reference floating plate 17 and the plate larger than that (including the gate electrode 14) is between the reference floating plate 17 and a plate smaller than that. It is set to be the same as the similarity ratio. For example, the similarity ratio between the gate electrode 14 and the first floating plate 17a is set to be the same as the similarity ratio between the first floating plate 17a and the second floating plate 17b. The width of each floating plate 17 is the same.

そして、ゲート電極１４に対する相似比の異なる３つのフローティングプレート１７は、ゲート電極１４とドレインコンタクトプラグ２３（後述）との間を等間隔に分割するように配置されている。具体的には、より相似比の大きいフローティングプレート１７が横方向外側（ゲート電極１４に近い側）に位置するように、かつ、隣接するプレート（ゲート電極１４およびドレインコンタクトプラグ２３を含む）の間隔が一定間隔ｄとなるように配置されている。これにより、横方向におけるゲート電極１４とドレインコンタクトプラグ２３との間が一様に、等間隔に分割される。各フローティングプレート１７は、フィールド酸化膜１２を介してドリフト領域８に対向している。   The three floating plates 17 having different similarity ratios to the gate electrode 14 are arranged so as to divide the gate electrode 14 and the drain contact plug 23 (described later) at equal intervals. Specifically, the floating plate 17 having a larger similarity ratio is positioned laterally outside (side closer to the gate electrode 14), and the interval between adjacent plates (including the gate electrode 14 and the drain contact plug 23). Are arranged at regular intervals d. Thereby, the space between the gate electrode 14 and the drain contact plug 23 in the lateral direction is uniformly divided at equal intervals. Each floating plate 17 faces the drift region 8 through the field oxide film 12.

エピタキシャル層３上は、酸化シリコンからなる層間絶縁膜１８で覆われている。
層間絶縁膜１８には、縦方向に沿うボディ領域７の直線部に対向する部分に、ソース領域９およびボディコンタクト領域１０に臨むソースコンタクトホール１９が貫通して形成されている。ソースコンタクトホール１９は、縦方向に互いに間隔を空けて複数個形成されている。 The epitaxial layer 3 is covered with an interlayer insulating film 18 made of silicon oxide.
A source contact hole 19 that faces the source region 9 and the body contact region 10 is formed through the interlayer insulating film 18 at a portion facing the straight portion of the body region 7 along the vertical direction. A plurality of source contact holes 19 are formed at intervals in the vertical direction.

ソースコンタクトホール１９には、ソースコンタクトプラグ２０が埋設されている。そして、層間絶縁膜１８上には、ソースコンタクトプラグ２０を覆うように、ソース配線２１が形成されている。ソース配線２１は、ボディ領域７の周方向に沿う環状に形成され、互いに隣接するユニットセルのソース配線２１と一体をなし、それらユニットセル間で共有されている。ソース配線２１は、ソースコンタクトプラグ２０を介して、ソース領域９およびボディコンタクト領域１０に電気的に接続される。   A source contact plug 20 is embedded in the source contact hole 19. A source wiring 21 is formed on the interlayer insulating film 18 so as to cover the source contact plug 20. The source wiring 21 is formed in an annular shape along the circumferential direction of the body region 7, is integrated with the source wiring 21 of the unit cells adjacent to each other, and is shared between the unit cells. Source wiring 21 is electrically connected to source region 9 and body contact region 10 via source contact plug 20.

また、層間絶縁膜１８には、ドレイン領域１１に対向する部分に、ドレイン領域１１に臨むドレインコンタクトホール２２が貫通して形成されている。ドレインコンタクトホール２２は、縦方向に互いに間隔を空けて複数個形成されている。
ドレインコンタクトホール２２には、コンタクト電極としてのドレインコンタクトプラグ２３が埋設されている。そして、層間絶縁膜１８上には、ドレインコンタクトプラグ２３を覆うように、ドレイン配線２４が形成されている。ドレイン配線２４は、ドレイン領域１１に沿う縦方向直線状に形成され、各ユニットセルに個別に設けられている。ドレイン配線２４は、ドレインコンタクトプラグ２３を介して、ドレイン領域１１に電気的に接続される。 In the interlayer insulating film 18, a drain contact hole 22 that faces the drain region 11 is formed through the portion facing the drain region 11. A plurality of drain contact holes 22 are formed at intervals in the vertical direction.
A drain contact plug 23 as a contact electrode is embedded in the drain contact hole 22. A drain wiring 24 is formed on the interlayer insulating film 18 so as to cover the drain contact plug 23. The drain wiring 24 is formed in a vertical straight line shape along the drain region 11 and is provided individually in each unit cell. The drain wiring 24 is electrically connected to the drain region 11 through the drain contact plug 23.

層間絶縁膜１８には、縦方向に沿うゲート電極１４の直線部に対向する部分に、ゲート電極１４のフィールドプレート部１６に臨むゲートコンタクトホール２５が貫通して形成されている。ゲートコンタクトホール２５は、縦方向に互いに間隔を空けて複数個形成されている。
ゲートコンタクトホール２５には、ゲートコンタクトプラグ２６が埋設されている。そして、層間絶縁膜１８上には、ゲートコンタクトプラグ２６を覆うように、ゲート配線２７が形成されている。ゲート配線２７は、ゲート電極１４の周方向に沿う環状に形成され、各ユニットセルに個別に設けられている。ゲート配線２７は、ゲートコンタクトプラグ２６を介して、ゲート電極１４に電気的に接続される。 A gate contact hole 25 that faces the field plate portion 16 of the gate electrode 14 is formed through the interlayer insulating film 18 at a portion facing the straight portion of the gate electrode 14 along the vertical direction. A plurality of gate contact holes 25 are formed at intervals in the vertical direction.
A gate contact plug 26 is embedded in the gate contact hole 25. A gate wiring 27 is formed on the interlayer insulating film 18 so as to cover the gate contact plug 26. The gate wiring 27 is formed in an annular shape along the circumferential direction of the gate electrode 14 and is individually provided in each unit cell. The gate wiring 27 is electrically connected to the gate electrode 14 through the gate contact plug 26.

そして、ソース配線２１を接地し、ドレイン配線２４に正極性の電圧（ドレイン電圧）を印加しつつ、ゲート電極１４の電位を制御することにより、ボディ領域７におけるゲート絶縁膜１３との界面近傍にチャネルを形成し、ドリフト領域８を介して、ソース領域９とドレイン領域１１との間（ソース−ドレイン間）に電流を流すことができる。
図３Ａ〜図３Ｐは、図１および図２に示す半導体装置の製造方法を説明するための模式的な断面図である。 Then, the potential of the gate electrode 14 is controlled while grounding the source wiring 21 and applying a positive voltage (drain voltage) to the drain wiring 24, thereby bringing the body region 7 in the vicinity of the interface with the gate insulating film 13. A channel is formed, and current can flow between the source region 9 and the drain region 11 (between the source and drain) through the drift region 8.
3A to 3P are schematic cross-sectional views for explaining a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.

半導体装置１を製造するには、まず、図３Ａに示すように、エピタキシャル成長法により、シリコン基板２上に、エピタキシャル層３が形成される。
次いで、図３Ｂに示すように、熱酸化処理により、エピタキシャル層３の表面に酸化シリコンからなる犠牲酸化膜３２が形成される。次いで、図３Ｂに示すように、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、犠牲酸化膜３２上に、窒化シリコンからなる犠牲窒化膜３３が形成される。これにより、犠牲酸化膜３２および犠牲窒化膜３３からなるハードマスク３４が、エピタキシャル層３上に形成される。 To manufacture the semiconductor device 1, first, as shown in FIG. 3A, the epitaxial layer 3 is formed on the silicon substrate 2 by the epitaxial growth method.
Next, as shown in FIG. 3B, a sacrificial oxide film 32 made of silicon oxide is formed on the surface of the epitaxial layer 3 by thermal oxidation. Next, as shown in FIG. 3B, a sacrificial nitride film 33 made of silicon nitride is formed on the sacrificial oxide film 32 by LP-CVD (Low Pressure Chemical Vapor Deposition). Thereby, a hard mask 34 composed of the sacrificial oxide film 32 and the sacrificial nitride film 33 is formed on the epitaxial layer 3.

ハードマスク３４の形成後、ハードマスク３４がパターニングされる。これにより、図３Ｂに示すように、ハードマスク３４に所定パターンの開口３５が形成される。
次いで、ハードマスク３４上から、開口３５を介してエピタキシャル層３の表面に対してエッチングガスが供給される。これにより、図３Ｃに示すように、エピタキシャル層３が開口３５に露出する部分からエッチングされて、互いに間隔を空けて隣接する環状の膜用トレンチ３６が形成される。 After the hard mask 34 is formed, the hard mask 34 is patterned. As a result, as shown in FIG. 3B, openings 35 having a predetermined pattern are formed in the hard mask 34.
Next, an etching gas is supplied from above the hard mask 34 to the surface of the epitaxial layer 3 through the opening 35. As a result, as shown in FIG. 3C, the epitaxial layer 3 is etched from the portion exposed to the opening 35 to form annular film trenches 36 adjacent to each other with a space therebetween.

次いで、ＣＶＤ（Chemical Vapor Deposition）法により、エピタキシャル層３上に、酸化シリコンが堆積される。膜用トレンチ３６は、酸化シリコンにより埋め尽くされ、エピタキシャル層３は、酸化シリコンにより覆われる。そして、ＣＭＰ法により、この酸化シリコンが研磨される。酸化シリコンの研磨は、酸化シリコンの研磨面がハードマスク３４の表面と面一になるまで続けられる。こうして、図３Ｄに示すように、エピタキシャル層３上に、膜用トレンチ３６内に部分的に埋設された状態の第１酸化膜３７が形成される。第１酸化膜３７の形成後、図３Ｅに示すように、ハードマスク３４が除去される。   Next, silicon oxide is deposited on the epitaxial layer 3 by a CVD (Chemical Vapor Deposition) method. The film trench 36 is filled with silicon oxide, and the epitaxial layer 3 is covered with silicon oxide. Then, this silicon oxide is polished by the CMP method. The polishing of the silicon oxide is continued until the polished surface of the silicon oxide is flush with the surface of the hard mask 34. Thus, as shown in FIG. 3D, the first oxide film 37 in a state of being partially buried in the film trench 36 is formed on the epitaxial layer 3. After the formation of the first oxide film 37, the hard mask 34 is removed as shown in FIG. 3E.

次いで、図３Ｆに示すように、エピタキシャル層３上に、フローティングプレート１７を埋設すべき領域に開口３９を有するフォトレジスト３８が形成される。次いで、フォトレジスト３８上から、開口３９を介して第１酸化膜３７の表面に対してエッチングガスが供給される。これにより、図３Ｆに示すように、第１酸化膜３７が開口３９に露出する部分からエッチングされて、互いに間隔を空けて隣接する３つの環状のプレート用トレンチ４０が形成される。プレート用トレンチ４０は、第１酸化膜３７の表面から膜用トレンチ３６の底面に至る深さで形成される。プレート用トレンチ４０の形成後、フォトレジスト３８が除去される。   Next, as shown in FIG. 3F, a photoresist 38 having an opening 39 in a region where the floating plate 17 is to be embedded is formed on the epitaxial layer 3. Next, an etching gas is supplied from above the photoresist 38 to the surface of the first oxide film 37 through the opening 39. As a result, as shown in FIG. 3F, the first oxide film 37 is etched from the portion exposed in the opening 39, and three annular plate trenches 40 adjacent to each other with a space therebetween are formed. The plate trench 40 is formed to a depth from the surface of the first oxide film 37 to the bottom surface of the film trench 36. After the plate trench 40 is formed, the photoresist 38 is removed.

次いで、図３Ｇに示すように、エピタキシャル層３が熱酸化処理（たとえば、処理温度８００〜１０００℃）されることにより、エピタキシャル層３の表面に犠牲酸化膜４１が形成される。また、犠牲酸化膜４１の形成とともに、プレート用トレンチ４０の底面（膜用トレンチ３６の一部）に、第１酸化膜３７の下部において第１酸化膜３７と一体をなす下方膜３１が形成される。続いて、図３Ｇに示すように、フローティングプレート１７の材料である不純物がドープされたポリシリコン材料（ドープトポリシリコン）が堆積される。これにより、プレート用トレンチ４０を埋め尽くし、エピタキシャル層３上の領域を覆い尽くすポリシリコン堆積層４３が形成される。   Next, as shown in FIG. 3G, the sacrificial oxide film 41 is formed on the surface of the epitaxial layer 3 by subjecting the epitaxial layer 3 to a thermal oxidation process (for example, a processing temperature of 800 to 1000 ° C.). Along with the formation of the sacrificial oxide film 41, a lower film 31 that is integrated with the first oxide film 37 below the first oxide film 37 is formed on the bottom surface of the plate trench 40 (a part of the film trench 36). The Subsequently, as shown in FIG. 3G, a polysilicon material (doped polysilicon) doped with impurities, which is a material of the floating plate 17, is deposited. As a result, a polysilicon deposition layer 43 that fills the plate trench 40 and covers the region on the epitaxial layer 3 is formed.

その後、エッチバックにより、ポリシリコン堆積層４３のプレート用トレンチ４０外に存在する部分が除去される。ポリシリコン堆積層４３は、図３Ｈに示すように、そのエッチバック面が、第１酸化膜３７の表面に対して面一になるまでエッチバックされる。これにより、各プレート用トレンチ４０内に残存するポリシリコン堆積層４３が、第１酸化膜３７に埋設された環状のポリシリコン埋設体４４（最も大きいポリシリコン埋設体４４から順に、第１ポリシリコン埋設体４４ａ、第２ポリシリコン埋設体４４ｂおよび第３ポリシリコン埋設体４４ｃ）となる。   Thereafter, the portion existing outside the plate trench 40 of the polysilicon deposition layer 43 is removed by etch back. As shown in FIG. 3H, the polysilicon deposition layer 43 is etched back until its etch back surface is flush with the surface of the first oxide film 37. As a result, the polysilicon deposited layer 43 remaining in each plate trench 40 is formed into an annular polysilicon buried body 44 embedded in the first oxide film 37 (in order from the largest polysilicon buried body 44). The buried body 44a, the second polysilicon buried body 44b, and the third polysilicon buried body 44c).

次いで、ＬＯＣＯＳ法による酸化が行なわれる。まず、図３Ｉに示すように、ＣＶＤ法により、犠牲酸化膜４１における第１酸化膜３７の側方に、第１酸化膜３７と間隔を空けるように犠牲酸化膜４１を部分的に覆うマスク酸化膜４５が形成される。続いて、マスク酸化膜４５を残存させた状態で、熱酸化処理（たとえば、処理温度９００〜１１００℃）が行なわれる。   Next, oxidation by the LOCOS method is performed. First, as shown in FIG. 3I, mask oxidation is performed by CVD to partially cover the sacrificial oxide film 41 on the side of the first oxide film 37 in the sacrificial oxide film 41 so as to be spaced from the first oxide film 37. A film 45 is formed. Subsequently, a thermal oxidation process (for example, a processing temperature of 900 to 1100 ° C.) is performed with the mask oxide film 45 remaining.

これにより、図３Ｊに示すように、エピタキシャル層３におけるマスク酸化膜４５と第１酸化膜３７との隙間に対向する部分が酸化されて、第１酸化膜３７の側部において第１酸化膜３７と一体をなすバーズビーク部２９が形成される。また、バーズビーク部２９の形成とともに、第１酸化膜３７の上部に露出するポリシリコン埋設体４４が酸化されることにより、ポリシリコン埋設体４４の上面に、第１酸化膜３７の上部において第１酸化膜３７と一体をなす上方膜３０が形成される。   As a result, as shown in FIG. 3J, the portion of the epitaxial layer 3 facing the gap between the mask oxide film 45 and the first oxide film 37 is oxidized, and the first oxide film 37 is formed on the side of the first oxide film 37. A bird's beak portion 29 is formed. Further, as the bird's beak portion 29 is formed, the polysilicon buried body 44 exposed on the first oxide film 37 is oxidized, so that the first buried oxide film 44 is formed on the upper surface of the polysilicon buried body 44 on the first oxide film 37. An upper film 30 integral with the oxide film 37 is formed.

こうして、図３Ｊに示すように、第１酸化膜３７を中央部２８とし、その両周縁に一体的に形成されたバーズビーク部２９を有するフィールド酸化膜１２が形成される。また、各ポリシリコン埋設体４４ａ〜４４ｃがフィールド酸化膜１２の上方膜３０および下方膜３１に挟まれることにより、フィールド酸化膜１２にその全体が埋設されたフローティングプレート１７ａ〜１７ｃが形成される。また、エピタキシャル層３を区画する素子分離膜４が形成されることにより、素子形成領域５が形成される。   Thus, as shown in FIG. 3J, the field oxide film 12 having the first oxide film 37 as the central portion 28 and the bird's beak portions 29 integrally formed on both peripheral edges thereof is formed. Further, the polysilicon buried bodies 44a to 44c are sandwiched between the upper film 30 and the lower film 31 of the field oxide film 12, so that floating plates 17a to 17c, which are entirely buried in the field oxide film 12, are formed. Further, by forming the element isolation film 4 that partitions the epitaxial layer 3, the element formation region 5 is formed.

その後、図３Ｋに示すように、マスク酸化膜４５および犠牲酸化膜４１が除去されることにより、フィールド酸化膜１２からエピタキシャル層３の表面が部分的に露出する。
次いで、図３Ｌに示すように、熱酸化処理により、エピタキシャル層３の表面におけるフィールド酸化膜１２のバーズビーク部２９の側方にゲート絶縁膜１３が形成される。その後、ＣＶＤ法により、ゲート電極１４の材料である不純物がドープされたポリシリコン材料（ドープトポリシリコン）が堆積され、このポリシリコン材料がパターニングされる。これにより、図３Ｌに示すように、ゲート絶縁膜１３およびフィールド酸化膜１２に跨るゲート電極１４が形成される。 Thereafter, as shown in FIG. 3K, mask oxide film 45 and sacrificial oxide film 41 are removed, so that the surface of epitaxial layer 3 is partially exposed from field oxide film 12.
Next, as shown in FIG. 3L, the gate insulating film 13 is formed on the side of the bird's beak portion 29 of the field oxide film 12 on the surface of the epitaxial layer 3 by thermal oxidation. Thereafter, a polysilicon material (doped polysilicon) doped with impurities as a material of the gate electrode 14 is deposited by CVD, and the polysilicon material is patterned. Thereby, as shown in FIG. 3L, the gate electrode 14 straddling the gate insulating film 13 and the field oxide film 12 is formed.

次いで、図３Ｍに示すように、エピタキシャル層３上に、ボディ領域７を形成すべき領域に開口４６を有するフォトレジスト４７が形成される。そして、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、開口４６を介してエピタキシャル層３の内部に向けて注入される。
そして、図３Ｎに示すように、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散）が行なわれることにより、フィールド酸化膜１２の側方に、エピタキシャル層３の全厚にわたる環状のボディ領域７が形成される。また、ボディ領域７に囲まれる部分に、エピタキシャル成長後のままの状態を維持するドリフト領域８が形成される。 Next, as shown in FIG. 3M, a photoresist 47 having an opening 46 in a region where the body region 7 is to be formed is formed on the epitaxial layer 3. Then, a P-type impurity (for example, boron ion) is implanted into the epitaxial layer 3 through the opening 46 by ion implantation.
Then, as shown in FIG. 3N, a heat treatment (drive-in diffusion) for diffusing P-type impurities is performed, so that an annular body region 7 extending over the entire thickness of epitaxial layer 3 is formed on the side of field oxide film 12. Is formed. In addition, a drift region 8 that maintains the state after epitaxial growth is formed in a portion surrounded by the body region 7.

続いて、図３Ｏに示すように、エピタキシャル層３上から、Ｎ型不純物（たとえば、ヒ素イオン）が供給される。これにより、ボディ領域７およびドリフト領域８の表層部にＮ型不純物が注入される。その後、アニール処理が行われることにより、注入されたＮ型不純物が活性化して、ボディ領域７の表層部にソース領域９が形成され、ドリフト領域８の表層部にドレイン領域１１が形成される。   Subsequently, as shown in FIG. 3O, an N-type impurity (for example, arsenic ions) is supplied from above the epitaxial layer 3. Thereby, N-type impurities are implanted into the surface layer portions of body region 7 and drift region 8. Thereafter, annealing is performed to activate the implanted N-type impurity, so that the source region 9 is formed in the surface layer portion of the body region 7 and the drain region 11 is formed in the surface layer portion of the drift region 8.

次いで、図３Ｏに示すように、エピタキシャル層３上から、Ｐ型不純物（たとえば、ホウ素イオン）が供給される。これにより、ボディ領域７の表層部におけるソース領域９に隣接する部分にＰ型不純物が注入される。その後、アニール処理が行われることにより、注入されたＰ型不純物が活性化して、ソース領域９に隣接するボディコンタクト領域１０が形成される。なお、アニール処理による不純物イオンの活性化処理は、Ｎ型およびＰ型不純物を注入した後、一括して行なってもよい。また、Ｐ型不純物およびＮ型不純物の形成順序を入れ替えてもよい。   Next, as shown in FIG. 3O, P-type impurities (for example, boron ions) are supplied from above the epitaxial layer 3. As a result, a P-type impurity is implanted into the surface layer portion of the body region 7 adjacent to the source region 9. Thereafter, annealing is performed, so that the implanted P-type impurity is activated, and a body contact region 10 adjacent to the source region 9 is formed. The impurity ion activation process by the annealing process may be performed in a lump after implanting the N-type and P-type impurities. Further, the order of forming the P-type impurity and the N-type impurity may be changed.

その後、図３Ｐに示すように、たとえば、ＣＶＤ法により、エピタキシャル層３上に、層間絶縁膜１８が積層される。次いで、公知のフォトリソグラフィ技術およびエッチング技術により、層間絶縁膜１８に、ソースコンタクトホール１９、ドレインコンタクトホール２２およびゲートコンタクトホール２５が形成される。そして、層間絶縁膜１８上に、各コンタクトプラグ（２０，２３，２６）および各配線（２１，２４，２７）の材料であるアルミニウムが堆積される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、堆積されたアルミニウムがパターニングされる。これにより、ソースコンタクトプラグ２０、ドレインコンタクトプラグ２３およびゲートコンタクトプラグ２６、ならびにソース配線２１、ドレイン配線２４およびゲート配線２７が形成される。   Thereafter, as shown in FIG. 3P, the interlayer insulating film 18 is laminated on the epitaxial layer 3 by, for example, the CVD method. Next, a source contact hole 19, a drain contact hole 22, and a gate contact hole 25 are formed in the interlayer insulating film 18 by a known photolithography technique and etching technique. Then, aluminum, which is a material for each contact plug (20, 23, 26) and each wiring (21, 24, 27), is deposited on the interlayer insulating film 18. Then, the deposited aluminum is patterned by a known photolithography technique and etching technique. Thereby, the source contact plug 20, the drain contact plug 23 and the gate contact plug 26, and the source wiring 21, the drain wiring 24 and the gate wiring 27 are formed.

以上の工程を経て、図３Ｐに示すように、ＬＤＭＯＳＦＥＴ６を有する半導体装置１が得られる。
以上のように、上記の方法によれば、エピタキシャル層３に膜用トレンチ３６が形成され（図３Ｃ参照）、この膜用トレンチ３６内に部分的に埋設された状態の第１酸化膜３７が形成される（図３Ｄ参照）。この第１酸化膜３７には、３つの環状のプレート用トレンチ４０が形成される（図３Ｆ参照）。プレート用トレンチ４０には、ドープトポリシリコンからなるポリシリコン埋設体４４が埋設される（図３Ｈ参照）。ポリシリコン埋設体４４の形成後、エピタキシャル層３の表面には、犠牲酸化膜４１が形成される（図３Ｈ参照）。そして、犠牲酸化膜４１を部分的に覆うマスク酸化膜４５が形成され（図３Ｉ参照）、この状態で熱酸化処理（たとえば、処理温度９００〜１１００℃）が行なわれる。 Through the above steps, the semiconductor device 1 having the LDMOSFET 6 is obtained as shown in FIG. 3P.
As described above, according to the above method, the film trench 36 is formed in the epitaxial layer 3 (see FIG. 3C), and the first oxide film 37 in a state of being partially embedded in the film trench 36 is formed. Formed (see FIG. 3D). Three annular plate trenches 40 are formed in the first oxide film 37 (see FIG. 3F). A polysilicon buried body 44 made of doped polysilicon is buried in the plate trench 40 (see FIG. 3H). After the formation of the polysilicon buried body 44, a sacrificial oxide film 41 is formed on the surface of the epitaxial layer 3 (see FIG. 3H). Then, a mask oxide film 45 partially covering the sacrificial oxide film 41 is formed (see FIG. 3I), and thermal oxidation processing (for example, processing temperature 900 to 1100 ° C.) is performed in this state.

これにより、エピタキシャル層３におけるマスク酸化膜４５と第１酸化膜３７との隙間に対向する部分、および第１酸化膜３７から露出するポリシリコン埋設体４４が酸化される。こうして、図１および図２に示すように、上方膜３０および下方膜３１で挟まれることによりフィールド酸化膜１２にその全体が埋設された、３つのフローティングプレート１７を形成することができる。また、フィールド酸化膜１２の両端部にバーズビーク部２９を形成することができる。   As a result, the portion of the epitaxial layer 3 facing the gap between the mask oxide film 45 and the first oxide film 37 and the polysilicon buried body 44 exposed from the first oxide film 37 are oxidized. Thus, as shown in FIGS. 1 and 2, three floating plates 17, which are entirely embedded in the field oxide film 12 by being sandwiched between the upper film 30 and the lower film 31, can be formed. Also, bird's beak portions 29 can be formed at both ends of the field oxide film 12.

そして、半導体装置１では、フィールド酸化膜１２に、ゲート電極１４と別体をなす３つのフローティングプレート１７が埋設されている。これにより、フィールド酸化膜１２内には、ゲート電極１４および第１フローティングプレート１７ａ、第１フローティングプレート１７ａおよび第２フローティングプレート１７ｂ、第２フローティングプレート１７ｂおよび第３フローティングプレート１７ｃ、ならびに第３フローティングプレート１７ｃおよびドレインコンタクトプラグ２３を、それぞれ対向電極とする４つのキャパシタが形成される。   In the semiconductor device 1, three floating plates 17 that are separate from the gate electrode 14 are embedded in the field oxide film 12. Thus, in the field oxide film 12, the gate electrode 14 and the first floating plate 17a, the first floating plate 17a and the second floating plate 17b, the second floating plate 17b and the third floating plate 17c, and the third floating plate Four capacitors are formed with 17c and drain contact plug 23 as counter electrodes.

各フローティングプレート１７がフィールド酸化膜１２に埋設されているので、フローティングプレート１７とエピタキシャル層３との距離が小さくなる。そのため、上記４つのキャパシタに生じる電界をエピタキシャル層３（ドリフト領域８）に良好に与えることができる。その結果、ソース−ドレイン間における電位分布の偏りを抑制することができ、耐圧を向上させることができる。   Since each floating plate 17 is embedded in the field oxide film 12, the distance between the floating plate 17 and the epitaxial layer 3 is reduced. Therefore, the electric field generated in the four capacitors can be favorably applied to the epitaxial layer 3 (drift region 8). As a result, the bias of the potential distribution between the source and the drain can be suppressed, and the breakdown voltage can be improved.

また、フィールド酸化膜１２内にキャパシタが４つ形成されるため、フィールド酸化膜１２内のキャパシタにおける対向電極間の間隔を小さくすることができ、キャパシタに生じる電界を、より一様な電界にすることができる。その結果、ソース−ドレイン間における電位分布の偏りを一層抑制することができる。
また、上記４つのキャパシタの対向電極となる３つのフローティングプレート１７が、隣接するプレート（ゲート電極１４およびドレインコンタクトプラグ２３を含む）の間隔が一定間隔ｄとなるように配置されている。そのため、ソース−ドレイン間における電位分布の偏りを抑制できるとともに、電位分布の均一化を図ることができる（等電位線の間隔の均一化を図ることができる）。 In addition, since four capacitors are formed in field oxide film 12, the distance between the counter electrodes in the capacitor in field oxide film 12 can be reduced, and the electric field generated in the capacitor is made more uniform. be able to. As a result, the bias of the potential distribution between the source and the drain can be further suppressed.
Further, the three floating plates 17 serving as the counter electrodes of the four capacitors are arranged such that the interval between adjacent plates (including the gate electrode 14 and the drain contact plug 23) is a constant interval d. Therefore, the bias of the potential distribution between the source and the drain can be suppressed, and the potential distribution can be made uniform (equal potential lines can be made uniform).

また、半導体装置１において、フィールド酸化膜１２におけるボディ領域７側端部の下方およびその周辺、つまり、バーズビーク部２９の下方およびその周辺には、電位分布の偏りが生じやすい（等電位線が密になりやすい）。この電位分布の偏りを効果的に解消するため、バーズビーク部２９から、エピタキシャル層３に電界を発生させることが好ましい。   Further, in the semiconductor device 1, the potential distribution tends to be biased below and around the body region 7 side end portion of the field oxide film 12, that is, below and around the bird's beak portion 29 (the equipotential lines are dense). ). In order to effectively eliminate this bias in potential distribution, it is preferable to generate an electric field from the bird's beak portion 29 to the epitaxial layer 3.

半導体装置１では、フィールド酸化膜１２の両端部にバーズビーク部２９が形成されている。そして、このバーズビーク部２９には、ゲート電極１４のフィールドプレート部１６が乗り上がっている。そのため、バーズビーク部２９下方の電位分布の偏りを、効果的に抑制することができる。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。 In the semiconductor device 1, bird's beak portions 29 are formed at both ends of the field oxide film 12. Then, the field plate portion 16 of the gate electrode 14 rides on the bird's beak portion 29. Therefore, the bias of the potential distribution below the bird's beak portion 29 can be effectively suppressed.
As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form.

たとえば、フローティングプレート１７は、フィールド酸化膜１２にその全体が埋設されていなくてもよい。たとえば、図４に示すように、フローティングプレート１７は、厚さ方向略中央よりも下部分４８がフィールド酸化膜１２に埋設され、中央よりも上部分４９がフィールド酸化膜１２の表面よりも上方に突出していてもよい。このような構成のフローティングプレート１７は、たとえば、ＬＯＣＯＳ法によるバーズビーク部２９の形成後、フィールド酸化膜１２の表面から厚さ方向途中まで至る膜用トレンチを形成し、この膜用トレンチにドープトポリシリコンを埋設することにより、形成することができる。   For example, the entire floating plate 17 may not be embedded in the field oxide film 12. For example, as shown in FIG. 4, the floating plate 17 has a lower portion 48 embedded in the field oxide film 12 than the center in the thickness direction, and an upper portion 49 higher than the center above the surface of the field oxide film 12. It may be protruding. In the floating plate 17 having such a configuration, for example, after the formation of the bird's beak portion 29 by the LOCOS method, a film trench extending from the surface of the field oxide film 12 to the middle in the thickness direction is formed. It can be formed by embedding silicon.

また、フローティングプレート１７は、ドレインコンタクトプラグ２３とゲート電極１４との間を、等間隔に分割するように配置されていなくてもよい。
また、フローティングプレート１７の数は、１つや２つであってもよいし、４つ以上あってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 Further, the floating plate 17 may not be arranged so as to divide the drain contact plug 23 and the gate electrode 14 at equal intervals.
Further, the number of floating plates 17 may be one or two, or four or more.
In addition, various design changes can be made within the scope of matters described in the claims.

本発明の一実施形態に係るＬＤＭＯＳＦＥＴを備える半導体装置の模式的な平面図である。It is a typical top view of a semiconductor device provided with LDMOSFET concerning one embodiment of the present invention. 図１の半導体装置をII−IIで示す切断線で切断したときの断面図である。It is sectional drawing when the semiconductor device of FIG. 1 is cut | disconnected by the cutting line shown by II-II. 図１および図２に示す半導体装置の製造方法を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the manufacturing method of the semiconductor device shown in FIG. 1 and FIG. 図３Ａの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3A. 図３Ｂの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3B. 図３Ｃの次の工程を示す模式的な断面図である。FIG. 3D is a schematic cross-sectional view showing the next step of FIG. 3C. 図３Ｄの次の工程を示す模式的な断面図である。FIG. 3D is a schematic cross-sectional view showing a step subsequent to FIG. 3D. 図３Ｅの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3E. 図３Ｆの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3F. 図３Ｇの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3G. 図３Ｈの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the process of FIG. 3H. 図３Ｉの次の工程を示す模式的な断面図である。FIG. 3D is a schematic cross-sectional view showing the next step of FIG. 3I. 図３Ｊの次の工程を示す模式的な断面図である。FIG. 3D is a schematic cross-sectional view showing a step subsequent to FIG. 3J. 図３Ｋの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3K. 図３Ｌの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3L. 図３Ｍの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the process of FIG. 3M. 図３Ｎの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3N. 図３Ｏの次の工程を示す模式的な断面図である。FIG. 3D is a schematic cross-sectional view showing the next step of FIG. 3O. 図１および図２に示す半導体装置の変形例を示す模式的な断面図である。FIG. 3 is a schematic cross-sectional view showing a modification of the semiconductor device shown in FIGS. 1 and 2. 従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。It is typical sectional drawing of a semiconductor device provided with the conventional LDMOSFET.

符号の説明Explanation of symbols

１ 半導体装置
３ エピタキシャル層（半導体層）
７ ボディ領域
９ ソース領域（第２不純物領域）
１１ ドレイン領域（第１不純物領域）
１２ フィールド酸化膜
１３ ゲート絶縁膜
１４ ゲート電極
１６ フィールドプレート部
１７ フローティングプレート
２３ ドレインコンタクトプラグ（コンタクト電極）
２８ 中央部
２９ バーズビーク部（第２酸化膜）
３７ 第１酸化膜
４０ プレート用トレンチ
４３ ポリシリコン埋設体（埋設体） 1 Semiconductor Device 3 Epitaxial Layer (Semiconductor Layer)
7 Body region 9 Source region (second impurity region)
11 Drain region (first impurity region)
12 Field oxide film 13 Gate insulating film 14 Gate electrode 16 Field plate portion 17 Floating plate 23 Drain contact plug (contact electrode)
28 Central part 29 Bird's beak part (second oxide film)
37 First oxide film 40 Trench for plate 43 Polysilicon buried body (buried body)

Claims (5)

シリコンを含む第１導電型の半導体材料からなる半導体層上に選択的に第１酸化膜を形成する工程と、
前記第１酸化膜を選択的にエッチングすることにより、前記第１酸化膜にトレンチを形成する工程と、
前記トレンチ内にポリシリコン材料を堆積させることにより、前記第１酸化膜に埋設された埋設体を形成する工程と、
ＬＯＣＯＳ法により、前記半導体層の表面における前記第１酸化膜の側方の部分を選択的に酸化させて、前記第１酸化膜の側方に第２酸化膜を一体的に形成し、前記第１酸化膜および前記第２酸化膜からなるフィールド酸化膜を形成する工程とを含む、半導体装置の製造方法。 Forming a first oxide film selectively on a semiconductor layer made of a semiconductor material of a first conductivity type containing silicon;
Forming a trench in the first oxide film by selectively etching the first oxide film;
Forming a buried body embedded in the first oxide film by depositing a polysilicon material in the trench;
A LOCOS method is used to selectively oxidize a side portion of the first oxide film on the surface of the semiconductor layer to form a second oxide film integrally on the side of the first oxide film. Forming a field oxide film comprising a first oxide film and the second oxide film. 前記フィールド酸化膜を形成する工程は、前記フィールド酸化膜の中央部の厚さよりも小さい厚さのバーズビーク部を、前記フィールド酸化膜の端部に形成する工程を含み、  The step of forming the field oxide film includes a step of forming a bird's beak portion having a thickness smaller than the thickness of the central portion of the field oxide film at an end portion of the field oxide film,
前記半導体装置の製造方法は、  The method for manufacturing the semiconductor device includes:
前記半導体層において前記フィールド酸化膜を挟んで互いに間隔を空けて設定された第１領域および第２領域のうち前記第１領域において、前記バーズビーク部の側方にゲート絶縁膜を形成する工程と、  Forming a gate insulating film on a side of the bird's beak in the first region among the first region and the second region which are set apart from each other across the field oxide film in the semiconductor layer;
前記バーズビーク部に乗り上がるように、前記ゲート絶縁膜上にゲート電極を形成する工程と、  Forming a gate electrode on the gate insulating film so as to ride on the bird's beak part;
前記第１領域において、前記ゲート絶縁膜を挟んで前記フィールド酸化膜と間隔が空くように、前記半導体層の表層部に第２導電型のボディ領域を形成する工程と、  Forming a second conductivity type body region in a surface layer portion of the semiconductor layer so as to be spaced from the field oxide film across the gate insulating film in the first region;
前記ボディ領域の表層部に、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域を形成する工程と、  Forming a first conductivity type second impurity region having an impurity concentration higher than an impurity concentration of the semiconductor layer in a surface layer portion of the body region;
前記第２領域において、前記半導体層の表層部に、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域を形成する工程とを含む、請求項１に記載の半導体装置の製造方法。  2. The method according to claim 1, further comprising: forming a first conductivity type first impurity region having an impurity concentration higher than an impurity concentration of the semiconductor layer in a surface layer portion of the semiconductor layer in the second region. A method for manufacturing a semiconductor device. 前記埋設体を形成する工程は、前記埋設体を複数形成する工程を含む、請求項２に記載の半導体装置の製造方法。  The method of manufacturing a semiconductor device according to claim 2, wherein the step of forming the embedded body includes a step of forming a plurality of the embedded bodies. 前記半導体装置の製造方法は、前記フィールド酸化膜の表面に沿って前記埋設体に対向するように、前記第１不純物領域に接続されるコンタクト電極を形成する工程を含み、  The method for manufacturing the semiconductor device includes a step of forming a contact electrode connected to the first impurity region so as to face the buried body along the surface of the field oxide film,
前記複数の埋設体を形成する工程は、前記コンタクト電極と前記ゲート電極との間が前記埋設体で等間隔に分割されるように、前記複数の埋設体を配置する工程を含む、請求項３に記載の半導体装置の製造方法。  The step of forming the plurality of embedded bodies includes a step of arranging the plurality of embedded bodies so that a space between the contact electrode and the gate electrode is divided at equal intervals by the embedded body. The manufacturing method of the semiconductor device as described in 2. above. 前記埋設体を形成する工程は、前記埋設体の全体を前記フィールド酸化膜に埋設する工程を含む、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。  5. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the buried body includes a step of burying the entire buried body in the field oxide film.
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