JP5353190B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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Description

本発明は、トレンチゲート構造の絶縁ゲート型半導体装置及びその製造方法に関する。   The present invention relates to an insulated gate semiconductor device having a trench gate structure and a method for manufacturing the same.

パワーデバイス用の絶縁ゲート型半導体装置では、一般的に、高耐圧化と低オン抵抗化がトレードオフの関係となる。高耐圧かつ低オン抵抗なトレンチゲート構造の絶縁ゲート型半導体装置として、例えば、図１８〜図２０に示すトレンチゲート型半導体装置が提案されている（特許文献１）。   In an insulated gate semiconductor device for a power device, generally, a high breakdown voltage and a low on-resistance have a trade-off relationship. As an insulated gate semiconductor device having a high breakdown voltage and low on-resistance trench gate structure, for example, a trench gate semiconductor device shown in FIGS. 18 to 20 has been proposed (Patent Document 1).

半導体装置９００は、図１８〜図２０に示すようなＰ拡散領域がフローティング状態となっているパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。図１８は半導体装置９００の平面図であり、図１９は図１８のＸＩＸ−ＸＩＸ部の断面図であり、図２０は図１９のＸＸ−ＸＸ部の断面図である。   The semiconductor device 900 is a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) in which a P diffusion region as shown in FIGS. 18 is a plan view of the semiconductor device 900, FIG. 19 is a cross-sectional view of the XIX-XIX portion of FIG. 18, and FIG. 20 is a cross-sectional view of the XX-XX portion of FIG.

半導体装置９００は、図１８に示すように電流が流れるセルエリア（図１８中の破線枠Ｘ内）と、そのセルエリアを囲む終端エリア（図１８中の破線枠Ｘ外）とによって構成されている。セルエリア内には複数のゲートトレンチ９１２が、終端エリア内には３本の終端トレンチ９３１がそれぞれ設けられている。   As shown in FIG. 18, the semiconductor device 900 includes a cell area (inside a broken line frame X in FIG. 18) through which a current flows and a terminal area (outside the broken line frame X in FIG. 18) surrounding the cell area. Yes. A plurality of gate trenches 912 are provided in the cell area, and three termination trenches 931 are provided in the termination area.

図１９に示すように、半導体装置９００のセルエリアでは、半導体基板の上面側にゲート電極９０１およびソース電極９０２が形成されている。半導体基板の下面側にはドレイン電極９０３が形成されている。ドレイン電極９０３側から、Ｎ＋ドレイン領域９０４、Ｎ−ドリフト領域９０５が設けられている。Ｎ−ドリフト領域９０５の上端は、Ｐ−ボディ領域９０６に接している。半導体基板の上面からゲートトレンチ９１２が設けられている。ゲートトレンチ９１２は、Ｐ−ボディ領域９０６を貫通してＮ−ドリフト領域９０４まで伸びている。ゲートトレンチ９１２内部にはゲート絶縁膜９１３が形成され、その内側にゲート電極９０１が配されている。ゲートトレンチ９１２の底面はＰ拡散領域９０７によって包囲されている。Ｐ拡散領域９０７は、Ｎ−ドリフト領域９０５によってＰ−ボディ領域９０６より分離されている。隣り合うゲートトレンチ９１２の間には、Ｐ−ボディ領域９０６と接して、半導体基板上面側に２つのＮ＋ソース領域９０８およびコンタクトＰ＋領域９０９が設けられている。Ｎ＋ソース領域９０８は、ゲートトレンチ９１２に接触している。ソース電極９０２は、ゲートトレンチ９１２の間に設けられ、半導体基板の上面で２つのＮ＋ソース領域９０８およびコンタクトＰ＋領域９０９と接している。 As shown in FIG. 19, in the cell area of the semiconductor device 900, a gate electrode 901 and a source electrode 902 are formed on the upper surface side of the semiconductor substrate. A drain electrode 903 is formed on the lower surface side of the semiconductor substrate. From the drain electrode 903 side, an N + drain region 904 and an N − drift region 905 are provided. The upper end of the N − drift region 905 is in contact with the P − body region 906. A gate trench 912 is provided from the upper surface of the semiconductor substrate. Gate trench 912 extends through P − body region 906 to N − drift region 904. A gate insulating film 913 is formed inside the gate trench 912, and a gate electrode 901 is disposed on the inside thereof. The bottom surface of the gate trench 912 is surrounded by the P diffusion region 907. P diffusion region 907 is separated from P-body region 906 by N − drift region 905. Between the adjacent gate trenches 912, two N + source regions 908 and a contact P + region 909 are provided on the upper surface side of the semiconductor substrate in contact with the P − body region 906. N + source region 908 is in contact with gate trench 912. The source electrode 902 is provided between the gate trenches 912 and is in contact with the two N + source regions 908 and the contact P + region 909 on the upper surface of the semiconductor substrate.

さらに、図２０に示すように、ゲートトレンチ９１２の長手方向の両端に接してＰ−−拡散領域９１１が設けられている。Ｐ−−拡散領域９１１は、ゲートトレンチ９１２の下端に設けられたＰ拡散領域９０７とＰ−ボディ領域９０６に導通している。Ｐ−−拡散領域９１１は、ゲート電圧のオフ時で、逆バイアス電圧が加わった時には、Ｐ拡散領域９０７よりも先に空乏化される濃度および巾に設定されている。 Furthermore, as shown in FIG. 20, P −− diffusion regions 911 are provided in contact with both ends in the longitudinal direction of the gate trench 912. The P −− diffusion region 911 is electrically connected to the P diffusion region 907 and the P − body region 906 provided at the lower end of the gate trench 912. The P −− diffusion region 911 is set to a concentration and width that are depleted before the P diffusion region 907 when the gate voltage is off and a reverse bias voltage is applied.

半導体装置９００では、ゲート電圧のオン／オフを切り替えると、図２０に示すＰ−−拡散領域９１１の抵抗値が変わるため、Ｐ拡散領域９０７とＰ−ボディ領域９０６との電気的な接続もオン／オフされ、高耐圧化と低オン抵抗とを両立できる。 In the semiconductor device 900, when the gate voltage is switched on / off, the resistance value of the P −− diffusion region 911 shown in FIG. 20 changes, so that the electrical connection between the P diffusion region 907 and the P− body region 906 is also turned on. / Off, which can achieve both high breakdown voltage and low on-resistance.

ゲート電圧がオフの場合には、Ｐ−−拡散領域９１１が空乏化されて高抵抗な領域となって、Ｐ拡散領域９０７とＰ−ボディ領域９０６は電気的に非接続となる。これによって、Ｐ拡散領域９０７はフローティング状態となる。このため、一般的なフローティングＰ構造の半導体装置と同様に、Ｐ−ボディ領域９０６とＮ−ドリフト領域９０５のＰＮ接合箇所と、Ｎ−ドリフト領域９０５とＰ拡散領域９０７のＰＮ接合箇所の２箇所に空乏層が広がることによってドレイン−ソース間の耐圧が確保される。 When the gate voltage is off, the P −− diffusion region 911 is depleted and becomes a high resistance region, and the P diffusion region 907 and the P − body region 906 are electrically disconnected. As a result, the P diffusion region 907 enters a floating state. Therefore, in the same manner as in a general floating P structure semiconductor device, there are two PN junction locations of P − body region 906 and N − drift region 905, and PN junction locations of N − drift region 905 and P diffusion region 907. The breakdown voltage between the drain and the source is ensured by spreading the depletion layer.

空乏層が広がった状態でゲート電圧がオンにスイッチングされると、Ｐ−ボディ領域９０６にチャネルが生じ、Ｎ＋ソース領域９０８とＮ−ドリフト領域９０５との間が導通する。トレンチ端部のＰ−−拡散領域９１１はチャネル領域には形成されていないため、Ｐ−−拡散領域９１１が高抵抗であっても半導体装置のオン抵抗は高くならない。ゲート電圧がオンになり、ドレイン−ソース間で電流が流れると、空乏層が狭められて、チャネル領域の抵抗は低下していく。このとき、Ｐ拡散領域９０７がフローティング状態となっていると、チャージアップが発生し、オン抵抗が速やかに低下しなくなるという問題が生じ得る。半導体装置９００においては、Ｐ−−拡散領域９１１が、Ｐ−ボディ領域９０６からＰ拡散領域９０７へホールが供給される経路として機能する。このため、速やかにＰ拡散領域９０７により形成された空乏層が縮小される。これによって、ドレイン−ソース間の抵抗、すなわちオン抵抗がより迅速に低下し、定常状態のオン抵抗の値に達するまでの時間が短くなる。
特開２００７−２４２８５２号公報 When the gate voltage is switched on with the depletion layer spread, a channel is generated in the P − body region 906, and the N + source region 908 and the N − drift region 905 conduct. Since the P −− diffusion region 911 at the end of the trench is not formed in the channel region, the on-resistance of the semiconductor device does not increase even if the P −− diffusion region 911 has a high resistance. When the gate voltage is turned on and a current flows between the drain and the source, the depletion layer is narrowed and the resistance of the channel region decreases. At this time, if the P diffusion region 907 is in a floating state, a problem may occur in which charge-up occurs and the on-resistance does not quickly decrease. In the semiconductor device 900, the P −− diffusion region 911 functions as a path through which holes are supplied from the P − body region 906 to the P diffusion region 907. For this reason, the depletion layer formed by the P diffusion region 907 is quickly reduced. As a result, the drain-source resistance, that is, the on-resistance, decreases more rapidly, and the time required to reach the steady-state on-resistance value is shortened.
JP 2007-242852 A

しかしながら、特許文献１に記載された技術では、Ｐ拡散領域９０７へホールを供給するためのＰ−−拡散領域９１１がトレンチ端部に設けられる。このため、Ｐ−−拡散領域９１１を設置する箇所や個数が、セルエリアのトレンチの構造や配置によって制限されてしまう。より良好なオン抵抗特性を得るためには、キャリア供給経路となる拡散領域を、セルエリア全面に亘ってほぼ均等に設置することが好ましい。特許文献１の技術によって、キャリア供給経路となる拡散領域をセルエリアの全面に均等に設置しようとすると、図２１に示すように、トレンチを分割して、セルエリアの中央部にもトレンチの端部が存在するようにしなければならない。このように、特許文献１の技術では、キャリア供給経路となる拡散領域をセルエリアの全面に均等に配置しようとすると、セル領域内でのトレンチの設計が制限されてしまうという問題があった。 However, in the technique described in Patent Document 1, a P −− diffusion region 911 for supplying holes to the P diffusion region 907 is provided at the end of the trench. For this reason, the location and number of the P −− diffusion regions 911 are limited by the structure and arrangement of the trenches in the cell area. In order to obtain better on-resistance characteristics, it is preferable that the diffusion region serving as a carrier supply path is provided almost uniformly over the entire cell area. If the diffusion region serving as a carrier supply path is to be evenly installed on the entire surface of the cell area by the technique of Patent Document 1, the trench is divided as shown in FIG. The part must be present. As described above, the technique disclosed in Patent Document 1 has a problem that if the diffusion region serving as a carrier supply path is evenly arranged on the entire surface of the cell area, the design of the trench in the cell region is limited.

そこで、本発明では、第１導電型のドリフト領域の表面に第２導電型のボディ領域が積層されている半導体基板を備えた半導体装置であり、半導体基板の上面（ボディ領域側の面）からボディ領域を貫通する複数の第１トレンチと、第１トレンチ内に配置されているゲート電極と、ゲート電極を被覆している絶縁膜と、第１トレンチの底部を包囲しており、ドリフト領域によってボディ領域より分離されている第２導電型の第１拡散領域と、隣り合う第１トレンチの間に第１トレンチの長手方向に沿って互いに間隔を空けて配置され、かつ、その底部がボディ領域内にあってドリフト領域に達していない複数の第２トレンチと、隣り合う第１トレンチの間のドリフト領域の第２トレンチの下方となる位置に設けられており、その一端部がボディ領域に接する一方で他端部が第１拡散領域に接し、ドリフト領域によって第１トレンチから分離されている複数の第２導電型の第２拡散領域と、を備えている半導体装置を提供する。 Therefore, the present invention is a semiconductor device including a semiconductor substrate in which a body region of the second conductivity type is stacked on the surface of the drift region of the first conductivity type, and the top surface of the semiconductor substrate (surface on the body region side) a plurality of first trenches through the laboratory di region, a gate electrode disposed in the first trench, an insulating film covering the gate electrode, surrounds the bottom of the first trench, the drift The first diffusion region of the second conductivity type separated from the body region by the region and the adjacent first trench are spaced apart from each other along the longitudinal direction of the first trench, and the bottom portion thereof is a plurality of second trenches that does not reach the drift region in the body region, provided at a position below the second trench in the drift region between the first trench adjacent one end thereof Bode The other end while in contact with the area in contact with the first diffusion region to provide a semiconductor device which comprises a plurality of second diffusion regions of a second conductivity type which is separated from the first trench by a drift region.

本発明の半導体装置においては、キャリア供給経路として機能する第２拡散領域を、隣り合う第１トレンチの間に設置する。このため、第１トレンチの間の任意の箇所に任意の数だけ、キャリア供給経路となる拡散領域を設置することができる。第１トレンチの両端に第２拡散領域を設置する従来技術と比較して、キャリア供給経路として機能する拡散領域の設置箇所や個数を調整し易い。   In the semiconductor device of the present invention, the second diffusion region functioning as a carrier supply path is provided between the adjacent first trenches. For this reason, an arbitrary number of diffusion regions serving as carrier supply paths can be provided at arbitrary locations between the first trenches. Compared with the prior art in which the second diffusion regions are installed at both ends of the first trench, it is easy to adjust the installation location and number of diffusion regions that function as a carrier supply path.

また、本発明においては、隣り合う第１トレンチの間であって第２拡散領域の上面側には、底部がボディ領域内にあってドリフト領域に達していない第２トレンチが設けられていてもよい。第２トレンチを設ける場合には、第２トレンチの底部からイオン注入を行うことで、簡便に第２拡散領域を形成することができる。   Further, in the present invention, even if there is a second trench between the adjacent first trenches and on the upper surface side of the second diffusion region, the bottom portion is in the body region and does not reach the drift region. Good. In the case where the second trench is provided, the second diffusion region can be easily formed by performing ion implantation from the bottom of the second trench.

本発明においては、第２トレンチの形態を必要なキャリア供給量等に応じて変更し、その底部に第２拡散領域を設けることで、キャリア供給経路である第２拡散領域の設置の形態を調整できる。例えば、第２トレンチは、半導体装置の積層方向に柱状に伸びていてもよい（半導体装置の上面から見ると例えば円形状となる。）。また、半導体装置の積層方向に伸びるとともに、第１トレンチの長手方向に伸びていてもよい（半導体装置の上面から見ると第１トレンチに平行な線状となる）。この場合、第２トレンチの底部からイオン注入を行うことで、第１トレンチの長手方向に伸びる第２拡散領域を設置できる。   In the present invention, the configuration of the second diffusion region, which is a carrier supply path, is adjusted by changing the configuration of the second trench according to the required carrier supply amount and the like, and providing the second diffusion region at the bottom thereof. it can. For example, the second trench may extend in a columnar shape in the stacking direction of the semiconductor device (for example, a circular shape when viewed from the upper surface of the semiconductor device). In addition, the semiconductor device may extend in the stacking direction of the semiconductor device and may extend in the longitudinal direction of the first trench (when viewed from the top surface of the semiconductor device, a linear shape parallel to the first trench). In this case, by performing ion implantation from the bottom of the second trench, a second diffusion region extending in the longitudinal direction of the first trench can be installed.

第１トレンチと第２トレンチの間に第１導電型のソース領域が設けられていてもよい。この場合、ソース領域が第１トレンチと対向する第２トレンチの内壁面に露出し、ソース電極が第２トレンチ内に充填されるようにすれば、ソース電極とソース領域との接触面積を広く確保でき、オン抵抗低減により効果的である。   A source region of the first conductivity type may be provided between the first trench and the second trench. In this case, if the source region is exposed on the inner wall surface of the second trench facing the first trench and the source electrode is filled in the second trench, a wide contact area between the source electrode and the source region is secured. This is effective by reducing the on-resistance.

第２拡散領域と第２トレンチの間のボディ領域内に、ボディ領域よりも不純物濃度が高い第２導電型のコンタクト領域が設けられていてもよい。キャリア供給によるオン抵抗低減効果とコンタクト抵抗低減効果を得ることができ、半導体装置の小型化に寄与し得る。   A contact region of the second conductivity type having a higher impurity concentration than the body region may be provided in the body region between the second diffusion region and the second trench. An on-resistance reduction effect and a contact resistance reduction effect due to carrier supply can be obtained, which can contribute to miniaturization of the semiconductor device.

第１トレンチの長手方向の側端部に、底部がボディ領域内にあってドリフト領域に達していない段差部が設けられており、段差部の下面側には、その一端がボディ領域に接する一方でその他端が第１拡散領域に接する第２導電型の第３拡散領域が設けられていてもよい。第２トレンチを用いて第２拡散領域を形成する方法と同様に、第１トレンチの長手方向の側端部に設けられた段差部の底部からイオン注入を行うことで、側端部に第３拡散領域を形成することができる。   A step portion is provided at the side end portion in the longitudinal direction of the first trench, the bottom portion being in the body region and not reaching the drift region, and one end of the step portion is in contact with the body region on the lower surface side. A third diffusion region of the second conductivity type whose other end is in contact with the first diffusion region may be provided. Similar to the method of forming the second diffusion region using the second trench, ion implantation is performed from the bottom of the stepped portion provided at the side end in the longitudinal direction of the first trench, so that the third end is formed at the side end. A diffusion region can be formed.

また、本発明は、隣り合う第１トレンチの間に第１トレンチの長手方向に沿って互いに間隔を空けて配置された第２拡散領域を簡便に設置可能な半導体装置の製造方法も提供する。すなわち、この製造方法では、第２トレンチを第１トレンチの長手方向に沿って互いに間隔を空けて形成し、第２トレンチの底部からイオン注入を行うことで、キャリア供給経路として機能する第２拡散領域を簡便に形成することができる。 The present invention also provides a method of manufacturing a semiconductor device in which the second diffusion regions arranged between the first trenches adjacent to each other along the longitudinal direction of the first trench can be easily installed. That is, in this manufacturing method, the second trench along the longitudinal direction of the first trench is formed at a distance from each other, by performing an ion implantation from the bottom of the second trench, a second diffusion serves as a carrier supply path A region can be easily formed.

本発明によれば、第１トレンチの構造や配置を変えなくても、第２拡散領域の設置箇所や個数を適切に調節することが可能であり、低オン抵抗と高耐圧化を実現可能な半導体装置を提供できる。   According to the present invention, it is possible to appropriately adjust the installation location and number of the second diffusion regions without changing the structure and arrangement of the first trench, and it is possible to realize low on-resistance and high breakdown voltage. A semiconductor device can be provided.

以下に説明する実施例の主要な特徴を以下に列記する。
（特徴１） 第１導電型はＮ型であり、第２導電型がＰ型である。
（特徴２） 隣り合うゲートトレンチの間に設置される第２拡散領域は、隣り合うゲートトレンチの底部を包囲する複数の第１拡散領域と電気的に接続している。
（特徴３） 第２トレンチおよび第１トレンチの側端部に設けられた段差部の底部から垂直にイオン注入することによってキャリア供給経路を形成する。
（特徴４） イオン注入強度を調整してキャリア供給経路の濃度を調整する。 The main features of the embodiments described below are listed below.
(Feature 1) The first conductivity type is N-type, and the second conductivity type is P-type.
(Feature 2) The second diffusion region installed between the adjacent gate trenches is electrically connected to a plurality of first diffusion regions surrounding the bottom of the adjacent gate trench.
(Characteristic 3) A carrier supply path is formed by vertically ion-implanting from the bottom of the step portion provided at the side end of the second trench and the first trench.
(Feature 4) The concentration of the carrier supply path is adjusted by adjusting the ion implantation intensity.

本実施例に係る半導体装置１００は、図１〜図３に示すような、第１導電型をＮ型、第２導電型をＰ型とし、第１導電型のドリフト領域の表面に第２導電型のボディ領域が積層されているパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。図１は半導体装置１００のトレンチレイアウトを示す平面図であり、図２は図１のII−II部における半導体装置１００の断面図であり、図３は図１のIII−III部における半導体装置１００の断面図である。   The semiconductor device 100 according to the present embodiment is configured such that the first conductivity type is N-type and the second conductivity type is P-type as shown in FIGS. 1 to 3, and the second conductivity is formed on the surface of the drift region of the first conductivity type. A power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) in which a body region of a mold is laminated. 1 is a plan view showing a trench layout of the semiconductor device 100, FIG. 2 is a cross-sectional view of the semiconductor device 100 in the II-II portion of FIG. 1, and FIG. 3 is a semiconductor device 100 in the III-III portion of FIG. FIG.

半導体装置１００は、図１に示すように電流が流れるセルエリア（図１中の破線枠Ｘ内）と、そのセルエリアを囲む終端エリア（図１中の破線枠Ｘ外）とによって構成されている。セルエリア内には複数のゲートトレンチ１１２（請求項で言う第１トレンチに相当する）が、終端エリア内には終端トレンチ１３１がそれぞれ設けられている。図１に示すように、セルエリア内には、隣り合うゲートトレンチ１１２の間に複数の円柱形状（図１の平面図においては円形状に示されている）の第２トレンチ１２１が配置されている。第２トレンチ１２１は、ゲートトレンチ１１２の長手方向（図１のIII−IIIに示す方向）に対してほぼ等間隔に配置されている。尚、半導体装置１００においては、図１に示す平面上に、後に説明する層間絶縁膜およびソース電極等が形成されている。   As shown in FIG. 1, the semiconductor device 100 includes a cell area (inside a broken line frame X in FIG. 1) through which a current flows and a termination area (outside the broken line frame X in FIG. 1) surrounding the cell area. Yes. A plurality of gate trenches 112 (corresponding to first trenches in the claims) are provided in the cell area, and a termination trench 131 is provided in the termination area. As shown in FIG. 1, a plurality of cylindrical second trenches 121 (shown in a circular shape in the plan view of FIG. 1) are arranged between adjacent gate trenches 112 in the cell area. Yes. The second trenches 121 are arranged at substantially equal intervals with respect to the longitudinal direction of the gate trench 112 (the direction indicated by III-III in FIG. 1). In the semiconductor device 100, an interlayer insulating film, a source electrode, and the like, which will be described later, are formed on the plane shown in FIG.

図２に示すように、半導体装置１００のセルエリアでは、半導体基板の上面側にゲート電極（図示せず）に接続するトレンチゲート１０１およびソース電極１０２が形成され、下面側にドレイン電極１０３が形成されている。ドレイン電極１０３側から順に、Ｎ＋ドレイン領域１０４、Ｎ−ドリフト領域１０５が積層されている。Ｎ−ドリフト領域１０５の上端は、Ｐ−ボディ領域１０６と接している。 As shown in FIG. 2, in the cell area of the semiconductor device 100, a trench gate 101 and a source electrode 102 connected to a gate electrode (not shown) are formed on the upper surface side of the semiconductor substrate, and a drain electrode 103 is formed on the lower surface side. Has been. An N + drain region 104 and an N − drift region 105 are stacked in this order from the drain electrode 103 side. The upper end of N − drift region 105 is in contact with P − body region 106.

半導体基板の上面からＰ−ボディ領域１０６を貫通してＮ−ドリフト領域１０５まで伸びるゲートトレンチ１１２が設けられている。ゲートトレンチ１１２内部には、トレンチゲート１０１が配置挿入されている。トレンチゲート１０１の上面は、層間絶縁膜１１６で被覆されている。トレンチゲート１０１のＰ−ボディ領域１０６側の側面は、ゲート絶縁膜１１３によって被覆されている。 A gate trench 112 extending from the upper surface of the semiconductor substrate through the P − body region 106 to the N − drift region 105 is provided. A trench gate 101 is disposed and inserted inside the gate trench 112. The upper surface of the trench gate 101 is covered with an interlayer insulating film 116. A side surface of the trench gate 101 on the P − body region 106 side is covered with a gate insulating film 113.

ゲートトレンチ１１２の底部には、絶縁物の堆積による堆積絶縁層１１４が形成されている。ゲートトレンチ１１２の底部は堆積絶縁層１１４によって保護されるため、トレンチ底部からイオン注入を行った際にトレンチ底部に損傷が生じた場合にも、ゲート絶縁膜１１３およびトレンチゲート１０１は影響を受けない。   A deposited insulating layer 114 is formed on the bottom of the gate trench 112 by depositing an insulator. Since the bottom of the gate trench 112 is protected by the deposited insulating layer 114, the gate insulating film 113 and the trench gate 101 are not affected even when the bottom of the trench is damaged when ion implantation is performed from the bottom of the trench. .

ゲートトレンチ１１２の下端部から広がるようにＰ拡散領域１０７（請求項でいう第１拡散領域に相当する）が設けられている。Ｐ拡散領域１０７は、周囲をＮ−ドリフト領域１０５に囲まれており、Ｐ−ボディ領域１０６とは接していない。 A P diffusion region 107 (corresponding to a first diffusion region in the claims) is provided so as to spread from the lower end of the gate trench 112. P diffusion region 107 is surrounded by N − drift region 105 and is not in contact with P − body region 106.

セルエリアの外周を取り囲む３本の終端トレンチ１３１は、ゲートトレンチ１１２と同様にＰ−ボディ領域１０６を貫通してＮ−ドリフト領域１０５まで伸びている。３本の終端トレンチ１３１の下端部には、Ｐ拡散領域１３７が形成されている。３本の終端トレンチ１３１の内部には、堆積絶縁層１３８のみが充填されている。尚、全ての終端トレンチにおいて、その内部が堆積絶縁層で充填されていることは、必須の構成ではない。例えば、セルエリアに最も近い終端トレンチに、堆積絶縁層の上部に終端ゲートが配置挿入されていてもよい。この場合、終端ゲートは、ゲート絶縁膜によってＰ−ボディ領域側の側面と隔てられる。 Three termination trenches 131 that surround the outer periphery of the cell area extend through the P − body region 106 to the N − drift region 105, similarly to the gate trench 112. A P diffusion region 137 is formed at the lower ends of the three termination trenches 131. The three termination trenches 131 are filled only with the deposited insulating layer 138. Note that it is not an essential configuration that the inside of all the termination trenches is filled with the deposited insulating layer. For example, a termination gate may be disposed and inserted above the deposited insulating layer in the termination trench closest to the cell area. In this case, the termination gate is separated from the side surface on the P − body region side by the gate insulating film.

隣り合うゲートトレンチ１１２の間には、半導体基板上面側からＰ−ボディ領域１０６内に伸びる第２トレンチ１２１が設けられている。第２トレンチ１２１の下端は、Ｐ−ボディ領域１０６とＮ−ドリフト領域１０５との接触面１１５には到達していない。第２トレンチ１２１は、後述するＰ−拡散領域１１０の形成に用いられる。 Between the adjacent gate trenches 112, a second trench 121 extending from the upper surface side of the semiconductor substrate into the P − body region 106 is provided. The lower end of second trench 121 does not reach contact surface 115 between P − body region 106 and N − drift region 105. The second trench 121 is used for forming a P − diffusion region 110 described later.

第２トレンチ１２１とゲートトレンチ１１２に挟まれたＰ−ボディ領域１０６の上面には、Ｎ＋ソース領域１０８が設けられている。ソース電極１０２は、半導体基板の上面に設けられており、その一部が第２トレンチ１２１の内部を充填している。Ｎ＋ソース領域１０８は、ゲートトレンチ１１２と対向する第２トレンチ１２１の側面に露出している。これによって、ソース電極１０２とＮ＋ソース領域１０８との接触面積を広く確保でき、オン抵抗低減に寄与する。 An N + source region 108 is provided on the upper surface of the P − body region 106 sandwiched between the second trench 121 and the gate trench 112. The source electrode 102 is provided on the upper surface of the semiconductor substrate, and a part thereof fills the inside of the second trench 121. The N + source region 108 is exposed on the side surface of the second trench 121 facing the gate trench 112. As a result, a wide contact area between the source electrode 102 and the N + source region 108 can be secured, which contributes to a reduction in on-resistance.

図２に示すように、第２トレンチの下部にはＰ−拡散領域１１０（請求項でいう第２拡散領域に相当する）が形成されている。Ｐ−拡散領域１１０は、Ｐ−ボディ領域１０６からＮ−ドリフト領域１０５の方向に伸びている。Ｐ−拡散領域１１０の下部は、Ｎ−ドリフト領域１０５内において、隣り合う２つのゲートトレンチ１１２の下端に形成された２つのＰ拡散領域１０７と導通（接続）している。Ｐ−拡散領域１１０は、半導体装置１００に逆バイアス電圧が印加されたときに空乏化される濃度および巾（半導体積層方向の長さ）に設計されている。なお、Ｐ−拡散領域１１０とゲートトレンチ１１２との間にＮ−ドリフト領域１０５を設ける必要があるため、隣合うゲートトレンチ１１２の間隔よりもＰ−拡散領域１１０の巾（図１のII−IIに示す方向の長さ）は小さくされている。 As shown in FIG. 2, a P − diffusion region 110 (corresponding to the second diffusion region in the claims) is formed below the second trench. P − diffusion region 110 extends from P − body region 106 in the direction of N − drift region 105. The lower part of the P − diffusion region 110 is electrically connected (connected) to the two P diffusion regions 107 formed at the lower ends of the two adjacent gate trenches 112 in the N − drift region 105. The P − diffusion region 110 is designed to have a concentration and width (length in the semiconductor stacking direction) that are depleted when a reverse bias voltage is applied to the semiconductor device 100. Since it is necessary to provide the N − drift region 105 between the P − diffusion region 110 and the gate trench 112, the width of the P − diffusion region 110 (II-II in FIG. 1) is larger than the interval between the adjacent gate trenches 112. The length in the direction shown in FIG.

本実施例においては、Ｐ−拡散領域１１０とゲートトレンチ１１２との間にＮ−ドリフト領域１０５が設けられている。すなわち、ゲートトレンチ１１２の側面には、Ｎ−ドリフト領域１０５が設けられ、Ｐ−拡散領域１１０は設けられていない。このため、隣り合う２つのゲートトレンチ１１２の間にＰ−拡散領域１１０を設けても、オン抵抗が高くなりすぎることはない。また、本実施例では、Ｐ−拡散領域１１０と第２トレンチ１２１の間にコンタクトＰ＋領域１０９が設けられている。コンタクトＰ＋領域１０９は第２トレンチ１２１に埋め込まれたソース電極１０２と接しており、ボディＰ−領域１０６内に存在する。コンタクトＰ＋領域１０９によってホール供給によるオン抵抗低減効果とコンタクト抵抗低減効果を得ることができ、半導体装置の小型化に寄与する。 In this embodiment, an N − drift region 105 is provided between the P − diffusion region 110 and the gate trench 112. That is, the N − drift region 105 is provided on the side surface of the gate trench 112, and the P − diffusion region 110 is not provided. For this reason, even if the P − diffusion region 110 is provided between two adjacent gate trenches 112, the on-resistance does not become too high. In this embodiment, a contact P + region 109 is provided between the P − diffusion region 110 and the second trench 121. Contact P + region 109 is in contact with source electrode 102 embedded in second trench 121 and exists in body P − region 106. The contact P + region 109 can provide an effect of reducing on-resistance and contact resistance by supplying holes, contributing to downsizing of the semiconductor device.

本実施例の半導体装置１００においては、図３に示すように、ゲートトレンチ１１２の長手方向（図１のIII−IIIに示す方向）の両端部に段差部１２２が形成されている。段差部１２２は、Ｐ−ボディ領域１０６領域内に形成されている。段差部１２２の下端は、Ｐ−ボディ領域１０６とＮ−ドリフト領域１０５との接触面１１５よりも上に位置している。 In the semiconductor device 100 of the present embodiment, as shown in FIG. 3, stepped portions 122 are formed at both ends in the longitudinal direction of the gate trench 112 (the direction indicated by III-III in FIG. 1). Stepped portion 122 is formed in P − body region 106 region. The lower end of step 122 is located above contact surface 115 between P − body region 106 and N − drift region 105.

段差部１２２の下方には、Ｐ−拡散領域１１１（請求項でいう第３拡散領域に相当する）が形成されている。Ｐ−拡散領域１１１は段差部１２２の下端からＮ−ドリフト領域１０５側へ伸び、Ｐ−ボディ領域１０６およびＰ拡散領域１０７と導通している。Ｐ−拡散領域１１１は、半導体装置１００に逆バイアス電圧が印加されたときに空乏化される濃度および巾（半導体積層方向の長さ）に設計されている。 A P − diffusion region 111 (corresponding to a third diffusion region in the claims) is formed below the step portion 122. P − diffusion region 111 extends from the lower end of stepped portion 122 toward N − drift region 105 and is electrically connected to P − body region 106 and P diffusion region 107. The P − diffusion region 111 is designed to have a concentration and a width (length in the semiconductor stacking direction) that are depleted when a reverse bias voltage is applied to the semiconductor device 100.

図３に示した段差部１２２の巾ａは、下記の式によって示される内蔵電位による空乏層巾よりも広く、終端トレンチ１３３とゲートトレンチ１１２がＮ−ドリフト領域１０５まで伸びている部分（段差部を除く部分）の側面との間の距離Ｌよりも小さくなっている。

Figure 0005353190

Ｗ ：空乏層巾
ε ：半導体の誘電率
Ｖbi ：内蔵電位
q ：素電荷量
Nd ：ドナー不純物濃度 The width a of the stepped portion 122 shown in FIG. 3 is wider than the depletion layer width due to the built-in potential expressed by the following formula, and the portion where the termination trench 133 and the gate trench 112 extend to the N − drift region 105 (stepped portion It is smaller than the distance L between the side surface of the portion excluding ().
Figure 0005353190
W: Depletion layer width ε: Semiconductor dielectric constant V bi : Built-in potential
q: Elementary charge
N d : Donor impurity concentration

半導体装置１００では、ゲート電圧のオン／オフを切り替えると、図２および図３に示すＰ−拡散領域１１０（第２拡散領域）およびＰ−拡散領域１１１（第３拡散領域）の抵抗値が変わる。これによって、Ｐ拡散領域１０７（第１拡散領域）とＰ−ボディ領域１０６との電気的な接続がオン／オフされる。 In the semiconductor device 100, when the gate voltage is switched on / off, the resistance values of the P − diffusion region 110 (second diffusion region) and the P − diffusion region 111 (third diffusion region) shown in FIGS. 2 and 3 change. . As a result, electrical connection between P diffusion region 107 (first diffusion region) and P − body region 106 is turned on / off.

すなわち、ゲート電圧がオフの場合には、Ｐ−拡散領域１１０およびＰ−拡散領域１１１が空乏化されて高抵抗な領域となる。これによって、Ｐ拡散領域１０７とＰ−ボディ領域１０６は電気的に非接続となる。すなわち、Ｐ拡散領域１０７はフローティング状態となる。このため、一般的なフローティングＰ構造の半導体装置と同様に、Ｐ−ボディ領域１０６とＮ−ドリフト領域１０５とのＰＮ接合箇所と、トレンチ下のＰ拡散領域１０７とＮ−ドリフト領域１０５とのＰＮ接合箇所に空乏層が広がり、ドレイン−ソース間の耐圧が確保される。 That is, when the gate voltage is off, the P − diffusion region 110 and the P − diffusion region 111 are depleted and become high resistance regions. As a result, the P diffusion region 107 and the P − body region 106 are electrically disconnected. That is, the P diffusion region 107 is in a floating state. Therefore, as in a general floating P structure semiconductor device, the PN junction between the P − body region 106 and the N − drift region 105 and the PN between the P diffusion region 107 and the N − drift region 105 under the trench. A depletion layer spreads at the junction, and a breakdown voltage between the drain and the source is secured.

空乏層が広がった状態でゲート電圧がオンにスイッチングされると、Ｐ−ボディ領域１０５にチャネルが生じ、Ｎ＋ソース領域１０８とＮ−ドリフト領域１０５との間が導通する。Ｐ−拡散領域１１０とゲートトレンチ１１２との間には、Ｎ−ドリフト領域１０５が形成されているから（ゲートトレンチ１１２の側面にＮ−ドリフト領域１０５が形成されているから）、オン抵抗は高くならない。ゲート電圧がオンになり、ドレイン−ソース間で電流が流れ、空乏層が狭められる過程において、Ｐ−ボディ領域１０５からＰ拡散領域１０７へキャリアが供給される経路としてＰ＋拡散領域１１０およびＰ−拡散領域１１１が機能する。これによって速やかに空乏層が縮小され、オン抵抗の低下がより迅速に進行し、オン特性が改善される。 When the gate voltage is switched on with the depletion layer spread, a channel is generated in the P − body region 105, and the N + source region 108 and the N − drift region 105 are electrically connected. Since the N − drift region 105 is formed between the P − diffusion region 110 and the gate trench 112 (since the N − drift region 105 is formed on the side surface of the gate trench 112), the on-resistance is high. Don't be. Gate voltage is turned on, the drain - current flows between the source, in the process of the depletion layer is narrowed, P - P as a path of carriers from the body region 105 to the P diffusion region 107 is supplied + diffusion region 110 and P - The diffusion region 111 functions. As a result, the depletion layer is quickly reduced, the on-resistance decreases more rapidly, and the on-characteristic is improved.

本実施例では、隣り合うゲートトレンチ１１２の間であれば、任意の箇所に任意の数のＰ−拡散領域１１０を形成することができるため、キャリア供給量に適した設置箇所や個数のＰ−拡散領域１１０を設置しても、半導体装置設計の妨げにならない。 In this embodiment, any number of P − diffusion regions 110 can be formed at any location between adjacent gate trenches 112, so that the number of installation locations and the number of P − suitable for the carrier supply amount can be obtained. Even if the diffusion region 110 is provided, the design of the semiconductor device is not hindered.

例えば、図１においては円柱状の第２トレンチ１２１がゲートトレンチ１１２の長手方向に対して同じ位置に配置されているが、図１６に示すように千鳥状に配置することもできる。図１６のように配置すれば、セル領域に均等にＰ−拡散領域１１０を配置することができ、電流分布がより均一となってオン特性がより向上する。また、図１７（ａ）（ｂ）に示すように、ゲートトレンチ１１２に平行に線状に伸ばした第２トレンチ１２１を所定の間隔で配置して、その底部に線状にＰ−拡散領域１１０を形成することもできる。図１、図１６、図１７（ａ）（ｂ）のいずれの場合においても、ゲートトレンチ１１２の設計を変更する必要がない。 For example, in FIG. 1, the cylindrical second trenches 121 are arranged at the same position with respect to the longitudinal direction of the gate trench 112, but may be arranged in a staggered manner as shown in FIG. 16. If arranged as shown in FIG. 16, the P − diffusion region 110 can be evenly arranged in the cell region, the current distribution becomes more uniform, and the on-characteristics are further improved. Also, as shown in FIGS. 17A and 17B, second trenches 121 linearly extending in parallel with the gate trench 112 are arranged at predetermined intervals, and the P − diffusion region 110 is linearly formed at the bottom thereof. Can also be formed. In any of the cases of FIGS. 1, 16, 17A, and 17B, it is not necessary to change the design of the gate trench 112. FIG.

尚、Ｐ−拡散領域１１０がキャリア供給経路としての作用効果を発揮するにあたって、第２トレンチは必須の構成ではない。 It should be noted that the second trench is not an essential configuration for the P − diffusion region 110 to exhibit the function and effect as a carrier supply path.

次に、半導体装置１００の製造方法について、図４〜図１５を用いて説明する。まず、Ｎ＋ドレイン領域１０４となるＮ＋基板上に、Ｎ−型シリコン層をエピタキシャル成長により形成しておく。このＮ−型シリコン層（エピタキシャル層）に、半導体基板の上面側からイオン注入等を行うことによってＰ−ボディ領域１０６を形成する。これにより、図４に示すようなＮ−ドリフト領域１０５上にＰ−ボディ領域１０６を有する半導体基板が形成される。なお、図４〜図１４は、図３に対応する断面について示している。 Next, a method for manufacturing the semiconductor device 100 will be described with reference to FIGS. First, an N − type silicon layer is formed by epitaxial growth on an N + substrate to be the N + drain region 104. A P − body region 106 is formed in the N − type silicon layer (epitaxial layer) by performing ion implantation or the like from the upper surface side of the semiconductor substrate. Thereby, a semiconductor substrate having P − body region 106 on N − drift region 105 as shown in FIG. 4 is formed. 4 to 14 show a cross section corresponding to FIG.

次に、図５に示すように、半導体基板上にパターンマスク１５１を形成し、ＲＩＥ等のドライエッチングを行う。このエッチングにより、Ｐ−ボディ領域１０６を貫通するゲートトレンチ１１２および終端トレンチ１３１がまとめて形成される。 Next, as shown in FIG. 5, a pattern mask 151 is formed on the semiconductor substrate, and dry etching such as RIE is performed. By this etching, the gate trench 112 and the termination trench 131 that penetrate the P − body region 106 are collectively formed.

次に、図６に示すように、イオン注入により各トレンチ１１２，１３１の底面からＮ−ドリフト領域１０５内に不純物を打ち込む。その後、熱拡散処理を行うことにより、セルエリアのＰ拡散領域１０７、終端エリアのＰ拡散領域１３７が形成され、図７に示す状態になる。 Next, as shown in FIG. 6, impurities are implanted into the N − drift region 105 from the bottom surfaces of the trenches 112 and 131 by ion implantation. Thereafter, by performing a thermal diffusion process, a P diffusion region 107 in the cell area and a P diffusion region 137 in the termination area are formed, and the state shown in FIG. 7 is obtained.

次に、図８に示すように、ＣＶＤ（Chemical Vapor Deposition）法によってゲートトレンチ１１２内および終端トレンチ１３１内に絶縁膜１５２を堆積する。絶縁膜１５２としては、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜やＳｉＯ２、もしくはこれらの混合物を材料として用いることができる。次いで、堆積した絶縁膜１５２をエッチバックすることによって、シリコン面を露出させる（図８に示す状態）。 Next, as shown in FIG. 8, an insulating film 152 is deposited in the gate trench 112 and the termination trench 131 by a CVD (Chemical Vapor Deposition) method. As the insulating film 152, a TEOS (Tetra Ethyl Ortho Silicate) oxide film, SiO 2 , or a mixture thereof can be used as a material. Next, the deposited insulating film 152 is etched back to expose the silicon surface (state shown in FIG. 8).

次に、図９に示すように、半導体基板上にパターンマスク１５１を形成し、ＲＩＥ等のドライエッチングによってゲートトレンチ１１２の長手方向の両端部に段差部１２２を形成する。次いで、段差部１２２の底面からＮ−ドリフト領域１０５内にイオン注入によって不純物を打ち込む。その後、熱拡散処理を行うことにより、Ｐ−拡散領域１１１が形成される。なお、段差部１２２を形成する際は、段差部１２２の下端部がＮ−ドリフト領域１０５に達しないように、ドライエッチングの条件を調整する。次いで、図１０に示すように、段差部１２２に酸化膜１５２を埋め込み、その絶縁膜１５２をエッチバックすることによってシリコン面を露出させる。図１０に示すように、ゲートトレンチ１１２には、その長手方向の側端部に、底部がボディ領域１０６内にあってドリフト領域１０５に達していない段差部１２２が設けられ、段差部１２２を含むゲートトレンチ１１２内に絶縁膜１５２が充填された状態となる。 Next, as shown in FIG. 9, a pattern mask 151 is formed on the semiconductor substrate, and stepped portions 122 are formed at both ends in the longitudinal direction of the gate trench 112 by dry etching such as RIE. Next, impurities are implanted into the N − drift region 105 from the bottom surface of the stepped portion 122 by ion implantation. Thereafter, a P - diffusion region 111 is formed by performing a thermal diffusion process. When forming the stepped portion 122, the dry etching conditions are adjusted so that the lower end portion of the stepped portion 122 does not reach the N − drift region 105. Next, as shown in FIG. 10, an oxide film 152 is embedded in the stepped portion 122, and the insulating film 152 is etched back to expose the silicon surface. As shown in FIG. 10, the gate trench 112 is provided with a stepped portion 122 at the side end portion in the longitudinal direction thereof that has a bottom portion in the body region 106 and does not reach the drift region 105, and includes the stepped portion 122. The gate trench 112 is filled with the insulating film 152.

次に、ゲートトレンチ１１２内に堆積した絶縁膜１５２をドライエッチングすることで、トレンチゲート１０１を形成するためのスペースを確保する。次いで、熱酸化処理を行ってゲート絶縁膜を形成した後に、ゲート材を堆積すると、図１１の状態となる。ゲート材の成膜条件としては、例えば反応ガスとしてＳｉＨ４を含む混合ガスを用い、成膜温度を５８０℃〜６４０℃とし、常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。このゲート材が、トレンチゲート１０１となる。 Next, the insulating film 152 deposited in the gate trench 112 is dry-etched to secure a space for forming the trench gate 101. Next, when a gate material is deposited after performing a thermal oxidation process to form a gate insulating film, the state shown in FIG. 11 is obtained. As a film forming condition of the gate material, for example, a mixed gas containing SiH 4 is used as a reaction gas, a film forming temperature is set to 580 ° C. to 640 ° C., and a polysilicon film having a thickness of about 800 nm is formed by an atmospheric pressure CVD method. . This gate material becomes the trench gate 101.

以降の製造工程は、半導体装置１００の図２に対応する断面（図１のII−II断面）を示す図１２〜図１５を用いて説明する。図１２は、図１１のＸII−ＸII部の断面図である。まず、図１３に示すように、半導体基板上にパターンマスク１５１を形成する。次いで、ＲＩＥ等のドライエッチングによって、隣合うゲートトレンチ１１２の間に第２トレンチ１２１を形成する。次に、図１４に示すように、イオン注入により第２トレンチの底面からＮ−ドリフト領域１０５及びＰ−ボディ領域１０６に不純物を打ち込む。本実施例においては、加速電圧を変えて、２度のイオン注入を行う。まず、高加速電圧で、半導体装置１００のより深い位置、すなわち、Ｐ拡散領域１０７が形成された深さまでＰ領域を形成できるように、イオン注入を行う。次に、低加速電圧で、第２トレンチ１２１の下端部近傍にのみイオン注入を行う。その後、熱拡散処理を行うことにより、Ｐ−拡散領域１１０およびコンタクトＰ＋領域１０９を形成する（図１５）。 The subsequent manufacturing process will be described with reference to FIGS. 12 to 15 showing a cross section of the semiconductor device 100 corresponding to FIG. 2 (II-II cross section of FIG. 1). 12 is a cross-sectional view taken along a line XII-XII in FIG. First, as shown in FIG. 13, a pattern mask 151 is formed on a semiconductor substrate. Next, the second trench 121 is formed between the adjacent gate trenches 112 by dry etching such as RIE. Next, as shown in FIG. 14, impurities are implanted into the N − drift region 105 and the P − body region 106 from the bottom surface of the second trench by ion implantation. In this embodiment, the ion implantation is performed twice by changing the acceleration voltage. First, ion implantation is performed at a high acceleration voltage so that the P region can be formed to a deeper position of the semiconductor device 100, that is, a depth where the P diffusion region 107 is formed. Next, ion implantation is performed only near the lower end of the second trench 121 at a low acceleration voltage. Thereafter, P − diffusion region 110 and contact P + region 109 are formed by performing thermal diffusion treatment (FIG. 15).

さらに、ゲートトレンチ１１２と対向する第２トレンチ１２１の側面に、ヒ素やリン等のイオンを注入し、その後、熱拡散処理を行うことによってＮ+ ソース領域１０８を形成する。次いで、半導体基板上に層間絶縁膜１１６等を形成し、最後に、ソース電極１０２、ドレイン電極１０３等を形成することにより、図１〜図３に示すような、トレンチゲート型の半導体装置１００が作製される。   Further, ions such as arsenic and phosphorus are implanted into the side surface of the second trench 121 facing the gate trench 112, and then N + source region 108 is formed by performing thermal diffusion treatment. Next, the interlayer insulating film 116 and the like are formed on the semiconductor substrate, and finally the source electrode 102 and the drain electrode 103 and the like are formed, whereby the trench gate type semiconductor device 100 as shown in FIGS. Produced.

上記のとおり、本実施例においては、ボディ領域よりも浅い第２トレンチ、ボディ領域よりも浅い段差部を持つ第１トレンチを形成し、これら第２トレンチの底部および第１トレンチの段差部の底部から垂直にイオン注入することによって、第２拡散領域および第３拡散領域を形成する。また、第２トレンチおよび第１トレンチの段差部の巾を調整することで、その下部に形成する第２拡散領域および第３拡散領域の巾を容易に調整することが可能である。さらに、第２トレンチについては、レジストのパターンを変更するだけで、ゲートトレンチ間の任意の箇所に任意の個数を設置することができる。これによって、第２拡散領域を所望の位置に所望の数だけ形成することができる。   As described above, in this embodiment, the second trench shallower than the body region and the first trench having the stepped portion shallower than the body region are formed, and the bottom of the second trench and the stepped portion of the first trench are formed. The second diffusion region and the third diffusion region are formed by implanting ions vertically. Further, by adjusting the widths of the step portions of the second trench and the first trench, it is possible to easily adjust the widths of the second diffusion region and the third diffusion region formed below the second trench. Furthermore, the number of the second trenches can be set at an arbitrary position between the gate trenches only by changing the resist pattern. Accordingly, a desired number of second diffusion regions can be formed at a desired position.

なお、上記に説明した半導体装置の製造方法においては、はじめに第１トレンチの段差部以外の部分および第１拡散領域を形成し、次に第１トレンチの段差部および第３拡散領域を形成し、最後に第２トレンチおよび第２拡散領域を形成したが、この順序でなくとも、各拡散領域を形成可能である。また、それぞれの拡散領域を別工程で形成したが、工程の一部が同時に行われてもよい。例えば、第２トレンチと第１トレンチの段差部が同じ深さであれば、一度のエッチングによって第２トレンチと段差部の両方を形成することもできる。さらに、第２拡散領域と第３拡散領域の不純物濃度や分布が同程度であれば、一度のイオン注入で形成することもできる。また、例えば、第１トレンチを段差部がある状態で形成した後、段差部を含む第１トレンチ全体の底部から一度にイオン注入を行って、第１拡散領域および第３拡散領域を同時に形成することも可能である。   In the semiconductor device manufacturing method described above, first, a portion other than the step portion of the first trench and the first diffusion region are formed, and then the step portion and the third diffusion region of the first trench are formed. Finally, the second trench and the second diffusion region are formed, but each diffusion region can be formed even if it is not in this order. Moreover, although each diffusion area | region was formed in another process, a part of process may be performed simultaneously. For example, if the step portions of the second trench and the first trench have the same depth, both the second trench and the step portion can be formed by one etching. Further, if the second diffusion region and the third diffusion region have the same impurity concentration and distribution, they can be formed by one ion implantation. Further, for example, after forming the first trench with the stepped portion, ion implantation is performed at once from the bottom of the entire first trench including the stepped portion, thereby forming the first diffusion region and the third diffusion region at the same time. It is also possible.

また、本実施例で開示した第２拡散領域であるＰ−拡散領域１１０がホール供給経路としての作用効果を発揮するにあたって、第３拡散領域および第１トレンチの段差部は必須の構成ではない。同様に、第３拡散領域であるＰ−拡散領域１１１がホール供給経路としての作用効果を発揮するにあたって、第２拡散領域および第２トレンチは必須の構成ではない。また、第１トレンチが段差部を備えることによって第３拡散領域を精度よく形成する技術は、それだけで充分な技術的有用性を備えている。 Further, when the P − diffusion region 110, which is the second diffusion region disclosed in the present embodiment, exerts the function and effect as the hole supply path, the step portions of the third diffusion region and the first trench are not essential. Similarly, the second diffusion region and the second trench are not essential components when the P − diffusion region 111 which is the third diffusion region exerts an effect as a hole supply path. Moreover, the technology for forming the third diffusion region with high accuracy by providing the step portion in the first trench has sufficient technical usefulness.

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、各半導体領域については、Ｐ型とＮ型を入れ替えてもよい。   As mentioned above, although the Example of this invention was described in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. For example, for each semiconductor region, the P-type and the N-type may be interchanged.

本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

実施例の半導体装置の平面図である。It is a top view of the semiconductor device of an example. 図１に示した実施例の半導体装置のII−II断面図である。It is II-II sectional drawing of the semiconductor device of the Example shown in FIG. 図１に示した実施例の半導体装置のIII−III断面図である。FIG. 3 is a sectional view of the semiconductor device according to the embodiment shown in FIG. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of an Example. 実施例の半導体装置の変形例を示す図である。It is a figure which shows the modification of the semiconductor device of an Example. 実施例の半導体装置の変形例を示す図であり、図１７（ａ）および図１７（ｂ）は線状の第２トレンチの配置を説明する図である。It is a figure which shows the modification of the semiconductor device of an Example, Fig.17 (a) and FIG.17 (b) are figures explaining arrangement | positioning of a linear 2nd trench. 従来例の半導体装置の平面図である。It is a top view of the semiconductor device of a prior art example. 図１８に示した従来の半導体装置のＸＩＸ−ＸＩＸ断面図である。It is XIX-XIX sectional drawing of the conventional semiconductor device shown in FIG. 図１８に示した従来の半導体装置のＸＸ−ＸＸ断面図である。It is XX-XX sectional drawing of the conventional semiconductor device shown in FIG. 従来例の半導体装置の平面図である。It is a top view of the semiconductor device of a prior art example.

符号の説明Explanation of symbols

１０１ トレンチゲート
１０２ ソース電極
１０３ ドレイン電極
１０４ Ｎ＋ドレイン領域
１０５ Ｎ−ドリフト領域
１０６ Ｐ−ボディ領域
１０７ Ｐ拡散領域
１０８ Ｎ＋ソース領域
１０９ コンタクトＰ＋領域
１１０ Ｐ−拡散領域（第２拡散領域）
１１１ Ｐ−拡散領域（第３拡散領域）
１１２ ゲートトレンチ
１１３ ゲート絶縁膜
１１４ 堆積絶縁層
１１５ 接触面
１１６ 層間絶縁膜
１２１ 第２トレンチ
１２２ 段差部
１３１ 終端トレンチ
１３７ 終端Ｐ拡散領域
１３８ 堆積絶縁層
１５１ パターンマスク
１５２ 絶縁膜
９００ 半導体装置
９０１ ゲート電極
９０２ ソース電極
９０３ ドレイン電極
９０４ Ｎ−ドリフト領域
９０５ Ｎ＋ドレイン領域
９０６ Ｐ−ボディ領域
９０７ Ｐ拡散領域
９０８ Ｎ＋ソース領域
９０９ コンタクトＰ＋領域
９１１ Ｐ−−拡散領域
９１２ ゲートトレンチ
９１３ ゲート絶縁膜
９１４ 堆積絶縁層
９３１ 終端トレンチ 101 trench gate 102 source electrode 103 drain electrode 104 N + drain region 105 N − drift region 106 P − body region 107 P diffusion region 108 N + source region 109 contact P + region 110 P − diffusion region (second diffusion region)
111 P - diffusion region (third diffusion region)
112 Gate trench 113 Gate insulating film 114 Deposited insulating layer 115 Contact surface 116 Interlayer insulating film 121 Second trench 122 Stepped portion 131 Termination trench 137 Termination P diffusion region 138 Deposited insulating layer 151 Pattern mask 152 Insulating film 900 Semiconductor device 901 Gate electrode 902 Source electrode 903 Drain electrode 904 N − Drift region 905 N + Drain region 906 P − Body region 907 P Diffusion region 908 N + Source region 909 Contact P + Region 911 P − Diffusion region 912 Gate trench 913 Gate insulating film 914 Deposition insulation Layer 931 termination trench

Claims (7)

第１導電型のドリフト領域の表面に第２導電型のボディ領域が積層されている半導体基板を備えた半導体装置であり、
前記半導体基板の上面から前記ボディ領域を貫通する複数の第１トレンチと、
前記第１トレンチ内に配置されているゲート電極と、
前記ゲート電極を被覆している絶縁膜と、
前記第１トレンチの底部を包囲しており、ドリフト領域によってボディ領域より分離されている第２導電型の第１拡散領域と、
前記隣り合う第１トレンチの間に前記第１トレンチの長手方向に沿って互いに間隔を空けて配置され、かつ、その底部が前記ボディ領域内にあって前記ドリフト領域に達していない複数の第２トレンチと、
隣り合う第１トレンチの間のドリフト領域の前記第２トレンチの下方となる位置に設けられており、その一端部がボディ領域に接する一方で他端部が第１拡散領域に接し、ドリフト領域によって第１トレンチから分離されている複数の第２導電型の第２拡散領域と、
を備える、半導体装置。 A semiconductor device comprising a semiconductor substrate in which a body region of a second conductivity type is stacked on the surface of a drift region of a first conductivity type,
A plurality of first trenches penetrating the body region from an upper surface of the semiconductor substrate;
A gate electrode disposed in the first trench;
An insulating film covering the gate electrode;
A first diffusion region of a second conductivity type surrounding the bottom of the first trench and separated from the body region by a drift region;
A plurality of second trenches arranged between the neighboring first trenches along the longitudinal direction of the first trench and spaced apart from each other and whose bottoms are in the body region and do not reach the drift region. Trenches,
The drift region between adjacent first trenches is provided at a position below the second trench , one end of which is in contact with the body region while the other end is in contact with the first diffusion region, A plurality of second conductivity type second diffusion regions separated from the first trench;
A semiconductor device comprising: 前記第２トレンチは、半導体装置の積層方向に伸びていることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the second trench extends in a stacking direction of the semiconductor device. 前記第２トレンチは、前記第１トレンチの長手方向にも伸びており、前記第２拡散領域が前記第１トレンチの長手方向に伸びていることを特徴とする請求項２に記載の半導体装置。 The second trench extends to a longitudinal direction of the first trench, the semiconductor device according to claim 2, wherein the second diffusion region is extended in the longitudinal direction of the first trench. 前記第１トレンチと前記第２トレンチの間に第１導電型のソース領域が設けられており、前記ソース領域は前記第１トレンチと対向する前記第２トレンチの内壁面に露出しており、前記ソース電極が前記第２トレンチ内に充填されていることを特徴とする請求項１乃至３のいずれか一項の半導体装置。 A source region of a first conductivity type is provided between the first trench and the second trench, and the source region is exposed on an inner wall surface of the second trench facing the first trench, the semiconductor device of any one of claims 1 to 3 source electrode is characterized in that it is filled in the second trench. 前記第２拡散領域と前記第２トレンチの間の前記ボディ領域内には第２導電型のコンタクト領域が設けられており、前記コンタクト領域の不純物濃度は、前記ボディ領域の不純物濃度よりも高濃度であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。 A contact region of a second conductivity type is provided in the body region between the second diffusion region and the second trench, and the impurity concentration of the contact region is higher than the impurity concentration of the body region. The semiconductor device according to claim 1 , wherein the semiconductor device is a semiconductor device. 前記第１トレンチの長手方向の側端部には、底部が前記ボディ領域内にあって前記ドリフト領域に達していない段差部が設けられており、
前記段差部の下面側には、その一端が前記ボディ領域に接する一方でその他端が前記第１拡散領域に接する第２導電型の第３拡散領域が設けられていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。 A step portion that has a bottom portion in the body region and does not reach the drift region is provided at a side end portion in the longitudinal direction of the first trench,
The lower surface side of the stepped portion is provided with a second diffusion region of a second conductivity type having one end in contact with the body region and the other end in contact with the first diffusion region. The semiconductor device according to any one of 1 to 5 . 第１導電型のドリフト領域の表面に第２導電型のボディ領域が積層されている半導体基板を備えた半導体装置であり、
前記半導体基板の上面から前記ボディ領域を貫通する複数の第１トレンチと、
前記第１トレンチ内に配置されているゲート電極と、
前記ゲート電極を被覆している絶縁膜と、
前記第１トレンチの底部を包囲しており、ドリフト領域によってボディ領域より分離されている第２導電型の第１拡散領域と、
隣り合う第１トレンチの間のドリフト領域に設けられており、その一端部がボディ領域に接する一方で他端部が第１拡散領域に接し、ドリフト領域によって第１トレンチから分離されている第２導電型の第２拡散領域と、
を備えている半導体装置の製造方法であって、
前記半導体基板に、その底部が前記ボディ領域内にあって前記ドリフト領域に達していない第２トレンチを前記第１トレンチの長手方向に沿って互いに間隔を空けて形成する工程と、
形成した前記第２トレンチの底部からイオン注入を行うことで、前記第２拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 A semiconductor device comprising a semiconductor substrate in which a body region of a second conductivity type is stacked on the surface of a drift region of a first conductivity type,
A plurality of first trenches penetrating the body region from an upper surface of the semiconductor substrate;
A gate electrode disposed in the first trench;
An insulating film covering the gate electrode;
A first diffusion region of a second conductivity type surrounding the bottom of the first trench and separated from the body region by a drift region;
A second region is provided in a drift region between adjacent first trenches, one end of which is in contact with the body region and the other end is in contact with the first diffusion region, and is separated from the first trench by the drift region. A conductive type second diffusion region;
A method of manufacturing a semiconductor device comprising:
Forming a second trench on the semiconductor substrate, the bottom of which is in the body region and not reaching the drift region, spaced apart from each other along the longitudinal direction of the first trench ;
Forming the second diffusion region by performing ion implantation from the bottom of the formed second trench;
A method for manufacturing a semiconductor device, comprising:
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