JP5370979B2

JP5370979B2 - 半導体集積回路の製造方法

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Publication number: JP5370979B2
Application number: JP2007106945A
Authority: JP
Inventors: 仁大貫; 優田代; キュウピンクウ; 信博石川; 一夫古屋; 隆洋長野
Original assignee: National Institute for Materials Science; Ibaraki University NUC
Current assignee: National Institute for Materials Science; Ibaraki University NUC
Priority date: 2007-04-16
Filing date: 2007-04-16
Publication date: 2013-12-18
Anticipated expiration: 2027-04-16
Also published as: JP2008270250A

Description

本発明は半導体集積回路装置、特に配線ロードマップに示された配線幅７０ｎｍ及びそれ以下の配線幅を備える半導体集積回路の製造方法に関する。

半導体集積回路装置はムーアの法則で言われている３年で集積度が４倍になるというハイスピードで高集積度化が進められている。この集積度向上のための目安になっているのが国際半導体技術ロードマップ（ＩｎｔｅｒｎａｔｉｏｎａｌＴｅｃｈｎｏｌｏｇｙＲｏａｄｍａｐｆｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）で、２００５年版（ＩＴＲＳ２００５Ｅｄｉｔｉｏｎ）のＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）の配線を例に挙げると、集積度を向上するために配線幅の目標値が２００５年は９０ｎｍ、２００７年は６８ｎｍ、２０１０年は４５ｎｍ、２０１３年は３２ｎｍとなっており、高速動作を確保するために抵抗率の目標値は夫々３．０７μΩ・ｃｍ、３．４３μΩ・ｃｍ、４．０８μΩ・ｃｍ、４．８３μΩ・ｃｍとなっている。

半導体集積回路装置の配線材料としては、これまで安価で比較的抵抗率の低いアルミニウムまたはアルミニウム合金が広く使用されてきたが、集積度が向上する（配線幅が狭くなる）に従って抵抗率がアルミニウムの半分程度で許容電流がアルミニウムより２桁以上大きい銅または銅合金がアルミニウムに代わって使用される傾向にある。しかしながら、配線幅が縮小され、ある値以下になると銅とアルミニウムの平均自由行程の違いに基づいて銅配線の抵抗率がアルミニウムのそれより大きくなることが知られている（特許文献１）。特許文献１では、アルミニウム配線と銅配線の両方を備え、配線の形状に応じてアルミニウム配線と銅配線のうち抵抗率が小さくなる方を選択的に使用することで、平均自由行程の違いに基づく問題を解決している。
特開２００３−１３３３１２号

本発明者らは特許文献１で提案されている方法では配線幅が７０ｎｍ以下になると国際半導体技術ロードマップに開示されている抵抗率を達成することが出来なくなることを実験で確認した。本発明者らはその原因が、半導体集積回路装置の集積度が向上すると配線を形成するトレンチの幅が狭くなり、トレンチの幅が１００ｎｍ以下になるとトレンチ内に形成される銅配線の結晶粒径が小さくなり、電流の流れる方向に多数の結晶粒が存在し、結晶粒の界面で電子の散乱される機会が増加し、抵抗率が異常に増加することにあると推測した。

本発明の目的は、配線を形成するトレンチ幅が７０ｎｍ以下になっても配線の抵抗率が大幅に増加せず国際半導体技術ロードマップに開示されている目標値を余裕を持って満たす銅配線を実現し、それを使用した半導体集積回路装置及びその製造方法を提供することにある。

上記目的を達成する本発明半導体集積回路装置の特徴とするところは、回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成された配線幅が７０ｎｍ以下の銅配線を備え、前記銅配線が電子散乱の少ない粒界構造を有する点にある。電子散乱の少ない粒界構造は以下の説明から明らかになろう。

上記目的を達成する本発明半導体集積回路装置の特徴とするところは、回路素子が形成された半導体基体と、半導体基体の主表面上に形成された絶縁層と、少なくとも絶縁層を利用して形成されたトレンチと、トレンチ内に形成された銅配線を備え、銅配線の配線幅が７０ｎｍ以下で、銅配線のトレンチの側面と平行な面における平均結晶粒径が配線幅の１．３倍以上となるようにした点にある。銅配線の抵抗率は、トレンチの側面と平行な面における平均結晶粒径Ｄと配線幅Ｗの比Ｄ／Ｗが１．３を境界にしてそれ以下では急増するが、それ以上になると安定した低い値を維持することが確認され、比Ｄ／Ｗを１．３以上にすることにより国際半導体技術ロードマップに開示されている抵抗率を満たす配線を実現するが可能になる。ここでいう銅配線は製造過程で不可避的に混入する不純物以外の不純物を含まない純度の高い銅からなる配線をいう。半導体基体としては、ＩＶ族元素、III―Ｖ族化合物及びこれらの組合せからなる半導体単結晶または半導体多結晶からなる基体、絶縁基体とその上に形成された半導体単結晶層または半導体多結晶層からなる基体をいう。また、ここでいう銅配線とは、半導体集積回路装置の各配線層の全てが銅配線で形成されているものは勿論のこと一部に銅配線が使用されているものを含むものである。

上記目的を再現性良く達成する本発明半導体集積回路装置の他の特徴とするところは、上述の比Ｄ／Ｗが１．３以上の半導体集積回路装置において銅配線の結晶粒径の標準偏差を４０ｎｍ以下にすることである。

上記目的を達成する本発明半導体集積回路装置の他の特徴とするところは、銅配線中の酸素濃度を配線幅７０ｎｍ以下では５ｗｔ％以下に、５０ｎｍ以下では４ｗｔ％以下に、３０ｎｍ以下では３ｗｔ％以下にすることにある。配線中の酸素濃度を配線幅に応じて所定値以下にすることにより、銅配線の抵抗率を国際半導体技術ロードマップ２００５版に開示されている配線幅６８ｎｍ、４５ｎｍ、３２ｎｍのときの抵抗率の目標値３．４３μΩ・ｃｍ、４．０８μΩ・ｃｍ、４．８３μΩ・ｃｍを大幅に下回った抵抗率を実現できる。また、配線中の酸素濃度の変化に対する配線の抵抗率の変化が著しく小さくなり、所望の抵抗率を再現性良く実現できる。

上記目的を達成する本発明半導体集積回路装置の製造方法の特徴とするところは、純度９９．９９〜９９．９９９９９９ｗｔ％（以下４Ｎ〜８Ｎと称す）の硫酸銅めっき浴、アノードに純度９９．９９９９〜９９．９９９９９９９ｗｔ％（以下６Ｎ〜９Ｎと称す）の銅電極を用いて電解めっき法によってトレンチ内に銅めっき層を形成し、しかる後に水素雰囲気で銅めっき層を熱処理する点にある。この製造方法によって、比Ｄ／Ｗを１．３以上にすること、酸素濃度を５wt%以下にすることを容易に実現できる。

上記目的を達成する他の本発明半導体集積回路装置の製造方法の特徴とするところは、硫酸銅めっき浴、アノードに銅電極を用いて電解めっき法によってトレンチ内に銅めっき層を形成し、しかる後に銅めっき層を水素、アルゴン、窒素から選ばれた雰囲気で赤外線加熱する点にある。この製造方法によっても、比Ｄ／Ｗを１．３以上にすること、酸素濃度を５wt%以下にすることを容易に実現できる。

本発明によれば、平均結晶粒径Ｄと配線幅Ｗの比Ｄ／Ｗを規定することにより、または配線中の酸素濃度を規定することによりトレンチ幅が狭くなるに従って抵抗率が異常に増加するという問題が解決でき、国際半導体技術ロードマップに開示されている値を満たす配線を備えた半導体集積回路装置の実現を可能にする。

本発明を適用する半導体集積回路装置としては、単結晶半導体基体にＭＯＳトランジスタ、バイポーラトランジスタなどから選ばれた回路素子を多数個集積化して日々集積度の向上が進められているＭＰＵ及びＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ：特定用途向けの集積回路の総称）などのロジックＬＳＩ、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）及びフラッシュメモリなどのメモリＬＳＩが好ましい用途である。他の用途としては、表示画面の大型化が進められ高速動作が要求される液晶表示装置がある。
以下、本発明半導体集積回路装置及びその製造方法の好ましい実施形態を図面を用いて詳細に説明する。

図１は本発明を適用した半導体集積回路装置の概略断面図で、実際の半導体集積回路装置は配線層が８層、９層、それ以上になっているが、説明を簡略化するために２層配線構造を例示している。図において、１は一方の主表面１ａに隣接して多数個の回路素子（図示せず）が形成された半導体基体、２は半導体基体１の一方の主表面１ａ上に形成された例えばシリコン酸化物層からなる第１絶縁層、２ａは第１絶縁層２に形成されたスルーホール、３はスルーホール２ａ内に形成された例えばタングステンからなるプラグ、３ａはスルーホール２ａとプラグ３との間に形成された例えばＴｉＮ（窒化チタン）からなるバリア層、４は第１絶縁層２及びプラグ３上に例えば窒化シリコン層４１を介して形成された例えばシリコン酸化物層４２からなる第２絶縁層、４ａは第２絶縁層４に形成された第１トレンチ、５は第１トレンチ４ａ内に形成された第１銅配線、５ａは第１トレンチ４ａと第１銅配線５との間に形成された例えばＴａＮ（窒化タンタル）／Ｔａ（タンタル）からなるバリア層、６は第２絶縁層４及び第１銅配線５上に例えば窒化シリコン層６１を介して例えばシリコン酸化物層６２、窒化シリコン層６３、シリコン酸化物層６４を順次積層して形成した第３絶縁層、６ａは第２絶縁層６に形成された断面Ｔ字形を有する第２トレンチ、７は第２トレンチ６ａ内に形成された第２銅配線、７ａは第２トレンチ６ａと第２銅配線７の間に形成された例えばＴａ／ＴａＮ／Ｔａからなるバリア層である。第１銅配線５及び／又は第２銅配線７の配線幅はバリア層５ａまたは７ａの幅を加えて７０ｎｍ以下となる値で、トレンチの側面と平行な面における平均結晶粒径Ｄと配線幅Ｗの比Ｄ／Ｗが１．３以上になっている。配線幅とはトレンチの幅で決まる幅で、第１銅配線５または第２銅配線７の線幅にバリア層５ａまたは７ａの幅を加えた値をいう。

図２は銅配線におけるトレンチの側面と平行な面における平均結晶粒径Ｄと配線幅Ｗの比Ｄ／Ｗと抵抗率の関係を示す図で、この図から比Ｄ／Ｗが１．３を境界にして１．３以下になると抵抗率が急増し、１．３以上になると抵抗率が２．８〜３．０μΩ・ｃｍの間で安定していることが分かる。この抵抗率は国際半導体技術ロードマップ２００５年版に開示されている配線幅６８ｎｍ、４５ｎｍ、３２ｎｍのときの抵抗率の目標値３．４３μΩ・ｃｍ、４．０８μΩ・ｃｍ、４．８３μΩ・ｃｍを大幅に下回った値を実現できるものである。本発明は抵抗率が安定する平均結晶粒径Ｄと配線幅Ｗの比Ｄ／Ｗの範囲で銅配線を使用することを特徴としている。図２のデータは配線幅が７０ｎｍ、５０ｎｍ、３０ｎｍのいずれの場合においても同一であった。

銅配線のトレンチの側面と平行な面における平均結晶粒径は、微細構造解析技術として広く知られているＦＩＢ／ＴＥＭ技術を用いて測定した。ＦＩＢ／ＴＥＭ技術とは、図３に示すように、試料としての銅配線５（７）からトレンチ４ａ（６ａ）の側面と平行をなす面に沿う領域を集束イオンビーム（ＦＩＢ）加工によって試料片として切り出し、その試料片のトレンチ４ａ（６ａ）の側面と平行をなす面を透過型電子顕微鏡（ＴＥＭ）により観察を行うものである。ＴＥＭによる観察された図４に示す組織図において各結晶粒の粒界に沿って線を引き、結晶粒を円形と仮定して粒径の面積を求め、最終的に個々の粒径を算出し、それらの平均値を求めた。これが平均結晶粒径である。

本発明は銅配線のトレンチの側面と平行な面における平均結晶粒径Ｄと配線幅Ｗの比Ｄ／Ｗが、配線の抵抗率を小さくするために好ましい範囲を有していることを見出しなされたものである。配線の平均結晶粒径Ｄと配線幅Ｗの比Ｄ／Ｗは従来からエレクトロマイグレーション耐性を向上するために検討されており、その場合の平均結晶粒径はトレンチに形成された配線を表面側から見て算出した値を使用している。配線幅が１００ｎｍ以下の銅配線においては、表面側から底部側に向かって結晶粒径が小さくなるように結晶粒が分布していることを本発明者らは見出した。従って、配線の表面側から見た平均結晶粒径は配線幅によって大きく変化しないが、配線のトレンチの側面と平行な面における平均結晶粒径は大きく変化する。配線の抵抗率は電流の流れる方向における結晶粒の粒界の多さに依存することから、配線の抵抗率を小さくするためには、トレンチの側面と平行な面における平均結晶粒径が重要なファクターとなる。本発明はこの新しい知見に基づいてなされたものである。

銅配線のトレンチの側面と平行な面における平均結晶粒径Ｄと配線幅Ｗの比Ｄ／Ｗを１．３以上にすると抵抗率を小さくできる理由は、平均結晶粒径が大きくなるということは結晶粒が大きくなることを意味し、その結果、電流の流れる方向に存在する粒界が減少して電子散乱が減少することが主たる要因と推測する。

図５は銅配線における結晶粒径の標準偏差と抵抗率の関係を示す図で、結晶粒径の標準偏差が３５〜４０ｎｍ付近から抵抗率が急増することが分かる。従って、標準偏差を４０ｎｍ以下、好ましくは３５ｎｍ以下にすると抵抗率の変化が殆どなくなり、所望の抵抗率の銅配線を再現性良く得ることが出来る。

平均結晶粒径Ｄと配線幅Ｗの比Ｄ／Ｗを１．３以上に保持した状態で結晶粒径の標準偏差は小さくすることは、線幅より大きい結晶粒径の結晶粒が揃うことを意味し、電流の流れ方向に存在する粒界が減少し抵抗率が小さくなる。従って、標準偏差は小さい方が好ましい。但し、標準偏差に０ｎｍは含まない。図５のデータは配線幅が７０ｎｍ、５０ｎｍ、３０ｎｍのいずれの場合においても同一であった。

銅配線からその結晶粒径の標準偏差を測定する方法としては、例えばＦＩＢ／ＴＥＭ技術を用いて図４に示す組織図を作成し、それから全結晶粒の粒径を算出して数式（１）により算出することが可能である。

図６は銅配線に含まれる酸素濃度と抵抗率の関係を示す図で、配線幅が７０ｎｍの場合は酸素濃度が５ｗｔ％を超えると抵抗率が急増し、５０ｎｍの場合は酸素濃度が４ｗｔ％を超えると抵抗率が急増し、３０ｎｍの場合は酸素濃度が３ｗｔ％を超えると抵抗率が急増していることが分かる。このことから銅配線中の酸素濃度を配線幅が７０ｎｍの場合は５ｗｔ％以下にすると３μΩ・ｃｍ以下の抵抗率の銅配線が再現性良く得られ、配線幅が５０ｎｍの場合は酸素濃度を４ｗｔ％以下にすると３．５μΩ・ｃｍ以下の抵抗率の銅配線が再現性良く得られ、配線幅が３０ｎｍの場合は酸素濃度を３ｗｔ％以下にすると３．８μΩ・ｃｍ以下の抵抗率の銅配線が再現性良く得られ、国際半導体技術ロードマップ２００５年版に開示されている配線幅６８ｎｍ、４５ｎｍ、３２ｎｍのときの抵抗率の目標値３．４３μΩ・ｃｍ、４．０８μΩ・ｃｍ、４．８３μΩ・ｃｍを大幅に下回った抵抗率を実現できることが分かる。酸素濃度は低ければ低いほど抵抗率を小さくできることから、酸素濃度の好ましい下限値は存在しない。

銅配線中の酸素濃度は、ＴＥＭ／ＥＤＳ（透過型電子顕微鏡対応のエネルギー分散型Ｘ線分析装置）によって測定した。具体的には、ビーム径１〜２ｎｍの電子線を銅配線に照射して銅配線から励起されたＸ線のエネルギーを検出することにより、銅配線に含まれる元素の種類（定性分析）及びその濃度（定量分析）を分析する方法である。

銅配線に含まれる酸素濃度が低くなると抵抗率が小さくなる理由は、（１）酸素は粒界付近に集まり電子散乱の原因になるので、酸素濃度を低くすると粒界付近に集まる酸素を低減でき電子散乱を抑制できること、（２）酸素濃度が低くなると銅配線とバリア層との密着性が向上し、銅配線の側面及び底面における電子散乱が抑制できること、が考えられるが、前者が主たる要因と推測する。

本発明半導体集積回路装置の銅配線を粒界構造から言及するに、隣接する結晶粒の粒界が対応粒界（ｃｏｉｎｃｉｄｅｎｃｅｂｏｕｎｄａｒｙ）になっていると考えられる。対応粒界とはＧｒａｉｎＢｏｕｎｄａｒｙＳｔｒｕｃｔｕｒｅａｎｄＰｒｏｐｅｒｔｉｅｓＡｃａｄｅｍｉｃｐｒｅｓｓ（１９７６）に掲載された論文“５．ＳｐｅｃｉａｌＨｉｇｈＡｎｇｌｅＧｒａｉｎＢｏｕｎｄａｒｉｅｓ“に説明されているように、粒界において隣接する２個の結晶粒間で共有する原子が存在する状態をいう。隣接する結晶粒間で原子が共有される状態になると、その部分では粒界が存在せず、電子散乱が生じないため、抵抗率が下がる効果を奏する。

図７は本発明半導体集積回路装置の製造方法を説明するための概略工程図で、図１の同一部材には同一符号を付し繰り返し説明を避けた。また、半導体集積回路装置の製造方法のうち、本発明に直接関係するデユアルダマシンプロセスを用いて銅配線を形成する工程を示した。

まず、一方の主表面１１に隣接して多数の回路素子（図示せず）が形成された半導体基体１を準備し、半導体基体１の一方の主表面１ａの上方に窒化シリコン層４１及びシリコン酸化物層４２からなる第１絶縁層４をＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、配線を形成する予定の領域のシリコン酸化物層４２をエッチングにより除去し、これによって露出した窒化シリコン層４１を更にエッチングすることにより第１トレンチ４ａを形成する。このトレンチは幅が７０ｎｍ以下、５０〜３００ｎｍの範囲から通電容量によって選択される深さを有している。窒化シリコン層４１はシリコン酸化物層４２をエッチングするときのストッパーとして利用される（図７ａ）。

次に、第１トレンチ４ａ内を含むシリコン酸化物層４２上に、例えばＴａＮ／Ｔａ積層体からなるバリア層５ａをスパッタ法またはＣＶＤ法により数ｎｍから１０ｎｍ程度の厚さ堆積する。このバリア層５ａ上に銅配線５を形成する。その方法は、まずスパッタ法によってバリア層５a上に極薄い銅シード層（図示せず）を形成し、銅シード層上に純度６Ｎの硫酸銅めっき浴、アノードに純度９Ｎの銅電極を用いて電解めっき法により第１トレンチ４ａの深さを超える厚さの銅めっき層を形成し、その後水素雰囲気中において２００〜４００℃で１０分〜１時間加熱処理するプロセスで形成した（図７ｂ）。この電解めっきプロセスに使用した高純度のめっき浴及び銅電極は、現在市販されていないため材料メーカに特別に注文して入手した。

銅配線５を形成する他の方法としては、銅シード層上に、市販されている通常の純度３Ｎの硫酸銅めっき浴、アノードに市販されている純度４Ｎを有する銅電極を用いて電解めっき法により第１トレンチ４ａの深さを超える厚さの銅めっき層を形成し、水素、アルゴン、窒素から選ばれた雰囲気中で赤外線ランプにより２００〜６００℃で１０分〜１時間加熱処理する方法である。この方法の特徴は純度の低いめっき浴及び銅電極を使用できること、及び短時間で処理できることである。

次いで、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）により第１トレンチ４ａ部分においてはその深さを超える部分の銅層、並びにシリコン酸化物層４２上の銅層及びバリア層５ａを除去して第１トレンチ４ａ内にのみ第１銅配線５となる銅層及びバリア層５ａを残す（図７ｃ）。

次に、シリコン酸化物層４２及び第１銅配線５上に窒化シリコン層６１、シリコン酸化物層６２、窒化シリコン層６３及びシリコン酸化物層６４を順次ＣＶＤ法により堆積する。ここで、窒化シリコン層６３は断面Ｔ字形を有する第２トレンチ６ａの上辺部を形成する際のエッチングストッパーとして、また、窒化シリコン層６１は第１銅配線５との接続を図るためのコンタクトホール（Ｔ字形の脚部）を形成する際のエッチングストッパーとして機能する（図７ｄ）。トレンチの上辺部の幅は幅が７０ｎｍ以下、５０〜３００ｎｍの範囲から通電容量によって選択される深さを有している。

次いで、第１銅配線５のコンタクト領域上のシリコン酸化物層６４、窒化シリコン層６３及びシリコン酸化物層６２をエッチングにより除去し、更にエッチングによって露出した窒化シリコン層６１をエッチングすることによりコンタクトホール（第２トレンチ６ａのＴ字形の脚部）を形成する。

次に、コンタクトホール内を含むシリコン酸化物層６４上に反射防止膜もしくはレジスト膜（図示せず）を形成する。更に、第２銅配線７を形成する予定領域を開口したレジスト膜をマスクにして反射防止膜もしくはレジスト膜、シリコン酸化物層６４をエッチングする。続いて、このエッチングにより露出した窒化シリコン層６３をエッチングすると共にコンタクトホール内の反射防止膜もしくはレジスト膜を除去することにより第２トレンチ６ａが形成される（図７ｅ）。

次いで、第２トレンチ６ａ内を含むシリコン酸化物層６４上に例えばＴａ／ＴａＮ／Ｔａ積層体からなるバリア層７ａをスパッタ法またはＣＶＤ法により数ｎｍから１０ｎｍ程度の厚さ堆積する。

次に、バリア層７ａ上に薄い銅膜をスパッタ法により形成し、この銅膜をシード層にして第１銅配線の場合と同様の方法により第２トレンチ６ａを含むバリア層７ａ上全面に第２トレンチ６ａの深さを超える厚さの銅層を形成し、同様の熱処理を行う（図７ｆ）。

しかる後、ＣＭＰにより第２トレンチ６ａ部分においてはその深さを超える部分の銅層、並びにシリコン酸化物層６４上の銅層及びバリア層７ａを除去して、第２トレンチ６ａ内にのみ第２銅配線７となる銅層及びバリア層７ａを残し、２層構造の銅配線が完成する。（図７ｇ）。

この実施例では２層構造の銅配線の製造方法を説明したが、３層以上の配線構造にする場合には、第２銅配線を形成した工程を繰り返すことで実現できる。

この実施例で得られた半導体集積回路装置の銅配線は配線幅７０ｎｍ、平均結晶粒径Ｄと配線幅Ｗの比Ｄ／Ｗが１．４、抵抗率が２．９μΩ・ｃｍ、酸素濃度１ｗｔ％であった。

本発明の実施形態においては、バリア層５ａ、７ａとしてＴａ膜とＴａＮ膜の組合せを使用したが、これに限定されず他の金属とその金属の窒化物との組合せが使用できる。金属としては、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｂ（ニオブ）、Ｃｒ（クロム）、Ｍｏ（モリブデン）などが挙げられる。

本発明の一実施例として示した半導体集積回路装置の概略断面図である。銅配線におけるトレンチの側面と平行な面における平均結晶粒径Ｄと配線幅Ｗの比Ｄ／Ｗと抵抗率の関係を示す図である。ＦＩＢ／ＴＥＭ技術を用いた銅配線のトレンチの側面と平行な面における平均結晶粒径の測定方法の説明図である。銅配線のトレンチの側面と平行な面をＴＥＭによって観察した組織図である。銅配線における結晶粒径の標準偏差と抵抗率の関係を示す図である。銅配線に含まれる酸素濃度と抵抗率の関係を示す図である。本発明半導体集積回路装置の製造方法の一実施例の一工程を説明するための概略工程図である。本発明半導体集積回路装置の製造方法の一実施例の一工程を説明するための概略工程図である。本発明半導体集積回路装置の製造方法の一実施例の一工程を説明するための概略工程図である。本発明半導体集積回路装置の製造方法の一実施例の一工程を説明するための概略工程図である。本発明半導体集積回路装置の製造方法の一実施例の一工程を説明するための概略工程図である。本発明半導体集積回路装置の製造方法の一実施例の一工程を説明するための概略工程図である。本発明半導体集積回路装置の製造方法の一実施例の一工程を説明するための概略工程図である。

符号の説明

１…半導体基体、２…第１絶縁層、３…プラグ、４…第２絶縁層、４ａ…第１トレンチ、４１…窒化シリコン層、４２…シリコン酸化物層、５…第１銅配線、５ａ…バリア層、６…第３絶縁層、６ａ…トレンチ層、６１…窒化シリコン層、６２…シリコン酸化物層、６３…窒化シリコン層、６４…シリコン酸化物層、７…第２銅配線、７ａ…バリア層。

Claims

回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内にめっき法によって形成された銅配線を備え、前記銅配線の線幅が７０ｎｍ以下で、該銅配線の酸素濃度が３ｗｔ％以下であり、前記銅配線の前記トレンチの側面と平行な面における平均結晶粒径が配線幅の１．３倍以上であり、該平均結晶粒径の標準偏差が４０ｎｍ以下である半導体集積回路の製造方法において、
純度が９９．９９９９〜９９．９９９９９９ｗｔ％の硫酸銅めっき浴、アノードに純度が９９．９９９９９９９ｗｔ％の銅電極を用いた電解めっきによって前記トレンチ内に銅めっき層を形成する第１工程、電解めっき後に銅めっき層を水素雰囲気で熱処理をする第２工程を有することを特徴とする半導体集積回路の製造方法。