JP5349914B2

JP5349914B2 - 記録素子基板、記録素子基板を備えた記録ヘッド及び記録ヘッドカートリッジ

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Publication number: JP5349914B2
Application number: JP2008291107A
Authority: JP
Inventors: 俊雄根岸; 良行今仲; 孝明山口; 亮治大橋; 和志藤本
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Current assignee: Canon Inc
Priority date: 2008-11-13
Filing date: 2008-11-13
Publication date: 2013-11-20
Anticipated expiration: 2028-11-13
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Description

本発明は記録素子基板、記録素子基板を備えた記録ヘッド及び記録ヘッドカートリッジに関し、特にインクを用いて記録を行なうインクジェット記録素子基板に関するものである。

発熱抵抗素子を用いるインクジェット記録ヘッドの記録素子基板は、半導体製造技術を用いて、素子基板のチップを安価かつ高密度に形成することが可能である。このような記録ヘッドには、一列に配列された複数の記録素子と、記録ヘッドに入力される記録データに応じてこれらの記録素子をそれぞれ駆動させるスイッチング素子である。及び、順次入力される記録データを各スイッチング素子に並列に出力するため一時的に格納するシフトレジスタと、そのシフトレジスタから出力されるデータを一時的に記憶するラッチ回路とが、同一基板上に設けられている。

記録素子基板が組み込まれた記録ヘッドのコンタクトパッド（接点）を、記録装置のキャリッジに設けられた電気接点に加圧接続する事で、記録装置本体と記録ヘッドの電気的接続（以下、単にコンタクトともいう）を行なっている。この接続部は、外的要因で接点同士の位置がずれる等して、電気的に非接触となる接点不良（以下、単に接点オープンともいう）を起こす場合がある。また、隣接した接点の間に導電性のゴミが付着し、隣接する接点と電気的に短絡する接点不良（以下、単に接点ショートともいう）が発生する場合がある。このような場合、記録装置から送られた記録データが、正しく記録ヘッドへ入力されず、そのまま記録動作が続けられ、印字画素のドットが欠ける記録不良が発生する場合がある。あるいは、記録データが送られつづける状態が発生することにより、同一の発熱抵抗素子に断続して電流が流れつづけ、発熱抵抗素子の発熱状態が継続する場合がある。

これらの課題を解決するために、記録素子基板と記録装置の電気的接続状態を検出する構成を設けた記録ヘッド及び記録装置が知られている。

特許文献１には、ヒータとヒータの駆動素子が同一の素子基板上に配置され、この基板に電気接続された別のプリント基板に、外部からの信号入力のためのコネクタが設けられた構成が開示されている。特許文献２には、ヒータを駆動するためのロジック回路に供給される電圧を、ＶＤＤモニタで監視し、ヒータ駆動を強制的に非アクティブ状態にさせる遮断回路が設けられた記録ヘッドが開示されている。このような構成にすることで、ロジック回路の電源端子に接点不良が発生した場合、ヒータのスイッチング素子を非アクティブ状態にする事で、記録ヘッドの誤動作を防止している。特許文献３には、記録素子基板への各入力端子の論理積を演算し、各入力端子の電気接続部の接点不良を検知する接続状態出力回路と、演算結果の出力端子を備えた記録ヘッドが開示されている。
特開２００１−２６０３４２号特開２０００−１４１６６０号特開２００７−００８０６４号

しかしながら、近年のインクジェット記録高画質化に伴い、記録ヘッド記録素子基板におけるノズルの高密度化と、それに伴う発熱抵抗素子が増加している。また、記録ヘッドの高機能化に伴う回路規模の増大、記録装置との接続端子の増加が必要になってきている。これらの要望に対して、記録素子基板のチップサイズ面積を大きくすれば対応可能であるが、記録ヘッド自体は小型化する必要があるため、実際はチップサイズ面積をそれ程大きくすることはできないという問題があった。

図７は従来の発熱抵抗素子を備える記録素子基板１１１の構成例を示すブロック図である。図７において、Ｈ１〜Ｈ６４は一列に配列された発熱抵抗素子としてのヒータ、Ｔ１〜Ｔ６４はスイッチング素子である。Ａ１〜Ａ６４はＡＮＤ回路からなる記録素子選択回路、１０２、１０５はラッチ回路であり、１０１，１０４はシフトレジスタである。また、１１０はシフトレジスタを動作させるためのクロックＣＬＫを入力するクロック入力端子である。１０７は記録データＤＡＴＡを入力する記録データ入力端子である。１０８はスイッチング素子Ｔ１〜Ｔ６４のオン時間を外部から制御するためのヒートイネーブル信号ＨＥを入力するヒートイネーブル信号入力端子である。１０９はラッチ信号ＬＴを入力するラッチ入力端子である。１０３は、ヒートイネーブル信号ＨＥと４ビットラッチ回路１０２の出力Ｄ１〜Ｄ４との論理積を演算して記録データ信号Ｄ１Ｌ〜Ｄ４Ｌを出力するＡＮＤ回路である。

発熱抵抗素子の駆動電圧供給用としてヒータ電源（ＶＨ）入力端子、及びそのＧＮＤ（ＧＮＤＨ）端子を示す。さらに、ヒータを駆動する不図示のロジック回路電源（ＶＤＤ）入力端子である。及び、ロジック回路のＧＮＤ（ＶＳＳ）端子を備えており、以上が最小限必要な構成である。本発明の記録素子基板１１１を備えた記録ヘッドで記録動作を行う際の信号の流れを説明する。記録装置から入力される記録データは、ロジック回路を構成するシフトレジスタ１０４へと入力され、記録データ信号Ｄ１Ｌ〜Ｄ４Ｌとブロック制御信号Ｂ１Ｌ〜Ｂ４Ｌに分割される。ブロック制御信号は、デコーダ１０６でブロック選択信号Ｎ１〜Ｎ１６に複合化され、各発熱抵抗素子を駆動するスイッチング素子の選択を行なう。すなわち、記録素子選択回路Ａ１〜Ａ６４にて、記録データ信号Ｄ１Ｌ〜Ｄ４Ｌとブロック選択信号Ｎ１〜１６との論理積がＡＮＤ回路である記録素子選択回路Ａ１〜Ａ６４により演算され、駆動される発熱抵抗素子が決定される。

インクジェット方式の記録ヘッドにおいては、インクの吐出時におけるヒータが備えられているインク流路へのインク供給（リフィル）が記録画像の品位に影響を与えることが知られている。記録ヘッド内に備えられた複数の発熱抵抗素子を、異なるタイミングで動作させるために複数ブロックに分割し、かつ、隣接する発熱抵抗素子が設けられたノズルからは、同時にインクを吐出させないような時分割駆動のヒータ駆動が行なわれている。

図９は記録装置と記録ヘッドが正常コンタクトであるときの、記録動作時のブロック制御信号Ｂ１Ｌ〜Ｂ３Ｌと、デコーダ出力値であるブロック選択信号Ｎ１〜Ｎ１６、及びその記録の様子を示した図である。記録の１〜６４の数値は、一列に配列するノズル番号を示している。各ブロック制御信号のオンオフタイムチャートとともに、実際に印字されている画素の位置と対応している。図９では３００μｓｅｃ分の印字の様子を表しており、ブロック制御信号タイミングチャートでＴｉｍｅ開始時、ブロック制御信号Ｂ１Ｌ〜Ｂ４Ｌが全て０となった状態では、ブロック選択信号としてＮ１が選択されることになる。ブロックＮ１では、ノズル１、１７、３３、４９が同時に駆動される。なおここで説明する記録ヘッドは、記録データ入力端子１０７からの入力を、抵抗にてプルダウンする構成になっている。このような構成にする事で、信号が入力されていないときはＧＮＤレベルになっているものとする。

記録装置と記録ヘッドの正常コンタクト時、ブロック選択信号はブロック制御信号Ｂ１Ｌ〜Ｂ４Ｌが切り替わるタイミングと同時に、Ｎ１からＮ１６へと順番に選択され、記録動作は各ブロック１６ノズルずつ記録されることになる。

図８は、ブロック選択信号Ｎ１〜Ｎ１６、記録データ信号Ｄ１Ｌ〜Ｄ４Ｌ、およびヒートイネーブル信号ＨＥの組み合わせにより、記録素子選択回路Ａ１〜Ａ６４のうち、どれがアクティブ状態となるのかを示す表である。この表では、各記録素子選択回路の欄に示された各信号ＨＥ、Ｄ＊（Ｄ１Ｌ〜Ｄ４Ｌ）、Ｎ＊（Ｎ１〜Ｎ１６）が入力されると、対応する記録素子選択回路（ＡＮＤゲート）の出力がアクティブ状態となることを示している。

図１０は記録データを入力する端子１０７が、記録動作開始後タイミングＡにて電気的接点が外れ接点オープンとなったときの、ブロック選択信号Ｎ１〜Ｎ１６及びその印字の様子である。前述の通り入力端子はプルダウン抵抗によりＧＮＤレベルになっているため、接点オープン時には、シフトレジスタ１０４に入力される記録データ（ＤＡＴＡ）が「００００」になる。その結果、ラッチ回路１０５への入力信号も「００００」となり、出力されるブロック制御信号Ｂ１Ｌ〜Ｂ４Ｌは「００００」となる。従って、接点オープンとなったタイミングＡの直前ではブロック選択信号Ｎ１１が選択されていたが、接点オープンとなったタイミングＡ以降のブロック選択信号は常にＮ１が選択されていることになる。その結果、常に同一の記録素子Ｈ１、Ｈ１７、Ｈ３３、Ｈ４９が選択されたまま記録が続けられることになってしまう。インクジェット方式の記録ヘッドでは、発熱抵抗素子に電流を流し駆動する際に発生する熱エネルギーにより、インクを吐出して記録が行われる。１回の駆動で発熱抵抗素子は７００℃近傍まで上昇するため、一度上昇した温度が常温に戻るには３０μｓｅｃ以上の時間が必要となる。したがって、連続して駆動する際には、少なくとも３０μｓｅｃ以上の駆動間隔が必要となり、それ以下になると発熱抵抗素子の急激な温度上昇にともなって記録素子基板が昇温し、その結果記録画像に影響が生じることになる。インクジェット方式の記録ヘッドでは、通常１０ｋＨｚ程度の周波数で記録が行われるが、１回駆動された発熱抵抗素子が再駆動されるのは、図９に示すように１００μｓｅｃ後となり、十分に常温に戻った状態で再駆動される事となる。

しかし、記録装置と記録ヘッド間のコンタクト不良が発生した場合、図１０で説明したように、時分割駆動時に同じブロックが連続して選択されることになる。このため、発熱抵抗素子が再駆動される時間が１０μｓｅｃと短く、発熱抵抗素子の温度が十分に下がらない状態での再駆動が繰り返し行われる事となる。すなわち正常コンタクトの場合と比較すると、１回の記録周期で同一の発熱抵抗素子に再駆動が行なわれた回数分の電力が印加されたことと同じ状況になってしまう。このような過酷な電力印加によって、発熱抵抗素子が断線する可能性があった。

特許文献１の構成では、記録ヘッドの接点不良発生を防ぐ為、発熱抵抗素子を備える記録素子基板と、外部からの信号を入力するための記録素子基板を別々にしており、記録ヘッドそのものの回路構成が大きくなる課題があった。特許文献２の構成では、接点不良が生じた場合、ヒータへの駆動電圧を遮断するための専用の回路を素子基板上にさらに設ける必要があり、記録素子基板上の回路規模が大きくなってしまう課題があった。特許文献３の構成では、記録動作中に接点不良が発生した場合であっても、記録動作が継続する構成になっている。つまりは、前述したように同一発熱抵抗素子に断続して電流が流れ続ける為、結果的に発熱抵抗素子の温度上昇が発生してしまうと言う課題があった。

本発明の目的は、記録ヘッドと記録装置本体とが接点不良を起こした場合、発熱抵抗素子の連続駆動による昇温を防止する記録素子基板、記録素子基板を備えた記録ヘッドおよび記録ヘッドカートリッジを提供することである。

上記目的を達成するために本願発明の記録素子基板は、複数の発熱抵抗素子と、記録信号を入力する記録信号入力端子と、前記記録信号を転送するためのクロック信号を入力するクロック信号入力端子と、前記発熱抵抗素子の駆動を制御する駆動信号を入力する駆動信号入力端子と、前記記録信号をラッチするための信号を、入力するラッチ信号入力端子と、前記駆動信号に従って前記発熱抵抗素子の駆動を制御するロジック回路と、前記記録信号がシリアルに入力されるシフトレジスタと、前記シフトレジスタからの出力を、前記ラッチ信号に基づきパラレルに受け取り出力するラッチ回路と、前記ラッチ回路から入力される入力信号をデコードし、前記複数の発熱抵抗素子を時分割駆動するための複数のブロック選択信号として出力するデコーダとを備えた記録素子基板であって、
全ビットＨｉｇｈレベルの入力信号に基づいて前記デコーダから出力される第１のブロック選択信号、及び全ビットＬｏｗレベルの入力信号に基づいて前記デコーダから出力される第２のブロック選択信号は、前記時分割駆動を行なうための発熱抵抗素子に電気的に接続されていないことを特徴とする。

以上説明したように本発明によれば、記録ヘッドと記録装置本体とが接点不良を起こした場合であっても、発熱抵抗素子に連続して電流が流れることを防止でき、記録素子基板のサイズを大幅に増やすことなく、発熱抵抗素子の昇温を防ぐことができる。

以下に、添付図面を参照して、本発明の好適な実施の形態を例示的に詳しく説明する。以下の実施形態に記載されている構成要素は一例であり、本発明の範囲をそれらのみに限定する趣旨のものではない。なお、本明細書において、「記録」とは、文字、図形等有意の情報を形成する場合のみならず、広く解釈されるべきものである。詳細には、有意無意を問わず、また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成することを意味する。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

さらに、「インク」や「液体」とは、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体を加工するものであって、記録媒体に付与される液体中の色剤の凝固または不溶化を目的として供され得る液体なども表すものとする。

本発明の記録素子基板とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた回路基板の構成を指し示すものである。

さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう配置とは、別体の各素子を単に基体表面上に基板とは別体として置くことのみならず、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造し配置する構成であっても良い。

（第１の実施形態）
以下、本発明の第１の実施形態について説明する。なお、以下に説明する実施形態の記録ヘッドは記録素子として発熱抵抗素子を用い、１組５６個の複数の発熱抵抗素子を、１つのインク供給口を挟んで左右に１列づつ備え、計１１２個の発熱抵抗素子を有している。また、１組５６個の発熱抵抗素子は、１４個ずつ４つのブロックＢ１Ｌ〜Ｂ４Ｌ（分割数Ｎ＝１４）に分割され、各ブロックそれぞれ１つの発熱抵抗素子（すなわち４個の発熱抵抗素子）が同時に駆動される（同時駆動素子数Ｍ＝４）構成となっている。

図２（ａ）は記録装置と記録ヘッドが着脱可能な記録ヘッド４０１の構成を示す外観斜視図である。記録ヘッド４０１には、記録装置から供給される電気信号を受け取るための電極４０３が設けられており、この電気信号によって、記録素子基板４０４上の記録素子が駆動されて記録が行われる。４０２は、記録素子基板４０４と電極４０３の間の電気接続を行なう導電性のＴＡＢである。図２（ｂ）は、記録素子基板４０４の拡大図である。先に説明したように、インク供給口４０７を挟んで左右にヒータ列４０６が設けられ、各ヒータ列に対してそれぞれ各ヒータ列を駆動するためのロジック回路４０５が備えられた構成になっている。ここで、ロジック回路とはヒータ選択するためのスイッチング素子やＡＮＤ回路、および入力されたデータを受け取るシフトレジスタおよびラッチ回路などから構成される回路のことである。図２（Ｃ）は、記録素子基板４０４のＡ − Ａ’ 断面模式図である。記録素子基板４０４のインク供給口４０７を挟んで両側にヒータ列４０６が設けられている。尚、本実施例では４０４‘は吐出口が形成されている素子基板、４０４“はインク供給口に対してインクを供給する流路を形成する素子基板の一例にすぎない。吐出口やインク流路の構成やこれらが設けられている素子基板４０４‘、４０４”の構成はこれに限られるものではない。

図１は、本実施形態の記録ヘッドの発熱抵抗素子に対して、記録ヘッド素子基板４０４上に作りこまれる回路の構成を示すブロック図であり、１列分の発熱抵抗素子について記載している。図１に示したブロック図では、発熱抵抗素子の駆動電圧供給用としてヒータ電源（ＶＨ）とそのＧＮＤ電圧（ＧＮＤＨ）の２本を備えている。及び、記録装置の本体から供給される信号配線として記録データ用のＤＡＴＡ、クロックＣＬＫ、ヒータの駆動信号であるヒートイネーブル信号ＨＥ、ラッチ信号ＬＴを備えている。記録データを入力するための記録信号入力端子５０７、駆動信号入力端子（ヒートイネーブル信号）５０８、ラッチ信号入力端子５０９、クロック信号入力端子５１０を備えている。この回路では、端子５０７から入力される記録信号としての記録データから、シフトレジスタ及びラッチ回路によって、記録データ信号Ｄ１Ｌ〜Ｄ４Ｌとブロック制御信号Ｂ１Ｌ〜Ｂ４Ｌとを生成し、各発熱抵抗素子の駆動を制御するように構成されている。

図１において５０４はクロック信号ＣＬＫに従って記録データ（ＤＡＴＡ）がシリアルに入力される４ビットシフトレジスタである。５０５はラッチ信号ＬＴに従って４ビットシフトレジスタ５０４に格納された４ビット分のブロック制御信号をパラレルに転送し、ラッチする４ビットラッチ回路を示す。５０６は４ビットラッチ回路５０５から供給されるブロック制御信号Ｂ１Ｌ〜Ｂ４Ｌを入力する事で、時分割駆動を行なうためのブロック選択信号Ｎ１〜Ｎ１６を発生する４ｔｏ１６デコーダである。

４ビットシフトレジスタ５０４に格納されたデータのうち記録制御データは、クロック信号ＣＬＫに従ってシフト出力され、５０１の４ビットシフトレジスタにシリアルに入力される。５０２はラッチ信号ＬＴに従って、４ビットシフトレジスタ５０１に格納された４ビット分のデータ信号をラッチする４ビットラッチ回路である。また、５０３は、ヒートイネーブル信号ＨＥと４ビットラッチ回路５０２の出力Ｄ１〜Ｄ４との論理積を演算して記録データ信号Ｄ１Ｌ〜Ｄ４Ｌを出力するＡＮＤ回路である。

Ｈ１〜Ｈ５６は発熱抵抗素子、Ｔ１〜Ｔ５６は発熱抵抗素子Ｈ１〜Ｈ５６への通電を制御するスイッチング素子、Ａ１〜Ａ５６はスイッチング素子Ｔ１〜Ｔ５６に対応して設けられている記録素子選択回路である。この記録素子選択回路Ａ１〜Ａ５６には、ＡＮＤ回路５０３から出力された記録データ信号Ｄ１Ｌ〜Ｄ４Ｌと、４ｔｏ１６デコーダ５０６から出力されたブロック選択信号Ｎ２〜Ｎ１５のいずれかが入力され、２つの信号の論理積を実行する。

そして、記録素子選択回路Ａ１〜Ａ５６からの出力が、対応するスイッチング素子Ｔ１〜Ｔ５６に入力され、接続された発熱抵抗素子Ｈ１〜Ｈ５６の通電が制御される。すなわち、ＡＮＤ回路５０３から出力された記録データ信号Ｄ１Ｌ〜Ｄ４Ｌと、４ｔｏ１６デコーダ５０６からの出力であるブロック選択信号のうちＮ２〜Ｎ１５のいずれかの信号により、発熱抵抗素子の駆動タイミング及びパルス幅が決定される。なお、ヒートイネーブル信号ＨＥは負論理でアクティブとなり動作する回路構成になっている。即ち、ヒートイネーブル信号ＨＥが“Ｌｏｗ”のときに発熱抵抗素子は駆動される。本発明では、４ｔｏ１６デコーダ５０６の出力のうち、Ｎ１及びＮ１６のブロック選択信号は、いずれの記録素子選択回路にも接続しない構成となっている。従って、Ｎ１もしくはＮ１６がアクティブ（“Ｈｉｇｈ”）状態の時、ヒートイネーブル信号ＨＥが“Ｌｏｗ”の場合であっても、発熱抵抗素子が接続されていない仮想的な空ブロックが選択される事になる。このような構成とすることで、結果的に発熱抵抗素子が駆動される事がない。

図３は、４ｔｏ１６デコーダ５０６の真理値表である。４ビットラッチ回路５０５から出力されるブロック制御信号Ｂ１Ｌ〜Ｂ４ＬのＨｉｇｈ／Ｌｏｗの組み合わせにより、アクティブ状態となるブロック選択信号Ｎ１〜Ｎ１６が決定される。ここで、ブロック制御信号Ｂ１Ｌ〜Ｂ４Ｌが全てＨｉｇｈの信号になった場合、ブロック選択信号Ｎ１が選択されることになる。しかし、本発明ではブロック選択信号Ｎ１は、４ｔｏ１６デコーダ５０６の出力で空ブロックとなっているため駆動されるヒータは存在しないことになる。

図４は、ブロック選択信号Ｎ１〜Ｎ１６、記録データ信号Ｄ１Ｌ〜Ｄ４Ｌ、及びヒートイネーブル信号ＨＥの組み合わせにより、記録素子選択回路Ａ１〜Ａ５６のうち、どれがアクティブ状態となるのかを示す表である。

この表では、各記録素子選択回路の欄に示された各信号ＨＥ、Ｄ＊（Ｄ１Ｌ〜Ｄ４Ｌ）、Ｎ＊（Ｎ１〜Ｎ１６）が入力されると、対応する記録素子選択回路の出力がアクティブ状態となることを示している。図４の表では「０」が“Ｌｏｗ”、「１」が“Ｈｉｇｈ”を表している。例えば、記録素子選択回路Ａ１は、ＨＥ信号が“Ｌｏｗ”（アクティブ）、Ｄ１Ｌが“Ｈｉｇｈ”、Ｎ２が“Ｈｉｇｈ”のときにアクティブ状態となり、対応するスイッチング素子Ｔ１がＯＮとなりヒータＨ１が駆動する。また、Ｄ１Ｌ〜Ｄ４Ｌの各々は、同時にアクティブ状態とすることが可能なので、同時にアクティブ状態となる記録素子選択回路は、例えば、Ａ１、Ａ１５、Ａ２９、及びＡ４３の、最大４個である。

本実施形態では、記録データＤＡＴＡを入力する端子５０７には、図５に示すようなプルダウン抵抗８０１が接続されており、端子５０７がオープン状態の接点不良になると、自動的にＧＮＤレベル（即ち、“Ｌｏｗ”レベル）となる。これは端子５０７が記録素子基板の電位となるためである。記録動作としてはクロックＣＬＫの入力と共に、入力信号記録データ（ＤＡＴＡ）が全ビットＬｏｗレベル信号「００００」としてシフトレジスタ５０４にシリアル入力されることになる。その結果、４ビットラッチ回路５０５より出力されるブロック制御信号Ｂ１Ｌ〜Ｂ４Ｌは「００００」となり、従って４ｔｏ１６デコーダの出力としてブロック選択信号Ｎ１が選択され“Ｈｉｇｈ”の状態となる。しかし、Ｎ１が“Ｈｉｇｈ”になるということは、上述したように仮想的な空ブロックが選択されることに他ならず、記録素子選択回路が選択されないことになる。結果的に対応する発熱抵抗素子が存在せず、発熱抵抗素子が駆動される事を防止する事ができる。図４では、ブロック選択信号Ｎ１〜Ｎ１６のうち、このような空ブロックがＮ１、Ｎ１６の複数含まれていることを示している。

さらにこのような構成において、記録データ（ＤＡＴＡ）の入力端子５０７が、ロジック電源ＶＤＤ等と接点ショートを起こした際には、入力信号記録データ（ＤＡＴＡ）が全ビット“Ｈｉｇｈ”データとしてシフトレジスタ５０４にシリアル入力されることとなる。

その結果、４ビットラッチ回路５０５より出力されるブロック制御信号Ｂ１Ｌ〜Ｂ４Ｌは「１１１１」となり、すなわち４ｔｏ１６デコーダの出力結果としてブロック選択信号Ｎ１６が選択され“Ｈｉｇｈ”になる。Ｎ１６が“Ｈｉｇｈ”となるということも、上述したように仮想的な空ブロックが選択されることに他ならず、結果的に接点オープン時と同様に、記録素子選択回路が選択されず、発熱抵抗素子が駆動されるのを防止する事ができる。

（実施形態２）
なお、本発明の第２の実施例である回路構成として、記録データ（ＤＡＴＡ）の入力端子５０７に対して、図６に示すようなプルアップ抵抗９０１を接続しても良い。本実施例の回路構成では、入力端子５０７が接点オープン状態になると、入力端子部がロジック電源電圧ＶＤＤレベルになる。その結果、シフトレジスタ５０４に入力される記録データ（ＤＡＴＡ）が、全ビットＨｉｇｈレベル信号「１１１１」としてシリアル入力されることになる。これは入力端子５０７の電位が、ロジック回路の電源電圧ＶＤＤになってしまうことによる。４ビットラッチ回路５０５より出力されるブロック制御信号Ｂ１Ｌ〜Ｂ４Ｌが「１１１１」となり、４ｔｏ１６デコーダの出力としてＮ１６が選択され“Ｈｉｇｈ”のアクティブ状態となる。ここで、Ｎ１６がアクティブとなるという事は、仮想的な空ブロックが選択されることに他ならず、記録素子選択回路が選択されず、発熱抵抗素子の駆動を防止することができる。

本発明に従えば、記録装置と記録ヘッドの電気的接続に接点不良が発生した場合に、自動的に発熱抵抗素子が接続されない仮想的な空ブロックを選択させることが可能となる。このような回路構成にすることで、記録動作中に接点不良が生じた場合であっても、発熱抵抗素子を連続して駆動する誤動作が行なわれない。発熱抵抗素子への連続した電流電圧の印加過度を防止ことが可能になり、その結果記録素子基板や記録ヘッドの昇温を防止することができる。従来技術のように記録ヘッド素子基板に接点不良を検出するための特別な回路を設ける必要がなく、記録素子基板のサイズを大幅に増やす事なく、発熱抵抗素子を保護することができる。

本発明においては、入力される記録データ（ＤＡＴＡ）についての記録データ信号およびブロック制御信号の割り付けは、特に限定されるものではない。

また、上記の実施形態で説明した記録素子基板と記録素子基板を組み込んだ記録ヘッド自体に一体的に、記録を行なうための液体収納容器であるインクタンクが設けられた記録ヘッドカートリッジの構成をとっても構わない。インクタンク別体の記録ヘッドに適用しても構わない。

第１の実施形態における記録素子基板の回路構成ブロック図である。（ａ）は第１の実施形態である記録素子基板が組み込まれた記録ヘッドの概要を示す外観斜視図である。（ｂ）は第１の実施形態である記録素子基板の拡大図である。（ｃ）は第１の実施形態である記録素子基板のＡ−Ａ’断面図である。第１の実施形態におけるデコーダ５０６の真理値表である。第１の実施形態における記録素子選択回路のアクティブ状態入力信号表である。第１の実施形態におけるＤＡＴＡ入力部の回路図である。第２の実施形態におけるＤＡＴＡ入力部の回路図である。従来の記録素子基板の回路構成ブロック図である。従来の記録素子基板における記録素子選択回路のアクティブ状態入力信号表である。従来の記録素子基板を備えた記録ヘッドによる印字状態説明図である。従来の記録ヘッドにおける接点不良時の印字状態説明図である。

符号の説明

Ａ１〜Ａ６４記録素子選択回路
Ｔ１〜Ｔ６４スイッチング素子
Ｈ１〜Ｈ６４発熱抵抗素子
４０１記録ヘッド
４０４記録素子基板
５０１、５０４シフトレジスタ
５０２、５０５ラッチ回路
５０６デコーダ

Claims

複数の発熱抵抗素子と、
記録信号を入力する記録信号入力端子と、
前記記録信号を転送するためのクロック信号を入力するクロック信号入力端子と、
前記発熱抵抗素子の駆動を制御する駆動信号を入力する駆動信号入力端子と、
前記記録信号をラッチするための信号を、入力するラッチ信号入力端子と、
前記駆動信号に従って前記発熱抵抗素子の駆動を制御するロジック回路と、
前記記録信号がシリアルに入力されるシフトレジスタと、
前記シフトレジスタからの出力を、前記ラッチ信号に基づきパラレルに受け取り出力するラッチ回路と、
前記ラッチ回路から入力される入力信号をデコードし、前記複数の発熱抵抗素子を時分割駆動するための複数のブロック選択信号として出力するデコーダとを備えた記録素子基板であって、
全ビットＨｉｇｈレベルの入力信号に基づいて前記デコーダから出力される第１のブロック選択信号、及び全ビットＬｏｗレベルの入力信号に基づいて前記デコーダから出力される第２のブロック選択信号は、前記時分割駆動を行なうための発熱抵抗素子に電気的に接続されていないことを特徴とする記録素子基板。
前記記録信号入力端子と前記シフトレジスタの間の配線が、前記記録素子基板の電位となるように、抵抗によってプルダウンされていることを特徴とする請求項１に記載された記録素子基板。
前記記録信号入力端子と前記シフトレジスタの間の配線が、前記ロジック回路の電源電圧となるように、抵抗によってプルアップされていることを特徴とする請求項１に記載された記録素子基板。
複数の発熱抵抗素子と、
記録信号を入力する記録信号入力端子と、
前記記録信号を転送するためのクロック信号を入力するクロック信号入力端子と、
前記発熱抵抗素子の駆動を制御する駆動信号を入力する駆動信号入力端子と、
前記記録信号をラッチするための信号を、入力するラッチ信号入力端子と、
前記駆動信号に従って前記発熱抵抗素子の駆動を制御するロジック回路と、
前記記録信号がシリアルに入力されるシフトレジスタと、
前記シフトレジスタからの出力を、前記ラッチするための信号に基づきパラレルに受け取り出力するラッチ回路と、
前記ラッチ回路から入力される入力信号をデコードし、前記複数の発熱抵抗素子を時分割駆動するための複数のブロック選択信号として出力するデコーダとが配される記録素子基板を備えた記録ヘッドであって、
全ビットＨｉｇｈレベルの入力信号に基づいて前記デコーダから出力される第１のブロック選択信号、及び全ビットＬｏｗレベルの入力信号に基づいて前記デコーダから出力される第２のブロック選択信号は、前記時分割駆動を行なうための発熱抵抗素子に電気的に接続されていないことを特徴とする記録素子基板を備えた記録ヘッド。
複数の発熱抵抗素子と、
記録信号を入力する記録信号入力端子と、
前記記録信号を転送するためのクロック信号を入力するクロック信号入力端子と、
前記発熱抵抗素子の駆動を制御する駆動信号を入力する駆動信号入力端子と、
前記記録信号をラッチするための信号を入力するラッチ信号入力端子と、
前記駆動信号に従って前記発熱抵抗素子の駆動を制御するロジック回路と、
前記記録信号がシリアルに入力されるシフトレジスタと、
前記シフトレジスタからの出力を、前記ラッチするための信号に基づきパラレルに受け取り出力するラッチ回路と、
前記ラッチ回路から入力される入力信号をデコードし、前記複数の発熱抵抗素子を時分割駆動するための複数のブロック選択信号として出力するデコーダとを備えた記録素子基板を有する記録ヘッドに、記録を行なうための液体を収納する液体収納容器が一体となって構成されている記録ヘッドカートリッジであって、
全ビットＨｉｇｈレベルの入力信号に基づいて前記デコーダから出力される第１のブロック選択信号、及び全ビットＬｏｗレベルの入力信号に基づいて前記デコーダから出力される第２のブロック選択信号は、前記時分割駆動を行なうための発熱抵抗素子に電気的に接続されていないことを特徴とする記録ヘッドカートリッジ。