JP5338582B2

JP5338582B2 - Ｄ級増幅回路

Info

Publication number: JP5338582B2
Application number: JP2009209198A
Authority: JP
Inventors: 明穂田村
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2009-09-10
Filing date: 2009-09-10
Publication date: 2013-11-13
Anticipated expiration: 2029-09-10
Also published as: JP2011061509A

Description

本発明は、スイッチング動作を利用して入力信号を増幅するＤ級増幅回路に関する。

従来、音声信号などの入力信号を振幅が一定なパルス幅変調信号に変換し、そのパルス幅変調信号を電力増幅するＤ級増幅回路が広く知られている。図１３は、特許文献１に開示されたＤ級増幅回路２０の概略構成を示す図である。第１出力端子OUTPと第２出力端子OUTNとの間に設けられたスピーカ（負荷）は、コイルを含んで構成される。制御部２１は、入力信号INPUTに応じて第１状態と第２状態と第３状態とを切り替える。図１４に示すように、第１状態では、トランジスタTr1およびTr4がオン状態、Tr2およびTr3がオン状態に制御される。図１５に示すように、第２状態では、トランジスタTr2およびTr3がオン状態、Tr1およびTr4がオフ状態に制御される。図１６に示すように、第３状態では、トランジスタTr3およびTr4がオン状態、トランジスタTr1およびTr2がオフ状態に制御される。

米国特許第6,211,728号明細書

上述の第３状態においては、スピーカに含まれるコイルに発生する誘導起電力により、第３状態の直前にスピーカを流れていた電流と同じ方向の電流（誘導電流）がスピーカを流れる。ただし、当該誘導電流は、スピーカだけでなく、オン状態のトランジスタTr3およびTr4にも流れるから、トランジスタTr3およびTr4のオン抵抗においても電力が消費される。このため、特許文献１に開示された技術では、充分な電力効率（全体の消費電力量のうち負荷において消費される電力量の割合）を得ることが困難であるという問題があった。以上の事情を考慮して、本発明は、充分な電力効率が得られるＤ級増幅回路を提供することを目的とする。

以上の課題を解決するために、本発明に係るＤ級増幅回路は、高位側電源線と、第１ノードとの間に配置される第１トランジスタと、前記高位側電源線と、第２ノードとの間に配置される第２トランジスタと、前記第１ノードと、低位側電源線との間に配置される第３トランジスタと、前記第２ノードと、前記低位側電源線との間に配置される第４トランジスタと、前記第１ノードと前記第２ノードとの間に設けられるとともにコイルを含む負荷と、前記第１ノードと前記第２ノードとの間に、前記負荷に対して並列に設けられる第５トランジスタと、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタおよび前記第５トランジスタの各々のオンオフを制御する制御部と、を具備し、前記制御部は、入力信号に応じて第１状態と第２状態と第３状態とを切り替え、前記第１状態では、前記第１ノードから前記第２ノードへ向かう電流が前記負荷に流れるように、前記第１トランジスタおよび前記第４トランジスタをオン状態、前記第２トランジスタ、前記第３トランジスタおよび前記第５トランジスタをオフ状態に制御し、前記第２状態では、前記第２ノードから前記第１ノードへ向かう電流が前記負荷に流れるように、前記第２トランジスタおよび前記第３トランジスタをオン状態、前記第１トランジスタ、前記第４トランジスタおよび前記第５トランジスタをオフ状態に制御し、前記第３状態では、前記第１トランジスタと前記第２トランジスタとからなる高位側トランジスタ群、および、前記第３トランジスタと前記第４トランジスタとからなる低位側トランジスタ群のうちの一方のトランジスタ群をオン状態、且つ、他方のトランジスタ群をオフ状態に制御するとともに、前記第５トランジスタをオン状態に制御する。

本発明では、第３状態にてオン状態に制御されるトランジスタ群と第５トランジスタとは並列に接続されるから、誘導電流の経路上に介在するトランジスタのオン抵抗の合計値は、第５トランジスタが設けられない態様に比べて低減される。これにより、誘導電流の経路上に介在するトランジスタにて消費される電力量が低減される。すなわち、本実施形態によれば、第５トランジスタが設けられない態様に比べて電力効率が向上するという利点がある。

本発明に係るＤ級増幅回路の具体的な態様として、制御部は、入力信号をパルス幅変調してパルス幅変調信号を生成し、当該パルス幅変調信号を、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタの各々のゲートへ出力する。

本発明の第１実施形態に係るＤ級増幅回路の概略構成を示す図である。同実施形態に係るＤ級増幅回路の動作を示すタイミングチャートである。第１状態におけるＤ級増幅回路の動作を示す図である。第３状態におけるＤ級増幅回路の動作を示す図である。第３状態における対比例の動作を示す図であるである。第２状態におけるＤ級増幅回路の動作を示す図である。第３状態におけるＤ級増幅回路の動作を示す図である。本発明の第２実施形態に係るＤ級増幅回路の概略構成を示す図である。同実施形態に係るＤ級増幅回路の動作を示すタイミングチャートである。第３状態におけるＤ級増幅回路の動作を示す図である。第３状態におけるＤ級増幅回路の動作を示す図である。第５トランジスタの変形例を示す図である。従来のＤ級増幅回路の概略構成を示す図である。第１状態におけるＤ級増幅回路の動作を示す図である。第２状態におけるＤ級増幅回路の動作を示す図である。第３状態におけるＤ級増幅回路の動作を示す図である。

＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係るＤ級増幅回路１００の概略構成を示す図である。図１に示すように、Ｄ級増幅回路１００は、変調部１０と駆動部３０とを備える。変調部１０は、入力信号SINを振幅が一定なパルス幅変調信号（DL,DR）に変調する。駆動部３０は、パルス幅変調信号（DL,DR）に基づいて、例えばスピーカなどの負荷４０を駆動する。

図１に示すように、駆動部３０は、第１トランジスタTr1〜第５トランジスタTr5と、インバータIV1およびIV2と、NORゲート５０とを含む。第１トランジスタTr1〜第４トランジスタTr4は、高位側電位VDが供給される高位側電源線１２と、低位側電位VS（＜VD）が供給される低位側電源線１４との間に配置される。Ｎチャネル型の第１トランジスタTr1は、高位側電源線１２と第１ノードND1との間に配置される。Ｎチャネル型の第２トランジスタTr2は、高位側電源線１２と第２ノードND2との間に配置される。Ｎチャネル型の第３トランジスタTr3は、第１ノードND1と低位側電源線１４との間に配置される。Ｎチャネル型の第４トランジスタTr4は、第２ノードND2と低位側電源線１４との間に配置される。

パルス幅変調信号DLは、第１トランジスタTr1のゲートに供給される。また、パルス幅変調信号DLは、インバータIV1にて反転されて第３トランジスタTr3のゲートに供給される。パルス幅変調信号DLがハイレベルになると、第１トランジスタTr1はオン状態、第３トランジスタTr3はオフ状態になる。一方、パルス幅変調信号DLがローレベルになると、第１トランジスタTr1はオフ状態、第３トランジスタTr3はオン状態になる。すなわち、第１トランジスタTr1と第３トランジスタTr3とは、互いに相補的に動作する。

パルス幅変調信号DRは、第２トランジスタTr2のゲートに供給される。また、パルス幅変調信号DRは、インバータIV2にて反転されて第４トランジスタTr4のゲートに供給される。パルス幅変調信号DRがハイレベルになると、第２トランジスタTr2はオン状態、第４トランジスタTr4はオフ状態になる。一方、パルス幅変調信号DRがローレベルになると、第２トランジスタTr2はオフ状態、第４トランジスタTr4はオン状態になる。すなわち、第２トランジスタTr2と第４トランジスタTr4とは、互いに相補的に動作する。

第１ノードND1と第２ノードND2との間には負荷４０が設けられる。図３〜図７に示すように、負荷４０は、互いに直列に接続されるコイルＬと抵抗体Rsとを含む。また、図１に示すように、第１ノードND1と第２ノードND2との間には、第５トランジスタTr5が設けられる。第５トランジスタTr5は、負荷４０に対して並列に接続される。第５トランジスタTr5のゲートには、NORゲート５０の出力が供給される。NORゲート５０の入力側には、パルス幅変調信号DLおよびDRが供給される。したがって、パルス幅変調信号DLおよびDRが共にローレベルになると、NORゲート５０の出力はハイレベルになってトランジスタTr5はオン状態になる。それ以外の場合は、NORゲート５０の出力はローレベルとなるから、トランジスタTr5はオフ状態になる。

本実施形態において、変調部１０は、入力信号SINに応じて第１状態と第２状態と第３状態とを切り替えるように、パルス幅変調信号DLおよびDRを生成する。「第１状態」では、高位側電源線１２からの電流が、第１ノードND1から第２ノードND2へ向かう方向に負荷４０を流れる。「第２状態」では、高位側電源線１２からの電流が、第２ノードND2から第１ノードND1へ向かう方向に負荷４０を流れる。「第３状態」では、第１ノードND1と第２ノードND2とが同電位となる。
図２は、変調部１０にて生成されるパルス幅変調信号（DL，DR）の具体的な波形の一例を示す図である。図２の態様では、Ｄ級増幅回路１００は、期間T1およびT3にて第１状態に設定され、期間T2、T4、T6およびT8にて第３状態に設定され、期間T5およびT7にて第２状態に設定される。各期間の時間長は、入力信号SINのレベルに応じて可変に設定される。以下、図２〜図７を参照しながら、Ｄ級増幅回路１００の具体的な動作を説明する。

図２に示すように、第１番目の期間T1において、パルス幅変調信号DLはハイレベルに設定される一方、パルス幅変調信号DRはローレベルに設定される。したがって、図３に示すように、第１トランジスタTr1と第４トランジスタTr4とがオン状態に制御される一方、第２トランジスタTr2と第３トランジスタTr3と第５トランジスタとがオフ状態に制御される。これにより、高位側電源線１２からの電流が、第１トランジスタTr1、負荷４０および第４トランジスタTr4を介して低位側電源線１４へ流れる。すなわち、高位側電源線１２からの電流が、第１ノードND1から第２ノードND2へ向かう方向に負荷４０を流れる（第１状態）。これにより、負荷４０が駆動される。

図２に示すように、期間T1の直後の期間T2において、パルス幅変調信号DLおよびDRは共にローレベルに設定される。したがって、図４に示すように、第３トランジスタTr3，第４トランジスタTr4および第５トランジスタTr5はオン状態に制御される一方、第１トランジスタTr1および第２トランジスタTr2はオフ状態に制御される。第１トランジスタTr1がオフ状態に遷移することで、高位側電源線１２から負荷４０へ流れる電流は遮断されるが、負荷４０に含まれるコイルＬに発生する誘導起電力によって、直前の期間T1にて負荷４０を流れていた電流と同じ方向の誘導電流Iaが負荷４０を流れる。すなわち、第１ノードND1から第２ノードND2へ向かう誘導電流Iaが負荷４０を流れる。また、第３トランジスタTr3、第４トランジスタTr4および第５トランジスタTr5がオン状態に設定されることで、第１ノードND1と第２ノードND2とは低位側電源線１４に導通するとともに短絡状態となる。すなわち、第１ノードND1と第２ノードND2とが同電位となる（第３状態）。

ここで、第５トランジスタTr5が設けられない態様（以下、「対比例」という）を想定する。図５は、対比例における第３状態を示す図である（図４に対応）。図５に示すように、誘導電流Iaは、オン状態の第３トランジスタTr3および第４トランジスタTr4を流れるから、負荷４０だけでなく、第３トランジスタTr3および第４トランジスタTr4のオン抵抗においても電力が消費される。負荷４０に含まれる抵抗体Rsの抵抗値をrs、誘導電流Iaの経路に介在するトランジスタのオン抵抗の合計値をRzとすると、第３状態における電力効率η（誘導電流の経路全体にて消費される消費電力量のうち負荷４０にて消費される電力量の割合）は、以下の数式(1)で表される。
η＝（rs−Rz）／rs×１００ ……(1)

第３トランジスタTr3と第４トランジスタTr4とは直列に接続されるから、第３トランジスタTr3および第４トランジスタTr4の各々のオン抵抗をRaとすると、数式(1)におけるRzは２×Raと表される。そうすると、対比例における電力効率ηは、以下の数式(2)で表される。
η＝｛rs−（２×Ra）｝／rs×１００ ……(2)
前述の数式(2)において、例えば、rs＝8.0Ω、Ra＝0.4Ωとすると、電力効率ηは90％となる。

一方、本実施形態においては、図４に示すように、誘導電流Iaは、オン状態の第５トランジスタTr5にも分配される。第５トランジスタTr5は、第３トランジスタTr3および第４トランジスタTr4に対して並列に接続されるから、第５トランジスタTr5のオン抵抗をRbとすると、数式(1)におけるRzは２Ra×Rb／（２Ra＋Rb）と表される。そうすると、本実施形態における電力効率ηは、以下の数式(3)で表される。
η＝｛rs−２Ra×Rb／（２Ra＋Rb）｝／rs×１００ ……(3)

前述の数式(3)において、例えば、rs＝8.0Ω、Ra＝0.4Ω、Rb＝0.8Ωとすると、電力効率ηは95％となる。本実施形態によれば、第３状態においてオン状態に設定される第５トランジスタTr5が負荷４０に対して並列に設けられることで、数式(1)におけるRzの値が低減される。これにより、誘導電流Iaの経路上に介在するトランジスタにて消費される電力量が対比例に比べて低減されるから、電力効率ηが向上するという利点がある。

再び図２に戻って説明を続ける。図２に示すように、期間T2の後の期間T3において、パルス幅変調信号DLはハイレベル、パルス幅変調信号DRはローレベルに設定されて、再び第１状態となる。このときのＤ級増幅回路１００の動作は前述の期間T1における動作と同様であるから、詳細な説明は省略する。期間T3の直後の期間T4において、パルス幅変調信号DLおよびDRは共にローレベルに設定されて第３状態となる。このときのＤ級増幅回路１００の動作は前述の期間T2における動作と同様であるから、詳細な説明は省略する。

図２に示すように、期間T4の直後の期間T5において、パルス幅変調信号DLはローレベルに設定される一方、パルス幅変調信号DRはハイレベルに設定される。したがって、図６に示すように、第２トランジスタTr2と第３トランジスタTr3とがオン状態に制御される一方、第１トランジスタTr1と第４トランジスタTr4と第５トランジスタTr5とがオフ状態に制御される。これにより、高位側電源線１２からの電流が、第２トランジスタTr2、負荷４０および第３トランジスタTr3を介して低位側電源線１４へ流れる。すなわち、高位側電源線１２からの電流が、第２ノードND2から第１ノードND1へ向かう方向に負荷４０を流れる（第２状態）。これにより、負荷４０が駆動される。

図２に示すように、期間T5の直後の期間T6において、パルス幅変調信号DLおよびDRは共にローレベルに設定される。したがって、図７に示すように、第３トランジスタTr3，第４トランジスタTr4および第５トランジスタTr5はオン状態に制御される一方、第１トランジスタTr1および第２トランジスタTr2はオフ状態に制御される。第２トランジスタTr2がオフ状態に遷移することで、高位側電源線１２から負荷４０へ流れる電流は遮断されるが、負荷４０に含まれるコイルＬに発生する誘導起電力によって、直前の期間T5にて負荷４０を流れていた電流と同じ方向の誘導電流Ibが負荷４０を流れる。すなわち、第２ノードND2から第１ノードND1へ向かう誘導電流Ibが負荷４０を流れる。また、第３トランジスタTr3、第４トランジスタTr4および第５トランジスタTr5がオン状態に設定されることで、第１ノードND1と第２ノードND2とが同電位となる（第３状態）。

期間T6の直後の期間T7において、パルス幅変調信号DLはローレベルに設定される一方、パルス幅変調信号DRはハイレベルに設定されて、再び第２状態となる。このときのＤ級増幅回路１００の動作は前述の期間T5における動作と同様であるから、詳細な説明は省略する。期間T7の直後の期間T8において、パルス幅変調信号DLおよびDRはローレベルに設定されて第３状態となる。このときのＤ級増幅回路１００の動作は前述の期間T6における動作と同様であるから、詳細な説明は省略する。

以上に説明したように、本実施形態によれば、第３状態において第１ノードND1と第２ノードND2とを短絡するための第５トランジスタTr5が負荷４０に対して並列に設けられることで、数式(1)におけるRzの値が低減される。これにより、誘導電流の経路上に介在するトランジスタにて消費される電力量が対比例に比べて低減されるから、電力効率ηが向上するという利点がある。

＜Ｂ：第２実施形態＞
第２実施形態では、第３状態において、第１ノードND1と第２ノードND2とが高位側電源線１２に導通する場合がある点で上述の第１実施形態と異なる。図８は、第２実施形態に係るＤ級増幅回路１００の概略構成図である。図８に示すように、本実施形態では、図１に示すNORゲート５０の代わりにENORゲート６０が設けられている点で第１実施形態と異なる。したがって、パルス幅変調信号DLおよびDRが共にハイレベルまたはローレベルになると、ENORゲート６０の出力はハイレベルになってトランジスタTr5はオン状態になる。それ以外の場合は、ENORゲート６０の出力はローレベルとなるから、トランジスタTr5はオフ状態になる。その他の構成は第１実施形態と同じであるから、重複する部分については説明を省略する。

図９は、第２実施形態において、変調部１０にて生成されるパルス幅変調信号DLおよびDRの具体的な波形の一例を示す図である。図９において、第１状態、第２状態および第３状態の各々の状態に設定される期間は図２と同じであるが、期間T2および期間T6における第３状態の態様が図２と異なる。以下、期間T2および期間T6におけるＤ級増幅回路１００の動作について説明する。なお、その他の期間におけるパルス幅変調信号（DL，DR）の波形は図２と同じである。

先ず、期間T2における動作について説明する。図９に示すように、期間T2において、パルス幅変調信号DLおよびDRは共にハイレベルに設定される。したがって、図１０に示すように、第１トランジスタTr1，第２トランジスタTr2および第５トランジスタTr5はオン状態に制御される一方、第３トランジスタTr3および第４トランジスタTr4はオフ状態に制御される。第１ノードND1と第２ノードND2とが高位側電源線１２に導通するとともに第５トランジスタTr5がオン状態に遷移することで、第１ノードND1と第２ノードND2とは同電位となる（第３状態）。このとき、第１ノードND1と第２ノードND2との間の電位差はゼロとなるため、原理上は、第１ノードND1と第２ノードND2との間には電流が流れないが、負荷４０に含まれるコイルＬに発生する誘導起電力によって、直前の期間T1にて負荷４０を流れていた電流と同じ方向（第１ノードND1→第２ノードND2）の誘導電流Iaが第１ノードND1と第２ノードND2との間を流れる。そして、当該電流が負荷４０を流れることで、負荷４０が駆動する。

次に、期間T6における動作について説明する。図９に示すように、期間T6において、パルス幅変調信号DLおよびDRはハイレベルに設定される。したがって、図１１に示すように、第１トランジスタTr1，第２トランジスタTr2および第５トランジスタTr5はオン状態に制御される一方、第３トランジスタTr3および第４トランジスタTr4はオフ状態に制御される。第１ノードND1と第２ノードND2とが高位側電源線１２に共通に接続されるとともに第５トランジスタTr5がオン状態に遷移することで、第１ノードND1と第２ノードND2とは同電位となる（第３状態）。そして、負荷４０に含まれるコイルＬに発生する誘導起電力によって、直前の期間T5にて負荷４０を流れていた電流と同じ方向（第２ノードND2→第１ノードND1）の誘導電流Ibが第１ノードND1と第２ノードND2との間を流れる。そして、当該電流が負荷４０を流れることで、負荷４０が駆動する。

要するに、第３状態では、第１ノードND1と第２ノードND2とが高位側電源線１２および低位側電源線１４のうちの一方に共通に接続されるように第１乃至第４トランジスタTr1〜Tr4のオンオフが制御されるとともに、第５トランジスタTr5がオン状態に制御される態様であればよい。

＜Ｃ：変形例＞
本発明は上述した各実施形態に限定されるものではなく、例えば、以下の変形が可能である。また、以下に示す変形例のうちの２以上の変形例を組み合わせることもできる。

（１）変形例１
上述の各実施形態では、変調部１０にて生成されるパルス幅変調信号（DL，DR）の波形の一例として、図２および図９の態様を例示したが、これに限らず、パルス幅変調信号（DL，DR）の波形は、入力信号SINに応じて様々な波形となり得る。

（２）変形例２
上述の各実施形態では、負荷４０は、スピーカで構成され、互いに直列に接続されるコイルＬと抵抗体Rsとを含んでいるが、これに限らず、負荷４０はコイルＬを含むものであればよく、その態様は任意である。

（３）変形例３
入力信号SINの形式は任意である。例えば、入力信号SINはアナログの音声信号とすることもできるし、デジタルの音声信号とすることもできる。

（４）変形例４
図１２に示すように、第５トランジスタTr5が、互いに並列に接続されるＰチャネル型のトランジスタTPとＮチャネル型のトランジスタTNとから構成される態様とすることもできる。図１２に示すように、トランジスタTPおよびTNの各々は、第１ノードND1と第２ノードND2との間の電流経路に対して並列に接続される。トランジスタTNのゲートには、NORゲート５０からの出力が供給される。一方、トランジスタTPのゲートには、NORゲート５０からの出力がインバータIV3にて反転されて供給される。NORゲートの出力がハイレベルになると、トランジスタTNおよびTPはオン状態に遷移する一方、NORゲートの出力がローレベルになると、トランジスタTNおよびTPはオフ状態に遷移するという具合である。

１０……変調部、１２……高位側電源線、１４……低位側電源線、３０……駆動部、４０……負荷、５０……NORゲート、１００……信号増幅回路、Ｌ……コイル、ND1……第１ノード、ND2……第２ノード、SIN……入力信号、Tr1……第１トランジスタ、Tr2……第２トランジスタ、Tr3……第３トランジスタ、Tr4……第４トランジスタ、Tr5……第５トランジスタ、VD……高位側電位、VS……低位側電位。

Claims

高位側電源線と、第１ノードとの間に配置される第１トランジスタと、
前記高位側電源線と、第２ノードとの間に配置される第２トランジスタと、
前記第１ノードと、低位側電源線との間に配置される第３トランジスタと、
前記第２ノードと、前記低位側電源線との間に配置される第４トランジスタと、
前記第１ノードと前記第２ノードとの間に設けられるとともにコイルを含む負荷と、
前記第１ノードと前記第２ノードとの間に、前記負荷に対して並列に設けられる第５トランジスタと、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタおよび前記第５トランジスタの各々のオンオフを制御する制御部と、を具備し、
前記制御部は、入力信号に応じて第１状態と第２状態と第３状態とを切り替え、
前記第１状態では、前記第１ノードから前記第２ノードへ向かう電流が前記負荷に流れるように、前記第１トランジスタおよび前記第４トランジスタをオン状態、前記第２トランジスタ、前記第３トランジスタおよび前記第５トランジスタをオフ状態に制御し、
前記第２状態では、前記第２ノードから前記第１ノードへ向かう電流が前記負荷に流れるように、前記第２トランジスタおよび前記第３トランジスタをオン状態、前記第１トランジスタ、前記第４トランジスタおよび前記第５トランジスタをオフ状態に制御し、
前記第３状態では、前記第１トランジスタと前記第２トランジスタとからなる高位側トランジスタ群、および、前記第３トランジスタと前記第４トランジスタとからなる低位側トランジスタ群のうちの一方のトランジスタ群をオン状態、且つ、他方のトランジスタ群をオフ状態に制御するとともに、前記第５トランジスタをオン状態に制御する
Ｄ級増幅回路。
前記制御部は、前記入力信号をパルス幅変調してパルス幅変調信号を生成し、当該パルス幅変調信号を、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタおよび前記第５トランジスタの各々のゲートへ出力する、
請求項１のＤ級増幅回路。