JP5336312B2 - 通信装置、及び、その通信装置を備える画像処理装置 - Google Patents
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Description
図1は、本発明の第1の実施の形態に係る画像処理装置100のハードウェア構成を概略して示すブロック図である。本実施の形態に係る画像処理装置100は、画像形成装置に含まれる。この画像形成装置は、上記画像処理装置100に加えて、原稿画像を読取るスキャナ部、画像データに基づいて画像を形成する画像形成部、及び、液晶ディスプレイとタッチパネルとを重ねて構成される操作パネル(以上いずれも図示せず。)等を含む。画像形成装置は、上記した各部を動作させることによって、ユーザの入力操作による操作パネルからの指示に応じて、原稿画像を読取り記録用紙に画像を印刷するコピー処理、原稿画像を読取り外部装置に画像データを送信するファクシミリ処理、及び、外部装置から送信される画像データに基づく画像を記録用紙に印刷する印刷処理等を含む各種処理を実行する。
以下、フラッシュメモリ112、フラッシュメモリ118、及び、電源制御部134のフラッシュメモリに記憶される各種コンピュータプログラムの制御構造について説明する。
通常モード時には、メインCPU108によって通常ネットワーク処理が実行され、サブCPU114によって簡易ネットワーク処理が実行される。
図3は、通常ネットワーク処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。通常ネットワーク処理を実現するためのプログラムは、動作モードが通常モードに設定されることによって、又は、後述する省エネモード復帰処理(図9参照)におけるステップS702の処理後に起動され、動作モードが省エネモードに設定されることによって終了される。図3を参照して、このプログラムは、メインCPU108に備えられるタイマをONにしてタイマカウントを開始するステップS101と、タイマカウントによるカウント値が予め定める設定値Aに達したか否かを判定するステップS102と、ステップS102にて、カウント値が設定値Aに達していないと判定された場合(NOの場合)に実行され、ネットワークドライバ206がパケットを受信したか否かを判定するステップS103と、を含む。ステップS103にて、パケットを受信していないと判定された場合(NOの場合)には、制御はステップS102に戻る。
図4は、簡易ネットワーク処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。簡易ネットワーク処理を実現するためのプログラムは、動作モードが通常モードに設定されることによって、又は、後述する省エネモード復帰処理(図8参照)におけるステップS608の処理後に起動され、動作モードが省エネモードに設定されることによって終了される。図4を参照して、このプログラムは、計時処理部212に対し、タイマカウントを開始させるステップS201と、タイマカウントによるカウント値が予め定める設定値Bに達したか否かを判定するステップS202と、ステップS202にて、カウント値が設定値Bに達していないと判定された場合(NOの場合)に実行され、ネットワークドライバ206がパケットを受信したか否かを判定するステップS203と、を含む。ステップS203にて、パケットを受信していないと判定された場合(NOの場合)には、制御はステップS202に戻る。ステップS203にて、パケットを受信したと判定された場合(YESの場合)には、制御はステップS201に戻る。
メインCPU108によって実行される省エネモード移行処理、及び、サブCPU114によって実行される省エネモード移行処理によって、通常モードから省エネモードへの移行が行なわれる。なお、メイン基板104に対する通電が遮断された時点で、動作モードは、通常モードから省エネモードへ移行する。
図5は、メインCPU108による省エネモード移行処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。省エネモード移行処理を実現するためのプログラムは、動作モードが通常モードに設定されることによって起動される。図5を参照して、このプログラムは、省エネ移行判定処理部204に対し、省エネ移行要因が発生するまで待機させるステップS301を含む。
図6は、サブCPU114による省エネモード移行処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。省エネモード移行処理を実現するためのプログラムは、動作モードが通常モードに設定されることによって起動される。図6を参照して、このプログラムは、ネットワーク応答切替部208が、メインCPU108から切替要求信号を受信するまで待機するステップS401と、ステップS401にて、切替要求信号を受信したと判定された場合(YESの場合)に実行され、簡易ネットワーク応答処理部210が、メインCPU108からリセット要求信号を受信するまで待機するステップS402と、を含む。
省エネモード時には、サブCPU114によってネットワーク待機処理が実行される。
図7は、ネットワーク待機処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。ネットワーク待機処理を実現するためのプログラムは、省エネモード移行処理(図6参照)におけるステップS406の処理後に起動され、動作モードが通常モードに設定されることによって終了される。図7を参照して、ネットワーク待機処理を実現するためのプログラムは、計時処理部212に対し、タイマカウントを開始させるステップS501と、タイマカウントによるカウント値が予め定める設定値Cに達したか否かを判定するステップS502と、ステップS502にて、カウント値が設定値Cに達したと判定された場合(YESの場合)に実行され、リンクスピード制御部214に対し、後述するリンクスピードダウン設定処理を実行させるステップS503と、を含む。
サブCPU114によって実行される省エネモード復帰処理、及び、メインCPU108によって実行される省エネモード復帰処理によって、省エネモードから通常モードへの移行が行なわれる。なお、メイン基板104に対する通電が開始された時点で、動作モードは、省エネモードから通常モードへ移行する。
図8は、サブCPU114による省エネモード復帰処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。省エネモード復帰処理を実現するためのプログラムは、動作モードが省エネモードに設定されることによって起動される。図8を参照して、このプログラムは、省エネ復帰判定処理部216に対し、省エネ復帰要因が発生するまで待機させるステップS601と、ステップS601にて、省エネ復帰要因が発生したと判定された場合(YESの場合)に実行され、省エネ復帰判定処理部216に対し、電源制御部134に対して割込信号を送信させるステップS602と、メイン基板104に対する通電が再開されるまで待機するステップS603と、を含む。
図9は、メインCPU108による省エネモード復帰処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。省エネモード復帰処理を実現するためのプログラムは、メイン基板104に対する通電が再開されることによって起動される。図9を参照して、このプログラムは、ネットワーク応答処理部202が、リセット解除信号を受信するまで待機するステップS701と、ステップS701にて、リセット解除信号を受信したと判定された場合(YESの場合)に実行され、省エネモード復帰準備処理「以下単に「復帰準備処理」と記す。)」を実行するステップS702と、を含む。復帰準備処理は、メイン基板104のリセット解除処理、及び、移行準備処理にて退避させたデータを元に戻すデータ復帰処理等を含む。ここで、リセット解除処理とは、各種プログラムを起動させることで、メインCPU108内部のレジスタ及びフラグ等を初期状態から復帰させる処理のことを言う。
<電源制御処理>
図10は、電源制御処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。電源制御処理を実現するためのプログラムは、ユーザによって画像形成装置の電源が投入されることによって起動され、画像形成装置の電源が切られることによって終了する。図10を参照して、このプログラムは、省エネ移行判定処理部204からの割込信号を受信するまで待機するステップS801と、ステップS801にて、割込信号を受信したと判定された場合(YESの場合)に実行され、電源制御部134に備えられるタイマをONにしてタイマカウントを開始するステップS802と、サブCPU114からの割込信号を受信したか否かを判定するステップS803と、ステップS803にて、割込信号を受信していないと判定した場合(NOの場合)に実行され、タイマカウントによるカウント値が予め定める設定値Eに達したか否かを判定するステップS804と、を含む。ステップS804にて、カウント値が設定値Eに達していないと判定された場合(NOの場合)には、制御はステップS803に戻る。ステップS804にて、カウント値が設定値Eに達したと判定された場合(YESの場合)には、制御はステップS801に戻る。
<省エネモード移行時におけるリンクスピードダウン設定処理>
図11は、省エネモード移行時におけるリンクスピードダウン設定処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。図11を参照して、リンクスピードダウン設定処理を実現するためのプログラムは、接続先の装置から、接続先の装置が対応可能なリンクスピードを示す対応リンクスピード情報を取得するステップS901と、取得した対応リンクスピード情報に基づいて、画像処理装置100と接続先の装置との双方が対応可能なリンクスピードのうち、最も消費電力の小さいものを選択するステップS902と、選択したリンクスピードによる通信リンクの確立を実行するステップS903と、選択したリンクスピードによる通信リンクが確立されたか否かを判定するステップS904と、を含む。ステップS904にて、通信リンクが確立されたと判定された場合(YESの場合)には、制御は終了する。
図12は、省エネモード復帰時におけるリンクスピードアップ設定処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。図12を参照して、リンクスピードアップ設定処理を実現するためのプログラムは、接続先の装置から、接続先の装置が対応可能なリンクスピードを示す対応リンクスピード情報を取得するステップS1001と、取得した対応リンクスピード情報に基づいて、画像処理装置100と接続先の装置との双方が対応可能なリンクスピードのうち、最も通信速度が速いものを選択するステップS1002と、選択したリンクスピードによる通信リンクの確立を実行するステップS1003と、選択したリンクスピードによる通信リンクが確立されたか否かを判定するステップS1004と、を含む。ステップS1004にて、通信リンクが確立されたと判定された場合(YESの場合)には、制御は終了する。
図1〜図12を参照して、画像処理装置100は、以下のように動作する。なお、以下に示す動作を除く、画像処理装置100の一般的な動作は、従来の画像処理装置の動作と同じである。
ユーザによって画像形成装置の電源が投入されると、動作モードは通常モードに設定される。電源制御部134による制御に従って、メイン電源130はメイン基板104に対して通電を開始し、サブ電源132はサブ基板106に対して通電を開始する。
通常モード時において、メインCPU108は、以下に示す通常ネットワーク処理を行なう。メインCPU108は、まず、タイマカウントを開始し(S101)、タイマカウントによるカウント値が予め定める設定値Aに達したか否かを判定する(S102)。
通常モード時において、サブCPU114は、以下に示す簡易ネットワーク処理を行なう。計時処理部212は、まず、タイマカウントを開始する(S201)。サブCPU114は、タイマカウントによるカウント値が予め定める設定値Bに達したか否かを判定する(S202)。
通常モード時において、パケットを受信しない期間が予め定める所定時間に達した場合(本実施の形態では、タイマカウントによるカウント値が設定値Bに達した場合)、リンクスピード制御部214は、リンクスピードを一気に又は段階的に遅くすることでサブ基板106側の消費電力を抑える。テーブル1に、通常モード時における画像処理装置100の内部ステータスと、各ステータスで利用可能なリンクスピードとの関係を示す。
通常モード時において、メインCPU108は、以下に示す省エネモード移行処理を行なう。省エネ移行判定処理部204は、まず、省エネ移行要因が発生するまで待機する(S301)。
テーブル2に、通常モード時及び省エネモード時における、画像処理装置100の内部ステータスと、各ステータスで利用可能なリンクスピードとの関係を示す。
計時処理部212は、まず、タイマカウントを開始する(S501)。サブCPU114は、タイマカウントによるカウント値が予め定める設定値Cに達したか否かを判定する(S502)。本実施の形態では、カウント値が設定値Cに達するまでの間に、パケットの受信はないものとする。
省エネモード時において、パケットを受信しない期間が予め定める所定時間に達した場合(本実施の形態では、タイマカウントによるカウント値が設定値Cに達した場合)、リンクスピード制御部214は、リンクスピードを一気に又は段階的に遅くすることでサブ基板106側の消費電力を抑える。テーブル2を参照して、リンクスピードダウン設定処理前(S503の前)において、内部ステータスがS4に設定され、L1のリンクスピードが利用される場合には、省エネモード時におけるリンクスピードダウン設定処理によって、内部ステータスはS5又はS6に設定され、リンクスピードがL2又はL3の通信リンクが確立される。また、リンクスピードダウン設定処理前において、内部ステータスがS5に設定され、L2のリンクスピードが利用される場合には、省エネモード時におけるリンクスピードダウン設定処理によって、内部ステータスはS6に設定され、リンクスピードがL3の通信リンクが確立される。
省エネモード時において、メインCPU108及びサブCPU114は、以下に示す省エネモード復帰処理を行なう。省エネ復帰判定処理部216は、まず、省エネ復帰要因が発生するまで待機する(S601)。
サブCPU114は、まず、接続先の装置から、対応リンクスピード情報を取得する(S1001)。次いで、サブCPU114は、取得した対応リンクスピード情報に基づいて、画像処理装置100と接続先の装置との双方が対応可能なリンクスピードのうち、最も通信速度が速いものを選択し(S1002)、選択したリンクスピードによる通信リンクの確立を実行する(S1003)。選択したリンクスピードによる通信リンクが確立されなかった場合には(S1004にてNO)、次に通信速度の速いものが選択され(S1005)、選択されたリンクスピードによる通信リンクの確立が実行される(S1003)。以下、通信リンクが確立される(S1004にてYES)まで、上記選択処理及び確立処理が繰返される。
画像処理装置100の変形例は、サブCPU114による簡易ネットワーク処理を実現するためのプログラムが異なる点を除いて、上記実施の形態に係る画像処理装置100と同一の構成である。
図13は、本変形例に係る簡易ネットワーク処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。図13を参照して、本変形例に係る簡易ネットワーク処理を実現するためのプログラムにおいて、ステップS1105の処理を除く各処理は、図4に示すプログラムによって実行される各処理と同じである。以下、異なる処理について説明する。
図13を参照して、画像処理装置100の変形例は、簡易ネットワーク処理において、以下のように動作する。なお、以下に示す動作を除く、画像処理装置100の変形例の動作は、上記した画像処理装置100の動作と同じである。
通常モード時において、サブCPU114は、以下に示す簡易ネットワーク処理を行なう。計時処理部212は、まず、タイマカウントを開始する(S1101)。サブCPU114は、タイマカウントによるカウント値が予め定める設定値Bに達したか否かを判定する(S1102)。
本発明の第2の実施の形態に係る画像処理装置300は、メイン基板301にリンクスピード制御部302が設けられる点、並びに、メインCPU108による通常ネットワーク処理及びサブCPU114による簡易ネットワーク処理を実現するためのプログラムが異なる点を除いて、上記第1の実施の形態に係る画像処理装置100と同一の構成である。以下、異なる構成のみについて説明する。
−通常モード時において実行される処理−
通常モード時には、メインCPU108によって通常ネットワーク処理が実行され、サブCPU114によって簡易ネットワーク処理が行なわれる。
図15は、メインCPU108による通常ネットワーク処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。通常ネットワーク処理を実現するためのプログラムは、動作モードが通常モードに設定されることによって、又は、省エネモード復帰処理(図9参照)におけるステップS702の処理後に起動され、動作モードが省エネモードに設定されることによって終了される。図15を参照して、このプログラムは、タイマカウントを開始するステップS1201と、タイマカウントによるカウント値が予め定める設定値Bに達したか否かを判定するステップS1202と、ステップS1202にて、カウント値が設定値Bに達したと判定された場合(YESの場合)に実行され、リンクスピード制御部302に対し、上記した通常モード時におけるリンクスピードダウン設定処理を実行させるステップS1203と、を含む。
図16は、サブCPU114による簡易ネットワーク処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。簡易ネットワーク処理を実現するためのプログラムは、動作モードが通常モードに設定されることによって、又は、省エネモード復帰処理(図8参照)におけるステップS608の処理後に起動され、動作モードが省エネモードに設定されることによって終了される。図16を参照して、このプログラムは、ネットワークドライバ206がパケットを受信したか否かを判定するステップS1301と、ステップS1301にて、パケットを受信したと判定された場合(YESの場合)に実行され、簡易ネットワーク応答処理部210に対し、受信したパケットに対して簡易パケット処理を行なわせるステップS1302と、を含む。ステップS1301にて、パケットを受信していないと判定された場合(NOの場合)には、制御はステップS1301に戻る。
図14〜図16を参照して、画像処理装置300は、以下のように動作する。なお、以下に示す動作を除く、画像処理装置300の一般的な動作は、画像処理装置100の動作と同じである。
(通常ネットワーク処理)
通常モード時において、メインCPU108は、以下に示す通常ネットワーク処理を行なう。メインCPU108は、まず、タイマカウントを開始し(S1201)、タイマカウントによるカウント値が予め定める設定値Bに達したか否かを判定する(S1202)。
通常モード時において、サブCPU114は、以下に示す簡易ネットワーク処理を行なう。サブCPU114は、ネットワークドライバ206がパケットを受信したか否かを判定する(S1301)。そして、ネットワークドライバ206がパケットを受信すると(S1301にてYES)、ネットワーク応答切替部208は、簡易ネットワーク応答処理部210に対して受信したパケットを送信する。そして、簡易ネットワーク応答処理部210は、受信したパケットに対して簡易パケット処理を行なう(S1302)。
上記第2の実施の形態において、サブCPU114は簡易ネットワーク処理を行なったが、行なわない構成であってもよい。このように、通常モード時において、メインCPU108は、通常パケット処理及びリンクスピードダウン設定処理を行ない、サブCPU114は何も行なわないようにすることによって、サブ基板106の消費電力をさらに小さくすることができる。
上記実施の形態及びその変形例によれば、画像処理装置100,300は、装置全体の動作を制御するメイン基板104,301と、ネットワーク124を介して、ネットワーク接続先の装置とデータ通信を行なうサブ基板106と、通常モード時には、メイン基板104及びサブ基板106に対して通電し、省エネモード時には、メイン基板104に対する通電を遮断してサブ基板106に対してのみ通電するように、電源130,132からの電力供給を制御する電源制御部134と、を含む画像処理装置であって、サブ基板106は、ネットワーク124とのリンクスピードを制御するリンクスピード制御部214を含む。
また、上記実施の形態及びその変形例においては、メイン基板104及びサブ基板106はそれぞれ独立して設けられたが、本発明はそのような実施の形態及び変形例には限定されない。例えば、メイン基板104及びサブ基板106が、同一ASIC(Application Specific Integrated Circuit)102内に搭載される構成であってもよい。
102 ASIC
104,301 メイン基板
106 サブ基板
108 メインCPU
110,116 RAM
112,118 フラッシュメモリ
113 メインバスライン
114 サブCPU
120 MAC
121 サブバスライン
122 PHY
124 ネットワーク
130 メイン電源
132 サブ電源
134 電源制御部
202 ネットワーク応答処理部
204 省エネ移行判定処理部
206 ネットワークドライバ
208 ネットワーク応答切替部
210 簡易ネットワーク応答処理部
212 計時処理部
214,302 リンクスピード制御部
216 省エネ復帰判定処理部
Claims (8)
- 装置全体の動作を制御するメイン基板と、
ネットワークを介して、ネットワーク接続先の装置とデータ通信を行なうサブ基板と、
通常モード時には、前記メイン基板及び前記サブ基板に対して通電し、省エネモード時には、前記メイン基板に対する通電を遮断して前記サブ基板に通電するように、電源からの電力供給を制御する電源制御部と、を含む通信装置であって、
前記サブ基板は、前記ネットワークとのリンクスピードを制御するリンクスピード制御部を含み、
前記リンクスピード制御部は、通常モード時及び省エネモード時のいずれにおいても、前記ネットワーク接続先の装置が対応可能なリンクスピードを示す対応リンクスピード情報を取得し、取得した前記対応リンクスピード情報に基づいて、前記ネットワークとのリンクスピードを決定する通信装置。 - 前記リンクスピード制御部は、前記データ通信が行なわれない期間が予め定める所定時間に達した場合に、リンクスピードを低速にする、請求項1に記載の通信装置。
- 前記メイン基板に設けられ、前記ネットワークとのリンクスピードを制御するメイン基板側リンクスピード制御部をさらに含む、請求項1又は請求項2に記載の通信装置。
- 前記電源制御部は、前記省エネモード時に省エネ復帰要因が発生したことに応答して、前記メイン基板に対する通電を再開する、請求項1〜請求項3のいずれか1つに記載の通信装置。
- 前記リンクスピード制御部は、前記メイン基板に対する通電の再開後に、リンクスピードを高速にする、請求項4に記載の通信装置。
- 前記リンクスピード制御部は、前記省エネ復帰要因が印刷データの受信である場合に、前記印刷データのデータ容量の大きさに応じて、リンクスピードを変更する、請求項4又は請求項5に記載の通信装置。
- 前記リンクスピード制御部は、前記省エネ復帰要因の発生後から前記メイン基板に対する通電が再開されるまでの間、リンクスピードを低速にする、請求項4〜請求項6のいずれか1つに記載の通信装置。
- 請求項1〜請求項7のいずれか1つに記載の通信装置を備える画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009215180A JP5336312B2 (ja) | 2009-09-17 | 2009-09-17 | 通信装置、及び、その通信装置を備える画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009215180A JP5336312B2 (ja) | 2009-09-17 | 2009-09-17 | 通信装置、及び、その通信装置を備える画像処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011066659A JP2011066659A (ja) | 2011-03-31 |
JP5336312B2 true JP5336312B2 (ja) | 2013-11-06 |
Family
ID=43952422
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009215180A Active JP5336312B2 (ja) | 2009-09-17 | 2009-09-17 | 通信装置、及び、その通信装置を備える画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5336312B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5310588B2 (ja) * | 2010-02-04 | 2013-10-09 | ブラザー工業株式会社 | 通信装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001154763A (ja) * | 1999-11-30 | 2001-06-08 | Nec Shizuoka Ltd | ローカルエリアネットワークボードの省電力装置 |
JP4046727B2 (ja) * | 2002-05-14 | 2008-02-13 | 富士通株式会社 | 通信速度制御回路、通信速度制御基板、及び、情報処理装置 |
JP4354483B2 (ja) * | 2006-12-28 | 2009-10-28 | シャープ株式会社 | 画像処理装置、画像処理システム、画像処理方法、および画像処理プログラム |
-
2009
- 2009-09-17 JP JP2009215180A patent/JP5336312B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011066659A (ja) | 2011-03-31 |
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---|---|---|---|
A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121116 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130212 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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