JP5336118B2 - マイクロエレクトロニクス及びオプトエレクトロニクス向けｓｏｉ基板の製造方法 - Google Patents

マイクロエレクトロニクス及びオプトエレクトロニクス向けｓｏｉ基板の製造方法 Download PDF

Info

Publication number
JP5336118B2
JP5336118B2 JP2008180386A JP2008180386A JP5336118B2 JP 5336118 B2 JP5336118 B2 JP 5336118B2 JP 2008180386 A JP2008180386 A JP 2008180386A JP 2008180386 A JP2008180386 A JP 2008180386A JP 5336118 B2 JP5336118 B2 JP 5336118B2
Authority
JP
Japan
Prior art keywords
layer
germanium
strained
silicon
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008180386A
Other languages
English (en)
Other versions
JP2009027163A (ja
Inventor
ジャン−フランソワ・ダムランクール
ローラン・クラヴリエ
Original Assignee
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ filed Critical コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Publication of JP2009027163A publication Critical patent/JP2009027163A/ja
Application granted granted Critical
Publication of JP5336118B2 publication Critical patent/JP5336118B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、マイクロエレクトロニクス及びオプトエレクトロニクス向けＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ‐ｏｎ‐ｉｎｓｕｌａｔｏｒ）基板の製造方法に関する。
シリコンにおける電子とホールの間の体積に関連する条件の制限のため（それぞれ、１５００及び５００ｃｍ２／Ｖ／ｓ）、ＮＭＯＳ及びＰＭＯＳトランジスタの電気的特性は不安定であり、ＰＭＯＳトランジスタはＮＭＯＳトランジスタよりもそれほど効率が良くない（電流出力ひいては速度関し）。単一基板上のシリコンＮＭＯＳ及びゲルマニウムＰＭＯＳのコインテグレーションは、利用可能な空間を失うことなく、ＣＭＯＳ回路内におけるＰＭＯＳの特性を改善するだけでなく、両者の電流レベルに関する及び時定数に関するＮ及びＰトランジスタの平衡度もまた改善する方法である。実際には、ゲルマニウム内におけるホールの体積移動度は、ほぼ１９００ｃｍ２／Ｖ／ｓ程度であり、シリコン内における電子の移動度は、ほぼ１５００ｃｍ２／Ｖ／ｓであり、従ってＮ及びＰトランジスタの製品は、同じ長さ及びほぼ同じ静的及び動力学的な電気特性を持つことが可能である。
このタイプのコインテグレーションを可能にする技術の一つに、ゲルマニウム濃縮がある。一方においては、この技術はゲルマニウム及びシリコンの全体の混和性に基づいており（これらは同じ結晶構造を持つ）、他方では、酸素に関し、ゲルマニウム及びシリコンの間の化学親和力の違いに基づいている。この件に関する、“Ｕｌｔｒａ−ｔｈｉｎ ｂｏｄｙ ＳｉＧｅ−ｏｎ−Ｉｎｓｕｌａｔｏｒ ｐ−ＭＯＳＦＥＴＳ ｗｉｔｈ ｈｉｇｈ ｍｏｂｉｌｉｔｙ ＳｉＧｅ ｓｕｒｆａｃｅ ｃｈａｎｎｅｌｓ，” ｂｙ Ｔ． ＴＥＺＵＫＡ ｅｔ ａｌ．， ＥＤＬ ２００２， Ｖｏｌ． ５０， Ｎｏ． ５， ｐａｇｅｓ １３２８ ｔｏ １３３３， ２００３の記事を参照してもよい。
ＳＯＩ基板のゲルマニウム濃縮の原理をこれから説明する。例えば、シリコン基板、埋設酸化シリコン層及び薄いシリコン層の積層を含む基板である。エピタキシャルのＳｉＧｅ層は、薄いシリコン層上に成長する。従って、得られる構造の酸化が引き起こされる。酸化処理の間に、この薄いシリコン層及びＳｉＧｅ層はゲルマニウム‐成長層になり、この処理が十分に長い間継続されたならば、埋設酸化シリコン層上に純ゲルマニウム層が得られ、このゲルマニウム層は酸化シリコン層によって覆われる。
しかしながら、シリコン単位格子パラメーターはゲルマニウムよりも４％小さいため（ＳｉＧｅにおけるゲルマニウムの割合に関連し、単位格子のサイズは二次的に変化する）、この濃縮技術は技術的制限を持つ。従って、ＳＯＩ基板の薄いシリコン層上においてＳｉＧｅ層がエピタキシャルに成長した場合、ＳｉＧｅ層の厚さが臨界塑性緩和厚さよりも小さい間は、ＳｉＧｅ層は圧縮‐ひずみ層である。この厚さを超えると、ＳｉＧｅは、構造上の欠陥（転位、空孔など）の生成によって蓄えられたひずみを緩和し始める。欠陥のない基板からのゲルマニウムの濃縮が要求されるならば、ＳｉＧｅ層の厚さは、臨界塑性緩和厚さに制限される。ＳｉＧｅ層の初期厚さの制限は、最終的なゲルマニウムの厚さに影響を及ぼす。実際には、ゲルマニウム濃縮段階の間、ゲルマニウムの総量はそのまま保存される。例えば、ＳＯＩ基板上においてＧｅが濃度１０％である１００ｎｍのＳｉＧｅ層を含む構造内においてゲルマニウム濃縮が引起こされたならば、最終的に純ゲルマニウムの１０ｎｍの層が得られる。
このようにして、標準的なゲルマニウム濃縮技術によって、構造上の欠陥のないゲルマニウム・オン・インシュレータを得ることが出来る。
さらに、半導体層に対しては、マイクロエレクトロニクスにおける、ひずみ層及び緩和層の間の区別がある。結晶成長、例えばエピタキシー、の間、結晶構造が引張り又は圧縮ひずみを受け、それによって成長方向における結晶格子が変化した半導体材料の任意の層は「ひずみ層」とよばれる。逆に、ひずみの無い結晶構造、すなわち層の材料の立方晶系の単位格子パラメーターと同一な単位格子パラメーターを有する半導体材料のいずれの層は、「緩和層」と呼ばれる。このようなひずみは、有利な電気特性を備えた半導体材料を提供することが出来る。従って、例えば、第一に、引張り‐ひずみシリコン層における主な利点は、通常の緩和シリコン層にみられるよりも良好な電流キャリア移動度（ホール及び電子のような）を有するということである。
この点において、ひずみシリコン層は、緩和シリコン層内よりも１００％大きな電流キャリア移動度を実現することが出来る。
従って、単一ＳＯＩ基板上において、高性能な電子部品及びフォトニック部品のコインテグレーションを見込むことが可能である。問題となるのは、ＮＭＯＳトランジスタをそれ上に形成するための薄いひずみシリコン層又はｓＳＯＩ（“ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ”）、ＰＭＯＳトランジスタをそれ上に形成するための薄いひずみゲルマニウム層又はｓＧｅＯＩ（“ｓｔｒａｉｎｅｄ Ｇｅｒｍａｎｉｕｍ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ”）、及びフォトニック部品を対象とした厚いゲルマニウム層を取得することである。
ひずみｓＳＯＩ領域及びひずみｓＧｅＯＩ領域を備えたＳＯＩ基板を取り扱う場合、フォトニック部品を対象とした厚いゲルマニウム層を得るためには、ひずみｓＧｅＯＩ領域を厚くする必要がある。しかしながら、この場合、ｓＧｅＯＩ上においてゲルマニウムの臨界塑性緩和厚さを超え、ゲルマニウム層内に構造上の欠陥が形成されうる。これらの構造上の欠陥、例えば、新たな転位（表面上に現れる層の厚さを通り抜ける欠陥）は、電子部品内における移動度に対して、及びフォトニック部品内における光に対しても、極めて有害である。
米国特許第５３７４５６４号明細書 仏国特許発明第２６８１４７２号明細書 "Ｕｌｔｒａ−ｔｈｉｎ ｂｏｄｙ ＳｉＧｅ−ｏｎ−Ｉｎｓｕｌａｔｏｒ ｐ−ＭＯＳＦＥＴＳ ｗｉｔｈ ｈｉｇｈ ｍｏｂｉｌｉｔｙ ＳｉＧｅ ｓｕｒｆａｃｅ ｃｈａｎｎｅｌｓ，" ｂｙ Ｔ． ＴＥＺＵＫＡ ｅｔ ａｌ．， ＥＤＬ ２００２， Ｖｏｌ． ５０， Ｎｏ． ５， ｐａｇｅｓ １３２８ ｔｏ １３３３， ２００３
本発明は、従来技術の欠点を改善することを目的とするものである。本発明は、単一基板上において、電子及びフォトニック部品のコインテグレーションを可能にする。本発明は、以下の利点の獲得を可能にする。ＳＯＩ基板上におけるこれらの部品の形成の可能性は、部品の完全なる静電的制御を可能にする。ＳＯＩ上にＮＭＯＳトランジスタを形成し、ＧｅＯＩ上にＰＭＯＳトランジスタを形成することが可能である。本発明は、機械的ひずみを保持させることを可能にし、それはＮＭＯＳに対する引張りひずみ及びＰＭＯＳに対する圧縮ひずみであって、これらのひずみは移動度に関し十分な利益をもたらす。本発明は、高い結晶品質を持つ厚いＧｅ層上におけるフォトニック部品のコインテグレーションを可能にする。
本発明によると、特定の＜１１０＞又は＜１１１＞配向を有するｓＳＯＩ基板から、薄い層Ｓｉ及びＧｅ、及び厚い層Ｇｅをコインテグレーションすることが提案されている。
従って、本発明の主題は、マイクロエレクトロニクス及びオプトエレクトロニクス向けＳＯＩ基板を製造する方法であり、以下の段階を含む。：
‐＜１１０＞又は＜１１１＞配向を有する薄いひずみシリコン層を支持する支持材であって、誘電材料によって形成される１つの面を有する支持材を含む基板を供給する段階、
‐薄いひずみシリコン層の一部上に第一マスクを形成する段階、
‐前記第一マスクによって覆われていない前記層の一部上におけるＳｉ１−ＸＧｅＸのエピタキシー段階、
‐ゲルマニウム濃縮技術に従い、誘電材料によって形成される支持材の面を基礎とするひずみゲルマニウム層が得られるまで高温酸化し、次に、前記ひずみゲルマニウム層が、酸化シリコン層によって覆われる段階、
‐前記第一マスク及び前記酸化シリコン層を除去し、その結果、前記ひずみシリコンの部分及び残留ひずみゲルマニウムの部分を含む薄い半導体層を露出する段階、
‐前記段階によって露出された前記薄い半導体層上に、第二マスクを形成し、前記第二マスクは、残留ひずみゲルマニウムの部分の領域及び前記ひずみシリコンの部分の少なくとも１つの領域を保護し、前記第二マスクは残留ひずみゲルマニウムの部分を露出する段階、
‐厚いゲルマニウム層を得るために、前記残留ひずみゲルマニウムの部分上に、ゲルマニウムをエピタキシャル成長させる段階、
‐前記第二マスクを除去する段階。
ゲルマニウムのエピタキシャル成長段階の間、ゲルマニウムは緩和するが、基板は適当な配向を有するため、転位は厚いゲルマニウム層と誘電材料からなる支持材の面の間の界面の範囲内にとどまる。前記界面における転位の存在は、障害にはならないと考えられるため、転位が存在しないことにより、オプトエレクトロニクス部品向けの良質な材料が生じる。
支持材の誘電材料は、望ましくはＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３から選択された材料である。
基板を供給する段階には以下を含むことが出来る。：
‐＜１１０＞又は＜１１１＞配向を有する初期シリコン基板上における厚い、緩和された、ＳｉＧｅ層のエピタキシャル成長段階、
‐前記厚いＳｉＧｅ層から前記薄いひずみシリコン層のエピタキシャル成長段階、
‐前記薄いひずみシリコン層上に酸化シリコン層を形成する段階、
‐ハンドル基板を前記酸化シリコン層の自由面に結合する段階、
‐前記初期基板及び厚いＳｉＧｅ層を含む構造の部分を除去するために、結果として生じる構造を分離する段階。
この場合、厚いＳｉＧｅ層中においてハンドル基板の結合段階の前にイオン注入段階が行なわれてよく（例えば、ＳｍａｒｔｃｕｔＴＭ方法による水素注入）、これはその中に脆化層を形成するためであり、次に、分離段階は、脆化層の領域内の構造を開裂するための段階及び薄いひずみシリコン層上に残留するＳｉＧｅを除去するための段階を含む。開裂段階には脆化層の熱処理を含むことができる。これにより、初期基板が＜１１０＞または＜１１１＞配向のいずれを有するかに応じて、＜１１０＞または＜１１１＞配向を有する活性膜を備えたｓＳＯＩ基板が得られる。
第一マスクは、薄いひずみシリコン層上に形成され及び窒化シリコン層に覆われる酸化シリコン層を含むことが出来る。
第二マスクは、前記薄い半導体層上に形成される窒化シリコン層を含むことが出来る。
制限しない説明のための目的として与える以下の記述を、添付の図と共に読み取ることにより、本発明がより理解され、他の利点及び特徴が明確になる。
本発明による、製造方法は、第一に、＜１１０＞又は＜１１１＞配向を有する薄いひずみシリコン層を支持する誘電材料から形成される１つの面を有する支持材を含む基板を供給するための段階を含む。次の例では、薄いひずみシリコン層は＜１１１＞配向を有する。
図１Ａから１Ｆは、＜１１１＞配向を有する薄いひずみシリコン層を支持する誘電材料から形成される１つの面を有する支持材を含む基板を供給するための段階を示す。
図１Ａは、厚いＳｉＧｅ層２及び薄い引張りひずみシリコン層３を連続的に支持する＜１１１＞配向を有する初期シリコン基板を示す。
厚い層２はエピタキシーによって得られた緩和層である。例えば、この厚さは少なくとも１μｍである。この層の堆積は、仮想基板と呼ばれる層を作り直したものである。この仮想基板の形成の間、要求される濃度が得られるまで、Ｇｅの濃度は次第に直線的にまたは急激に増加する。
次に、さらにエピタキシーを経て、ひずみ部の臨界緩和厚さよりも薄い厚さにて、シリコン層３が堆積される。例えば、ひずみシリコン層３の厚さは数１０ナノメートルでよい。シリコン層の臨界塑性緩和厚さの値は、ＳｉＧｅの厚いフィルムのゲルマニウム濃度に依存する。例えば、Ｓｉ０．７Ｇｅ０．３の層上に、Ｈｃ＜３０ｎｍが堆積される。
その配向は、基板１の＜１１１＞配向を再生する。例えば、２０％に等しいＧｅ組成を有する緩和ＳｉＧｅ層の面上にシリコン層が作られる場合、Ｓｉ層は、２０％のＳｉＧｅ合金と同等な表面単位格子パラメーターを有しうる。次に、これは、２０％の＜１１１＞ｓＳＯＩ基板になりうる。
次に、酸化シリコン層４（図１Ｂ参照）を得るために、ひずみシリコン層３が、熱的に酸化される。酸化層４は、ＬＰＣＶＤ堆積または他の方法によって得ることも出来る。例えば、酸化層４の厚さは、１０から３００ｎｍである。
次に、特に米国特許第５３７４５６４号明細書において公開されているＳｍａｒｔｃｕｔＴＭ方法に従い、イオン注入段階が、実行される。例えば、注入されるイオンは、水素イオンである。例えば、注入条件は、仏国特許発明第２６８１４７２号明細書（米国特許第５３７４５６４号明細書に対応する）に明記されている。図１Ｃに描かれた矢印は、注入の方向を示す。マイクロキャビティ層５は、ＳｉＧｅ層２の内部に得られる。
段階１Ｃの完了時に得られる構造は、ハンドル基板上に結合される。図１Ｄは、ハンドル基板６が、酸化層４の自由面上に結合されることを示す。結合は、分子付着（又は、“ウエハーボンディング”）によって得ることが出来る。この結合は、例えば、６００℃の温度で１時間の熱処理によって改善することが出来る。
次に、ＳｉＧｅ層３は、マイクロキャビティ層５の領域において、開裂される。開裂（図１Ｅ参照）は、熱処理の手段によって得られることが出来る。次に、薄いひずみＳｉ層３に未だ付着しているＳｉＧｅ層２の部分は、例えば、ＨＰＡ（ＨＦ／ｐｅｒｏｘｙｇｅｎ／ａｃｅｔｉｃ ａｃｉｄ）又はＨＮＡ（ＨＦ／ｎｉｔｒｉｃ ａｃｉｄ／ａｃｅｔｉｃ ａｃｉｄ）として知られている化学エッチングによって除去される。
次に、図１Ｆに示す構造（又は基板）が得られる。基板７は、酸化層４（又は埋設層）及び薄いひずみシリコン層３を連続的に支持するハンドル基板６を構成する支持材を示す。
図２Ａから２Ｆは、本発明による、ＳＯＩ基板を製造する方法を示す。
図２Ａは、前に得られた構造７上に第一マスクが形成されていることを示す。この第一マスクを形成するために、例えば、ＬＰＣＶＤによって堆積され、３から２０ｎｍの間の厚さを有する保護酸化シリコン層８が第一に形成され、次に、例えば、ＬＰＣＶＤ又はＰＥＣＶＤによって堆積され、５０から５００ｎｍの間の厚さを有する窒化シリコン層が形成される。次に、窒化シリコン層上にて、フォトリソグラフィーが実行され、次に、図２Ａの符号９のパターンを得るために、それらがエッチングされる。
窒化シリコン層９は、酸化シリコン層８の一部を露出する。次に、露出された酸化シリコンパターン１４を残すために、層８の露出された部分は、例えば、湿式化学エッチング（希釈されたＨＦ）によって除去される。
次に、ひずみシリコン層３から、引張り‐ひずみＳｉＧｅ層１０が、エピタキシーによって形成され、層３（図２Ｂ参照）のような＜１１１＞配向を有する。層１０のひずみの割合は、ひずみシリコン層３の表面単位格子パラメーター及びＳｉＧｅ層１０の組成に依存する。例えば、Ｓｉ０．９Ｇｅ０．１の層１０は、２０％のｓＳＯＩ−タイプの基板７（表面単位格子パラメーターは、Ｓｉ０．８Ｇｅ０．２合金と同等である）上に堆積されることが出来る。その結果、この引張り相当ひずみは、０．４％の単位格子パラメーターの違いに相当しうる。
次に、埋設酸化層４を基礎とするひずみゲルマニウム層１１が得られるまで、ゲルマニウム濃縮技術を利用した高温酸化が実行される。その結果、ひずみゲルマニウム層１１は、酸化シリコン層１２によって覆われる（図２Ｃ参照）。このゲルマニウム濃縮の間に、Ｓｉ１―ＸＧｅＸの層１０は、引張り−ひずみから圧縮‐ひずみに変化する。ｘが、初期ｓＳＯＩのひずみの割合と等しい場合、その結果、Ｓｉ１―ＸＧｅＸの層は、機械的ひずみを持たないということも注意すべきである。
埋設酸化層４上に、＜１１１＞配向、＜１１１＞配向に隣接した引張り‐ひずみシリコン層１３、圧縮‐ひずみゲルマニウム層１１を含む、複合基板が、最終的に得られる。層１１及び１３は、ひずみシリコン層１３上にＮＭＯＳトランジスタ及びひずみゲルマニウム層１１上にＮＭＯＳトランジスタを有するＣＭＯＳトランジスタの製造に適している。
単一基板上において、フォトニック部品の製造に適したＧｅ層を統合するために、ひずみゲルマニウム層１１の一部上にゲルマニウムのエピタキシャル成長を再開することが必要である。
次に、窒化シリコンパターン９及び酸化シリコンパターン１４が、例えば、湿式化学エッチング（窒化シリコンパターンに対してはＨ３ＰＯ４、酸化シリコンパターンに対してはＨＦ）によって、除去される。
第一マスクを除去した後、第二マスクが形成される。これを完成するために、例えば、５０ｎｍの厚さを有する窒化シリコン層が形成される。次に、窒化シリコン層上にてフォトリソグラフィーが実行され、その結果、図２Ｄにおける符号１６のパターンを得るためにそこからエッチングされる。窒化シリコンパターン１６は、ひずみゲルマニウム層１１の一部を露出する。
次に、ひずみゲルマニウム層１１の露出された領域から、ゲルマニウム層１８が、エピタキシーによって形成され（図２Ｅ参照）、層１８は、層１１を包含する。この場合、この機械的ひずみは、維持されない。図３に示す臨界塑性緩和厚さＥｃを上回り、これは（この臨界厚さは、図３における円によって示される）初期＜１１１＞配向ｓＳＯＩと関連する初期ひずみと関連して後述され、ｘ％のＳｉＧｅ合金と同等な表面単位格子パラメーターに関連して表現される。その結果、層１８内に構造上の欠陥が形成される。しかしながら、無配向＜１１１＞配向基板を使用することにより、この欠陥は、ゲルマニウム層１８及び埋設酸化層４の間に位置する＜１１１＞配向の平面界面に制限され、結果として生じる層の光学特性に全く影響を及ぼさない。
技術的制約（ひずみＧｅＯＩ層の厚さ）により、エピタキシーは、低温（例えば、約４００℃）にて実行され、ゲルマニウムの厚い層（フォトニック部品用）の最終的な厚さは、数１０ｎｍのオーダー、理想的には４００ｎｍとなる。
ゲルマニウム層１８を形成することにより、ひずみゲルマニウム層１９は、残されたままであり、ＭＯＳトランジスタの製造の対象とされる。層１９は、７０ｎｍ未満の厚さを有する。
図２Ｆは、最終的に得られる構造であり、埋設酸化層４を支持するシリコン支持材６及び隣接部分（薄いひずみシリコン層１３、薄いひずみゲルマニウム層１９及び薄い緩和ゲルマニウム層１８）から構成されるＳＯＩ層を含む構造を示す。
図３は、シリコンとゲルマニウムの合金のエピタキシャル成長に対する、合金中のゲルマニウムの割合及び初期基板に関連した臨界塑性厚さのグラフを示す。
図３において、曲線３１は、非ひずみ絶縁体上シリコン（ＳＯＩ）上のＳｉ１―ＸＧｅＸの臨界厚さ曲線を示し、曲線３２は、ひずみ２０％のｓＳＯＩシリコン上のＳｉ１―ＸＧｅＸの臨界厚さ曲線を示し、曲線３３は、ひずみ３５％のｓＳＯＩシリコン上のＳｉ１―ＸＧｅＸの臨界厚さ曲線を示し、曲線３４は、ひずみ５０％のｓＳＯＩシリコン上のＳｉ１―ＸＧｅＸの臨界厚さ曲線を示す。
従って、本発明は、ＮＭＯＳトランジスタを製造するための＜１１１＞配向ｓＳＯＩ領域、ＰＭＯＳトランジスタを製造するための薄い＜１１１＞配向ｓＧｅＯＩ領域、及び光検出器を製造するための厚い＜１１１＞配向ＧｅＯＩ領域を含むＳＯＩ層を含む基板の供給を可能にする。
ＰＩＮ構造を形成するために、ｓＧｅＯＩ領域上で実行され及び光検出のために設けられる再開されたエピタキシャル成長は、純Ｇｅのエピタキシャル成長の再開を可能とし、又はドープＧｅ、ｎ型Ｇｅ、ｐ型Ｇｅ若しくは意図的でないドープ（ｎｏｎ−ｉｎｔｅｎｔｉｏｎａｌｌｙ ｄｏｐｅｄ：ｎｉｄ）Ｇｅの交互蒸着を可能とする。
＜１１０＞及び＜１１１＞配向表面の利用もまた、以下他の利点を提供する。
‐トランジスタを製造する間における、高誘電率Ｇｅ／酸化界面特性の改善。
‐キャリア（ホール）の移動特性の改善。
‐臨界緩和厚さを超過した場合における＜１１１＞配向の平面界面に対する転位の制限。
本発明の１つの実施形態による、薄いひずみシリコン層を支持する誘電材料から形成される１つの面を有する支持材を含む基板を供給する段階を示した図である。 本発明の１つの実施形態による、薄いひずみシリコン層を支持する誘電材料から形成される１つの面を有する支持材を含む基板を供給する段階を示した図である。 本発明の１つの実施形態による、薄いひずみシリコン層を支持する誘電材料から形成される１つの面を有する支持材を含む基板を供給する段階を示した図である。 本発明の１つの実施形態による、薄いひずみシリコン層を支持する誘電材料から形成される１つの面を有する支持材を含む基板を供給する段階を示した図である。 本発明の１つの実施形態による、薄いひずみシリコン層を支持する誘電材料から形成される１つの面を有する支持材を含む基板を供給する段階を示した図である。 本発明の１つの実施形態による、薄いひずみシリコン層を支持する誘電材料から形成される１つの面を有する支持材を含む基板を供給する段階を示した図である。 本発明による、ＳＯＩ基板を製造するための方法を示した図である。 本発明による、ＳＯＩ基板を製造するための方法を示した図である。 本発明による、ＳＯＩ基板を製造するための方法を示した図である。 本発明による、ＳＯＩ基板を製造するための方法を示した図である。 本発明による、ＳＯＩ基板を製造するための方法を示した図である。 本発明による、ＳＯＩ基板を製造するための方法を示した図である。 合金中のゲルマニウムの割合及び堆積基板に関する、シリコンとゲルマニウムの合金のエピタキシャル成長のための臨界塑性緩和厚さのグラフである。
符号の説明
１ 基板
２ ＳｉＧｅ層
３ ひずみシリコン層
４ 酸化層
５ マイクロキャビティ層
６ ハンドル基板
７ 基板
８ 酸化シリコン層
９ 窒化シリコン層
１０ ＳｉＧｅ層
１１ ひずみゲルマニウム層
１２ 酸化シリコン層
１３ ひずみシリコン層
１４ 酸化シリコンパターン
１６ 窒化シリコンパターン
１８ ゲルマニウム層
１９ ひずみゲルマニウム層

Claims (7)

  1. マイクロエレクトロニクス及びオプトエレクトロニクス向けのＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ‐ｏｎ‐ｉｎｓｕｌａｔｏｒ）基板を製造する方法であって、
    ＜１１０＞又は＜１１１＞配向を有する薄いひずみシリコン層（３）を支持する誘電材料から形成される１つの面を有する支持材（６）を含む基板（７）を供給する段階と、
    前記薄いひずみシリコン層（３）の一部上に、第一マスク（９、１４）を形成する段階と、
    前記第一マスクによって覆われていない前記薄いひずみシリコン層（３）層の部分上における、Ｓｉ１―ＸＧｅＸ（１０）のエピタキシー段階と、
    ゲルマニウム濃縮技術に従い、誘電材料から形成される前記支持材の面を基礎とするひずみゲルマニウム層（１１）が得られるまで高温酸化し、その結果前記ひずみゲルマニウム層が、酸化シリコン層（１２）によって覆われる段階と、
    前記第一マスク（９、１４）及び前記酸化シリコン層（１２）を除去し、その結果、前記ひずみシリコンの部分（１３）及び残留ひずみゲルマニウムの部分（１１）を含む薄い半導体層を露出する段階と、
    前記段階によって露出された前記薄い半導体層上に、第二マスク（１６、１７）を形成し、前記第二マスクは、前記残留ひずみゲルマニウムの部分の領域及び前記ひずみシリコンの部分の少なくとも１つの領域を保護し、前記第二マスクは、残留ひずみゲルマニウムの部分を露出する段階と、
    厚いゲルマニウム層（１８）を得るために、前記残留ひずみゲルマニウムの部分上に、ゲルマニウムをエピタキシャル成長させる段階と、及び
    前記第二マスク（１６、１７）を除去する段階とを
    含む製造方法。
  2. 前記支持材の誘電材料は、ＳｉＯ２、Ｓｉ３Ｎ４及びＡｌ２Ｏ３から選択された材料であることを特徴とする請求項１に記載の製造方法。
  3. 前記基板（７）を供給するための段階が、
    ＜１１０＞または＜１１１＞配向を有する初期シリコン基板（１）上に、緩和された厚いＳｉＧｅ層（２）をエピタキシャル成長させる段階と、
    前記厚いＳｉＧｅ層（２）から前記薄いひずみシリコン層（３）をエピタキシャル成長させる段階と、
    前記薄いひずみシリコン層（３）上に、酸化シリコン層（４）を形成する段階と、
    前記酸化シリコン層（４）の自由面に、ハンドル基板（６）を結合する段階と、
    前記初期基板（１）及び前記厚いＳｉＧｅ層（２）を含む構造の部分を除去するために、結果として生じる構造の分離段階とを
    含むことを特徴とする請求項１又は２に記載の製造方法。
  4. 前記厚いＳｉＧｅ層（２）内において脆化層（５）を生成するために、前記ハンドル基板（６）の結合段階の前にイオン注入段階が実施され、次に、前記分離段階は、前記脆化層（５）の領域内において構造を開裂するための段階及び前記薄いひずみシリコン層（３）上に残る前記ＳｉＧｅを除去するための段階を含むことを特徴とする請求項３に記載の製造方法。
  5. 前記開裂段階は、前記脆化層（５）の熱処理を含むことを特徴とする請求項４に記載の製造方法。
  6. 前記第一マスクは、前記薄いひずみシリコン層（３）上に形成され及び窒化シリコン層（９）によって覆われる酸化シリコン層（１４）を含むことを特徴とする請求項１から５のいずれか一項に記載の製造方法。
  7. 前記第二マスクは、窒化シリコン層（１６）を含むことを特徴とする請求項１から６のいずれか一項に記載の製造方法。
JP2008180386A 2007-07-11 2008-07-10 マイクロエレクトロニクス及びオプトエレクトロニクス向けｓｏｉ基板の製造方法 Expired - Fee Related JP5336118B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0756418 2007-07-11
FR0756418A FR2918793B1 (fr) 2007-07-11 2007-07-11 Procede de fabrication d'un substrat semiconducteur-sur- isolant pour la microelectronique et l'optoelectronique.

Publications (2)

Publication Number Publication Date
JP2009027163A JP2009027163A (ja) 2009-02-05
JP5336118B2 true JP5336118B2 (ja) 2013-11-06

Family

ID=39092793

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008180386A Expired - Fee Related JP5336118B2 (ja) 2007-07-11 2008-07-10 マイクロエレクトロニクス及びオプトエレクトロニクス向けｓｏｉ基板の製造方法

Country Status (4)

Country Link
US (1) US7648893B2 (ja)
EP (1) EP2015349B1 (ja)
JP (1) JP5336118B2 (ja)
FR (1) FR2918793B1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009035418B4 (de) * 2009-07-31 2012-08-16 Globalfoundries Dresden Module One Llc & Co. Kg Herstellung einer Kanalhalbleiterlegierung durch Abscheiden einer Hartmaske für das selektive epitaktische Aufwachsen
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
JP5454984B2 (ja) * 2010-03-31 2014-03-26 株式会社東芝 半導体装置の製造方法
KR101699313B1 (ko) * 2010-10-05 2017-02-13 엘지전자 주식회사 태양 전지 제조 방법
US8298923B2 (en) * 2010-10-27 2012-10-30 International Business Machinces Corporation Germanium-containing release layer for transfer of a silicon layer to a substrate
US8731017B2 (en) 2011-08-12 2014-05-20 Acorn Technologies, Inc. Tensile strained semiconductor photon emission and detection devices and integrated photonics system
DE102014205364A1 (de) * 2014-03-21 2015-09-24 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Herstellung von Halbleiter-auf-Isolator-Schichtstrukturen
US9472575B2 (en) * 2015-02-06 2016-10-18 International Business Machines Corporation Formation of strained fins in a finFET device
FR3068508B1 (fr) * 2017-06-30 2019-07-26 Soitec Procede de transfert d'une couche mince sur un substrat support presentant des coefficients de dilatation thermique differents
CN108511395B (zh) * 2018-03-30 2021-04-02 上海华力微电子有限公司 一种具有双极应力的绝缘体上硅结构及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3607194B2 (ja) * 1999-11-26 2005-01-05 株式会社東芝 半導体装置、半導体装置の製造方法、及び半導体基板
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
FR2870043B1 (fr) * 2004-05-07 2006-11-24 Commissariat Energie Atomique Fabrication de zones actives de natures differentes directement sur isolant et application au transistor mos a simple ou double grille
JP4604637B2 (ja) * 2004-10-07 2011-01-05 ソニー株式会社 半導体装置および半導体装置の製造方法
JP4617820B2 (ja) * 2004-10-20 2011-01-26 信越半導体株式会社 半導体ウェーハの製造方法
US7271043B2 (en) * 2005-01-18 2007-09-18 International Business Machines Corporation Method for manufacturing strained silicon directly-on-insulator substrate with hybrid crystalline orientation and different stress levels
WO2006090201A2 (en) * 2005-02-24 2006-08-31 S.O.I.Tec Silicon On Insulator Technologies Thermal oxidation of a sige layer and applications thereof
WO2007014294A2 (en) * 2005-07-26 2007-02-01 Amberwave Systems Corporation Solutions integrated circuit integration of alternative active area materials
EP1763069B1 (en) * 2005-09-07 2016-04-13 Soitec Method for forming a semiconductor heterostructure
JP2007142291A (ja) * 2005-11-21 2007-06-07 Canon Anelva Corp 半導体構造およびその成長方法
JP4310399B2 (ja) * 2006-12-08 2009-08-05 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2009027163A (ja) 2009-02-05
FR2918793B1 (fr) 2009-10-09
FR2918793A1 (fr) 2009-01-16
US7648893B2 (en) 2010-01-19
EP2015349B1 (fr) 2013-04-10
EP2015349A1 (fr) 2009-01-14
US20090017602A1 (en) 2009-01-15

Similar Documents

Publication Publication Date Title
JP5336118B2 (ja) マイクロエレクトロニクス及びオプトエレクトロニクス向けｓｏｉ基板の製造方法
US6881650B2 (en) Method for forming SOI substrate
US6893936B1 (en) Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
TWI284980B (en) Dual strain-state SiGe layers for microelectronics
US7029964B2 (en) Method of manufacturing a strained silicon on a SiGe on SOI substrate
US7535115B2 (en) Wafer and method of producing a substrate by transfer of a layer that includes foreign species
JP3870188B2 (ja) ストレインド・シリコンの領域をウェーハ内に形成する方法
JP2010016390A (ja) グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス
EP1830401B1 (fr) Microstructure pour la formation d'un substrat en silicium et germanium sur isolant et de type Si1-XGeX
JP2009105427A (ja) 半導体基板の製造方法
US7271447B2 (en) Semiconductor device
JP2006019725A (ja) 引張り歪みＳｉＧｅオン・インシュレータ（ＳＧＯＩ）上の歪みＳｉＭＯＳＦＥＴ
TWI711118B (zh) 用於製作應變式絕緣體上半導體底材之方法
US20060128116A1 (en) Manufacturing method of silicon on insulator wafer
JP2012518290A (ja) 半導体材料の薄層の形成
US10699902B2 (en) Process for producing a strained layer based on germanium-tin
US7531392B2 (en) Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same
KR100961751B1 (ko) 이축 압축 변형을 받는 ＜１１０＞Ｓｉ에서의 전자와정공의 이동성 개선
JP4296726B2 (ja) 半導体基板の製造方法及び電界効果型トランジスタの製造方法
JP2010040931A (ja) 半導体基板の製造方法及び半導体基板
KR20050060982A (ko) 에스오아이 웨이퍼의 제조 방법
JP4037803B2 (ja) Ｓｇｏｉ基板の製造方法
US20050070070A1 (en) Method of forming strained silicon on insulator
US20070010070A1 (en) Fabrication of strained semiconductor-on-insulator (ssoi) structures by using strained insulating layers
JP2002184962A (ja) 半導体基板及びその製造方法、並びに半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110629

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130530

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130801

R150 Certificate of patent or registration of utility model

Ref document number: 5336118

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees