JP5332502B2

JP5332502B2 - Oscillation circuit and semiconductor device

Info

Publication number: JP5332502B2
Application number: JP2008275658A
Authority: JP
Inventors: 樹理加藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-10-27
Filing date: 2008-10-27
Publication date: 2013-11-06
Anticipated expiration: 2028-10-27
Also published as: JP2010103423A

Abstract

<P>PROBLEM TO BE SOLVED: To provide an oscillation circuit, in which power consumption can be sufficiently reduced without adding any special circuit, and a semiconductor device. <P>SOLUTION: The oscillation circuit includes a signal inverting amplifier 10 and a feedback circuit. The signal inverting amplifier 10 includes a p-channel-type PD-SOI-MOSFET 11 and an n-channel-type PD-SOI-MOSFET 12 that are respectively formed on an SOI substrate 10. The feedback circuit includes a crystal oscillator 21 connected between the input side and the output side of the signal inverting amplifier 10. In the signal inverting amplifier 10, the MOSFETs 11 and 12 are connected in series, and a voltage is applied to both ends of the MOSFETs 11 and 12 connected in series. The feedback circuit inputs feeds back a signal output by the signal inverting amplifier 10 to the signal inverting amplifier 10. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、発振回路及び半導体装置に関する。 The present invention relates to an oscillation circuit and a semiconductor device.

従来から、電子機器には発振回路が広く用いられている（例えば、特許文献１、２を参照。）。発振回路は、例えば、複数の回路間で同期を取ることを目的としたクロックパルスの発生源として使用される。このような発振回路には種々のものが知られているが、その中でも、圧電体である水晶振動子を用いた発振回路は発振周波数の精度が非常に高いため、例えば時刻機能を有する電子機器で広く用いられている。時刻機能を有する代表的な電子機器としては、例えば、時計（ウオッチ）、携帯電話、モバイルパソコン等の携帯型電子機器がある。電子機器の多くは、待ち受け時（スタンドバイ時）にも時刻機能は動作している。 Conventionally, an oscillation circuit has been widely used in electronic devices (see, for example, Patent Documents 1 and 2). The oscillation circuit is used, for example, as a clock pulse generation source for the purpose of synchronizing a plurality of circuits. Various types of such oscillating circuits are known. Among them, an oscillating circuit using a quartz crystal resonator, which is a piezoelectric body, has a very high oscillating frequency. For example, an electronic device having a time function Widely used. As representative electronic devices having a time function, for example, there are portable electronic devices such as a watch, a mobile phone, and a mobile personal computer. In many electronic devices, the time function operates even during standby (standby).

ここで、携帯型電子機器のスタンドバイ時の消費電力（以下、スタンドバイ消費電力ともいう。）に着目すると、スタンドバイ消費電力において、発振回路の消費電力（以下、発振回路消費電力）が占める割合が非常に大きい。携帯型電子機器では、バッテリなど、使用可能な電源容量に限りがあるため、その省電力化は常に望まれており、その一環として、スタンドバイ消費電力の多くを占める発振回路消費電力の低減が望まれている。発振回路では、信号反転増幅器に電源電圧を印加すると、信号反転増幅器の出力が１８０度位相反転されて、信号反転増幅器を構成する一対のトランジスタのゲート電極にフィードバック入力される。このフィードバック動作により、信号反転増幅器を構成する一対のトランジスタが交互にオン（Ｏｎ）／オフ（Ｏｆｆ）駆動され、発振出力が次第に増加し、ついには水晶振動子が安定した振動を行うようになる。 Here, when attention is paid to standby power consumption of portable electronic devices (hereinafter also referred to as standby power consumption), the oscillation circuit power consumption (hereinafter referred to as oscillation circuit power consumption) occupies the standby power consumption. The proportion is very large. In portable electronic devices, since there is a limit to the power supply capacity that can be used, such as batteries, it is always desirable to save power. As part of this, reduction in power consumption of the oscillation circuit, which accounts for much of standby power consumption, is required. It is desired. In the oscillation circuit, when a power supply voltage is applied to the signal inverting amplifier, the output of the signal inverting amplifier is phase-inverted 180 degrees and fed back to the gate electrodes of a pair of transistors constituting the signal inverting amplifier. By this feedback operation, the pair of transistors constituting the signal inverting amplifier are alternately turned on (On) / off (Off), the oscillation output gradually increases, and finally the quartz crystal resonator oscillates stably. .

一方で、従来から、ＳＯＩ構造（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）を有するＭＯＳＦＥＴが知られている（例えば、特許文献１を参照。）。ここで、ＳＯＩ構造とは、絶縁膜上にシリコン薄膜（ＳＯＩ層）を積層した構造であり、ＳＯＩ構造を有するＭＯＳＦＥＴ（以下、ＳＯＩ−ＭＯＳＦＥＴともいう。）とは、このＳＯＩ層に形成されたＭＯＳＦＥＴのことである。ＳＯＩ−ＭＯＳＦＥＴは、接合容量の低減と、低閾値電圧による動作電圧の低下とを可能にするという特徴を有し、低消費電力による動作が要求される各種回路を実現する技術として注目されている。このようなＳＯＩ−ＭＯＳＦＥＴには、チャネル領域に相当するＳＯＩ領域に、シリコン層からなるボディ領域が形成されている。このボディ領域に、多数キャリアが存在する中性領域があるか否かによって、ＳＯＩ−ＭＯＳＦＥＴの特性は異なったものとなる。ここで、ボディ領域に中性領域が存在するものは部分空乏型（ＰＤ：ＰａｒｔｉａｌｌｙＤｅｐｌｅｔｅｄ）と呼ばれ、中性領域が存在しないものは完全空乏型（ＦＤ：ＦｕｌｌｙＤｅｐｌｅｔｅｄ）と呼ばれている。 On the other hand, a MOSFET having an SOI structure (Silicon on Insulator) is conventionally known (see, for example, Patent Document 1). Here, the SOI structure is a structure in which a silicon thin film (SOI layer) is stacked on an insulating film, and a MOSFET having an SOI structure (hereinafter also referred to as SOI-MOSFET) is formed in this SOI layer. It is a MOSFET. The SOI-MOSFET has a feature that enables a reduction in junction capacitance and a reduction in operating voltage due to a low threshold voltage, and has attracted attention as a technique for realizing various circuits that require operation with low power consumption. . In such an SOI-MOSFET, a body region made of a silicon layer is formed in an SOI region corresponding to a channel region. Depending on whether or not there is a neutral region where majority carriers exist in this body region, the characteristics of the SOI-MOSFET differ. Here, the case where the neutral region exists in the body region is called a partially depleted type (PD), and the case where the neutral region does not exist is called a fully depleted type (FD).

完全空乏型のＳＯＩ−ＭＯＳＦＥＴ（以下、ＦＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）は、バルク型と比べてＳ値が小さいため、オフ（ｏｆｆ）リーク電流を増加させずに閾値電圧を低く設定することができ、低消費電力化に適している。その反面、ＳＯＩ層に要求される薄膜化が厳しく、膜厚の均一化が難しいため、閾値電圧がばらつき易いというデメリットがある。これに対して、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ（以下、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）は、ＳＯＩ層の膜厚に製造上のマージンがあり、バルク型と同じプロセスを使うことができる、という大きな利点がある。また、完全空乏型と同様、接合容量も低いため、高速動作、低消費電力が可能である。 A fully-depleted SOI-MOSFET (hereinafter also referred to as FD-SOI-MOSFET) has a smaller S value than a bulk type, and therefore, a threshold voltage is set low without increasing an off-leakage current. Suitable for low power consumption. On the other hand, since the thinning required for the SOI layer is severe and it is difficult to make the film thickness uniform, there is a demerit that the threshold voltage tends to vary. On the other hand, a partially depleted SOI-MOSFET (hereinafter also referred to as PD-SOI-MOSFET) has a manufacturing margin in the film thickness of the SOI layer, and can use the same process as the bulk type. There is a big advantage. Further, like the fully depleted type, the junction capacitance is low, so that high speed operation and low power consumption are possible.

さらに、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴには、ボディ領域をソース領域に電気的に接続してその電位を固定したもの（いわゆる、ボディタイ型）と、ボディ領域を他の領域と電気的に接続しないでその電位を浮遊させたもの（いわゆる、フローティングボディ型）とがある。ボディタイ型はキャリアの逃げ場があるので空乏層が拡がりやすく、その特性はバルク型に近いものとなる。一方、フローティングボディ型はキャリアの逃げ場がないので空乏層は拡がりにくく、その特性は完全空乏型に近いものとなる。
特開２００２−１１１００５号公報特開平１０−３２５８８６号公報 Further, in the PD-SOI-MOSFET, the body region is electrically connected to the source region and the potential is fixed (so-called body tie type), and the body region is not electrically connected to other regions. There is a floating type (so-called floating body type). The body tie type has a carrier escape area, so that the depletion layer easily spreads, and its characteristics are close to those of the bulk type. On the other hand, since the floating body type has no escape space for carriers, the depletion layer is difficult to expand, and its characteristics are close to those of the complete depletion type.
JP 2002-111005 A JP-A-10-325886

ところで、特許文献１に開示された発振回路では、起動時と同じように安定振動時（即ち、安定発振時）も、信号反転増幅器が有する一対のトランジスタが交互にオン／オフ駆動されて水晶振動子が安定した振動を行い、起動時も安定振動後も同じ電力を供給するようになっていた。しかしながら、安定振動後は、水晶振動子にその慣性エネルギーの損失分に相当するエネルギーを補充するだけで、その振動を安定して継続させることができる。このため、安定振動時における発振回路消費電力には無駄があり、スタンドバイ消費電力の低減が不十分であった。 By the way, in the oscillation circuit disclosed in Patent Document 1, a pair of transistors included in the signal inverting amplifier are alternately turned on / off during the stable oscillation (that is, during stable oscillation) as in the start-up, and the crystal oscillation is performed. The child vibrated stably, and the same power was supplied both at the start and after the stable vibration. However, after the stable vibration, the vibration can be stably continued only by replenishing the crystal resonator with energy corresponding to the loss of inertia energy. For this reason, the oscillation circuit power consumption during stable vibration is wasted, and the standby power consumption has not been sufficiently reduced.

また、例えば、特許文献２に開示された発振回路では、信号反転増幅器の出力に同期してトランジスタをオン／オフ駆動する電力制御回路を導入して、安定振動時の発振回路消費電力の削減を実現している。しかしながら、このような構成では、電力制御回路を駆動するために新たな電力が必要となるので、上記の削減分が多少でも相殺されてしまい、発振回路消費電力を十分に低減することができない可能性があった。
そこで、本発明はこのような課題に鑑みてなされたものであって、特別な回路を付加することなく、消費電力を十分に低減できるようにした発振回路及び半導体装置の提供を目的とする。 In addition, for example, in the oscillation circuit disclosed in Patent Document 2, a power control circuit that turns on / off the transistor in synchronization with the output of the signal inverting amplifier is introduced to reduce the power consumption of the oscillation circuit during stable oscillation. Realized. However, in such a configuration, since new power is required to drive the power control circuit, the above-mentioned reduction is offset to some extent, and the oscillation circuit power consumption cannot be sufficiently reduced. There was sex.
Accordingly, the present invention has been made in view of such problems, and an object thereof is to provide an oscillation circuit and a semiconductor device that can sufficiently reduce power consumption without adding a special circuit.

・上記目的を達成するために、本発明の一形態に係る発振回路は、信号反転増幅器、を備え、前記信号反転増幅器は、絶縁層上の半導体層にそれぞれ形成された第１トランジスタ及び第２トランジスタ、を有し、前記第１トランジスタは、前記半導体層上にゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極の側方下の前記半導体層に形成された第１ソース領域又は第１ドレイン領域と、を含み、前記半導体層のうちの前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１ボディ領域は電気的に浮遊している状態に置かれ、且つ、前記第１ゲート電極に閾値電圧が印加されたときに前記第１ボディ領域が部分的に空乏化し、前記第２トランジスタは、前記半導体層上にゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の側方下の前記半導体層に形成された第２ソース領域又は第２ドレイン領域と、を含み、前記半導体層のうちの前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２ボディ領域は電気的に浮遊している状態に置かれ、且つ、前記第２ゲート電極に閾値電圧が印加されたときに前記第２ボディ領域が部分的に空乏化することを特徴とするものである。 To achieve the above object, an oscillation circuit according to an aspect of the present invention includes a signal inverting amplifier, and the signal inverting amplifier includes a first transistor and a second transistor formed in a semiconductor layer on an insulating layer, respectively. A first gate electrode formed on the semiconductor layer with a gate insulating film interposed therebetween; and a first transistor formed on the semiconductor layer laterally below the first gate electrode. And a first body region sandwiched between the first source region and the first drain region of the semiconductor layer is placed in an electrically floating state. And when the threshold voltage is applied to the first gate electrode, the first body region is partially depleted, and the second transistor is formed on the semiconductor layer via a gate insulating film. Second game An electrode and a second source region or a second drain region formed in the semiconductor layer laterally below the second gate electrode, and the second source region and the second drain of the semiconductor layer The second body region sandwiched between the regions is placed in an electrically floating state, and the second body region is partially depleted when a threshold voltage is applied to the second gate electrode. It is characterized by doing.

ここで、「第１（又は、第２）ボディ領域は電気的に浮遊している状態に置かれ」とは、即ち、第１（又は、第２）トランジスタがフローティングボディ型であることを意味する。また、「第１（又は、第２）ゲート電極に閾値電圧が印加されたときに第１（又は、第２）ボディ領域が部分的に空乏化する」とは、即ち、第１（又は、第２）トランジスタが部分空乏型であることを意味する。
このような構成であれば、第１トランジスタはヒステリシスを有し、第１（又は、第２）ボディ領域の電位が安定する前は閾値電圧の絶対値が低く、安定した後は閾値電圧の絶対値が高くなる。ここで、発振回路の起動又はその直後（以下、起動時ともいう。）であり、振動子が立ち上がり不安定な振動を行う状態においては、第１（又は、第２）ボディ領域の電位は第１（又は、第２）ゲート電極の印加電位方向に変化するため、第１（又は、第２）トランジスタの閾値電圧の絶対値は低い。従って、信号反転増幅器の利得（ｇａｉｎ）を高めることができ、振動子により大きな電力を供給することができる。これにより、振動子に安定した振動を早く行うよう促すことができる。 Here, “the first (or second) body region is placed in an electrically floating state” means that the first (or second) transistor is a floating body type. To do. Further, “the first (or second) body region is partially depleted when a threshold voltage is applied to the first (or second) gate electrode” means that the first (or Second) means that the transistor is partially depleted.
In such a configuration, the first transistor has hysteresis, the absolute value of the threshold voltage is low before the potential of the first (or second) body region is stabilized, and the absolute value of the threshold voltage is stabilized after the stabilization. The value becomes higher. Here, in the state where the oscillation circuit starts or immediately after that (hereinafter also referred to as startup) and the vibrator rises and performs unstable vibration, the potential of the first (or second) body region is the first. Since the first (or second) gate electrode changes in the applied potential direction, the absolute value of the threshold voltage of the first (or second) transistor is low. Therefore, the gain of the signal inverting amplifier can be increased, and a large amount of power can be supplied to the vibrator. Thereby, it is possible to prompt the vibrator to perform stable vibration quickly.

また、発振回路の起動から例えば数秒が経過すると、振動子が安定した振動を行うようになる。この安定した振動を行う状態（以下、安定振動時ともいう。）では、第１（又は、第２）ボディ領域の多数キャリア数は安定し、第１（又は、第２）トランジスタの閾値電圧の絶対値は高くなる。従って、信号反転増幅器の利得を低くすることができ、振動子に供給する電力を小さくすることができる。ここで、安定振動時は、振動子に慣性エネルギーの損失分に相当する電力を供給するだけで、振動子は安定した振動を継続させることができる。それゆえ、安定振動時に、発振回路が消費する電力（即ち、発振回路消費電力）を小さくすることができる。
従来例と比べて、発振回路消費電力を低減するために、特別な回路を追加する必要はないため、回路構成を簡単にすることができる。また、余分な回路動作の消費電力が発生しない。 Further, when, for example, several seconds elapse from the start of the oscillation circuit, the vibrator starts to vibrate stably. In this state of stable vibration (hereinafter also referred to as stable vibration), the number of majority carriers in the first (or second) body region is stable, and the threshold voltage of the first (or second) transistor is reduced. Absolute value is high. Therefore, the gain of the signal inverting amplifier can be lowered, and the power supplied to the vibrator can be reduced. Here, during stable vibration, the vibrator can continue to vibrate stably only by supplying electric power corresponding to the loss of inertia energy to the vibrator. Therefore, the power consumed by the oscillation circuit during stable vibration (that is, the power consumption of the oscillation circuit) can be reduced.
Compared to the conventional example, it is not necessary to add a special circuit in order to reduce the power consumption of the oscillation circuit, so that the circuit configuration can be simplified. In addition, power consumption for extra circuit operation does not occur.

・また、上記の構成において、前記信号反転増幅器の出力側と入力側との間に接続された振動子を有し、前記信号反転増幅器から出力された信号を前記信号反転増幅器にフィードバック入力するフィードバック回路、をさらに備え、前記第１トランジスタはｎチャネル型であり、前記第２トランジスタはｐチャネル型であり、前記信号反転増幅器では、前記第１トランジスタと前記第２トランジスタとが直列に接続されると共に、直列に接続された前記第１トランジスタ及び前記第２トランジスタの両端に電源電圧が印加されることを特徴としても良い。ここで、「振動子」としては、例えば、水晶振動子、ＡＴ振動子、又は、ＳＡＷ（弾性表面波）デバイスが挙げられる。このような構成であれば、いわゆるコルピッツ型の発振回路を構成することができる。 Further, in the above configuration, feedback having a vibrator connected between the output side and the input side of the signal inverting amplifier, and feedback-inputting the signal output from the signal inverting amplifier to the signal inverting amplifier The first transistor is an n-channel type, the second transistor is a p-channel type, and in the signal inverting amplifier, the first transistor and the second transistor are connected in series. In addition, a power supply voltage may be applied to both ends of the first transistor and the second transistor connected in series. Here, examples of the “vibrator” include a crystal resonator, an AT resonator, and a SAW (surface acoustic wave) device. With such a configuration, a so-called Colpitts type oscillation circuit can be configured.

・また、上記の構成において、前記第１ボディ領域は前記第１ソース領域よりも低い電位であり、前記第２ボディ領域は前記第２ソース領域よりも高い電位である状態において、前記第１トランジスタの閾値電圧と前記第２トランジスタの閾値電圧の絶対値の和は、前記電源電圧の絶対値以上の値となり、且つ、前記第１トランジスタの閾値電圧と前記第２トランジスタの閾値電圧の絶対値は、それぞれ前記電源電圧の絶対値未満の値となっていることを特徴としても良い。ここで、「第１ボディ領域は第１ソース領域よりも低い電位であり、第２ボディ領域は第２ソース領域よりも高い電位である状態」とは、即ち、安定振動時のことを意味する。このような構成であれば、安定振動時に、第１トランジスタ及び第２トランジスタが同時にオン（Ｏｎ）することを防ぐことができる。従って、信号反転増幅器に流れるショート電流を大幅に制限することができ、発振回路消費電力のさらなる低減が可能である。 In the above configuration, in the state where the first body region has a lower potential than the first source region, and the second body region has a higher potential than the second source region, the first transistor The absolute value of the threshold voltage of the second transistor and the absolute value of the threshold voltage of the second transistor is equal to or greater than the absolute value of the power supply voltage, and the absolute value of the threshold voltage of the first transistor and the threshold voltage of the second transistor is The power supply voltage may be less than the absolute value. Here, “the state in which the first body region is at a lower potential than the first source region and the second body region is at a higher potential than the second source region” means that during stable oscillation. . With such a configuration, it is possible to prevent the first transistor and the second transistor from being simultaneously turned on (On) during stable vibration. Therefore, the short-circuit current flowing through the signal inverting amplifier can be greatly limited, and the power consumption of the oscillation circuit can be further reduced.

・また、上記の構成において、前記第１ボディ領域は前記第１ソース領域と同電位であり、前記第２ボディ領域は前記第２ソース領域と同電位である状態において、前記第１トランジスタの閾値電圧と前記第２トランジスタの閾値電圧の絶対値の和は、前記電源電圧の絶対値未満の値に設定されていることを特徴としても良い。ここで、「第１ボディ領域は第１ソース領域と同電位であり、第２ボディ領域は第２ソース領域と同電位である状態」とは、即ち、起動時のことを意味する。このような構成であれば、振動子が起動直後の不安定な振動を行う状態において、信号反転増幅器に流れるショート電流を制限しないようにすることができる。従って、振動子により多くの電力を供給することができ、安定した振動をより早く行うように促すことができる。 In the above configuration, in the state where the first body region has the same potential as the first source region, and the second body region has the same potential as the second source region, the threshold value of the first transistor The sum of the absolute value of the voltage and the threshold voltage of the second transistor may be set to a value less than the absolute value of the power supply voltage. Here, “the state in which the first body region is at the same potential as the first source region and the second body region is at the same potential as the second source region” means that at the time of activation. With such a configuration, it is possible to prevent the short-circuit current flowing through the signal inverting amplifier from being limited in a state where the vibrator performs unstable vibration immediately after startup. Therefore, more power can be supplied to the vibrator, and stable vibration can be promptly performed.

・また、上記の構成において、前記電源電圧の絶対値と、前記信号反転増幅器にフィードバック入力される信号の絶対値は、それぞれ０．６［Ｖ］以下の大きさであることを特徴としても良い。このような構成であれば、第１ボディ領域及び第２ボディ領域において、インパクトイオナイゼーションが発生しないためペアクリエーション（即ち、電子−ホール対の生成）をそれぞれ抑制することができ、これら各領域の電位の状態が意図しない方向に変動してしまうことを防ぐことができる。これにより、発振回路の特性の安定化に寄与することができる。 In the above configuration, the absolute value of the power supply voltage and the absolute value of the signal fed back to the signal inverting amplifier may each have a magnitude of 0.6 [V] or less. . With such a configuration, impact ionization does not occur in the first body region and the second body region, so pair creation (that is, generation of electron-hole pairs) can be suppressed. It is possible to prevent the potential state from changing in an unintended direction. This can contribute to stabilization of the characteristics of the oscillation circuit.

・また、上記の構成において、前記半導体層における酸素濃度及び炭素濃度は、それぞれ原子数で１０［ｐｐｍ］以下であることを特徴としても良い。このような構成であれば、絶縁層上の半導体層において、酸素又は炭素に起因した欠陥を少なくすることができる。従って、例えば、半導体層に形成されたｐｎ接合に逆バイアスが印加された場合でも、リーク電流（即ち、逆バイアス接合リーク）が流れにくいようにすることができる。これにより、ｐｎ接合面において、単位面積当たりの逆バイアス接合リーク量を小さくすることができる。 In the above structure, the oxygen concentration and the carbon concentration in the semiconductor layer may be 10 [ppm] or less in terms of the number of atoms, respectively. With such a structure, defects due to oxygen or carbon can be reduced in the semiconductor layer over the insulating layer. Therefore, for example, even when a reverse bias is applied to the pn junction formed in the semiconductor layer, it is possible to make it difficult for leakage current (that is, reverse bias junction leakage) to flow. As a result, the amount of reverse bias junction leakage per unit area can be reduced at the pn junction surface.

・また、上記の構成において、前記第１ソース領域の深さと前記第１ドレイン領域の深さは、それぞれ前記半導体層の厚さと同じであることを特徴としても良い。このような構成であれば、第１ソース領域の下部と第１ドレイン領域の下部はそれぞれ絶縁層と接触するため、第１ソース領域と第１ボディ領域との接合面の面積（以下、接合面積ともいう。）、及び、第１ドレイン領域と第１ボディ領域との接合面積をそれぞれ小さくすることができる。従って、第１トランジスタにおいて、逆バイアス接合リークを抑制することができる。 In the above configuration, the depth of the first source region and the depth of the first drain region may be the same as the thickness of the semiconductor layer, respectively. With such a configuration, since the lower portion of the first source region and the lower portion of the first drain region are in contact with the insulating layer, the area of the bonding surface between the first source region and the first body region (hereinafter referred to as the bonding area). And the junction area between the first drain region and the first body region can be reduced. Therefore, reverse bias junction leakage can be suppressed in the first transistor.

・また、上記の構成において、前記第２ソース領域の深さと前記第２ドレイン領域の深さは、それぞれ前記半導体層の厚さと同じであることを特徴としても良い。このような構成であれば、第２ソース領域の下部と第２ドレイン領域の下部はそれぞれ絶縁層と接触するため、第２ソース領域と第２ボディ領域との接合面の面積（以下、接合面積ともいう。）、及び、第２ドレイン領域と第２ボディ領域との接合面積をそれぞれ小さくすることができる。従って、第２トランジスタにおいて、逆バイアス接合リークを抑制することができる。 In the above configuration, the depth of the second source region and the depth of the second drain region may be the same as the thickness of the semiconductor layer, respectively. With such a configuration, since the lower part of the second source region and the lower part of the second drain region are in contact with the insulating layer, the area of the junction surface between the second source region and the second body region (hereinafter referred to as junction area). And the junction area between the second drain region and the second body region can be reduced. Therefore, reverse bias junction leakage can be suppressed in the second transistor.

逆バイアス接合リークが少ないことにより、安定振動時、第１、第２トランジスタの閾値絶対値は高い値で安定する。なぜなら、安定振動時には、第１、第２トランジスタのソースとボディ電位が逆バイアスになっており、また、ｐｎ接合間のキャリア移動は無視でき、ボディ中性領域の多数キャリア数が変化しないためである。
このように、安定発振（振動）後には、起動時に比べて少ないエネルギー、すなわち、振動子の慣性エネルギー損失分だけのエネルギー供給のみで発振を継続させることができるようになる。 Since the reverse bias junction leakage is small, the threshold absolute values of the first and second transistors are stabilized at a high value during stable oscillation. This is because the source and body potentials of the first and second transistors are reverse-biased during stable oscillation, and carrier movement between pn junctions can be ignored, and the number of majority carriers in the body neutral region does not change. is there.
As described above, after stable oscillation (vibration), oscillation can be continued only by supplying less energy than that at the time of activation, that is, only energy supply corresponding to the inertial energy loss of the vibrator.

・また、本発明の別の形態に係る半導体装置は、上記の構成を有する発振回路を集積回路の一部として具備することを特徴とするものである。このような構成であれば、発振回路に特別な回路を付加しなくても、その消費電力を低減することができるので、半導体装置の省電力化に寄与することができる。このような半導体装置は、小型・軽量のバッテリで長時間の動作が要求される時計（ウオッチ）、携帯電話、モバイルパソコン等の携帯型電子機器に適用して極めて好適である。 In addition, a semiconductor device according to another aspect of the present invention is characterized by including the oscillation circuit having the above-described configuration as a part of an integrated circuit. With such a structure, power consumption can be reduced without adding a special circuit to the oscillation circuit, which can contribute to power saving of the semiconductor device. Such a semiconductor device is extremely suitable for application to portable electronic devices such as a watch (watch), a mobile phone, and a mobile personal computer that require a long-time operation with a small and light battery.

以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
＜発振回路の構成例について＞
図１は、本発明の第１実施形態に係る発振回路１００の構成例を示す回路図である。図１に示すように、この発振回路１００はいわゆるコルピッツ型であり、信号反転増幅器１０とフィードバック回路とを備える。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that, in each drawing described below, parts having the same configuration are denoted by the same reference numerals, and redundant description thereof is omitted.
(1) First Embodiment <Regarding Configuration Example of Oscillator Circuit>
FIG. 1 is a circuit diagram showing a configuration example of an oscillation circuit 100 according to the first embodiment of the present invention. As shown in FIG. 1, the oscillation circuit 100 is a so-called Colpitts type, and includes a signal inverting amplifier 10 and a feedback circuit.

これらの中で、信号反転増幅器１０は、ｐチャネル型のＭＯＳＦＥＴ１１と、ｎチャネル型のＭＯＳＦＥＴ１２とを有する。図１に示すように、ｐチャネル型のＭＯＳＦＥＴ１１のソース（Ｓ）は例えば正の電源電位Ｖ_DD側に接続され、そのドレイン（Ｄ）は発振回路１００の出力端子３２側に接続されている。また、ｎチャネル型のＭＯＳＦＥＴ１２のソースはアース電位Ｖ_GND側に接続され、そのドレインは出力端子３２側に接続されている。つまり、ｐチャネル型のＭＯＳＦＥＴ１１とｎチャネル型のＭＯＳＦＥＴ１２とが直列に接続されており、ＭＯＳＦＥＴ１１のソースは電源電位Ｖ_DD側に接続され、ＭＯＳＦＥＴ２１のソースはアース電位Ｖ_GND側に接続されている。信号反転増幅器１０は、電源電位Ｖ_DDとアース電位Ｖ_GNDとの電位差（即ち、電源電圧）により電力供給を受けて、ゲート（Ｇ）に入力された信号を反転増幅するようになっている。また、信号反転増幅器１０のゲート（即ち、ＭＯＳＦＥＴ１１、１２の各ゲート）は発振回路１００の入力端子３１側に接続されている。 Among these, the signal inverting amplifier 10 includes a p-channel type MOSFET 11 and an n-channel type MOSFET 12. As shown in FIG. 1, the source (S) of the p-channel MOSFET 11 is connected to, for example, the positive power supply potential V _DD side, and the drain (D) is connected to the output terminal 32 side of the oscillation circuit 100. The source of the n-channel MOSFET 12 is connected to the ground potential V _GND side, and its drain is connected to the output terminal 32 side. That is, the p-channel type MOSFET 11 and the n-channel type MOSFET 12 are connected in series, the source of the MOSFET 11 is connected to the power supply potential V _DD side, and the source of the MOSFET 21 is connected to the ground potential V _GND side. The signal inverting amplifier 10 receives power supply by a potential difference (that is, a power supply voltage) between the power supply potential _VDD and the ground potential _VGND, and inverts and amplifies the signal input to the gate (G). Further, the gate of the signal inverting amplifier 10 (that is, each gate of the MOSFETs 11 and 12) is connected to the input terminal 31 side of the oscillation circuit 100.

一方、フィードバック回路は、水晶振動子２１と、フィードバック抵抗２２と、位相補償用のコンデンサ２３、２４とを有する。図１に示すように、水晶振動子２１の一端は発振回路１００の入力端子３１側に接続され、その他端は出力端子３２側に接続されている。また、フィードバック抵抗２２の一端も発振回路１００の入力端子３１側に接続され、その他端は出力端子３２側に接続されている。つまり、水晶振動子２１とフィードバック抵抗２２はそれぞれ信号反転増幅器１０に並列に接続されている。さらに、コンデンサ２３の一端は発振回路１００の入力端子３１側に接続され、その他端はアース電位Ｖ_GND側に接続されている。コンデンサ２４の一端は発振回路１００の出力端子３２側に接続され、その他端はアース電位Ｖ_GND側に接続されている。次に、信号反転増幅器１０が有するＭＯＳＦＥＴ１１、１２の構成例について説明する。 On the other hand, the feedback circuit includes a crystal resonator 21, a feedback resistor 22, and phase compensation capacitors 23 and 24. As shown in FIG. 1, one end of the crystal resonator 21 is connected to the input terminal 31 side of the oscillation circuit 100, and the other end is connected to the output terminal 32 side. One end of the feedback resistor 22 is also connected to the input terminal 31 side of the oscillation circuit 100, and the other end is connected to the output terminal 32 side. That is, the crystal resonator 21 and the feedback resistor 22 are respectively connected in parallel to the signal inverting amplifier 10. Furthermore, one end of the capacitor 23 is connected to the input terminal 31 side of the oscillation circuit 100, and the other end is connected to the ground potential V _GND side. One end of the capacitor 24 is connected to the output terminal 32 side of the oscillation circuit 100, and the other end is connected to the ground potential _VGND side. Next, a configuration example of the MOSFETs 11 and 12 included in the signal inverting amplifier 10 will be described.

＜信号反転増幅器について＞
図２は、信号反転増幅器１０の断面構成の一例を示す図である。図２に示すように、ｐチャネル型のＭＯＳＦＥＴ１１は、支持基板５１と、支持基板５１上に形成された絶縁層５２と、絶縁層５２上に形成されたシリコン薄膜（ＳＯＩ層）５３と、を含むＳＯＩ基板５０に形成されたものであり、ＳＯＩ層５３上にゲート絶縁膜６２を介して形成されたゲート電極６３と、ゲート電極６３の側方下のＳＯＩ層５３に形成されたｐ型のソース領域６４又はドレイン領域６５と、を有する。このｐチャネル型のＭＯＳＦＥＴ１１は、断面視でＳＯＩ層５３の下部が絶縁層５２で覆われると共に、その側方が素子分離絶縁膜５４で囲まれており、周囲から素子分離されている。また、ＳＯＩ層５３のうちのソース領域６４とドレイン領域６５とに挟まれたボディ領域６６は、他の端子等に接続されておらず、電気的に浮遊した状態に置かれている（即ち、フローティングボディ型）。さらに、ゲート電極６３に閾値電圧が印加されたときにボディ領域６６が部分的に空乏化するようになっている（即ち、部分空乏型）。つまり、ボディ領域６６は空乏層６６ａと中性領域６６ｂとに分かれる。このように、信号反転増幅器１０が有するｐチャネル型のＭＯＳＦＥＴ１１は、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴである。 <About signal inverting amplifier>
FIG. 2 is a diagram illustrating an example of a cross-sectional configuration of the signal inverting amplifier 10. As shown in FIG. 2, the p-channel MOSFET 11 includes a support substrate 51, an insulating layer 52 formed on the support substrate 51, and a silicon thin film (SOI layer) 53 formed on the insulating layer 52. A gate electrode 63 formed on the SOI layer 53 via a gate insulating film 62, and a p-type formed on the SOI layer 53 below the side of the gate electrode 63. Source region 64 or drain region 65. In the p-channel type MOSFET 11, the lower part of the SOI layer 53 is covered with an insulating layer 52 in a cross-sectional view, and the side thereof is surrounded by an element isolation insulating film 54, and the elements are isolated from the surroundings. In addition, the body region 66 sandwiched between the source region 64 and the drain region 65 in the SOI layer 53 is not connected to other terminals or the like and is placed in an electrically floating state (that is, Floating body type). Further, the body region 66 is partially depleted when a threshold voltage is applied to the gate electrode 63 (ie, partially depleted). That is, the body region 66 is divided into a depletion layer 66a and a neutral region 66b. Thus, the p-channel type MOSFET 11 included in the signal inverting amplifier 10 is a floating body type PD-SOI-MOSFET.

また、図２に示すように、ｎチャネル型のＭＯＳＦＥＴ１２も、ＳＯＩ基板５０に形成されたものであり、ＳＯＩ層５３上にゲート絶縁膜７２を介して形成されたゲート電極７３と、ゲート電極７３の側方下のＳＯＩ層５３に形成されたｎ型のソース領域７４又はドレイン領域７５と、を有する。このｎチャネル型のＭＯＳＦＥＴ１２は、断面視でＳＯＩ層５３の下部が絶縁層５２で覆われると共に、その側方が素子分離絶縁膜５４で囲まれており、周囲から素子分離されている。また、ボディ領域７６は、他の端子等に接続されておらず、電気的に浮遊した状態に置かれている（即ち、フローティングボディ型）。さらに、ゲート電極７３に電圧が閾値印加されたときにボディ領域７６が部分的に空乏化するようになっている（即ち、部分空乏型）。つまり、ボディ領域７６は空乏層７６ａと中性領域７６ｂとに分かれる。このように、信号反転増幅器１０が有するｎチャネル型のＭＯＳＦＥＴ１２も、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴである。 As shown in FIG. 2, the n-channel MOSFET 12 is also formed on the SOI substrate 50, and includes a gate electrode 73 formed on the SOI layer 53 via a gate insulating film 72, and a gate electrode 73. And an n-type source region 74 or drain region 75 formed in the SOI layer 53 on the lower side of the semiconductor layer. In the n-channel MOSFET 12, the lower part of the SOI layer 53 is covered with an insulating layer 52 in a cross-sectional view, and the side thereof is surrounded by an element isolation insulating film 54, and the elements are isolated from the surroundings. The body region 76 is not connected to other terminals or the like and is placed in an electrically floating state (that is, a floating body type). Further, the body region 76 is partially depleted when a threshold voltage is applied to the gate electrode 73 (ie, partially depleted). That is, the body region 76 is divided into a depletion layer 76a and a neutral region 76b. Thus, the n-channel MOSFET 12 included in the signal inverting amplifier 10 is also a floating body type PD-SOI-MOSFET.

上述のＭＯＳＦＥＴ１１、１２を有する信号反転増幅器１０と、フィードバック回路とを備えた発振回路１００は、例えば、集積回路の一部として他の回路と共にＳＯＩ基板５０に形成され、半導体装置に具備されている。
ところで、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴでは、その起動初期の数秒間、閾値電圧の絶対値が低く、時間の経過と共に、閾値電圧の絶対値が高くなる傾向がある。このような閾値電圧の変動は、起動初期の数秒間は、ボディ電位絶対値が上昇し、ボディ領域のうちの中性領域とソース領域との間に順方向のバイアスが働き、ソース領域の多数キャリアが中性領域に移動して、ボディ中性領域の多数キャリアを消滅させるため、ボディ領域全体の電位が不安定となることに起因している。この点について、ｎチャネル型のＭＯＳＦＥＴ１２を例に用いて説明する。 The oscillation circuit 100 including the signal inverting amplifier 10 having the MOSFETs 11 and 12 and the feedback circuit is formed on the SOI substrate 50 together with other circuits as a part of the integrated circuit, for example, and is provided in the semiconductor device. .
By the way, in the floating body type PD-SOI-MOSFET, the absolute value of the threshold voltage is low for a few seconds in the initial stage of activation, and the absolute value of the threshold voltage tends to increase with the passage of time. Such a variation in threshold voltage causes the absolute value of the body potential to rise for a few seconds at the beginning of startup, and a forward bias acts between the neutral region of the body region and the source region, and a large number of source regions. This is because the carriers move to the neutral region and the majority carriers in the body neutral region disappear, so that the potential of the entire body region becomes unstable. This point will be described using an n-channel MOSFET 12 as an example.

図３（ａ）〜図４（ｂ）はボディ領域７６の状態の変化を示す図であり、これらのうちの各図（ａ）は空乏層７６ａと中性領域７６ｂの広がり具合を示す概念図であり、各図（ｂ）はボディ領域７６をソース端表面から深さ方向へ切断したときの切断面におけるポテンシャルエネルギー分布を深さ方向に沿って示した図である。図３（ｂ）及び図４（ｂ）において、横軸はポテンシャルエネルギーを示し、縦軸はボディ領域７６の表面からの深さを示している。φｆはボディ領域のフェルミレベルＥｆの関数で、ｑ・Φｆ＝Ｅｆ−Ｅｉである。ここでＥｉはイントリンジックシリコンフェルミレベル、ｑは電子の電荷量である。２φｆは閾値電圧に相当する。 3 (a) to 4 (b) are diagrams showing changes in the state of the body region 76. Of these, FIG. 3 (a) is a conceptual diagram showing how the depletion layer 76a and the neutral region 76b are spread. Each figure (b) is the figure which showed along the depth direction the potential energy distribution in the cut surface when the body region 76 was cut | disconnected from the source end surface to the depth direction. 3B and 4B, the horizontal axis indicates potential energy, and the vertical axis indicates the depth from the surface of the body region 76. φf is a function of the Fermi level Ef of the body region, and q · Φf = Ef−Ei. Here, Ei is an intrinsic silicon Fermi level, and q is a charge amount of electrons. 2φf corresponds to a threshold voltage.

まず、図３（ａ）において、ゲート電極７３にゲート電圧Ｖｇを印加すると共に、ソース領域７４とドレイン領域７５との間にドレイン電圧Ｖｄを印加する。ゲート電圧Ｖｇとドレイン電圧Ｖｄは共に、直流電圧（即ち、周期的に方向が変化しない電圧）である。一例として、ソース領域７４とドレイン領域７５との間にドレイン電圧Ｖｄ＝０．５（Ｖ）を印加し、この状態でゲート電圧Ｖｇを例えば０（Ｖ）から０．４（Ｖ）にする。なお、ドレイン電圧Ｖｄは、図１に示した電源電圧Ｖ_DDに相当する。また、ここでは、閾値電圧がゲート印加電圧０．４Ｖより小さい場合について説明する。 First, in FIG. 3A, the gate voltage Vg is applied to the gate electrode 73 and the drain voltage Vd is applied between the source region 74 and the drain region 75. Both the gate voltage Vg and the drain voltage Vd are DC voltages (that is, voltages whose directions do not change periodically). As an example, a drain voltage Vd = 0.5 (V) is applied between the source region 74 and the drain region 75, and the gate voltage Vg is changed from, for example, 0 (V) to 0.4 (V) in this state. The drain voltage Vd corresponds to the power supply voltage V _DD shown in FIG. Here, the case where the threshold voltage is smaller than the gate applied voltage 0.4V will be described.

すると、図３（ａ）に示すように、ボディ領域７６において空乏層７６ａは大きく下方へ広がり、その分だけ中性領域７６ｂは（破線の領域から実線の領域まで）小さくなる。これを図３（ｂ）に示す。Ｖｇを０Ｖから０．４Ｖに上げると、空乏層はすぐには広がらないため、ボディ領域７６のポテンシャルエネルギー（即ち、電位）も全体的に上昇する（過程Ｉ）。 Then, as shown in FIG. 3A, the depletion layer 76a extends greatly downward in the body region 76, and the neutral region 76b becomes smaller by that amount (from the broken line region to the solid line region). This is shown in FIG. When Vg is raised from 0 V to 0.4 V, the depletion layer does not spread immediately, so that the potential energy (ie, potential) of the body region 76 also increases as a whole (process I).

また、この過程Ｉでは、ボディ領域７６の電位はソース領域７４の電位よりも高い。このため、図３（ａ）及び（ｂ）において、ｐ型であるボディ領域７６とｎ型であるソース領域７４との間には順方向のバイアスが働き、ソース領域７４から中性領域７６ｂに電子ｅが流れ込む。その結果、中性領域７６ｂにおいて多数キャリアであるホールｈと電子ｅとが再結合してホールｈが減少し、中性領域７６ｂが小さくなる（即ち、空乏層７６ａが拡がる）ため、中性領域７６ｂの電位が徐々に下がる（過程ＩＩ）。この中性領域７６ｂへの電子ｅの流れ込みは、中性領域７６ｂの電位がソース領域７４の電位とほぼ同じ大きさになるまで続く。中性領域７６ｂの電位とソース領域７４の電位がほぼ同じ大きさになると、順方向のバイアスが働かなくなるので電子ｅの流れ込みが止まり、中性領域７６ｂの縮小も止まる。つまり、ソース領域７４とボディ領域（空乏層７６ａと中性領域７６ｂ）とが平衡状態となり、ボディ領域７６の電位（多数キャリア数）が安定する。起動初期の数秒間において、ｎチャネル型のＭＯＳＦＥＴ１２がオン（Ｏｎ）している間は、過程Ｉと過程ＩＩとが並行して進む。 Further, in this process I, the potential of the body region 76 is higher than the potential of the source region 74. Therefore, in FIGS. 3A and 3B, a forward bias acts between the p-type body region 76 and the n-type source region 74, and the source region 74 changes to the neutral region 76b. Electron e flows in. As a result, the holes h and electrons e, which are majority carriers, are recombined in the neutral region 76b to reduce the hole h, and the neutral region 76b becomes smaller (that is, the depletion layer 76a expands). The potential of 76b gradually decreases (process II). The flow of electrons e into the neutral region 76b continues until the potential of the neutral region 76b becomes approximately the same as the potential of the source region 74. When the potential of the neutral region 76b and the potential of the source region 74 become approximately the same level, the forward bias does not work, so the flow of electrons e stops and the reduction of the neutral region 76b also stops. That is, the source region 74 and the body region (depletion layer 76a and neutral region 76b) are in an equilibrium state, and the potential (number of majority carriers) of the body region 76 is stabilized. While the n-channel MOSFET 12 is on (On) for a few seconds at the beginning of startup, the process I and the process II proceed in parallel.

そして、中性領域７６ｂの多数キャリア数が安定すると、図４（ａ）及び（ｂ）に示すように、ＭＯＳＦＥＴ１２のオン／オフ駆動に合わせてボディ領域７６の電位は全体的にシフトするようになる（過程ＩＩＩ、ＩＶ）。これらの過程ＩＩＩ、ＩＶでは、中性領域７６ｂの電位はソース領域７４の電位よりも低くなり、ボディ領域７６とソース領域７４との間には逆方向のバイアスが働くので、ソース領域７４と中性領域７６ｂとの間で電荷ｅの移動は生じにくい。そのため、中性領域７６ｂの大きさ、すなわち、多数キャリア数はほとんど変化しない。空乏層７６ａと中性領域７６ｂとが平衡状態を維持したまま、ＭＯＳＦＥＴ１２のオン／オフ駆動に合わせて、ボディ領域７６の電位は全体的に下降、上昇を繰り返す。 When the number of majority carriers in the neutral region 76b is stabilized, as shown in FIGS. 4A and 4B, the potential of the body region 76 shifts as a whole as the MOSFET 12 is turned on / off. (Process III, IV). In these processes III and IV, the potential of the neutral region 76b is lower than the potential of the source region 74, and a reverse bias acts between the body region 76 and the source region 74. The movement of the electric charge e is less likely to occur between the conductive region 76b. Therefore, the size of the neutral region 76b, that is, the number of majority carriers hardly changes. While the depletion layer 76a and the neutral region 76b are maintained in an equilibrium state, the potential of the body region 76 repeatedly decreases and increases as the MOSFET 12 is turned on / off.

図５は、ＭＯＳＦＥＴ１２の起動時の伝達特性を実際に測定した結果を示す図である。ここで、「伝達特性」は電流−電圧特性と呼ぶこともでき、例えばＩｄ−Ｖｇ特性のことである。Ｉｄはソース領域７４とドレイン領域７５との間を流れる電流（即ち、ドレイン電流）であり、Ｖｇはゲート電極７３に印加される電圧（即ち、ゲート電圧）のことである。図５において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。ここでは、ドレイン電圧Ｖｄ＝０．４［Ｖ］を維持したまま、ゲート電圧Ｖｇを０（Ｖ）から０．４（Ｖ）まで徐々に大きくし、その後、０．４（Ｖ）から０（Ｖ）まで徐々に小さくした。
図５に示すように、ゲート電圧Ｖｇを上昇させる過程で測定される伝達特性と、ゲート電圧Ｖｇを下降させる過程で測定される伝達特性は一致していない。ドレイン電流Ｉｄの値についてＶｇの上昇時と下降時を比較すると、上昇時＞下降時であり、この差ΔＩｄがヒステリシスである。 FIG. 5 is a diagram showing the results of actual measurement of the transfer characteristics when the MOSFET 12 is activated. Here, the “transfer characteristic” can also be called a current-voltage characteristic, for example, an Id-Vg characteristic. Id is a current flowing between the source region 74 and the drain region 75 (ie, drain current), and Vg is a voltage applied to the gate electrode 73 (ie, gate voltage). In FIG. 5, the horizontal axis indicates the gate voltage Vg, and the vertical axis indicates the drain current Id. Here, the gate voltage Vg is gradually increased from 0 (V) to 0.4 (V) while maintaining the drain voltage Vd = 0.4 [V], and then from 0.4 (V) to 0 ( V) was gradually reduced.
As shown in FIG. 5, the transfer characteristic measured in the process of increasing the gate voltage Vg and the transfer characteristic measured in the process of decreasing the gate voltage Vg do not match. When the value of the drain current Id is compared between when Vg rises and when it falls, the rise time is greater than the fall time, and this difference ΔId is a hysteresis.

図６は、ＭＯＳＦＥＴ１２の安定時の伝達特性を実際に測定した結果を示す図である。図６において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。ここでは、ゲート電圧Ｖｇ＝０．４Ｖを数秒印加して、中性領域の多数キャリア数が安定した後ドレイン電圧Ｖｄ＝０．４［Ｖ］を維持したまま、ゲート電圧を０．４［Ｖ］から０［Ｖ］まで徐々に小さくした。その後、ドレイン電圧Ｖｄ＝０．４［Ｖ］を維持したまま、中性領域の多数キャリア数が安定した状態で、ゲート電圧Ｖｇを０（Ｖ）から０．４（Ｖ）まで徐々に大きくしている。 FIG. 6 is a diagram showing the results of actual measurement of the stable transfer characteristics of the MOSFET 12. In FIG. 6, the horizontal axis represents the gate voltage Vg, and the vertical axis represents the drain current Id. Here, after the gate voltage Vg = 0.4 V is applied for several seconds and the number of majority carriers in the neutral region is stabilized, the gate voltage is set to 0.4 [V while maintaining the drain voltage Vd = 0.4 [V]. ] To 0 [V] gradually. Thereafter, the gate voltage Vg is gradually increased from 0 (V) to 0.4 (V) while maintaining the drain voltage Vd = 0.4 [V] while the majority carrier number in the neutral region is stable. ing.

図６に示すように、ゲート電圧Ｖｇを上昇させる過程で測定される伝達特性と、ゲート電圧Ｖｇを下降させる過程で測定される伝達特性はほぼ一致している。即ち、ドレイン電流Ｉｄの値についてＶｇの上昇時と下降時を比較すると、上昇時≒下降時であり、ΔＩｄはほとんど見られない。つまり、ヒステリシスが抑えられている。
図５及び図６を比較してわかるように、ドレイン電流Ｉｄの値は起動時の方が安定時よりも高い値となっている。例えば、ゲート電圧Ｖｇ＝０．４（Ｖ）の時のドレイン電流Ｉｄを比較すると、起動時のドレイン電流Ｉｄは１．０Ｅ−６（Ａ）以上の値であるのに対して、安定時のドレイン電流Ｉｄは１．０Ｅ−６（Ａ）以下の値である。このことから、起動時の方が安定時よりも、同じゲート電圧Ｖｇでより大きなドレイン電流Ｉｄを流すことができ、より大きな電力を供給することができることがわかる。即ち、起動時の方が安定時よりも、相互コンダクタンスｇｍ＝ΔＩ／ΔＶ、の値が大きいということがわかる。 As shown in FIG. 6, the transfer characteristic measured in the process of raising the gate voltage Vg and the transfer characteristic measured in the process of lowering the gate voltage Vg are almost the same. That is, when the value of the drain current Id is compared between when Vg rises and when it falls, the rise time is almost equal to the fall time, and ΔId is hardly seen. That is, hysteresis is suppressed.
As can be seen by comparing FIG. 5 and FIG. 6, the value of the drain current Id is higher at the time of startup than at the time of stabilization. For example, when the drain current Id when the gate voltage Vg = 0.4 (V) is compared, the drain current Id at the time of startup is 1.0E-6 (A) or more, whereas The drain current Id has a value of 1.0E-6 (A) or less. From this, it can be seen that a larger drain current Id can be caused to flow at the same gate voltage Vg and a larger amount of power can be supplied at the time of startup than at the time of stabilization. That is, it can be seen that the value of mutual conductance gm = ΔI / ΔV is larger at the time of startup than at the time of stabilization.

図７（ａ）及び（ｂ）は、ＭＯＳＦＥＴ１２を連続してオン／オフ駆動させたときのオン電流とオフリーク電流を実際に測定した結果を示す図である。図７（ａ）の横軸は時間を示し、縦軸はオン電流を示す。また、図７（ｂ）の横軸は時間を示し、縦軸はオフリーク電流を示す。ここでは、ゲート電極７３とドレイン領域７５とを電気的に接続（即ち、短絡）すると共に、ゲート・ソース間に電圧Ｖｇｓ＝０．４Ｖを５００ｍｓｅｃ間隔で印加した。
図７（ａ）に示すように、電圧Ｖｇｓのパルスの印加を開始すると、オン電流はパルスに合わせて徐々に減少していき、約１０秒が経過した後はその値が安定したものとなった。また、オン電流に見られるヒステリシスも約１０秒が経過した後はほとんど見られなくなった。同様に、図７（ｂ）に示すように、電圧Ｖｇｓのパルスの印加を開始すると、オフリーク電流はパルスに合わせて徐々に減少していき、約１０秒が経過した後はその値が安定したものとなった。 FIGS. 7A and 7B are diagrams showing results of actually measuring the on-current and off-leakage current when the MOSFET 12 is continuously turned on / off. In FIG. 7A, the horizontal axis indicates time, and the vertical axis indicates on-current. In FIG. 7B, the horizontal axis indicates time, and the vertical axis indicates off-leakage current. Here, the gate electrode 73 and the drain region 75 are electrically connected (that is, short-circuited), and a voltage Vgs = 0.4 V is applied between the gate and the source at intervals of 500 msec.
As shown in FIG. 7A, when the application of the voltage Vgs pulse is started, the on-current gradually decreases with the pulse, and after about 10 seconds, the value becomes stable. It was. Also, the hysteresis seen in the on-current almost disappeared after about 10 seconds. Similarly, as shown in FIG. 7B, when the application of the pulse of the voltage Vgs is started, the off-leakage current gradually decreases with the pulse, and the value becomes stable after about 10 seconds. It became a thing.

このように、ｎチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１２は、起動時の方が安定時よりも、同じゲート電圧Ｖｇでより大きなドレイン電流（即ち、オン電流、オフ電流）Ｉｄを流すことができ、より大きな電力を供給することができる。同時にリーク電流が増加する。その理由は、起動時においては、中性領域７６ｂの電位はソース領域７５の電位よりも高く、見かけ上の閾値電圧の絶対値が小さくなるからである。また、安定時においては、中性領域７６ｂの電位はソース領域７５の電位よりも小さくなり、見かけ上の閾値電圧の絶対値は大きくなる。また、ソースとボディ間では逆方向のバイアスが加わり、ソース領域７５から中性領域７６ｂに電子ｅが流れ込みにくくなり、中性領域７６ｂ及び空乏層領域７６ａの大きさがほとんど変化しなくなる。このため、ゲート電位は、空乏層を広げることなく、ソースとチャネル間の電位障壁にほとんど１００％作用し、急峻なサブスレショルド電流特性を示す。 As described above, the n-channel PD-SOI-MOSFET 12 can flow a larger drain current (that is, an on-current and an off-current) Id at the same gate voltage Vg at the time of start-up than when it is stable. Larger power can be supplied. At the same time, the leakage current increases. This is because the potential of the neutral region 76b is higher than the potential of the source region 75 and the absolute value of the apparent threshold voltage is small at the time of startup. In the stable state, the potential of the neutral region 76b is smaller than the potential of the source region 75, and the absolute value of the apparent threshold voltage is increased. Further, a reverse bias is applied between the source and the body, and electrons e hardly flow from the source region 75 into the neutral region 76b, and the sizes of the neutral region 76b and the depletion layer region 76a hardly change. For this reason, the gate potential acts almost 100% on the potential barrier between the source and the channel without expanding the depletion layer, and exhibits a steep subthreshold current characteristic.

また、このような特性は、ｎチャネル型だけでなく、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１１でも見られる。即ち、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１１は、起動時の方が安定時よりも、同じゲート電圧Ｖｇでより大きなドレイン電流（即ち、オン電流、オフ電流）Ｉｄを流すことができ、より大きな電力を供給することができる。同時にリーク電流が増加する。図示しないが、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１１の起動時は、中性領域６６ｂの電位はソース領域６４の電位よりも低く、順方向のバイアスによって、ソース領域６４から中性領域６６ｂにホールｈが流れ込んで中性領域６６ｂが小さくなる。また、安定時においては、中性領域６６ｂの電位はソース領域６４の電位よりも大きくなり、逆方向のバイアスによって、ソース領域６４から中性領域６６ｂにホールｈが流れ込みにくくなっている。これにより、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１１においては、起動時の閾値電圧の絶対値は、安定時の閾値電圧の絶対値よりも低い値となっている。 Such a characteristic can be seen not only in the n-channel type but also in the p-channel type PD-SOI-MOSFET 11. That is, the p-channel PD-SOI-MOSFET 11 can flow a larger drain current (that is, an on-current and an off-current) Id at the same gate voltage Vg at the time of start-up than when it is stable. Electric power can be supplied. At the same time, the leakage current increases. Although not shown, when the p-channel PD-SOI-MOSFET 11 is started, the potential of the neutral region 66b is lower than the potential of the source region 64, and a hole is transferred from the source region 64 to the neutral region 66b by a forward bias. h flows into the neutral region 66b. Further, at the stable time, the potential of the neutral region 66b becomes larger than the potential of the source region 64, and the holes h are less likely to flow from the source region 64 to the neutral region 66b due to the reverse bias. Thereby, in the p-channel PD-SOI-MOSFET 11, the absolute value of the threshold voltage at the time of activation is lower than the absolute value of the threshold voltage at the time of stabilization.

なお、上記のｎチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１２では、図２に示したように、ソース領域７５（又は、ドレイン領域７４）の深さがＳＯＩ層５３の厚さと同じ大きさであり、ソース領域７４（又は、ドレイン領域７５）の下部がＳＯＩ層５３に接触していることが好ましい。これにより、ソース領域７５（又は、ドレイン領域７４）の下部とＳＯＩ層５３とが接触していない場合と比べて、ソース領域７５（又は、ドレイン領域７４）とボディ領域７６との接合面積を小さくすることができるので、ソース領域７５（又は、ドレイン領域７４）とボディ領域７６との間に逆方向のバイアスが働いたときでも、接合リーク（即ち、逆バイアス接合リーク）の経路を小さくすることができる。それゆえ、ＭＯＳＦＥＴ１２において、逆バイアス接合リークを低減することができる。 In the n-channel PD-SOI-MOSFET 12 described above, the depth of the source region 75 (or drain region 74) is the same as the thickness of the SOI layer 53, as shown in FIG. It is preferable that the lower portion of the region 74 (or the drain region 75) is in contact with the SOI layer 53. Accordingly, the junction area between the source region 75 (or the drain region 74) and the body region 76 is reduced as compared with the case where the lower portion of the source region 75 (or the drain region 74) is not in contact with the SOI layer 53. Therefore, even when a reverse bias is applied between the source region 75 (or the drain region 74) and the body region 76, the junction leak (that is, reverse bias junction leak) path is reduced. Can do. Therefore, reverse bias junction leakage can be reduced in MOSFET 12.

同様に、上記のｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１１でも、図２に示したように、ソース領域６４（又は、ドレイン領域６５）の深さがＳＯＩ層５３の厚さと同じ大きさであり、ソース領域６４（又は、ドレイン領域６５）の下部がＳＯＩ層５３に接触していることが好ましい。これにより、ソース領域６４（又は、ドレイン領域６５）とボディ領域６６との接合面積を小さくすることができるので、ＭＯＳＦＥＴ１１において、逆バイアス接合リークを低減することができる。
また、発振回路１００が形成されるＳＯＩ基板５０では、ＳＯＩ層５３における酸素濃度及び炭素濃度は、それぞれ原子数で１０［ｐｐｍ］（即ち、１０［ｐｐｍａ］）以下であることが好ましい。これにより、ＳＯＩ層５３において、酸素又は炭素に起因した欠陥を少なくすることができるので、ＳＯＩ層５３に形成されたｐｎ接合に逆バイアス等が印加された場合でも、欠陥を介した接合リークを抑制することができる。つまり、ｐｎ接合面において、単位面積当たりの逆バイアス接合リーク量を小さくすることができるので、ＭＯＳＦＥＴ１１、１２での逆バイアス接合リークをそれぞれ低減することができる。 Similarly, also in the p-channel PD-SOI-MOSFET 11 described above, the depth of the source region 64 (or drain region 65) is the same as the thickness of the SOI layer 53, as shown in FIG. The lower portion of the source region 64 (or the drain region 65) is preferably in contact with the SOI layer 53. Thereby, the junction area between the source region 64 (or the drain region 65) and the body region 66 can be reduced, so that reverse bias junction leakage can be reduced in the MOSFET 11.
In the SOI substrate 50 in which the oscillation circuit 100 is formed, the oxygen concentration and the carbon concentration in the SOI layer 53 are preferably 10 [ppm] (that is, 10 [ppma]) or less in terms of the number of atoms. As a result, defects due to oxygen or carbon can be reduced in the SOI layer 53. Therefore, even when a reverse bias or the like is applied to the pn junction formed in the SOI layer 53, junction leakage through the defect is prevented. Can be suppressed. That is, since the amount of reverse bias junction leakage per unit area can be reduced at the pn junction surface, reverse bias junction leakage in the MOSFETs 11 and 12 can be reduced.

さらに、上記のＭＯＳＦＥＴでは、ゲート電圧Ｖｇの絶対値、ドレイン電圧Ｖｄの絶対値、又は、ゲート・ソース間電圧Ｖｇｓの絶対値、がそれぞれ０．６［Ｖ］以下に設定されていることが好ましい。即ち、上記のＭＯＳＦＥＴ１１、１２では、その駆動電圧の絶対値が０．６［Ｖ］以下であることが好ましい。これにより、ボディ領域６６、７６において、インパクトイオナイゼーションによるペアクリエーション（即ち、電子−ホール対の生成）をそれぞれ抑制することができ、ボディ領域６６、７６の各電位が意図しない方向にそれぞれ変動してしまうことを防ぐことができるので、発振回路１００の特性の安定化に寄与することができる。なお、駆動電圧の絶対値が０．８［Ｖ］以上になると、ボディ領域６６、７６においてペアクリエーションが発生しやすくなる。 Further, in the above MOSFET, it is preferable that the absolute value of the gate voltage Vg, the absolute value of the drain voltage Vd, or the absolute value of the gate-source voltage Vgs is set to 0.6 [V] or less. . That is, in the MOSFETs 11 and 12, the absolute value of the drive voltage is preferably 0.6 [V] or less. Thereby, in the body regions 66 and 76, pair creation (that is, generation of electron-hole pairs) by impact ionization can be suppressed, respectively, and each potential of the body regions 66 and 76 varies in an unintended direction. Therefore, it is possible to contribute to stabilization of the characteristics of the oscillation circuit 100. When the absolute value of the drive voltage is 0.8 [V] or more, pair creation is likely to occur in the body regions 66 and 76.

＜発振回路の動作時の状態について＞
次に、図１に示した発振回路１００の動作時の状態について説明する。
（起動時）
図１に示した発振回路１００では、信号反転増幅器１０に電源電圧Ｖ_DDを印加している状態で、入力信号を信号反転増幅器１０のゲート（即ち、ＭＯＳＦＥＴ１１、１２の各ゲート）に印加すると、信号反転増幅器１０の出力が１８０度位相反転されて、信号反転増幅器１０のゲートへフィードバック入力される。このフィードバック動作により、信号反転増幅器１０が有するＭＯＳＦＥＴ１１、１２が交互にオン／オフ駆動され、発振出力が次第に増加し、ついには水晶振動子２１が安定した振動と発振出力を行うようになる。 <Oscillator circuit operating state>
Next, the state during operation of the oscillation circuit 100 shown in FIG. 1 will be described.
(At startup)
In the oscillation circuit 100 shown in FIG. 1, when an input signal is applied to the gate of the signal inverting amplifier 10 (that is, each gate of the MOSFETs 11 and 12) while the power supply voltage V _DD is applied to the signal inverting amplifier 10, The output of the signal inverting amplifier 10 is phase-inverted 180 degrees and fed back to the gate of the signal inverting amplifier 10. By this feedback operation, the MOSFETs 11 and 12 included in the signal inverting amplifier 10 are alternately turned on / off, the oscillation output gradually increases, and finally the crystal resonator 21 performs stable oscillation and oscillation output.

ここで、上述したように、信号反転増幅器１０が有するＭＯＳＦＥＴ１１、１２は、それぞれＰＤ−ＳＯＩ−ＭＯＳＦＥＴであるため、起動時の伝達特性はヒステリシスを示す。具体的には、例えば図５及び図６に示したように、ＭＯＳＦＥＴ１２の閾値電圧（＞０［Ｖ］）はその動作中に徐々に増大し、ゲートがオンしている間も、ドレイン電流Ｉｄは減少する。また、ゲート電圧Ｖｇの下降時は、ゲート電位の下降効果に、ソース領域７４から中性領域７６ｂへの電子ｅの流れ込みが加わるため、ドレイン電流Ｉｄは急激に減少する。このようなオン／オフ駆動をＭＯＳＦＥＴ１２が繰り返すたびに、オン電流とオフリーク電流はそれぞれ小さくなり、やがて一定の値となる。同様に、ＭＯＳＦＥＴ１１の閾値電圧（＜０［Ｖ］）の絶対値もその動作中に徐々に増大し、ゲートがオンしている間も、ドレイン電流Ｉｄは減少する。また、ゲート電圧Ｖｇの絶対値の下降時は、ゲート電位の下降効果に、ソース領域６４から中性領域６６ｂへのホールｈの流れ込みが加わるため、ドレイン電流Ｉｄは急激に減少する。このようなオン／オフ駆動をＭＯＳＦＥＴが繰り返すたびに、オン電流とオフリーク電流はそれぞれ小さくなり、やがて一定の値となる。 Here, as described above, since the MOSFETs 11 and 12 included in the signal inverting amplifier 10 are PD-SOI-MOSFETs, the transfer characteristics at the time of startup show hysteresis. Specifically, for example, as shown in FIGS. 5 and 6, the threshold voltage (> 0 [V]) of the MOSFET 12 gradually increases during the operation, and the drain current Id is maintained even while the gate is on. Decrease. Further, when the gate voltage Vg is lowered, the drain current Id is drastically decreased because the flow of electrons e from the source region 74 to the neutral region 76b is added to the effect of lowering the gate potential. Each time the MOSFET 12 repeats such on / off driving, the on-current and the off-leakage current each decrease and eventually reach a constant value. Similarly, the absolute value of the threshold voltage (<0 [V]) of the MOSFET 11 gradually increases during the operation, and the drain current Id decreases while the gate is on. In addition, when the absolute value of the gate voltage Vg decreases, the drain current Id decreases rapidly because the flow of holes h from the source region 64 to the neutral region 66b is added to the effect of decreasing the gate potential. Each time the MOSFET repeats such on / off driving, the on-current and the off-leakage current each decrease and eventually reach a constant value.

このように、図１に示した発振回路１００において、その起動時は、（安定振動時に比べて）ＭＯＳＦＥＴ１１、１２のオン電流が増加するため、信号反転増幅器１０は水晶振動子２１に大きな電力を供給することが可能になる。これにより、水晶振動子２１は円滑に起動することができる。
なお、起動時の電力供給の増大により、発振回路消費電力は一時的に増加するものの、この一時的な期間は、発振回路が起動してから長時間に亘り連続動作するような集積回路において、全動作時間の１％にも満たない非常に短い時間である。例えば、時計（ウオッチ）は起動してから数年間は連続動作が可能であり、携帯電話は起動してから数日間は連続動作が可能であり、モバイルパソコン等は起動してから数時間は連続動作が可能であるが、このような携帯型電子機器において、発振回路１００が起動してから安定振動に移行するまでに要する時間は僅か数秒である。それゆえ、この間の消費電力の増大は全消費電力と比較して問題ないレベルである。 As described above, in the oscillation circuit 100 shown in FIG. 1, since the on-current of the MOSFETs 11 and 12 is increased at the time of starting (as compared with the case of stable oscillation), the signal inverting amplifier 10 supplies a large amount of power to the crystal resonator 21. It becomes possible to supply. Thereby, the crystal unit 21 can be started smoothly.
Although the power consumption of the oscillation circuit temporarily increases due to an increase in power supply at the time of startup, this temporary period is an integrated circuit that continuously operates for a long time after the oscillation circuit starts up. This is a very short time of less than 1% of the total operating time. For example, the watch (watch) can operate continuously for several years after startup, the mobile phone can operate continuously for several days after startup, and mobile PCs etc. can operate continuously for several hours after startup. Although the operation is possible, in such a portable electronic device, the time required from the start of the oscillation circuit 100 to the transition to stable vibration is only a few seconds. Therefore, the increase in power consumption during this period is at a level with no problem as compared with the total power consumption.

（安定振動時）
発振回路１００が起動してから数秒後には、水晶振動子２１は安定した振動状態となる。この状態では、信号反転増幅器１０が有するＭＯＳＦＥＴ１１、１２のボディ領域の電位はそれぞれ安定し、ゲート電圧Ｖｇの印加に合わせて全体的にシフトする。
即ち、ｎチャネル型のＭＯＳＦＥＴ１２では、ボディ領域７６の電位は、ソース領域７５の電位と同じ或いはソース領域７５の電位より低い範囲で、ゲート電位の上下動に合わせて変動する。また、ｐチャネル型のＭＯＳＦＥＴ１１では、ボディ領域６６の電位が、ソース領域６４の電位と同じ或いはソース領域６４の電位より高い範囲で、ゲート電位の上下動に合わせて変動する。 (Stable vibration)
Several seconds after the oscillation circuit 100 is activated, the crystal unit 21 is in a stable vibration state. In this state, the potentials of the body regions of the MOSFETs 11 and 12 included in the signal inverting amplifier 10 are stable, and shift as a whole in accordance with the application of the gate voltage Vg.
In other words, in the n-channel MOSFET 12, the potential of the body region 76 varies in accordance with the vertical movement of the gate potential within the same range as the potential of the source region 75 or lower than the potential of the source region 75. Further, in the p-channel MOSFET 11, the potential of the body region 66 varies in accordance with the vertical movement of the gate potential in a range that is the same as the potential of the source region 64 or higher than the potential of the source region 64.

このとき、中性領域とソース領域との間、及び、中性領域とドレイン領域との間はそれぞれ逆方向にバイアスが働く状態となり、キャリアの動き（移動）は非常に小さく、中性領域の多数キャリア（Ｎチャネル型のＭＯＳＦＥＴ１２ではホールｈであり、Ｐチャネル型のＭＯＳＦＥＴ１１では電子ｅ）の濃度に変化はほとんどなく、ゲート電圧Ｖｇの昇降時に伝達特性の変動はほとんど見られない。起動時と比べて、ＭＯＳＦＥＴ１１、１２の閾値電圧の絶対値はそれぞれ高い値となり、且つ、ヒステリシスが抑制されているので、発振回路消費電力を低減することができる。 At this time, the bias acts in the opposite direction between the neutral region and the source region and between the neutral region and the drain region, and the movement (movement) of the carrier is very small. There is almost no change in the concentration of majority carriers (hole h in the N-channel type MOSFET 12 and electron e in the P-channel type MOSFET 11), and there is almost no change in transfer characteristics when the gate voltage Vg is raised or lowered. The absolute values of the threshold voltages of the MOSFETs 11 and 12 are higher than those at the time of startup, and the hysteresis is suppressed, so that the oscillation circuit power consumption can be reduced.

なお、例えば図２に示した信号反転増幅器１０において、安定状態において、ゲート電位の電気力線は絶縁層５２にも到達し、ゲート絶縁膜６２、７２と、ＳＯＩ層５３及び絶縁層５２（以下、ＢＯＸ層ともいう。）の容量カップリング現象により、ＭＯＳＦＥＴ１１、１２は、急峻なＳｗｉｎｇ（小さいＳ値）特性を有し、高いオン／オフ比を示す。サブスレッショルド領域では、ゲート電圧Ｖｇを印加することにより、表面のソースとチャネル間のビルトイン電圧を熱振動により超えるキャリアが発生し、電流は指数関数的に増加する。従って、急峻なサブスレショルド特性を示す。ここで、ドレイン電流Ｉｄ、Ｓ値、表面ポテンシャルψｓはそれぞれ下記（１）〜（３）式で示される。
Ｉｄ∝ｅｘｐ（−ｑ（Ｖｂｉ−ψｓ）／ｋＴ）…（１）
Ｓ＝ｋＴ／ｑ・ｌｎ１０／（△ψｓ／△Ｖｇ）…（２）
ψｓ＝Ｖｇ＊Ｃｏｘ／（Ｃｏｘ＋Ｃｓｏｉ）ＣｓｏＩ＝Ｃｂｏｄｙ／（１＋Ｃｂｏｄｙ／Ｃｂｏｘ）〜Ｃｂｏｘ）…（３） For example, in the signal inverting amplifier 10 shown in FIG. 2, in a stable state, the lines of electric potential of the gate potential also reach the insulating layer 52, and the gate insulating films 62 and 72, the SOI layer 53, and the insulating layer 52 (hereinafter referred to as the insulating layer 52). The MOSFETs 11 and 12 have steep Swing (small S value) characteristics and a high on / off ratio due to the capacitive coupling phenomenon. In the subthreshold region, by applying the gate voltage Vg, carriers that exceed the built-in voltage between the surface source and the channel due to thermal vibration are generated, and the current increases exponentially. Therefore, a steep subthreshold characteristic is exhibited. Here, the drain current Id, the S value, and the surface potential ψs are expressed by the following equations (1) to (3), respectively.
Id∝exp (−q (Vbi−ψs) / kT) (1)
S = kT / q · ln10 / (Δψs / ΔVg) (2)
ψs = Vg * Cox / (Cox + Csoi) CsoI = Cbody / (1 + Cbody / Cbox) to Cbox) (3)

但し、ＳはＳ値、Ｖｂｉはビルトイン・ポテンシャル、ｋはボルツマン定数、Ｔは温度、ｑは電気素量、Ｃｏｘはゲート絶縁膜の容量、ＣｓｏｉはＳＯＩ層５３の容量、Ｃｂｏｄｙはボディ領域の容量、ＣｂｏｘはＢＯＸ層の容量、である。
このため、ｎチャネル型のＭＯＳＦＥＴ１２のボディ領域７６の電位がソース領域７５の電位より低く、ｐチャネル型のＭＯＳＦＥＴ１１のボディ領域６６の電位がソース領域６４の電位よりも高い状態で、閾値電圧及びトランジスタサイズが最適化された回路では、より低い電圧での駆動と、より低い消費電力動作が可能になる。即ち、水晶振動子２１の慣性エネルギーの損失分に相当するエネルギーを水晶振動子２１に補充するだけでその発振を継続することができるように回路設計することができる。 Where S is the S value, Vbi is the built-in potential, k is the Boltzmann constant, T is the temperature, q is the elementary charge, Cox is the capacitance of the gate insulating film, Csoi is the capacitance of the SOI layer 53, and Cbody is the capacitance of the body region. , Cbox is the capacity of the BOX layer.
Therefore, in the state where the potential of the body region 76 of the n-channel MOSFET 12 is lower than the potential of the source region 75 and the potential of the body region 66 of the p-channel MOSFET 11 is higher than the potential of the source region 64, the threshold voltage and transistor A circuit with an optimized size allows for lower voltage drive and lower power consumption operation. That is, it is possible to design the circuit so that the oscillation can be continued only by replenishing the crystal resonator 21 with energy corresponding to the loss of inertia energy of the crystal resonator 21.

このように、本発明の第１実施形態によれば、信号反転増幅器１０が有するＭＯＳＦＥＴ１１、１２は共に、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴであり、ボディ領域６６、７６の電位が安定する前は閾値電圧の絶対値が低く、安定した後は閾値電圧の絶対値が高くなる。従って、発振回路１００の起動時は、ボディ領域６６、７６の電位が安定しておらず、閾値電圧の絶対値が低いため、信号反転増幅器１０の利得を高くすることができ、水晶振動子２１により大きな電力を供給することができる。これにより、水晶振動子２１に安定した振動を早く行うよう促すことができる。 Thus, according to the first embodiment of the present invention, the MOSFETs 11 and 12 included in the signal inverting amplifier 10 are both floating body type PD-SOI-MOSFETs, before the potentials of the body regions 66 and 76 are stabilized. The absolute value of the threshold voltage is low, and after it becomes stable, the absolute value of the threshold voltage becomes high. Accordingly, when the oscillation circuit 100 is activated, the potentials of the body regions 66 and 76 are not stable, and the absolute value of the threshold voltage is low. Therefore, the gain of the signal inverting amplifier 10 can be increased, and the crystal resonator 21 Can supply more power. Thereby, it is possible to prompt the crystal resonator 21 to perform stable vibration quickly.

また、発振回路１００が起動してから例えば数秒が経過すると、水晶振動子２１にその慣性エネルギーの損失分に相当する電力を供給するだけで、その振動を継続させることができる。水晶振動子２１が安定して振動している時（即ち、安定振動時）は、ボディ領域６６、７６の電位も安定するため、閾値電圧の絶対値が高くなる。従って、信号反転増幅器１０の利得を低くすることができ、水晶振動子２１に供給される電力を小さくすることができる。
従来の技術と比べて、信号反転増幅器１０への供給電力を調整するための特別な回路を設けなくても、水晶振動子２１に供給される電力を小さくすることができるので、発振回路消費電力を十分に小さくすることができる。また、特別な回路を設ける必要がないため、発振回路の構成を簡単にすることができる。 Further, when, for example, several seconds elapse after the oscillation circuit 100 is activated, the vibration can be continued only by supplying power corresponding to the loss of inertia energy to the crystal unit 21. When the crystal unit 21 is oscillating stably (that is, during stable oscillation), the potentials of the body regions 66 and 76 are also stabilized, so that the absolute value of the threshold voltage is increased. Therefore, the gain of the signal inverting amplifier 10 can be reduced, and the power supplied to the crystal resonator 21 can be reduced.
Compared to the conventional technique, the power supplied to the crystal resonator 21 can be reduced without providing a special circuit for adjusting the power supplied to the signal inverting amplifier 10, so that the power consumption of the oscillation circuit is reduced. Can be made sufficiently small. Further, since there is no need to provide a special circuit, the configuration of the oscillation circuit can be simplified.

（２）第２実施形態
上記の第１実施形態では、信号反転増幅器１０が有するＭＯＳＦＥＴ１１、１２はそれぞれＰＤ−ＳＯＩ−ＭＯＳＦＥＴであり、その閾値電圧の絶対値は、起動時と安定振動時とで異なり、起動時は閾値電圧の絶対値が低く、安定振動時は閾値電圧の絶対値が高いことについて説明した。これに加えて、本発明では、ＭＯＳＦＥＴ１１、１２の閾値電圧の絶対値が下記の条件を満たすように設定されていることが好ましい。
即ち、図１に示した発振回路１００において、その安定振動時には、ｎチャネル型のＭＯＳＦＥＴ１２の閾値電圧Ｖｔｈ（ｎ）と、ｐチャネル型のＭＯＳＦＥＴ１１の閾値電圧の絶対値│Ｖｔｈ（ｐ）│は、その和が電源電圧Ｖ_DDの絶対値以上の値となり、且つ、Ｖｔｈ（ｎ）と│Ｖｔｈ（ｐ）│は、それぞれ電源電圧Ｖ_DDの絶対値を下回る値となるように設定されていることが好ましい。 (2) Second Embodiment In the first embodiment described above, the MOSFETs 11 and 12 included in the signal inverting amplifier 10 are PD-SOI-MOSFETs, and the absolute value of the threshold voltage is determined at the time of startup and at the time of stable vibration. In contrast, the absolute value of the threshold voltage is low during startup, and the absolute value of the threshold voltage is high during stable vibration. In addition to this, in the present invention, the absolute values of the threshold voltages of the MOSFETs 11 and 12 are preferably set to satisfy the following conditions.
That is, in the oscillation circuit 100 shown in FIG. 1, during the stable oscillation, the threshold voltage Vth (n) of the n-channel MOSFET 12 and the absolute value | Vth (p) | of the threshold voltage of the p-channel MOSFET 11 are The sum is equal to or greater than the absolute value of the power supply voltage V _DD , and Vth (n) and | Vth (p) | are each set to be lower than the absolute value of the power supply voltage V _DD . Is preferred.

つまり、水晶振動子２１が安定した振動を行っており、ＭＯＳＦＥＴ１２のボディ領域７６の電位はソース領域７５の電位以下の範囲で全体的に変動し（図４（ａ）及び（ｂ）の過程ＩＩＩ、ＩＶを参照）、ＭＯＳＦＥＴ１１のボディ領域６６の電位はソース領域６４の電位以上の範囲で全体的に変動している状態において、Ｖｔｈ（ｎ）、Ｖｔｈ（ｐ）はそれぞれ下記（４）（５）（６）式を満たすように設定されていることが好ましい。
安定振動時：Ｖｔｈ（ｎ）＋│Ｖｔｈ（ｐ）│≧│Ｖ_DD│…（４）
安定振動時：Ｖｔｈ（ｎ）＜│Ｖ_DD│…（５）
安定振動時：│Ｖｔｈ（ｐ）│＜│Ｖ_DD│…（６） That is, the crystal resonator 21 vibrates stably, and the potential of the body region 76 of the MOSFET 12 varies as a whole within a range equal to or lower than the potential of the source region 75 (process III in FIGS. 4A and 4B). , IV), and Vth (n) and Vth (p) are the following (4) and (5) in a state where the potential of the body region 66 of the MOSFET 11 fluctuates as a whole in a range equal to or higher than the potential of the source region 64. ) It is preferable to set so as to satisfy the formula (6).
During stable vibration: Vth (n) + | Vth (p) | ≧ │V _DD │ ... (4)
During stable vibration: Vth (n) <│V _DD │ ... (5)
During stable vibration: │Vth (p) │ <│V _DD │… (6)

また、上記の発振回路１００において、その起動時には、ＭＯＳＦＥＴ１２の閾値電圧Ｖｔｈ（ｎ）と、ＭＯＳＦＥＴ１１の閾値電圧の絶対値│Ｖｔｈ（ｐ）│は、その和が電源電圧Ｖ_DDの絶対値よりも小さい値となるように設定されていることが好ましい。つまり、水晶振動子２１が振動を開始する前の、ゲート電極６３、７３にゲート電圧Ｖｇが印加されていない状態であり、ＭＯＳＦＥＴ１２のソース領域７５とボディ領域７６とが同電位であり、且つ、ＭＯＳＦＥＴ１１のソース領域６４とボディ領域６６とが同電位である状態において、Ｖｔｈ（ｎ）、Ｖｔｈ（ｐ）はそれぞれ下記（７）式を満たすように設定されていることが好ましい。
起動時：Ｖｔｈ（ｎ）＋│Ｖｔｈ（ｐ）│＜│Ｖ_DD│…（７） In addition, when the oscillation circuit 100 is started, the sum of the threshold voltage Vth (n) of the MOSFET 12 and the absolute value | Vth (p) | of the threshold voltage of the MOSFET 11 is greater than the absolute value of the power supply voltage V _DD. It is preferable to set it to be a small value. That is, the gate voltage Vg is not applied to the gate electrodes 63 and 73 before the crystal resonator 21 starts to vibrate, the source region 75 and the body region 76 of the MOSFET 12 are at the same potential, and In a state where the source region 64 and the body region 66 of the MOSFET 11 are at the same potential, it is preferable that Vth (n) and Vth (p) are set so as to satisfy the following expression (7).
At startup: Vth (n) + │Vth (p) │ <│V _DD │ ... (7)

図８は、本発明の第２実施形態に係る発振回路１００の安定振動時の動作例を示すタイミングチャートである。図９は、本発明の第２実施形態に係る発振回路１００の起動時の動作例を示すタイミングチャートである。図８及び図９において、横軸は電源電圧Ｖ_DDが印加されてからの経過時間を示し、縦軸は信号反転増幅器１０に印加される電圧（即ち、フィードバック入力を含むゲート電圧）Ｖｇ（ｆ）と、ＭＯＳＦＥＴ１１、１２のオン、オフ状態をそれぞれ示している。なお、図８及び図９中で、Ｔｒｐとはｐチャネル型のＭＯＳＦＥＴ１１のことを意味し、Ｔｒｎとはｎチャネル型のＭＯＳＦＥＴ１２のことを意味する。 FIG. 8 is a timing chart showing an operation example during stable vibration of the oscillation circuit 100 according to the second embodiment of the present invention. FIG. 9 is a timing chart showing an operation example at the start-up of the oscillation circuit 100 according to the second embodiment of the present invention. 8 and 9, the horizontal axis represents the elapsed time from the application of the power supply voltage V _DD , and the vertical axis represents the voltage applied to the signal inverting amplifier 10 (ie, the gate voltage including the feedback input) Vg (f ), And the on and off states of the MOSFETs 11 and 12, respectively. 8 and 9, Trp means the p-channel type MOSFET 11, and Trn means the n-channel type MOSFET 12.

図８に示すように、安定振動時の閾値電圧Ｖｔｈ（ｎ）、Ｖｔｈ（ｐ）がそれぞれ（４）（５）（６）式を満たす場合には、ＭＯＳＦＥＴ１１、１２が同時にオンすることがない。安定振動時において、ＭＯＳＦＥＴ１１がオンしている間はＭＯＳＦＥＴ１２が必ずオフし、ＭＯＳＦＥＴ１２がオンしている間はＭＯＳＦＥＴ１１が必ずオフしている。この結果、発振回路消費電力の大部分を占める安定振動時に、信号反転増幅器１０に流れるショート電流を大幅に削減することができる。上述したように、急峻なＳｗｉｎｇ（小さいＳ値）特性を有し、高いオン／オフ比を示すＭＯＳＦＥＴ１１、１２において、低電圧駆動ながら漏れ電流も大幅に削減できるので、発振回路消費電力の大幅な削減に貢献することができる。 As shown in FIG. 8, when the threshold voltages Vth (n) and Vth (p) at the time of stable vibration satisfy the expressions (4), (5) and (6), the MOSFETs 11 and 12 do not turn on at the same time. . During stable vibration, the MOSFET 12 is always turned off while the MOSFET 11 is turned on, and the MOSFET 11 is always turned off while the MOSFET 12 is turned on. As a result, it is possible to significantly reduce the short-circuit current flowing through the signal inverting amplifier 10 during stable oscillation that occupies most of the oscillation circuit power consumption. As described above, the MOSFETs 11 and 12 having a steep Swing (small S value) characteristic and a high on / off ratio can drastically reduce the leakage current while being driven at a low voltage. Can contribute to reduction.

また、図９に示すように、起動時の閾値電圧Ｖｔｈ（ｎ）、Ｖｔｈ（ｐ）が（７）式を満たす場合には、起動時において、ＭＯＳＦＥＴ１１、１２のうちの少なくとも一方が常にオンした状態となり、信号反転増幅器１０に流れる電流を増やすことができる。従って、大きな電流（電力）供給が可能になり、発振出力をスムーズに立ち上げることができるので、水晶振動子２１に安定した振動をより早く行うよう促すことができる。発振回路１００の起動時はショート電流の増加により消費電力が増加してしまうが、起動時の時間は例えば数日〜数年に亘る発振回路１００の全動作時間の１％にも満たない非常に短い時間である。発振回路消費電力の全体に対して、上記の増加分が占める割合は多く見積もっても１％未満であり、問題ないレベルである。
このように、本発明の第２実施形態によれば、第１実施形態で説明した発振回路１００、及び、この発振回路１００を具備した半導体装置において、安定振動時の発振回路消費電力をさらに低減することが可能である。また、起動時は、大きな電流（電力）を供給することができるので、水晶振動子２１に安定した振動をより早く行うよう促すことができる。 Further, as shown in FIG. 9, when the threshold voltages Vth (n) and Vth (p) at the start satisfy the expression (7), at least one of the MOSFETs 11 and 12 is always turned on at the start. Thus, the current flowing through the signal inverting amplifier 10 can be increased. Therefore, a large current (electric power) can be supplied, and the oscillation output can be started up smoothly. Therefore, it is possible to prompt the crystal resonator 21 to perform stable vibration earlier. When the oscillation circuit 100 starts up, power consumption increases due to an increase in short-circuit current. However, the startup time is, for example, less than 1% of the total operation time of the oscillation circuit 100 over several days to several years. It's a short time. The ratio of the increase to the total oscillation circuit power consumption is less than 1% at most, which is a satisfactory level.
Thus, according to the second embodiment of the present invention, in the oscillation circuit 100 described in the first embodiment and the semiconductor device including the oscillation circuit 100, the power consumption of the oscillation circuit during stable oscillation is further reduced. Is possible. In addition, since a large current (electric power) can be supplied at the time of startup, it is possible to prompt the crystal resonator 21 to perform stable vibration earlier.

上記の第１、第２実施形態では、ｎチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１２が本発明の「第１トランジスタ」に対応し、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１１が本発明の「第２トランジスタ」に対応している。また、水晶振動子２１が本発明の「振動子」に対応している。
なお、上述の第１、第２実施形態では、本発明の発振回路の一例として、コルピッツ型の発振回路１００について説明した。しかしながら、本発明の発振回路はコルピッツ型に限定されるものではなく、例えば、図１０に示すようにクロスカップル型の発振回路２００であっても良い。図１０に示す発振回路２００では、クロスカップルされた２個のｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１１によって信号反転増幅器が構成されている。 In the first and second embodiments described above, the n-channel PD-SOI-MOSFET 12 corresponds to the “first transistor” of the present invention, and the p-channel PD-SOI-MOSFET 11 corresponds to the “second transistor of the present invention. Is supported. The crystal resonator 21 corresponds to the “vibrator” of the present invention.
In the first and second embodiments described above, Colpitts type oscillation circuit 100 has been described as an example of the oscillation circuit of the present invention. However, the oscillation circuit of the present invention is not limited to the Colpitts type, and may be, for example, a cross-couple type oscillation circuit 200 as shown in FIG. In the oscillation circuit 200 illustrated in FIG. 10, a signal inverting amplifier is configured by two p-channel PD-SOI-MOSFETs 11 that are cross-coupled.

このような構成であっても、ＭＯＳＦＥＴ１１の閾値電圧の絶対値は、起動時と安定振動時とで異なり、起動時は閾値電圧の絶対値│Ｖｔｈ（ｐ）│が低く、安定振動時は閾値電圧の絶対値│Ｖｔｈ（ｐ）│が高くなる。従って、コルピッツ型の場合と同様、発振回路２００の起動時は、水晶振動子２１により大きな電力を供給することができ、安定した振動を早く行うように促すことができる。また、安定振動時は、水晶振動子２１に供給される電力を小さくすることができる。これにより、発振回路消費電力を十分に小さくすることができる。図１０の発振回路２００では、一対のＭＯＳＦＥＴ１１が本発明の「第１トランジスタ」と「第２トランジスタ」にそれぞれ対応している。 Even in such a configuration, the absolute value of the threshold voltage of the MOSFET 11 is different between startup and stable vibration, and the absolute value of the threshold voltage | Vth (p) | The absolute value of the voltage | Vth (p) | increases. Therefore, as in the Colpitts type, when the oscillation circuit 200 is activated, a large amount of power can be supplied to the crystal unit 21 and prompt stable vibration can be promptly performed. Further, during stable vibration, the power supplied to the crystal unit 21 can be reduced. Thereby, the power consumption of the oscillation circuit can be sufficiently reduced. In the oscillation circuit 200 of FIG. 10, the pair of MOSFETs 11 correspond to the “first transistor” and the “second transistor” of the present invention, respectively.

本発明の第１実施形態に係る発振回路１００の構成例を示す図。The figure which shows the structural example of the oscillation circuit 100 which concerns on 1st Embodiment of this invention. 信号反転増幅器１０の断面構成の一例を示す図。1 is a diagram illustrating an example of a cross-sectional configuration of a signal inverting amplifier 10; ボディ領域７６の状態の変化を示す図（その１）。The figure which shows the change of the state of the body area | region 76 (the 1). ボディ領域７６の状態の変化を示す図（その２）。The figure which shows the change of the state of the body area | region 76 (the 2). ＭＯＳＦＥＴ１２の起動時の伝達特性を示す図。The figure which shows the transfer characteristic at the time of starting of MOSFET12. ＭＯＳＦＥＴ１２の安定時の伝達特性を示す図。The figure which shows the transmission characteristic at the time of stability of MOSFET12. ＭＯＳＦＥＴ１２をオン／オフ駆動させたときの実測結果を示す図。The figure which shows the measurement result when driving MOSFET12 on / off. 第２実施形態に係る発振回路１００の安定振動時の動作例を示す図。The figure which shows the operation example at the time of the stable vibration of the oscillation circuit 100 which concerns on 2nd Embodiment. 第２実施形態に係る発振回路１００の起動時の動作例を示す図。The figure which shows the operation example at the time of starting of the oscillation circuit 100 which concerns on 2nd Embodiment. 本発明のその他の実施形態に係る発振回路２００の構成例を示す図。The figure which shows the structural example of the oscillation circuit 200 which concerns on other embodiment of this invention.

Explanation of symbols

１０信号反転増幅器、１１ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ（単にＭＯＳＦＥＴともいう。）、１２ｎチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ（単にＭＯＳＦＥＴともいう。）、２１水晶振動子、２２フィードバック抵抗、２３、２４コンデンサ、３１入力端子、３２出力端子、５０ＳＯＩ基板、５１支持基板、５２絶縁層、５３ＳＯＩ層、５４素子分離絶縁膜、６１、７１ゲート絶縁膜、６２、７２ゲート絶縁膜、６３、７３ゲート電極、６４、７５ソース領域、６５、７４ドレイン領域、６６、７６ボディ領域、６６ａ、７７ａ空乏層、６６ｂ、７７ｂ中性領域、１００、２００発振回路 10 signal inverting amplifier, 11 p-channel PD-SOI-MOSFET (also simply referred to as MOSFET), 12 n-channel PD-SOI-MOSFET (also simply referred to as MOSFET), 21 crystal oscillator, 22 feedback resistor, 23, 24 Capacitor, 31 Input terminal, 32 Output terminal, 50 SOI substrate, 51 Support substrate, 52 Insulating layer, 53 SOI layer, 54 Element isolation insulating film, 61, 71 Gate insulating film, 62, 72 Gate insulating film, 63 73 gate electrode, 64, 75 source region, 65, 74 drain region, 66, 76 body region, 66a, 77a depletion layer, 66b, 77b neutral region, 100, 200 oscillator circuit

Claims

A signal inverting amplifier,
The signal inverting amplifier includes a first transistor and a second transistor respectively formed in a semiconductor layer on an insulating layer,
The first transistor includes:
A first gate electrode formed on the semiconductor layer via a gate insulating film;
A first source region or a first drain region formed in the semiconductor layer under the side of the first gate electrode,
A first body region sandwiched between the first source region and the first drain region of the semiconductor layer is placed in an electrically floating state, and a threshold voltage is applied to the first gate electrode. The first body region is partially depleted when applied,
The second transistor is
A second gate electrode formed on the semiconductor layer via a gate insulating film;
A second source region or a second drain region formed in the semiconductor layer under the side of the second gate electrode,
A second body region sandwiched between the second source region and the second drain region of the semiconductor layer is placed in an electrically floating state, and a threshold voltage is applied to the second gate electrode. applying said second body region when was partially depleted,
A feedback circuit having a vibrator connected between an output side and an input side of the signal inverting amplifier, and feedback-inputting a signal output from the signal inverting amplifier to the signal inverting amplifier;
The first transistor is an n-channel type,
The second transistor is a p-channel type,
In the inverting amplifier, characterized in Rukoto the first transistor and the second transistor is connected in series, the power supply voltage is applied to both ends of the connected first transistor and the second transistor in series An oscillation circuit.

In the state where the first body region is at a lower potential than the first source region, and the second body region is at a higher potential than the second source region,
The sum of the absolute values of the threshold voltage of the first transistor and the threshold voltage of the second transistor is equal to or greater than the absolute value of the power supply voltage, and
2. The oscillation circuit according to claim 1 , wherein absolute values of the threshold voltage of the first transistor and the threshold voltage of the second transistor are values less than the absolute value of the power supply voltage.

In the state where the first body region has the same potential as the first source region, and the second body region has the same potential as the second source region,
The sum of the absolute value of the threshold voltage and the threshold voltage of the second transistor of the first transistor, according to claim 1 or claim 2, characterized in that it is set to a value less than the absolute value of the supply voltage Oscillation circuit.

The absolute value of the power supply voltage, the absolute value of the signal fed back input to the signal inversion amplifier, one of claims 1 to 3, characterized in that each 0.6 [V] or less in size An oscillation circuit according to any one of the above.

The oxygen concentration and the carbon concentration in the semiconductor layer, the oscillation circuit according to any one of claims 1 to 4, characterized in that it is 10 [ppm] or less in each number of atoms.

The depth and the depth of the first drain region of the first source region, the oscillation circuit as claimed in any one of claims 5, characterized in that the same as the thickness of each of the semiconductor layers .

The depth and the depth of the second drain region of the second source region, the oscillation circuit as claimed in any one of claims 6, characterized in that the same as the thickness of each of the semiconductor layers .

The semiconductor device characterized by comprising an oscillation circuit described as part of an integrated circuit to any one of claims 1 to 7.