【０００１】
【発明の属する技術分野】
本発明は埋め込み酸化膜層を有するシリコン・オン・インシュレータ（以下ＳＯＩと略す）基板を用いた半導体集積装置、特に絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた集積回路において、電圧降下の少なく、かつ、より低電圧で動作する定電流回路を備えた半導体集積装置に関する。
【０００２】
【従来の技術】
従来の代表的なＭＯＳＦＥＴを用いた定電流回路としては、図６の例のように、ＭＯＳＦＥＴ６３や抵抗６４等を用いてＭＯＳＦＥＴのスレッショルド電圧にほぼ近い電圧を作り、定電流源となるＭＯＳＦＥＴ６１のゲート電極に加えることにより、ＭＯＳＦＥＴ６１を飽和領域で動作させ、定電流特性を作り出していた。（例えば、特許文献１の代表図２０３のＭＯＳＦＥＴ参照）。
【０００３】
あるいは図７のように定電流源となるＭＯＳＦＥＴ７１にチャネルドープを過剰に加えてデブレション動作として、ソース電極とゲート電極を接続することにより、飽和領域で動作させ、定電流特性を作り出していた等の回路方式がある。
【特許文献１】
特開昭５６−０３１２１１号公報
【０００４】
【発明が解決しようとする課題】
さて、前述したほぼスレッショルド電圧をまず作り、ＭＯＳＦＥＴのゲート電極に加えることにより、ＭＯＳＦＥＴを飽和領域の動作をさせて定電流特性を得る図６の回路方式は定電流源となるＭＯＳＦＥＴ６１の両端においてほぼスレッショルド分以上の電圧降下が起きる。したがって、近年ますますデバイスの微細化が進み耐圧が低下し、低い電源電圧で使用することが多い集積回路において、定電流源でスレッショルド分に相当する電圧降下が起きると、その分だけ負荷にかけられる電圧が低下し、正常に動作する領域が狭くなるという課題がある。
【０００５】
また、ＭＯＳＦＥＴ７１にチャネルドープを過剰に加えてデブレション動作として、飽和領域で動作させ、定電流特性を作り出す図７の方式はデプレションとする為のチャネルドープの工程を余計に必要とするのでコスト上昇を招くという課題があった。
【０００６】
そこで本発明はこのような課題を解決するもので、その目的とするところは、電圧降下が少ない定電流源を、余計な製造工程の追加なしに、コスト上昇も招かない定電流源の回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明の半導体集積装置の要旨は、ＳＯＩ基板を用いた半導体集積装置において、ＭＯＳＦＥＴのソース電極とゲート電極とに、ソース側に加えるべき極性の電源電位をともに加え、またチャネル直下に形成されたボディに前記ソース側に接続した反対の極性の電源電位を接続し、ドレイン電極を負荷側に接続したことである。
【０００８】
すなわち、本発明の半導体集積装置は、シリコン・オン・インシュレータ基板を用いた半導体集積装置において、ソース電極と、ドレイン電極と、ゲートを制御するゲート電極と、チャネル直下に形成されたボディに接続されたボディ電極とを有する絶縁ゲート電界効果型トランジスタを含み、該絶縁ゲート電界効果型トランジスタの該ソース電極と該ゲート電極とに第１の極性の電源電圧が供給され、該ボディ電極に第２の極性の電源電圧が供給されてなる定電流回路を備え、該ドレイン電極からの電流を第２の極性の電源電圧が供給された負荷に供給することを特徴とする。
【０００９】
また、本発明の半導体集積装置は、前記絶縁ゲート電界効果型トランジスタが、デプレション状態でかつ飽和状態で動作することを特徴とする。
【００１０】
本発明の上記の構成によれば、ＭＯＳＦＥＴのボディにソース電極とは逆の極性の電源電圧が加わっているのでいわゆるバックゲート効果によりスレッショルド電圧（閾値電圧）が低下し、デプレション状態を作り出せる。そして、デプレションの状況下においてソース電極とゲート電極が接続されているので、飽和領域で動作することになり、負荷の変動にかかわらず定電流を流す定電流回路となる。また、デプレション状態であるので、ＭＯＳＦＥＴのソース、ドレイン間の電圧降下は原理的にはほぼ０の状態にまでになり、負荷側には電圧降下による動作範囲の制約や、電源電圧の動作範囲を該定電流源が障害を引き起こすことがない。
【００１１】
また、デプレションの状況を作りだすのに、接続方法のみで実現しているので、製造工程の追加やコストの増加はない。
従って、電圧降下が少なく、かつ、より低電圧で動作し、また製造工程の追加やコストの増加がない定電流回路が実現する。
【００１２】
【発明の実施の形態】
以下、実施例により本発明の詳細を示す。図１は本発明の第１の実施例を示す回路図である。図１において１１はＰ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴのソース電極は正極の電源である＋ＶＤＤに接続され該電圧がソース電極に供給されている。また、ゲート電極も正極の電源である＋ＶＤＤに接続され該電圧がゲート電極に供給されている。ドレイン電極は負荷１２に接続され、負荷１２の他端は負極の電源である−ＶＳＳに接続されている。すなわち負荷の一端にはドレイン電極からの電流が供給され、その他端は負極の電源電圧が供給されている。ボティー電極は負極の電源である−ＶＳＳに接続され、該電圧が供給されている。
【００１３】
さて、Ｐ型ＭＯＳＦＥＴ１１はＳＯＩ上に形成され、電位的に独立したボディが負極の電源である−ＶＳＳに接続されているのでソース電位の＋ＶＤＤとの間で大きな電位差がある。通常はＭＯＳＦＥＴのスレッショルド電圧の定義は基板（ボディに相当）が電源の＋ＶＤＤ、もしくはソース電極に接続した状態でなされる。それに対し、ボディ（基板）電位をソース電極以外の電位にした場合はボディがどの電位をとるかによってＭＯＳＦＥＴのスレッショルド電圧は影響を受ける。これはバックゲート効果とよばれている。このバックゲート効果によるスレッショルド電圧の変化分は以下のように近似的に表される。
【００１４】
ΔＶＴＨ＝｛（２εｓｉεｏ・ｑ・ＮＳＵＢ）１／２／Ｃｏ｝・｛（２Φｆ＋Ｖ）１／２−（２Φｆ）１／２｝
ここで、εｓｉ はシリコンの比誘電率、εｏは真空の誘電率、ｑは電子の電荷量、 ＮＳＵＢはボディの不純物濃度、Ｃｏは単位面積当たりのゲート容量、Ｖは電源電圧、Φｆはボディの不純物濃度によってインストリックなシリコンとの間に生じるフェルミ電位である。
【００１５】
図１においてＰ型ＭＯＳＦＥＴ１１のソースとボディは電源電位の差があり、このとき前記式から見られるように、バックゲート効果によるスレッショルド電圧の変化分が大きく、かつスレッショルドを低下させる方向に働き、Ｐ型ＭＯＳＦＥＴ１１はデプレション領域で動作する。もしくはデプレション領域で動作するように通常のスレッショルド電圧（ソースとボディが同電位時）、電源電圧、各定数を設定することが出来る。ＭＯＳＦＥＴのスレッショルド電圧がデプレション、つまり負のスレッショルド電圧−ＶＴＤを持つとき、Ｐ型ＭＯＳＦＥＴ１１は常にＯＮ（オン）する。また飽和領域か否かの判定式はソース・ドレイン間の電位差ＶＤＳがソース・ゲート間の電位差ＶＧＳとスレッショルド電圧ＶＴＨの差より大きいか否かで判定される。図１におけるＰ型ＭＯＳＦＥＴ１１の接続の場合には
ＶＧＳ−ＶＴＨ ＝０−（−ＶＴＤ）＝ ＶＴＤ ≧０
よって
ＶＤＳ−ＶＴＤ ≧０
の関係が満たされる場合は飽和領域動作となり、定電流特性を示す。
つまり
ＩＤＳ＝１／２・βＰ（ＶＴＤ）２
となり、電源電圧や負荷の変動によらない定電流回路となっていることが解る。
なお、ここで、ＩＤＳはＰ型ＭＯＳＦＥＴ１１のソース・ドレイン間に流れる電流であり、βＰはＰ型ＭＯＳＦＥＴ１１のコンダクタンス定数である。
【００１６】
以上、回路構成から説明したが、現実のデバイス上で構成が実現できることを以下のデバイスの構造で説明する。図１のＭＯＳＦＥＴ１１は埋め込み酸化膜を有するＳＯＩ基板の上に形成されている。この様子を図４で次に説明する。図４はＳＯＩ基板において、ＭＯＳＦＥＴを構成した断面図である。図４において、４５は二酸化珪素（ＳｉＯ２）を主成分とする埋め込み酸化膜層である。また、４１はＰ型拡散からなり、ソースとなる、４２はＰ型拡散からなり、ドレインとなる、４３はゲート電極である。また、図４では部分空乏層型のＳＯＩであって、４４はＮ型の薄い濃度の拡散層からなるボディである。また、４６は基板である。また、４７は二酸化珪素（ＳｉＯ２）を主成分とする選択的酸化膜層（ＬＯＣＯＳ）であって絶縁層である。ボディ４４はＭＯＳＦＥＴのチャネル直下に位置し、通常バルクのＭＯＳＦＥＴでは基板のウエルに相当するものである。しかし、ＳＯＩ基板においては埋め込み酸化膜４５の絶縁層が存在しているので、ボディ４４はそのままでは電位的に独立している。図５は図４のＭＯＳＦＥＴを上から見た平面図であって、図４において示したボディ４４の電位を取り出す場合の一例を示すものである。図５において、５１はＰ型拡散からなり、ソースとなる、５２はＰ型拡散からなり、ドレインとなる、５３はゲート電極である。ゲート電極５３はコンタクト穴５７により、配線層に接続される。また、５８はＮ型拡散である。該Ｎ型拡散５８は図４では表現できないので省略している。図５においては図４に示すボディ４４はゲート５３の下に存在するので見えない。しかし、ゲート５３のチャネル直下に存在し、Ｎ型拡散層５８に電気的につながり、コンタクト穴５９により、配線層に接続される。図４、図５においては煩雑さを避けるために配線層を表記していないが、更に金属配線層の工程を付加へることにより、図１の回路が構成される。
【００１７】
さて、図１の場合にはソースがＰ型拡散層で正極性の電源電位が加えられ、また、ボディがＮ型拡散層であって、負極性の電源電位が加えられている。したがって、ソースとボディの接触面においてはＰＮ接合のダイオードが寄生的に形成されていて、かつ順方向に電位が加わっている。したがって通常では導通してしまうことがあり得る。しかしながら、ＰＮ接合面にはＰＮの仕事関数差に対応する次の接触電位ＶＢが存在する。このダイオードの接触電位ＶＢは次のように表される。
【００１８】
ＶＢ＝ −（ｋＴ／ｑ）・Ｌｏｇｅ｛（ｎＮ・ｎＰ）／ｎｉ ２｝
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子１個の電荷量、ｎＮはＮ拡散の不純物濃度、ｎＰはＰ拡散の不純物濃度、ｎｉは単結晶シリコンにおける熱励起されて伝導帯に存在する電子密度、Ｌｏｇｅは自然対数である。
したがってプロセスの不純物拡散濃度によって接触電位は若干、異なるものの、通常の代表的な製造プロセスでは０．６Ｖから０．８Ｖ程度ある。近年微細化にともなって耐圧の低下とともに電源を低い電圧で使用することが多くなってきた。電源電圧が前述の接触電位より低い電圧で使用する場合には寄生のＰＮダイオードが順方向でも電流は流れない。本発明は近年の微細化され、電源電圧が充分、低い場合には有効な定電流回路となるのである。
【００１９】
さて、図２は第２の実施例の回路図である。図２おいては定電流源となるＭＯＳＦＥＴ２１をＮ型ＭＯＳＦＥＴにより構成したものである。図１のＰ型ＭＯＳＦＥＴからＮ型ＭＯＳＦＥＴに変えたことにより、電源の極性、および負荷への接続、ボディ電位の接続を逆に構成しているだけで、基本的動作は図１の実施例とほぼ同様である。定電流源を負極の電源側の方が都合のよい負荷には図２が使用される。
【００２０】
さて、図３は第３の実施例の回路図である。前述したように、図１の場合にはソースがＰ型拡散層で正極性の電源電位が加えられ、また、ボディがＮ型拡散層であって、負極性の電源電位が加えられる。この際の寄生のＰＮダイオードによる電流が問題となる仕様条件に適するように工夫したのが、図３である。
【００２１】
図３において、Ｐ型ＭＯＳＦＥＴ３１と負荷３２は図１のそれぞれＰ型ＭＯＳＦＥＴ１１と負荷１２に対応している。図３においての違いはＰ型ＭＯＳＦＥＴ３３を付加したことであり、Ｐ型ＭＯＳＦＥＴ３３のゲート電極とソース電極は接続され、Ｐ型ＭＯＳＦＥＴ１１のボディと負極の電源−ＶＳＳの間に挿入されている。このゲート・ソース間を接続したＰ型ＭＯＳＦＥＴ３３により、＋ＶＤＤから−ＶＳＳに電流が流れるのが阻止されるので、Ｐ型ＭＯＳＦＥＴのソースのＰ型拡散とボディのＮ型拡散間で順方向のＰＮダイオードがあっても電流が流れなくなる。したがって、図１の第１の実施例を示す回路では電源電圧が接触電位ＶＢよりも低いという条件がついていたが、図３の第３の実施例ではこの条件は解除された定電流回路となっている。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第１の実施例で使用するＭＯＳＦＥＴの断面図である。
【図５】本発明の第１の実施例で使用するＭＯＳＦＥＴの平面図である。
【図６】従来の定電流回路の第１の例を示す回路図である。
【図７】従来の定電流回路の第２の例を示す回路図である。
【符号の説明】
１１、３１、３３、６１、６３、７１ ・・・ Ｐ型ＭＯＳＦＥＴ
１２、２２、３２、６２ ・・・ 負荷
２１ ・・・ Ｎ型ＭＯＳＦＥＴ
４１、５１ ・・・ ソースとなるＰ型拡散
４２、５２ ・・・ ドレインとなるＰ型拡散
４３、５３ ・・・ ゲート電極
４４ ・・・ ボディ
４５ ・・・ 埋め込み酸化膜層
４６ ・・・ 基板
４７ ・・・ 選択的酸化膜層
５７、５９ ・・・ コンタクト穴
５８ ・・・ Ｎ型拡散
６４ ・・・ 抵抗[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated device using a silicon-on-insulator (hereinafter abbreviated as SOI) substrate having a buried oxide film layer, and in particular, to an integrated circuit using an insulated gate field-effect transistor (hereinafter abbreviated as a MOSFET). The present invention relates to a semiconductor integrated device provided with a constant current circuit that operates with a lower voltage and that operates at a lower voltage.
[0002]
[Prior art]
As a conventional constant current circuit using a typical MOSFET, as shown in the example of FIG. 6, a voltage substantially close to the threshold voltage of the MOSFET is generated by using a MOSFET 63 and a resistor 64 and the like, and the gate of a MOSFET 61 serving as a constant current source is formed. The addition to the electrodes causes the MOSFET 61 to operate in a saturation region, thereby creating a constant current characteristic. (For example, refer to the MOSFET in the representative diagram 203 of Patent Document 1).
[0003]
Alternatively, as shown in FIG. 7, the MOSFET 71 serving as a constant current source is excessively doped with a channel, and as a deblurring operation, the source electrode and the gate electrode are connected to operate in a saturation region to create a constant current characteristic. There is a circuit system.
[Patent Document 1]
JP-A-56-031211
[Problems to be solved by the invention]
The above-described circuit system of FIG. 6 in which the above-described threshold voltage is first generated and applied to the gate electrode of the MOSFET to operate the MOSFET in a saturation region to obtain a constant current characteristic is substantially equal to the voltage at both ends of the MOSFET 61 serving as a constant current source. A voltage drop exceeding the threshold occurs. Therefore, in recent years, with the miniaturization of devices, the breakdown voltage has been reduced, and in integrated circuits that are often used at low power supply voltages, when a voltage drop corresponding to the threshold occurs with a constant current source, the load is applied accordingly. There is a problem in that the voltage is reduced and a normally operating region is narrowed.
[0005]
In addition, the method of FIG. 7 in which the MOSFET 71 is excessively doped with a channel and operated in a saturation region as a deblurring operation to produce a constant current characteristic requires an additional channel doping process for depletion, thereby increasing the cost. There was a problem of inviting.
[0006]
Therefore, the present invention solves such a problem, and an object thereof is to provide a constant current source having a small voltage drop and a constant current source circuit which does not increase the cost without adding an extra manufacturing process. To provide.
[0007]
[Means for Solving the Problems]
The gist of the semiconductor integrated device of the present invention is that, in a semiconductor integrated device using an SOI substrate, a power supply potential of a polarity to be applied to a source side is applied to both a source electrode and a gate electrode of a MOSFET, and the MOSFET is formed immediately below a channel. The power supply potential of the opposite polarity connected to the source side is connected to the body, and the drain electrode is connected to the load side.
[0008]
That is, in the semiconductor integrated device of the present invention, in a semiconductor integrated device using a silicon-on-insulator substrate, a source electrode, a drain electrode, a gate electrode for controlling a gate, and a body formed immediately below a channel are connected. A source electrode of a first polarity is supplied to the source electrode and the gate electrode of the insulated gate field effect transistor, and a second voltage is supplied to the body electrode. A constant current circuit to which a power supply voltage of a polarity is supplied; and a current from the drain electrode is supplied to a load to which a power supply voltage of a second polarity is supplied.
[0009]
Further, the semiconductor integrated device of the present invention is characterized in that the insulated gate field effect transistor operates in a depletion state and a saturation state.
[0010]
According to the above configuration of the present invention, since the power supply voltage having the opposite polarity to that of the source electrode is applied to the body of the MOSFET, the threshold voltage (threshold voltage) is reduced by the so-called back gate effect, and a depletion state can be created. Then, since the source electrode and the gate electrode are connected under the condition of depletion, they operate in the saturation region, so that a constant current circuit that flows a constant current irrespective of a change in load. In addition, since the MOSFET is in the depletion state, the voltage drop between the source and the drain of the MOSFET is almost zero in principle, and the operating range of the power supply voltage is limited on the load side due to the voltage drop. The constant current source does not cause a failure.
[0011]
In addition, since the depletion situation is created only by the connection method, there is no additional manufacturing process and no increase in cost.
Accordingly, a constant current circuit that operates with a lower voltage drop, operates at a lower voltage, and does not require an additional manufacturing process or an increase in cost is realized.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail with reference to examples. FIG. 1 is a circuit diagram showing a first embodiment of the present invention. In FIG. 1, reference numeral 11 denotes a P-type MOSFET. The source electrode of the P-type MOSFET is connected to + VDD which is a positive power supply, and the voltage is supplied to the source electrode. The gate electrode is also connected to + VDD , which is a positive power supply, and the voltage is supplied to the gate electrode. The drain electrode is connected to the load 12, the other end of the load 12 is connected to the -V SS a power supply of the negative electrode. That is, a current from the drain electrode is supplied to one end of the load, and a negative power supply voltage is supplied to the other end. Boti electrode connected to -V SS a power supply of the negative electrode, the voltage is supplied.
[0013]
Now, P-type MOSFET11 are formed on SOI, there is a large potential difference between the + V DD of the source potential so potentially independent body is connected to the -V SS a power supply of the negative electrode. Normally, the threshold voltage of a MOSFET is defined in a state where a substrate (corresponding to a body) is connected to + V DD of a power supply or a source electrode. On the other hand, when the body (substrate) potential is set to a potential other than the source electrode, the threshold voltage of the MOSFET is affected by which potential the body takes. This is called the back gate effect. The change of the threshold voltage due to the back gate effect is approximately expressed as follows.
[0014]
ΔV TH = {(2ε si ε o · q · N SUB ) 1/2 / C o } · {(2Φ f + V) 1/2 − (2Φ f ) 1/2 }
Here, epsilon si is the dielectric constant of silicon, epsilon o is the vacuum dielectric constant, q is the electron charge quantity, N SUB impurity concentration of the body, C o is a gate capacitance per unit area, V is the supply voltage, Φ f is a Fermi potential generated between the insulator silicon and the impurity according to the impurity concentration of the body.
[0015]
In FIG. 1, the source and the body of the P-type MOSFET 11 have a difference in power supply potential. At this time, as can be seen from the above equation, the change in threshold voltage due to the back gate effect is large, and the threshold voltage acts in a direction to lower the threshold. The type MOSFET 11 operates in the depletion region. Alternatively, a normal threshold voltage (when the source and the body have the same potential), a power supply voltage, and each constant can be set so as to operate in the depletion region. When the threshold voltage of the MOSFET is depletion, that is, when the MOSFET has a negative threshold voltage −V TD , the P-type MOSFET 11 is always turned on. The discriminants whether saturation region is determined by whether the potential difference V DS between the source and the drain is larger than the difference between the electric potential difference V GS and the threshold voltage V TH between the source and gate. In the case of the connection of the P-type MOSFET 11 in FIG. 1, V GS −V TH = 0 − (− V TD ) = V TD ≧ 0
Therefore, V DS −V TD ≧ 0
Is satisfied, the operation is in the saturation region, and the constant current characteristic is exhibited.
That is, I DS = 1/2 · β P (V TD ) 2
It can be understood that the constant current circuit does not depend on the fluctuation of the power supply voltage or the load.
Note that, I DS is the current flowing between the source and drain of the P-type MOSFET 11, the beta P is a conductance constant of P-type MOSFET 11.
[0016]
The circuit configuration has been described above. The fact that the configuration can be realized on an actual device will be described with the following device structure. 1 is formed on an SOI substrate having a buried oxide film. This will be described below with reference to FIG. FIG. 4 is a cross-sectional view illustrating a MOSFET formed on an SOI substrate. 4, 45 is a buried oxide film layer mainly composed of silicon dioxide (S i O 2). Reference numeral 41 denotes a P-type diffusion and serves as a source. Reference numeral 42 denotes a P-type diffusion and serves as a drain. Reference numeral 43 denotes a gate electrode. In FIG. 4, the SOI is a partially depleted layer type SOI, and a body 44 is formed of an N-type lightly doped diffusion layer. Reference numeral 46 denotes a substrate. Further, 47 is an insulating layer a selective oxide film layer mainly composed of silicon dioxide (S i O 2) (LOCOS ). The body 44 is located immediately below the channel of the MOSFET, and usually corresponds to a well of a substrate in a bulk MOSFET. However, since the insulating layer of the buried oxide film 45 exists in the SOI substrate, the body 44 is electrically independent as it is. FIG. 5 is a plan view of the MOSFET of FIG. 4 as viewed from above, and shows an example of extracting the potential of the body 44 shown in FIG. In FIG. 5, 51 is a P-type diffusion and is a source, 52 is a P-type diffusion and is a drain, and 53 is a gate electrode. The gate electrode 53 is connected to a wiring layer by a contact hole 57. Reference numeral 58 denotes N-type diffusion. The N-type diffusion 58 is omitted because it cannot be represented in FIG. In FIG. 5, the body 44 shown in FIG. However, it exists immediately below the channel of the gate 53, is electrically connected to the N-type diffusion layer 58, and is connected to the wiring layer through the contact hole 59. Although the wiring layers are not shown in FIGS. 4 and 5 for the sake of simplicity, the circuit of FIG. 1 is configured by adding a metal wiring layer step.
[0017]
In the case of FIG. 1, the source is a P-type diffusion layer and a positive power supply potential is applied, and the body is an N-type diffusion layer and a negative power supply potential is applied. Therefore, a PN junction diode is parasitically formed at the contact surface between the source and the body, and a potential is applied in the forward direction. Therefore, conduction may occur normally. However, following the contact potential V B corresponding to the work function difference between PN exists in the PN junction surface. Contact potential V B of the diode is expressed as follows.
[0018]
V B = - (kT / q ) · Log e {(n N · n P) / n i 2}
Here, k is the Boltzmann constant, T is the absolute temperature, q is one charge quantity electron, n N is the impurity concentration of the N diffusion, n P impurity concentration of the P diffusion, n i is thermally excited in the single crystal silicon electron density present in the conduction band Te, Log e is the natural logarithm.
Therefore, although the contact potential slightly varies depending on the impurity diffusion concentration of the process, it is about 0.6 V to 0.8 V in a typical typical manufacturing process. In recent years, with miniaturization, the use of a power supply at a low voltage has been increased with the decrease in withstand voltage. When the power supply voltage is used at a voltage lower than the aforementioned contact potential, no current flows even when the parasitic PN diode is in the forward direction. The present invention has been miniaturized in recent years and becomes an effective constant current circuit when the power supply voltage is sufficient and low.
[0019]
FIG. 2 is a circuit diagram of the second embodiment. In FIG. 2, the MOSFET 21 serving as a constant current source is constituted by an N-type MOSFET. By changing from the P-type MOSFET of FIG. 1 to the N-type MOSFET, the polarity of the power supply, the connection to the load, and the connection of the body potential are simply reversed, and the basic operation is the same as that of the embodiment of FIG. It is almost the same. FIG. 2 is used for a load in which the power supply side of the negative electrode is more convenient for the constant current source.
[0020]
FIG. 3 is a circuit diagram of the third embodiment. As described above, in the case of FIG. 1, the source is a P-type diffusion layer and a positive power supply potential is applied, and the body is an N-type diffusion layer and a negative power supply potential is applied. FIG. 3 shows a device devised so that the current caused by the parasitic PN diode at this time is suitable for the specification condition in which the problem arises.
[0021]
3, a P-type MOSFET 31 and a load 32 correspond to the P-type MOSFET 11 and the load 12, respectively, of FIG. The difference of 3 is that by adding a P-type MOSFET 33, the gate electrode and the source electrode of the P-type MOSFET 33 is connected, it is inserted between the power supply -V SS body and the negative electrode of the P-type MOSFET 11. The P-type MOSFET33 connected between the gate and source, + from V DD since current -V SS from flowing is prevented, the forward direction between the N-type diffusion of P-type diffusion and the body of the source of the P-type MOSFET Even if there is a PN diode, no current flows. Thus, although the power supply voltage was on condition that is lower than the contact potential V B in the circuit showing the first embodiment of FIG. 1, this condition in the third embodiment of FIG. 3 is a constant current circuit is released Has become.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
FIG. 3 is a circuit diagram showing a third embodiment of the present invention.
FIG. 4 is a sectional view of a MOSFET used in the first embodiment of the present invention.
FIG. 5 is a plan view of a MOSFET used in the first embodiment of the present invention.
FIG. 6 is a circuit diagram showing a first example of a conventional constant current circuit.
FIG. 7 is a circuit diagram showing a second example of a conventional constant current circuit.
[Explanation of symbols]
11, 31, 33, 61, 63, 71: P-type MOSFET
12, 22, 32, 62 ... load 21 ... N-type MOSFET
41, 51: P-type diffusion 42, 52 serving as a source P-type diffusion 43, 53 serving as a drain Gate electrode 44 Body 45 Buried oxide film layer 46 Substrate 47 ... selective oxide film layers 57, 59 ... contact hole 58 ... N-type diffusion 64 ... resistance
