JP2000196089A - Semiconductor device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置、特
に、絶縁性基板上の半導体層に形成されたMISFET、いわ
ゆるSOI −MISFET(Silicon on insulator - Metal Ins
ulator Semiconductor Field Effect Transistor)によ
り形成される半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a MISFET formed on a semiconductor layer on an insulating substrate, that is, a so-called SOI-MISFET (Silicon on insulator-Metal Ins).
The present invention relates to a semiconductor device formed by a semiconductor device.
【0002】[0002]
【従来の技術】SOI −MISFET、すなわち絶縁性基板上に
形成された半導体層上に形成されたMISFETは、バルクの
半導体基板上に形成されたMISFETに比べ、例えばソース
・ドレイン領域と基板との接合容量を低減できることか
ら、低消費電力、高速デバイスとして期待されている。2. Description of the Related Art SOI-MISFETs, that is, MISFETs formed on a semiconductor layer formed on an insulating substrate, are, for example, compared with MISFETs formed on a bulk semiconductor substrate, in that, for example, the source / drain regions and the substrate are not connected to each other. Since the junction capacitance can be reduced, it is expected as a low power consumption and high speed device.
【0003】特に、SOI 層の膜厚が、動作時におけるチ
ャネル領域の空乏層の厚さ以下のいわゆる完全空乏化SO
I −MISFETは、SOI 層が動作時のチャネル領域の空乏層
厚さより大きいいわゆる部分空乏化SOI −MISFETにおい
て問題となるキンク特性や電流オーバーシュート効果な
ど好ましくない現象を解消または抑制することができ
る。[0003] In particular, a so-called fully depleted SOI layer whose SOI layer has a thickness equal to or less than the thickness of a depletion layer in a channel region during operation.
The I-MISFET can eliminate or suppress undesired phenomena such as a kink characteristic and a current overshoot effect, which are problems in the so-called partially depleted SOI-MISFET in which the SOI layer is larger than the thickness of the depletion layer in the channel region during operation.
【0004】さらに完全空乏化SOI −MISFETは、短チャ
ネル効果の抑制、パンチスルー耐圧の向上、サブシュレ
ッショルド係数の改善、そしてチャネル移動度の増大な
ど多岐にわたる利点が得られる。Further, the fully depleted SOI-MISFET has various advantages such as suppression of short channel effect, improvement of punch-through breakdown voltage, improvement of sub-threshold coefficient, and increase of channel mobility.
【0005】[0005]
【発明が解決しようとする課題】図21はSOI 基板上に
形成されたMISFETトランジスタQn1 、Qn2 をゲートアレ
イ構造にて形成した従来の半導体装置の断面図である。
ゲートアレイが形成されるSOI 層領域と対向する支持基
板5内にバックゲート電極1が形成される。バックゲー
ト電極1の形成方法の例としては、トランジスタ領域に
対向したp 型シリコンからなる支持基板5内に、例え
ば、リン、砒素またはアンチモンといったn型不純物を
イオン注入することによってn 型シリコン領域を形成す
る。そしてバックゲート電極1への電圧ノード18を形
成することにより、バックゲート電極へ電圧を印加する
ことが可能となる。よって、図21の構造によって、MI
SFETトランジスタQn1 、Qn2 に等しいバックゲート電圧
を印加することが可能である。FIG. 21 is a sectional view of a conventional semiconductor device in which MISFET transistors Qn1 and Qn2 formed on an SOI substrate are formed in a gate array structure.
The back gate electrode 1 is formed in the support substrate 5 facing the SOI layer region where the gate array is formed. As an example of a method of forming the back gate electrode 1, an n-type silicon region is formed by ion-implanting an n-type impurity such as phosphorus, arsenic, or antimony into a support substrate 5 made of p-type silicon facing the transistor region. Form. Then, by forming a voltage node 18 to the back gate electrode 1, it becomes possible to apply a voltage to the back gate electrode. Therefore, according to the structure of FIG.
It is possible to apply a back gate voltage equal to the SFET transistors Qn1 and Qn2.
【0006】しかし、図21に示すバックゲート電極1
の構造では、ドレイン電極15との寄生容量CDが大きい
という問題が生じる。また、MISFETトランジスタQn1 、
Qn2に対し、それぞれに独立したバックゲート電圧を印
加することができない。そのため、個別にトランジスタ
をバックゲート電圧制御することが不可能である。However, the back gate electrode 1 shown in FIG.
In the structure described above, there is a problem that the parasitic capacitance CD with the drain electrode 15 is large. Also, the MISFET transistors Qn1 and
An independent back gate voltage cannot be applied to Qn2. Therefore, it is impossible to individually control the back gate voltage of the transistor.
【0007】次に図21に示す半導体装置において、回
路上発生する問題点を説明する。図22はNAND回路を示
した回路図である。図22において、Qn1 、Qn2 はn 型
MISFETであり、Qp1 、Qp2 はp 型MISFETである。そし
て、Qn1 、Qn2 とQp1 、Qp2 に対し、それぞれ共通のバ
ックゲート電極が設けられており、n 型MISFET、p型MIS
FETそれぞれにバックゲート電圧VB1 、VB2 が印加でき
るように構成されている。Next, a description will be given of problems that occur in the circuit in the semiconductor device shown in FIG. FIG. 22 is a circuit diagram showing a NAND circuit. In FIG. 22, Qn1 and Qn2 are n-type
This is an MISFET, and Qp1 and Qp2 are p-type MISFETs. A common back gate electrode is provided for each of Qn1 and Qn2 and Qp1 and Qp2, and an n-type MISFET and a p-type MISFET are provided.
The back gate voltages VB1 and VB2 can be applied to each of the FETs.
【0008】本回路構成において、Qn2 のソース電極
は、Qn1 のドレイン電極に直列に接続されている。この
ため、Qn1 とQn2 の入力電圧がVDD で導通した状態にお
いて、Qn2 のソース電極の電圧はQn1 の直列抵抗のため
に、例えばVsだけ上昇する。一方、Qn1 のソース電極の
電圧は接地されているため0Vである。Qn2 のソース電
圧の方がQn1 のソース電圧より上昇する。In this circuit configuration, the source electrode of Qn2 is connected in series to the drain electrode of Qn1. Therefore, when the input voltages of Qn1 and Qn2 are conducted at VDD, the voltage of the source electrode of Qn2 increases by, for example, Vs due to the series resistance of Qn1. On the other hand, the voltage of the source electrode of Qn1 is 0 V because it is grounded. The source voltage of Qn2 rises higher than the source voltage of Qn1.
【0009】このため、Qn2 に入力されるゲート電圧は
Vgs2=(VDD −Vs)となり、Qn1 のゲート電圧であるVg
s1=VDD より小さくなる。また、Qn2 のバックゲート電
圧も同様にVBS2=(VB2 −Vs)となり、Qn1 のバックゲ
ート電圧のVBS1=VB1 より小さくなる。For this reason, the gate voltage input to Qn2 is
Vgs2 = (VDD-Vs), and the gate voltage of Qn1, Vg
s1 = less than VDD. Similarly, the back gate voltage of Qn2 also becomes VBS2 = (VB2−Vs), which is smaller than the back gate voltage of Qn1 VBS1 = VB1.
【0010】このため、Qn1 、Qn2 が等しいしきい値か
らなるトランジスタで本回路を形成しても、等しい電流
駆動能力、あるいは等しいしきい値が得られない。その
ため、Qn1 、Qn2 の遅延時間が異なるといった問題が生
じ、回路のタイミング設計上問題となる。For this reason, even if this circuit is formed by transistors having Qn1 and Qn2 having the same threshold value, the same current driving capability or the same threshold value cannot be obtained. Therefore, there arises a problem that the delay times of Qn1 and Qn2 are different, which is a problem in circuit timing design.
【0011】本発明はかかる問題を解消したバックゲー
ト電極を有するSOI −MISFETによる半導体装置で、特に
ゲートアレイ構造におけるSOI −MISFETによる半導体装
置を提供する。The present invention provides a SOI-MISFET semiconductor device having a back gate electrode which solves such a problem, and particularly provides a SOI-MISFET semiconductor device having a gate array structure.
【0012】[0012]
【課題を解決するための手段】本願第1の発明は、絶縁
膜と、この絶縁膜上に形成された第1導電型の第1の不
純物領域と、この第1の不純物領域に隣接して形成され
た第2導電型の第1のチャネル領域と、この第1のチャ
ネル領域に隣接して形成された第1導電型の第2の不純
物領域と、この第2の不純物領域に隣接して形成された
第2導電型の第2のチャネル領域と、この第2のチャネ
ル領域に隣接して形成された第1の導電型の第3の不純
物領域と、前記第1 のチャネル領域上に形成された第1
のゲート絶縁膜と、前記第2のチャネル領域上に形成さ
れた第2のゲート絶縁膜と、前記第1のゲート絶縁膜上
に形成された第1のゲート電極と、前記第2のゲート絶
縁膜上に形成された第2のゲート電極と、前記第1のチ
ャネル領域の下に前記絶縁膜を介して形成される第1導
電型の第1のバックゲート電極と、前記第2のチャネル
領域の下に前記絶縁膜を介して形成される第1導電型の
第2のバックゲート電極とを備えることを特徴とする半
導体装置である。According to a first aspect of the present invention, there is provided an insulating film, a first impurity region of a first conductivity type formed on the insulating film, and an insulating film adjacent to the first impurity region. A first channel region of the second conductivity type formed, a second impurity region of the first conductivity type formed adjacent to the first channel region, and a second impurity region of the second conductivity type. A second channel region of the second conductivity type formed, a third impurity region of the first conductivity type formed adjacent to the second channel region, and a second impurity region formed on the first channel region. The first
A second gate insulating film formed on the second channel region; a first gate electrode formed on the first gate insulating film; and a second gate insulating film formed on the second gate region. A second gate electrode formed on the film, a first back gate electrode of a first conductivity type formed below the first channel region via the insulating film, and the second channel region And a second back gate electrode of a first conductivity type formed under the insulating film with the insulating film interposed therebetween.
【0013】本願第2の発明は、前記第1及び第2のバ
ックゲート電極を覆う第2導電型の第1の半導体領域を
備えることを特徴とする本願第1の発明に記載の半導体
装置である。According to a second aspect of the present invention, there is provided a semiconductor device according to the first aspect of the present invention, comprising a first semiconductor region of a second conductivity type covering the first and second back gate electrodes. is there.
【0014】本願第3の発明は、前記第1のバックゲー
ト電極に第1の電位を供給する第1の電源と、前記第2
のバックゲート電極に前記第1の電位とは異なる第2の
電位を供給する第2の電源とを備えることを特徴とする
本願第1の発明に記載の半導体装置である。[0014] The third invention of the present application is the first invention, wherein a first power supply for supplying a first potential to the first back gate electrode;
And a second power supply for supplying a second potential different from the first potential to the back gate electrode of the first aspect of the present invention.
【0015】本願第4の発明は、絶縁膜と、この絶縁膜
上に形成された第1導電型の第1の不純物領域と、この
第1の不純物領域に隣接して形成された第2導電型の第
1のチャネル領域と、この第1のチャネル領域に隣接し
て形成された第1導電型の第2の不純物領域と、この第
2の不純物領域に隣接して形成された第2導電型の第2
のチャネル領域と、この第2のチャネル領域に隣接して
形成された第1の導電型の第3の不純物領域と、前記第
1 のチャネル領域上に形成された第1 のゲート絶縁膜
と、前記第2のチャネル領域上に形成された第2のゲー
ト絶縁膜と、前記第1のゲート絶縁膜上に形成された第
1のゲート電極と、前記第2のゲート絶縁膜上に形成さ
れた第2のゲート電極と、前記第2 の不純物領域下に絶
縁膜を介して形成された第1導電型の第4の不純物領域
と、前記第4の不純物領域を挟む一対のうち、いづれか
一方に第2の導電型の第5の不純物領域とを備えること
を特徴とする半導体装置である。According to a fourth aspect of the present invention, there is provided an insulating film, a first impurity region of a first conductivity type formed on the insulating film, and a second conductive region formed adjacent to the first impurity region. Channel region, a first conductivity type second impurity region formed adjacent to the first channel region, and a second conductive region formed adjacent to the second impurity region. The second of the mold
A first conductive type third impurity region formed adjacent to the second channel region;
A first gate insulating film formed on the first channel region; a second gate insulating film formed on the second channel region; and a first gate insulating film formed on the first gate insulating film. A gate electrode, a second gate electrode formed on the second gate insulating film, and a first conductive type fourth impurity region formed under the second impurity region via an insulating film. And a fifth impurity region of the second conductivity type in one of a pair sandwiching the fourth impurity region.
【0016】本願第5の発明は、絶縁膜と、この絶縁膜
上に形成された第1導電型の第1の不純物領域と、この
第1の不純物領域に隣接して形成された第2導電型の第
1のチャネル領域と、この第1のチャネル領域に隣接し
て形成された第1導電型の第2の不純物領域と、この第
2の不純物領域に隣接して形成された第2導電型の第2
のチャネル領域と、この第2のチャネル領域に隣接して
形成された第1の導電型の第3の不純物領域と、前記第
1 のチャネル領域上に形成された第1 のゲート絶縁膜
と、前記第2のチャネル領域上に形成された第2のゲー
ト絶縁膜と、前記第1のゲート絶縁膜上に形成された第
1のゲート電極と、前記第2のゲート絶縁膜上に形成さ
れた第2のゲート電極と、前記第2 の不純物領域下に絶
縁膜を介して形成された第1導電型の第4の不純物領域
と、前記第4の不純物領域を挟んで対向している第2の
導電型の第5及び第6の不純物領域と、前記第5の不純
物領域に第1の電位を供給する第1の電源と、前記第6
の不純物領域に前記第1の電位とは異なる第2の電位を
供給する第2の電源とを備えることを特徴とする半導体
装置である。According to a fifth aspect of the present invention, there is provided an insulating film, a first impurity region of a first conductivity type formed on the insulating film, and a second conductive region formed adjacent to the first impurity region. Channel region, a first conductivity type second impurity region formed adjacent to the first channel region, and a second conductive region formed adjacent to the second impurity region. The second of the mold
A first conductive type third impurity region formed adjacent to the second channel region;
A first gate insulating film formed on the first channel region; a second gate insulating film formed on the second channel region; and a first gate insulating film formed on the first gate insulating film. A gate electrode, a second gate electrode formed on the second gate insulating film, and a first conductive type fourth impurity region formed under the second impurity region via an insulating film. And fifth and sixth impurity regions of the second conductivity type facing each other with the fourth impurity region interposed therebetween, and a first power supply for supplying a first potential to the fifth impurity region. , The sixth
A second power supply for supplying a second potential different from the first potential to the impurity region.
【0017】本願第6の発明は、絶縁膜と、この絶縁膜
上に形成された第1導電型の第1の不純物領域と、この
第1の不純物領域に隣接して形成された第2導電型の第
1のチャネル領域と、この第1のチャネル領域に隣接し
て形成された第1導電型の第2の不純物領域と、この第
2の不純物領域に隣接して形成された第2導電型の第2
のチャネル領域と、この第2のチャネル領域に隣接して
形成された第1の導電型の第3の不純物領域と、前記第
1 のチャネル領域上に形成された第1 のゲート絶縁膜
と、前記第2のチャネル領域上に形成された第2のゲー
ト絶縁膜と、前記第1のゲート絶縁膜上に形成された第
1のゲート電極と、前記第2のゲート絶縁膜上に形成さ
れた第2のゲート電極と、前記第1 の不純物領域と前記
第3 の不純物領域のうち少なくとも一方と絶縁膜との間
に前記第1 乃至第2 のチャネル領域よりも不純物濃度の
高い第2導電型の第4 の不純物領域を備えることを特徴
とする半導体装置である。According to a sixth aspect of the present invention, there is provided an insulating film, a first impurity region of the first conductivity type formed on the insulating film, and a second conductive region formed adjacent to the first impurity region. Channel region, a first conductivity type second impurity region formed adjacent to the first channel region, and a second conductive region formed adjacent to the second impurity region. The second of the mold
A first conductive type third impurity region formed adjacent to the second channel region;
A first gate insulating film formed on the first channel region; a second gate insulating film formed on the second channel region; and a first gate insulating film formed on the first gate insulating film. A gate electrode, a second gate electrode formed on the second gate insulating film, and the second gate electrode between at least one of the first impurity region and the third impurity region and the insulating film. A semiconductor device comprising a fourth impurity region of a second conductivity type having a higher impurity concentration than the first and second channel regions.
【0018】[0018]
【発明の実施の形態】以下に図面を参照しながら、本発
明の実施形態について説明する。図1は第1の実施形態
に係わる半導体装置の断面図で、図2は断面図、図3は
平面図、そして図4は回路図を示す。図1、図2はそれ
ぞれ図3におけるA−A' およびB−B' における断面
構造を示している。図4はNAND回路からなる回路図を示
している。また、図2には、B-B'断面のA 側延長上に形
成されるゲートへのコンタクト電極(17)、およびバック
ゲートへのコンタクト電極(18)を断面には含まれていな
いが、説明のために図示する。Embodiments of the present invention will be described below with reference to the drawings. 1 is a sectional view of the semiconductor device according to the first embodiment, FIG. 2 is a sectional view, FIG. 3 is a plan view, and FIG. 4 is a circuit diagram. 1 and 2 show cross-sectional structures along AA 'and BB' in FIG. 3, respectively. FIG. 4 shows a circuit diagram including a NAND circuit. FIG. 2 does not include a contact electrode (17) to the gate and a contact electrode (18) to the back gate formed on the A-side extension of the BB ′ cross section, It is illustrated for explanation.
【0019】次に本実施形態で用いる引用符号について
説明する。1はn型領域、2はp型領域、3はゲート側
壁の絶縁膜、4はチャネル領域、5は支持基板、6はSO
I 内の埋め込み絶縁膜、9はゲート絶縁膜、10はゲー
ト電極、11はソース・ドレイン領域、12は層間絶縁
膜、13は素子分離絶縁膜、14はコンタクト、15は
直列接続したトランジスタで共有されたソースドレイン
領域、16,16'はSOI のSi膜に対するコンタクト、16''は
ゲート電極10に対するコンタクト、17はSOI のSi膜に対
する電極、18は支持基板5 に対する電極である。Next, reference numerals used in this embodiment will be described. 1 is an n-type region, 2 is a p-type region, 3 is an insulating film on a gate side wall, 4 is a channel region, 5 is a support substrate, 6 is SO
I is a buried insulating film, 9 is a gate insulating film, 10 is a gate electrode, 11 is a source / drain region, 12 is an interlayer insulating film, 13 is an element isolation insulating film, 14 is a contact, and 15 is a transistor connected in series. The source / drain regions 16 and 16 'are contacts for the SOI Si film, 16''is a contact for the gate electrode 10, 17 is an electrode for the SOI Si film, and 18 is an electrode for the support substrate 5.
【0020】以下に、具体的な構成例について説明す
る。ここではn型MISFETにおける構成を説明する。例え
ば、P,As、Sbを1015〜1018cm-3ドープした、例えば、Si
またはSiGeからなるn型半導体からなる支持基板5 上
に、例えばシリコン酸化膜やシリコン窒化膜からなる埋
め込み絶縁膜6が厚さ10〜1000nmの厚さ形成される。そ
して埋め込み絶縁膜6 上には、例えば、ボロンまたはイ
ンジウムを1015〜1018cm-3添加したp 型シリコンまたは
p 型SiGeからなる半導体で厚さ1 〜300nm の厚さの半導
体層から構成され、SOI 基板を形成する。そしてチャネ
ル領域4を含む半導体層上に例えば、シリコン酸化膜、
シリコン窒化膜、シリコンオキシナイトライド膜、タン
タル酸化膜、チタン酸化膜、又はストロンチウムチタン
オキサイド膜からなり、厚さが1 〜200nm のゲート絶縁
膜9、そして、例えば、燐またはボロンを1019cm-3以上
ドープした多結晶シリコン膜またはTiN やTaN,W,Alを10
〜300nm 堆積して形成したゲート電極10が形成される。
ゲート電極10は、例えば、0.01〜1um の幅で形成されて
いる。そして、チャネル領域4を形成した半導体層に、
例えば、P,AsまたはSbを1016〜1021cm-3添加したn型領
域のソース・ ドレイン領域11,11',11'' がゲート両側に
形成され、これらゲート電極10、チャネル領域4、およ
びソース・ ドレイン領域11,11',11'' によりn 型MISFET
トランジスタQn1、Qn2 が形成される。また、ゲート領
域の切り立った側面には、ゲート電極10とソース・ドレ
イン領域11,11',11'' との電気的分離を良好にするため
に、例えば、シリコン酸化膜や窒化膜からなる絶縁膜3
が、側面厚さ5 〜200nm で形成されている。Hereinafter, a specific configuration example will be described. Here, the configuration of the n-type MISFET will be described. For example, P, As, Sb doped with 10 15 to 10 18 cm -3 , for example, Si
Alternatively, a buried insulating film 6 made of, for example, a silicon oxide film or a silicon nitride film is formed to a thickness of 10 to 1000 nm on a support substrate 5 made of an n-type semiconductor made of SiGe. Then, on the buried insulating film 6, for example, p-type silicon or boron to which boron or indium is added at 10 15 to 10 18 cm -3
A SOI substrate is formed from a semiconductor layer made of p-type SiGe and having a thickness of 1 to 300 nm. Then, for example, a silicon oxide film is formed on the semiconductor layer including the channel region 4,
A gate insulating film 9 made of a silicon nitride film, a silicon oxynitride film, a tantalum oxide film, a titanium oxide film, or a strontium titanium oxide film and having a thickness of 1 to 200 nm. Doped polycrystalline silicon film or TiN, TaN, W, Al
A gate electrode 10 formed by depositing a thickness of about 300 nm is formed.
The gate electrode 10 is formed with a width of, for example, 0.01 to 1 μm. Then, in the semiconductor layer on which the channel region 4 is formed,
For example, n-type source / drain regions 11, 11 ', and 11''to which P, As, or Sb is added at 10 16 to 10 21 cm -3 are formed on both sides of the gate, and these gate electrodes 10, channel regions 4, And the source / drain regions 11, 11 ', 11''
Transistors Qn1 and Qn2 are formed. In order to improve the electrical separation between the gate electrode 10 and the source / drain regions 11, 11 ', 11'', an insulating film made of, for example, a silicon oxide film or a nitride film is provided on the steep side surface of the gate region. Membrane 3
Is formed with a side thickness of 5 to 200 nm.
【0021】また、Qn1 のドレイン領域とQn2 のソース
領域は、同じn型不純物領域11' (図3では15)で構
成されており、いわゆる2つのトランジスタが直列に接
続されたゲートアレイ構造をなしている。The drain region of Qn1 and the source region of Qn2 are composed of the same n-type impurity region 11 '(15 in FIG. 3), forming a gate array structure in which two transistors are connected in series. ing.
【0022】支持基板5内には、例えば、B またはInを
1016〜1018cm-3添加したp 型領域2が形成される。この
p 型不純物領域2 は埋め込み絶縁膜6に接している。そ
してp 型不純物領域2内のQn1 、Qn2 のチャネル領域と
対向した領域に、例えば、P,AsまたはSbを1016〜1021cm
-3添加したn 型不純物からなるバックゲート電極1,1'が
形成される。このバックゲート電極1,1'は埋め込み絶縁
膜6に接して形成されており、SOI 層のチャネル領域4,
4'の電位をバックゲート電極の電位を調節することによ
って変化させることが可能になっている。そしてバック
ゲート電極1、1' に図2 の電圧ノード18が形成され、
電圧を印加することが可能である。また、バックゲート
電極1および1' はそれぞれp 型不純物領域2に囲ま
れ、n 型支持基板5 と接することがない。そこで、p型
領域2 とバックゲート電極1 との間、p型領域2 とバッ
クゲート電極1'との間に逆バイアスを印加することによ
って電気的に分離された状態となっている。よって、バ
ックゲート電極1とバックゲート電極1'には別々の電圧
を印加することが可能となる。In the support substrate 5, for example, B or In
A p-type region 2 doped with 10 16 to 10 18 cm −3 is formed. this
The p-type impurity region 2 is in contact with the buried insulating film 6. Then, for example, P, As or Sb is added to the region facing the channel region of Qn1 and Qn2 in the p-type impurity region 2 by 10 16 to 10 21 cm.
The back gate electrodes 1, 1 'made of the n-type impurity added with -3 are formed. The back gate electrodes 1 and 1 ′ are formed in contact with the buried insulating film 6 and have channel regions 4 and 4 of the SOI layer.
The potential of 4 ′ can be changed by adjusting the potential of the back gate electrode. Then, the voltage node 18 of FIG. 2 is formed on the back gate electrodes 1, 1 ',
It is possible to apply a voltage. Further, the back gate electrodes 1 and 1 ′ are each surrounded by the p-type impurity region 2 and do not come into contact with the n-type support substrate 5. Thus, a reverse bias is applied between the p-type region 2 and the back gate electrode 1 and between the p-type region 2 and the back gate electrode 1 ′, so that they are electrically separated. Therefore, different voltages can be applied to the back gate electrode 1 and the back gate electrode 1 '.
【0023】さらに、p 型領域2 は、n 型支持基板5 と
の間にpn接合を形成し、これらの間に逆バイアスを印加
することによって、支持基板5 とp 型領域2 との間の電
気的分離を行うことができる。これによって、p 型領域
2 の電圧を支持基板5 と独立に設定することができ、バ
ックゲート電極1 とp 型領域2 との間の容量を小さくす
るように支持基板5 と独立に電圧を設定することができ
る。よって、本実施形態では、バックゲート電極1 また
は1'とp 型領域2 の間が順方向バイアス条件にならない
ようにすることが重要であるが、これらバックゲート電
圧がソース電圧に対して正負にバイアスされても、p 型
領域2 の電圧を領域1および1'の電圧より負にし、さら
に0Vより負になるように調整することで、基板5 の電位
を0Vと保ったままで順方向バイアス条件にならないよう
にすることができる。よって、バックゲートと基板との
容量性結合が弱くなり、バックゲート間の容量性結合に
よる電圧変化や、少数キャリア注入によるラッチアップ
効果を低減することができる。また、パッケージとの間
に大きな容量を持つ支持基板5をバイアスする必要がな
いので、基板バイアス回路の消費電力を抑えることがで
きる。Further, the p-type region 2 forms a pn junction with the n-type support substrate 5 and applies a reverse bias between them, thereby forming a pn junction between the support substrate 5 and the p-type region 2. Electrical isolation can be provided. This allows the p-type region
2 can be set independently of the support substrate 5, and the voltage can be set independently of the support substrate 5 so as to reduce the capacitance between the back gate electrode 1 and the p-type region 2. Therefore, in the present embodiment, it is important that the forward bias condition is not applied between the back gate electrode 1 or 1 'and the p-type region 2, but these back gate voltages are positive or negative with respect to the source voltage. Even if biased, the voltage of p-type region 2 is made more negative than the voltages of regions 1 and 1 ', and further adjusted to be more negative than 0V, so that the forward bias condition is maintained while the potential of substrate 5 is kept at 0V. Can be avoided. Therefore, the capacitive coupling between the back gate and the substrate is weakened, so that a voltage change due to the capacitive coupling between the back gates and a latch-up effect due to minority carrier injection can be reduced. Further, since there is no need to bias the supporting substrate 5 having a large capacitance between the substrate and the package, power consumption of the substrate bias circuit can be suppressed.
【0024】本実施形態の半導体構造の構成によると、
ゲートアレイ構造からなる半導体装置において、各トラ
ンジスタのチャネル領域4に対向した支持基板5にバッ
クゲート電極1が設けられており、そしてそれぞれに独
立したバックゲート電圧VB1およびVB2 を印加が可能で
ある。よって、それぞれのトランジスタのしきい値をバ
ックゲート電圧により制御することが可能である。ま
た、バックゲート電極がチャネル領域に対向した支持基
板領域に形成され、ソース・ドレイン領域11,11',11''
に対向して、ソース・ドレイン領域11,11',11'' の導電
型と逆方向の導電型を有するp型領域2 が形成されてい
る。ソース・ドレイン領域11,11',11'' に電位を印加す
ると、p型領域2 とn型ソース・ドレイン領域11,11',1
1'' との間の導電性が異なるため、空乏層がp 型不純物
の濃度が薄い領域2内に形成される。このため、ソース
・ドレイン領域11とバックゲートとの間の寄生容量が図
21に示したバックゲート電極による構造に比べ小さく
することが可能である。また、この寄生容量を減少する
ことができるため、ドレイン電極の信号が支持基板5や
バックゲート電極1,1'に伝わるインピーダンスを小さく
でき、より、デバイス間のクロストークを小さくするこ
とができる。According to the configuration of the semiconductor structure of the present embodiment,
In a semiconductor device having a gate array structure, a back gate electrode 1 is provided on a support substrate 5 facing a channel region 4 of each transistor, and independent back gate voltages VB1 and VB2 can be applied to each. Therefore, the threshold value of each transistor can be controlled by the back gate voltage. Further, the back gate electrode is formed in the support substrate region facing the channel region, and the source / drain regions 11, 11 ', 11''
A p-type region 2 having a conductivity type opposite to the conductivity type of the source / drain regions 11, 11 ', and 11''is formed opposite to the p-type region. When a potential is applied to the source / drain regions 11, 11 ', 11'', the p-type region 2 and the n-type source / drain regions 11, 11', 1
1 '', the depletion layer is formed in the region 2 where the concentration of the p-type impurity is low. Therefore, the parasitic capacitance between the source / drain region 11 and the back gate can be reduced as compared with the structure using the back gate electrode shown in FIG. Further, since the parasitic capacitance can be reduced, the impedance of the signal transmitted from the drain electrode to the support substrate 5 and the back gate electrodes 1, 1 'can be reduced, and the crosstalk between devices can be further reduced.
【0025】次に回路上の問題を本実施形態の半導体装
置におけるバックゲート制御により解消する例について
述べる。図4は、いわゆるNAND回路からなる回路図を示
しており、並列接続された2つのp型MISFETトランジス
タQp1 、Qp2 と、直列接続された2つのn型MISFETトラ
ンジスタQn1 、Qn2 から構成されている。そして、上述
したバックゲート電極がn型MISFETQn1 、Qn2 に形成さ
れており、Qn1 、Qn2 にそれぞれVB1 、VB2 のバックゲ
ート電圧が印加できる。Next, an example will be described in which a problem on the circuit is solved by back gate control in the semiconductor device of this embodiment. FIG. 4 shows a circuit diagram of a so-called NAND circuit, which includes two p-type MISFET transistors Qp1 and Qp2 connected in parallel and two n-type MISFET transistors Qn1 and Qn2 connected in series. The above-mentioned back gate electrode is formed on the n-type MISFETs Qn1 and Qn2, and the back gate voltages VB1 and VB2 can be applied to Qn1 and Qn2, respectively.
【0026】本回路構成において、Qn2 のソース電圧
は、Qn1 の直列抵抗のためにQn1 とQn2 が導通した状態
において、0VからVsだけ上昇する。一方、Qn1 のソース
電圧は接地されており0Vである。よって、Qn2 のソース
電圧が、Qn1 のそれより大きくなる。In this circuit configuration, the source voltage of Qn2 rises from 0V by Vs when Qn1 and Qn2 are conducting due to the series resistance of Qn1. On the other hand, the source voltage of Qn1 is grounded and is 0V. Therefore, the source voltage of Qn2 becomes higher than that of Qn1.
【0027】このため、例えば図4の回路構成において
Qn1 、Qn2 に等しいバックゲート電圧(VB1 =VB2 )を
電圧源より印加したとき、Qn1 、Qn2 の各トランジスタ
に印加されるソース電位から測ったバックゲート電位
は、Qn1 はVB1 (=VB2 )であるが、Qn2 は(VB2 −V
s)となり、Qn2 のバックゲート電圧はQn1 のそれより
小さくなる。For this reason, for example, in the circuit configuration of FIG.
When a back gate voltage (VB1 = VB2) equal to Qn1 and Qn2 is applied from a voltage source, the back gate potential measured from the source potential applied to each of the transistors Qn1 and Qn2 is QB1 (= VB2). However, Qn2 is (VB2 −V
s), and the back gate voltage of Qn2 becomes smaller than that of Qn1.
【0028】ところで、完全空乏化SOI −MISFETのしき
い値は、チャネル領域のSOI 層の埋め込み酸化膜に接し
た領域(以下、back surface と呼ぶ)が空乏状態であ
る時、以下の式が成り立つ。By the way, the threshold value of the fully depleted SOI-MISFET is expressed by the following formula when the region of the channel region in contact with the buried oxide film of the SOI layer (hereinafter referred to as back surface) is depleted. .
【0029】 Vth1,depl2 =Vth1,acc2−CSiCOX2 ( VG2−VG2,acc)/{ Cox1 ( CSi+ COX2 )} (1) 但し、VG2,acc <VG2 <VG2,inv 式(1)において、Vth1,acc2 はback surface が蓄積
状態である時のトランジスタのしきい値を示し、Csi 、
Cox1、Cox2はそれぞれSOI 層、ゲート絶縁膜、埋め込み
絶縁膜の容量、Vg2 はバックゲート電圧、そしてVG2,ac
c 、VG2,inv はback surface が蓄積、反転状態となる
時のバックゲート電圧を示す。Vth1, depl2 = Vth1, acc2-CSiCOX2 (VG2-VG2, acc) / {Cox1 (CSi + COX2)} (1) where VG2, acc <VG2 <VG2, inv In the equation (1), Vth1, acc2 Indicates the threshold of the transistor when the back surface is in the accumulation state, and Csi,
Cox1 and Cox2 are the capacitance of the SOI layer, gate insulating film and buried insulating film, respectively, Vg2 is the back gate voltage, and VG2, ac
c, VG2, inv indicate the back gate voltage when the back surface is accumulated and inverted.
【0030】図7は完全空乏化MISFETにおけるしきい値
のバックゲート電圧依存性を表したグラフである。完全
空乏化MISFETのしきい値は、バックゲート電圧を印加す
ることにより、SOI 層のback surface が蓄積から反転
状態までの範囲で変化させることが可能である。FIG. 7 is a graph showing the dependence of the threshold voltage on the back gate voltage in the fully depleted MISFET. The threshold value of the fully depleted MISFET can be changed in a range from the accumulation to the inversion state of the back surface of the SOI layer by applying a back gate voltage.
【0031】よって、図4の回路構成においてQn1 、Qn
2 が等しいしきい値のトランジスタから構成され、そし
てそれぞれに等しいバックゲート電圧(VB1 =VB2 )を
電圧源より入力した時、Qn2 の実効的なバックゲート電
圧はソース電極とバックゲート電圧との電位差、つまり
Vg2 =(VB1 −Vs)となり、Qn1 のバックゲート電圧は
VB1 となる。このためQn2 のしきい値はQn1 のしきい値
よりCsiCox2Vs /{Cox1 (Csi +Cox2)} だけ大きくな
り、トランジスタ動作がQn1 とQn2 で異なるという問題
が生じる。Therefore, in the circuit configuration of FIG. 4, Qn1, Qn
2 is composed of transistors with the same threshold, and when the back gate voltages (VB1 = VB2) equal to each other are input from the voltage source, the effective back gate voltage of Qn2 is the potential difference between the source electrode and the back gate voltage. I.e.
Vg2 = (VB1-Vs), and the back gate voltage of Qn1 is
VB1. Therefore, the threshold value of Qn2 becomes larger than the threshold value of Qn1 by CsiCox2Vs / {Cox1 (Csi + Cox2)}, which causes a problem that the transistor operation differs between Qn1 and Qn2.
【0032】本実施形態の構造では、バックゲート電圧
を各トランジスタ毎に独立して印加することが可能であ
る。そこで本実施形態の構造を用いてかかる問題を解消
する。つまりQn1 、Qn2 のバックゲート電圧を制御する
ことにより、Qn1 とQn2 のしきい値を等しくすることを
実現する。In the structure of this embodiment, the back gate voltage can be independently applied to each transistor. Therefore, such a problem is solved by using the structure of the present embodiment. That is, by controlling the back gate voltages of Qn1 and Qn2, it is possible to equalize the threshold values of Qn1 and Qn2.
【0033】具体的に述べると、Qn2 に印加するバック
ゲート電圧VB2 をQn1 に印加されるバックゲート電圧VB
1 に対し、 VB2 =VB1 +Vs (2) 但しVG2,acc <VB2 <VG2,inv とする。これによりQn2 のソース電極とにバックゲート
電極との電位差はQn1 のそれと等しくなり、その結果Qn
1 とQn2 のしきい値が等しくなる。つまり、Qn2のソー
ス電圧増加分をバックゲート電圧に付加することでQn2
のトランジスタについてもQn1 と同じしきい値を実現で
きる。よって、SOI 膜厚変動に対するしきい値の変化量
をQn1 とQn2 で同じ条件にすることができ、より、均一
な特性のトランジスタ集積回路が実現できる。図8はQn
2 のソース電圧Vsの変化に対して、しきい値無変動を実
現するバックゲート電圧VB2 の関係表したグラフであ
る。ソース電圧Vsに対し、グラフの直線に対応するVB2
をバックゲートに入力することによりQn1 、Qn2 のしき
い値は等しくすることができる。また、この直線より大
きなVB2 をバックゲートに入力することによりQn2 のし
きい値はQn1 のそれより小さくなる。Specifically, the back gate voltage VB2 applied to Qn2 is changed to the back gate voltage VB applied to Qn1.
For 1, VB2 = VB1 + Vs (2) where VG2, acc <VB2 <VG2, inv. As a result, the potential difference between the source electrode of Qn2 and the back gate electrode becomes equal to that of Qn1.
The thresholds of 1 and Qn2 are equal. That is, by adding the increase in the source voltage of Qn2 to the back gate voltage, Qn2
Can achieve the same threshold value as Qn1. Therefore, the amount of change in the threshold value with respect to the SOI film thickness change can be made the same for Qn1 and Qn2, and a transistor integrated circuit with more uniform characteristics can be realized. FIG. 8 shows Qn
2 is a graph showing the relationship between a change in the source voltage Vs and a back gate voltage VB2 that realizes no change in the threshold value with respect to a change in the source voltage Vs. VB2 corresponding to the straight line in the graph against the source voltage Vs
Is input to the back gate to make the thresholds of Qn1 and Qn2 equal. By inputting VB2 larger than this straight line to the back gate, the threshold value of Qn2 becomes smaller than that of Qn1.
【0034】また、図5に示すようなバックゲート電圧
を制御する制御回路を設けることにより、Qn2 のソース
電圧の変化によるしきい値変動を抑制することが可能と
なる。図5はQn2 のソース電圧Vsをフィードバック制御
して、印加するバックゲート電圧を設定する電圧供給の
制御回路8を有した半導体装置の回路図である。制御回
路8はQn2 のソース電圧Vsをモニターし、式(2)を満
たすバックゲート電圧VB2 を設定してトランジスタQn2
のバックゲート電極に入力する。この制御回路によりバ
ックゲート電圧制御によって、Qn2 のしきい値変動抑え
ることができる。Further, by providing a control circuit for controlling the back gate voltage as shown in FIG. 5, it is possible to suppress a threshold variation due to a change in the source voltage of Qn2. FIG. 5 is a circuit diagram of a semiconductor device having a voltage supply control circuit 8 for setting a back gate voltage to be applied by feedback-controlling the source voltage Vs of Qn2. The control circuit 8 monitors the source voltage Vs of Qn2, sets the back gate voltage VB2 satisfying the equation (2), and sets the transistor Qn2.
Input to the back gate electrode. With this control circuit, fluctuations in the threshold value of Qn2 can be suppressed by back gate voltage control.
【0035】ところで、Qn2 のソース電圧がVsとなるた
め、Qn2 へ入力される実効的なゲート電圧も(VDD −V
s)となり、Qn1 のゲート電圧のVDD より小さくなる。
これにより、Qn2 の電流駆動能力が下がり、ゲート遅延
時間が大きくなるという問題が生じる。By the way, since the source voltage of Qn2 becomes Vs, the effective gate voltage input to Qn2 is also (VDD−V
s), which is lower than the Qn1 gate voltage VDD.
This causes a problem that the current driving capability of Qn2 decreases and the gate delay time increases.
【0036】飽和領域におけるドレイン電流Idsat は以
下に示す式で表される。 Idsat =1 /2 ・W /L ・μeff ・Cox ・(Vgs ―Vth )1.3 〜2 (3) 式(3)において、Wはゲート幅、Lはゲート長、μef
f は移動度、Cox はゲート絶縁膜の容量、Vgs はソース
電位を基準としたゲート電圧、そしてVth はトランジス
タのしきい値を表す。The drain current Idsat in the saturation region is represented by the following equation. Idsat = 1/2 · W / L · µeff · Cox · (Vgs-Vth) 1.3-2 (3) In equation (3), W is the gate width, L is the gate length, and μef
f is the mobility, Cox is the capacitance of the gate insulating film, Vgs is the gate voltage with reference to the source potential, and Vth is the threshold value of the transistor.
【0037】式(3)からわかるように、トランジスタ
の電流駆動能力はゲート電圧の関数で表され、ゲート電
圧が大きくなると電流駆動能力も大きくなる。そのた
め、図22の回路構成では、Qn1 とQn2 が同じしきい値
動作をする時、Qn2 のゲート電圧は上述のようにVsだけ
減少するため、Qn1 に比べ電流駆動能力が低下する。As can be seen from equation (3), the current driving capability of the transistor is represented by a function of the gate voltage. As the gate voltage increases, the current driving capability also increases. Therefore, in the circuit configuration of FIG. 22, when Qn1 and Qn2 perform the same threshold value operation, the gate voltage of Qn2 decreases by Vs as described above, and the current driving capability is lower than that of Qn1.
【0038】また、信号の伝搬遅延時間τは以下の式で
表される。 τ=Cload・VDD/Idsat (4) 式(4)において、Cloadは負荷容量を表す。The signal propagation delay time τ is expressed by the following equation. τ = Cload · VDD / Idsat (4) In Equation (4), Cload represents a load capacity.
【0039】伝搬遅延時間τは飽和ドレイン電流Idsat
に反比例し、飽和ドレイン電流が低下すると遅延時間は
大きくなる。このことから図22の回路構成、言い換え
ると図4においてVB1 =VB2 となる時、Qn2 の電流駆動
能力がQn1 のそれより小さいため、Qn2 をオンするまで
の遷移時間がQn1 のそれより長くなる。このような入力
端子の差によって遷移時間の差が生じることは、回路の
タイミング設計上問題となる。The propagation delay time τ is the saturation drain current Idsat
The delay time increases as the saturation drain current decreases. Thus, when VB1 = VB2 in FIG. 22, that is, when VB1 = VB2 in FIG. 4, the current drive capability of Qn2 is smaller than that of Qn1, so that the transition time until Qn2 is turned on is longer than that of Qn1. The occurrence of a difference in transition time due to such a difference in input terminals poses a problem in circuit timing design.
【0040】以下に、かかる問題を本実施形態で解消す
るバックゲート制御方法について述べる。上述の通り、
電流駆動能力は(Vgs −Vth )1.3 〜2 に比例する。そ
のため図4の回路構成においてQn1 とQn2 のしきい値が
等しい時(Vth1=Vth2)、Qn2 の電流駆動能力はゲート
電圧がQn1 に比べVsだけ小さいため、Qn2 の電流駆動能
力はQn1 のそれより小さくなる。Hereinafter, a back gate control method for solving such a problem in the present embodiment will be described. As mentioned above,
The current drive capability is proportional to (Vgs-Vth) 1.3-2. Therefore, when the threshold values of Qn1 and Qn2 are equal (Vth1 = Vth2) in the circuit configuration of FIG. 4, the current driving capability of Qn2 is smaller than that of Qn1 because the gate voltage is smaller than that of Qn1 by Vs. Become smaller.
【0041】そこでQn1 、Qn2 の電流駆動能力を等しく
するために、Qn2 に入力されるゲート電圧の減少分Vsを
しきい値で補償することにより実現する。つまり、バッ
クゲート電圧制御により、Qn2 のしきい値Vth2をVth2'
=Vth 1−Vsと小さくすることにで、Qn1 と等しい電流
駆動能力を実現する。このVth 2' =Vth 1―Vsを実現
するために必要なバックゲート電圧VB2'は次の式を満た
す。Therefore, in order to make the current driving capabilities of Qn1 and Qn2 equal, the reduction is achieved by compensating the decrease Vs of the gate voltage input to Qn2 with a threshold value. In other words, the threshold Vth2 of Qn2 is set to Vth2 'by back gate voltage control.
= Vth 1−Vs to realize a current driving capability equal to Qn1. The back gate voltage VB2 ′ required to realize Vth 2 ′ = Vth 1−Vs satisfies the following equation.
【0042】VB2'(Vs)=Vs/γ+VB1 (5) 式(5)において、γはγ=CsiCox2 /{Cox1 (Csi +
Cox2)} で、これはtox1/tox2 と近似することができ
る。tox1、tox2はゲート絶縁膜、および埋め込み絶縁膜
の膜厚を表す。よって電流駆動能力を一定にするバック
ゲート電圧VB2'はソース電圧Vsとゲート絶縁膜と埋め込
み絶縁膜の膜厚比で決まる。VB2 '(Vs) = Vs / γ + VB1 (5) In equation (5), γ is γ = CsiCox2 / {Cox1 (Csi +
Cox2)}, which can be approximated as tox1 / tox2. tox1 and tox2 represent the thicknesses of the gate insulating film and the buried insulating film. Therefore, the back gate voltage VB2 'for keeping the current driving capability constant is determined by the source voltage Vs and the thickness ratio of the gate insulating film and the buried insulating film.
【0043】図9は、Qn2 のソース電圧Vsに対して、電
流駆動能力をQn1 と等しくするのに必要なバックゲート
電圧VB2'の関係を表したグラフである。Qn1 、Qn2 が等
しいしきい値により形成された回路において式(5)を
満たすバックゲート電圧VB2'を印加することにより電流
駆動能力をほぼ等しくすることが可能である。言い換え
ると図9において、Vsに対しグラフの直線に対応するバ
ックゲート電圧VB2'を印加することにより、電流駆動能
力をほぼ等しくすることが可能である。ただしトランジ
スタ制御はback surface が空乏状態である範囲で、つ
まりバックゲート電圧VB2'がVG2,acc <VB2'<VG2,inv
の範囲内で可能である。FIG. 9 is a graph showing the relationship between the source voltage Vs of Qn2 and the back gate voltage VB2 'necessary to make the current driving capability equal to Qn1. In a circuit in which Qn1 and Qn2 are formed with equal threshold values, it is possible to make the current driving capabilities substantially equal by applying the back gate voltage VB2 'satisfying the expression (5). In other words, in FIG. 9, by applying the back gate voltage VB2 ′ corresponding to the straight line in the graph to Vs, it is possible to make the current driving capabilities substantially equal. However, the transistor control is performed in a range where the back surface is in a depleted state, that is, when the back gate voltage VB2 ′ is VG2, acc <VB2 ′ <VG2, inv
It is possible within the range.
【0044】また、先に述べた図5にて示した制御回路
8を電流駆動能力を一定とする制御回路としてもちいる
ことも可能である。つまりQn2 のソース電圧Vsをフィー
ドバックし、図9を満たすバックゲート電圧VB2'を設定
しQn2 へ印加する。これにより、Vs変動に対し、電流駆
動能力が変化しない半導体装置を形成することが可能で
ある。The above-described control circuit 8 shown in FIG. 5 may be used as a control circuit for keeping the current driving capability constant. That is, the source voltage Vs of Qn2 is fed back, and a back gate voltage VB2 'satisfying FIG. 9 is set and applied to Qn2. Thereby, it is possible to form a semiconductor device in which the current driving capability does not change with respect to the Vs fluctuation.
【0045】ここで、式(2) および式(5) のいずれかの
効果、すなわち、従来例よりもQn2の電流駆動能力を向
上させるには、VB2<VB1 となればよいことが解る。ここ
で、VB2 を制御するには、図4(b)のように、Qn1 および
Qn2 と同等なトランジスタQn1'、Qn2'を直列接続して形
成したダミー回路によって得たソース電圧からバックゲ
ート電圧VB2 を得ても良く、複数のNAND回路に共通にVB
2 を与えてもよい。Here, it can be seen that VB2 <VB1 should be satisfied in order to improve the effect of either of the equations (2) and (5), that is, to improve the current driving capability of Qn2 as compared with the conventional example. Here, to control VB2, as shown in FIG. 4 (b), Qn1 and
A back gate voltage VB2 may be obtained from a source voltage obtained by a dummy circuit formed by connecting transistors Qn1 ′ and Qn2 ′ equivalent to Qn2 in series, and VB2 may be commonly used for a plurality of NAND circuits.
You may give 2.
【0046】本実施形態の構造によれば、以下のような
効果が得られる。 (1)図1に示したように、本実施形態ではゲートアレ
イ構造からなる半導体装置に、各トランジスタのチャネ
ル領域と対向する支持基板内にバックゲート電極を設け
ており、ドレインと対向する位置には支持基板に空乏層
が形成されるようにしている。そのため、ソースドレイ
ン領域と支持基板との間の寄生容量が低減されることか
ら、例えば動作消費電力を小さくなり、またSファクタ
を小さくなる。そして、信号の伝搬遅延時間を小さくす
ることができる。このように低消費、高速化に大きく寄
与する。According to the structure of this embodiment, the following effects can be obtained. (1) As shown in FIG. 1, in the present embodiment, a back gate electrode is provided in a support substrate facing a channel region of each transistor in a semiconductor device having a gate array structure. Is such that a depletion layer is formed on the supporting substrate. Therefore, since the parasitic capacitance between the source / drain region and the supporting substrate is reduced, for example, the operation power consumption is reduced and the S factor is reduced. Then, the signal propagation delay time can be reduced. Thus, it greatly contributes to low power consumption and high speed.
【0047】(2)各トランジスタに設けられたバック
ゲート電極が、隣接するトランジスタのバックゲート電
極と電気的に分離して形成されていることから、個別に
バックゲート電圧を印加してトランジスタ制御すること
が可能である。(2) Since the back gate electrode provided for each transistor is formed electrically separated from the back gate electrode of an adjacent transistor, the transistors are controlled by individually applying a back gate voltage. It is possible.
【0048】また、本実施形態の制御例によれば、以下
のような効果が得られる。 (3)図8に示したように、Qn2 のバックゲート電圧を
制御することによって、Qn2 のソース電圧増加によるし
きい値増加を抑え、Qn1 のしきい値と等しくすることが
可能である。よって、例えば3極管動作における遅延時
間を短くすることができ、3極管動作時における論理回
路の動作時間のマージンを低減し、高速動作を実現す
る。また、図5の回路構成に示すように、Qn2 のソース
電圧変化をフィードバックしバックゲート電圧を制御す
ることによってしきい値変動の小さい半導体装置を実現
することができる。Further, according to the control example of the present embodiment, the following effects can be obtained. (3) As shown in FIG. 8, by controlling the back gate voltage of Qn2, it is possible to suppress the increase in the threshold value due to the increase in the source voltage of Qn2 and make it equal to the threshold value of Qn1. Therefore, for example, the delay time in the triode operation can be shortened, and the margin of the operation time of the logic circuit in the triode operation is reduced, and high-speed operation is realized. Further, as shown in the circuit configuration of FIG. 5, by controlling the back gate voltage by feeding back the change in the source voltage of Qn2, a semiconductor device with small threshold variation can be realized.
【0049】(4)図9に示したように、Qn2 のバック
ゲート電圧を制御することにより、Qn2 のソース電圧低
下による電流駆動能力低下を抑えることが可能である。
よって、論理回路において信号の伝搬遅延時間を抑え、
高速動作を実現する。また、スイッチング時間の最大値
と最小値との差を抑え、より回路の動作速度を揃えるこ
とができる。(4) As shown in FIG. 9, by controlling the back gate voltage of Qn2, it is possible to suppress a decrease in current driving capability due to a decrease in the source voltage of Qn2.
Therefore, the signal propagation delay time is suppressed in the logic circuit,
Achieve high-speed operation. In addition, the difference between the maximum value and the minimum value of the switching time can be suppressed, and the operation speed of the circuit can be made more uniform.
【0050】図10に本発明の第2の実施形態の構造平
面図を示す。図10は配線層およびコンタクト層を省略
した上面図、図11、図12および図13は、それぞれ
図10の矢視A-A'、B-B'、C-C'の断面図である。第1 の
実施形態と同一部分には、同一符号を付けて詳しい説明
は省略する。本実施形態は、第1 の実施形態と比較して
直列接続されたトランジスタのしきい値の制御法および
バックゲート構造が異なっており、いわゆるゲートアレ
イの構成法を開示している。本実施形態において、支持
基板5 はp 型半導体で形成され、支持基板5 の中にn型
領域2 およびn 型領域2'が形成されている。これらは、
支持基板5 と電気的に接続された図10のp 型領域5に
よって、互いに電気的に分離されている。FIG. 10 is a structural plan view of a second embodiment of the present invention. FIG. 10 is a top view in which a wiring layer and a contact layer are omitted, and FIGS. 11, 12 and 13 are cross-sectional views taken along arrows AA ', BB', and CC 'in FIG. 10, respectively. The same parts as those in the first embodiment are denoted by the same reference numerals, and detailed description is omitted. This embodiment differs from the first embodiment in the method of controlling the threshold value and the back gate structure of the transistors connected in series, and discloses a so-called gate array configuration method. In the present embodiment, the support substrate 5 is formed of a p-type semiconductor, and an n-type region 2 and an n-type region 2 ′ are formed in the support substrate 5. They are,
10 are electrically isolated from each other by the p-type region 5 of FIG.
【0051】図11に示すように、n 型領域2 に囲まれ
るようにp 型領域1 が形成されている。このp 型領域1
は支持基板5 とはn 型領域2 によって電気的に分離され
ている。これらp 型領域1 およびn 型領域2 が、p 型MI
SFET のバックゲート電極として作用している。As shown in FIG. 11, a p-type region 1 is formed so as to be surrounded by an n-type region 2. This p-type region 1
Is electrically separated from the supporting substrate 5 by the n-type region 2. These p-type region 1 and n-type region 2
It works as the back gate electrode of SFET.
【0052】バックゲート電極として作用しているp型
領域1 およびn型領域2 に絶縁膜6を介して対向する半
導体島状領域1つに対して、p 型MISFETは複数形成され
ている。本実施形態では、1つの半導体島状領域に対し
て2つ形成した例を示しているが、さらに多く形成して
も構わない。ここで、1つの半導体島状領域に形成され
た隣接するp型MISFETは、直列接続したトランジスタで
共有されたp 型半導体からなるソースドレイン領域15
を備えている。さらに、ゲート電極10を挟んでp 型領域
15と対向して、p 型半導体からなる領域11が形成され
ている。これら、領域15および領域11は、p 型MISFET
のソース領域およびドレイン領域、またはドレイン領域
およびソース領域を形成している。さらに、n 型また
は、1016cm-3以下のp 型不純物添加からなる領域4 が、
ゲート電極10とゲート絶縁膜9 を挟んで形成され、p 型
MISFETのチャネル領域となっている。A plurality of p-type MISFETs are formed for one semiconductor island region facing the p-type region 1 and the n-type region 2 acting as a back gate electrode with the insulating film 6 interposed therebetween. In the present embodiment, an example is shown in which two semiconductor island regions are formed, but more semiconductor island regions may be formed. Here, the adjacent p-type MISFET formed in one semiconductor island region is connected to the source / drain region 15 made of the p-type semiconductor shared by the transistors connected in series.
It has. Further, a region 11 made of a p-type semiconductor is formed facing the p-type region 15 with the gate electrode 10 interposed therebetween. These regions 15 and 11 are p-type MISFETs.
The source region and the drain region, or the drain region and the source region. Further, the region 4 made of n-type or p-type impurity addition of 1016 cm−3 or less
It is formed with a gate electrode 10 and a gate insulating film 9 interposed
This is the channel region of the MISFET.
【0053】図12に示すように、n 型領域2'に囲まれ
るようにp 型領域1'が形成されている。このp 型領域1'
は支持基板5 とはn 型領域2'によって電気的に分離され
ている。これらp 型領域1'およびn 型領域2'が、n 型MI
SFETのバックゲート電極として作用している。As shown in FIG. 12, a p-type region 1 'is formed so as to be surrounded by an n-type region 2'. This p-type region 1 '
Is electrically separated from the supporting substrate 5 by an n-type region 2 '. These p-type regions 1 'and n-type regions 2'
It works as a back gate electrode of SFET.
【0054】バックゲート電極として作用しているp型
領域1'およびn型領域2'に絶縁膜6を介して対向する半
導体島状領域1つに対して、n 型MISFETは複数形成され
ている。本実施形態では、1つの半導体島状領域に対し
て2つ形成した例を示しているが、さらに多く形成して
も構わない。ここで、1つの島状半導体領域に形成され
た隣接するn型MISFETは、直列接続したトランジスタで
共有されたn 型半導体からなるソースドレイン領域1
5' を備えている。さらに、ゲート電極10' を挟んでn
型領域15' と対向して、n 型半導体からなる領域11'
が形成されている。これら、領域15および領域11'
は、n 型MISFETのソース領域およびドレイン領域、また
はドレイン領域およびソース領域を形成している。さら
に、p 型または、1016cm-3以下のn 型不純物添加からな
る領域4'が、ゲート電極10' とゲート絶縁膜9 を挟んで
形成され、n 型MISFETのチャネル領域となっている。A plurality of n-type MISFETs are formed for one semiconductor island region facing the p-type region 1 'and the n-type region 2' acting as a back gate electrode with the insulating film 6 interposed therebetween. . In the present embodiment, an example is shown in which two semiconductor island regions are formed, but more semiconductor island regions may be formed. Here, the adjacent n-type MISFET formed in one island-shaped semiconductor region is a source-drain region 1 made of an n-type semiconductor shared by the transistors connected in series.
5 '. Furthermore, n
A region 11 'made of an n-type semiconductor is opposed to the mold region 15'.
Are formed. These regions 15 and 11 '
Forms a source region and a drain region or a drain region and a source region of an n-type MISFET. Further, a region 4 'made of p-type or doped with n-type impurity of 10 16 cm -3 or less is formed with the gate electrode 10' and the gate insulating film 9 interposed therebetween, and serves as a channel region of the n-type MISFET.
【0055】ここで、図10のように、n 型MISFETおよ
びp 型MISFETはアレイ状に形成されることが、金属配線
の結線によって多段の論理回路を形成するには望まし
い。この場合、図10の構造を紙面左右にアレイ状に形
成することにより、バックゲートとなる半導体領域1,1'
2,2'はそれぞれ連続して接続され、個々のアレイのバッ
クゲートに電圧印加端子を形成しなくても、例えば、ア
レイ端で電圧印加端子を形成することによって、連続し
て形成したすべてのアレイのバックゲートに電圧を与え
ることができる。Here, it is desirable that the n-type MISFET and the p-type MISFET are formed in an array as shown in FIG. 10 in order to form a multi-stage logic circuit by connecting metal wirings. In this case, by forming the structure of FIG. 10 in an array on the left and right sides of the paper, the semiconductor regions 1, 1 ′ serving as a back gate are formed.
2, 2 'are connected in series, and without forming a voltage application terminal at the back gate of each individual array, for example, by forming a voltage application terminal at the end of the array, all of the continuously formed A voltage can be applied to the back gate of the array.
【0056】ここで、ゲート電極10および10' は、しき
い値を制御するために、異なる導電型を有する半導体で
あってもよい。具体的には、ゲート電極10としては、10
19cm-3以上B を添加したポリシリコン電極であり、ゲー
ト電極10' としては、1019cm-3以上P またはAsを添加し
たポリシリコン電極であればよい。Here, the gate electrodes 10 and 10 'may be semiconductors having different conductivity types for controlling the threshold. Specifically, as the gate electrode 10, 10
19 cm -3 or more B is a polysilicon electrode added with, as the gate electrode 10 'may be an polysilicon electrode added with 10 19 cm -3 or more P or As.
【0057】また、ゲート電極10および10' の側面に
は、例えば、シリコン酸化膜やシリコン窒化膜から絶縁
膜3が形成されている。これは、ゲート電極10とソース
ドレイン領域15またはソース・ドレイン領域11との電
気的絶縁を良好に保つためのものである。さらに、半導
体島状領域間には、例えば、シリコン酸化膜からなる素
子分離絶縁膜13が形成されている。さらに、MISFET上
部には、例えば、シリコン酸化膜からなる層間絶縁膜1
2が形成されている。On the side surfaces of the gate electrodes 10 and 10 ', an insulating film 3 is formed from, for example, a silicon oxide film or a silicon nitride film. This is to maintain good electrical insulation between the gate electrode 10 and the source / drain region 15 or the source / drain region 11. Furthermore, an element isolation insulating film 13 made of, for example, a silicon oxide film is formed between the semiconductor island regions. Further, an interlayer insulating film 1 made of, for example, a silicon oxide film is formed on the MISFET.
2 are formed.
【0058】本実施形態に特徴的なことは、図11のよ
うにp型MISFETにおいて、チャネル領域4 と絶縁膜6 を
介して対向した支持基板5に、ソース・ドレイン領域11
と反対の導電性を有するn 型領域2 が形成され、隣接す
るトランジスタが共有するソースドレイン領域15と絶
縁膜6 を介して対向した支持基板5に、ソース・ドレイ
ン領域11と同じ導電性を有するp 型領域1 が形成されて
いることである。The feature of this embodiment is that, in the p-type MISFET as shown in FIG. 11, the source / drain region 11 is formed on the support substrate 5 opposed to the channel region 4 via the insulating film 6.
Region 2 having the opposite conductivity to that of the source / drain region 11 is formed on the supporting substrate 5 opposed to the source / drain region 15 shared by the adjacent transistors via the insulating film 6. That is, the p-type region 1 is formed.
【0059】また、相補的に、図12のようにn型MISF
ETにおいて、チャネル領域4'と絶縁膜6 を介して対向し
た支持基板5に、ソース・ドレイン領域11' と反対の導
電性を有するp 型領域2'が形成され、隣接するトランジ
スタが共有するソースドレイン領域15' と絶縁膜6 を
介して対向した支持基板5に、ソース・ドレイン領域1
1' と同じ導電性を有するn 型領域1'が形成されている
ことである。Further, complementarily, as shown in FIG.
In the ET, a p-type region 2 'having conductivity opposite to that of the source / drain region 11' is formed on a support substrate 5 opposed to a channel region 4 'via an insulating film 6, and a source shared by adjacent transistors is formed. The source / drain region 1 is provided on the support substrate 5 facing the drain region 15 ′ via the insulating film 6.
This means that an n-type region 1 'having the same conductivity as 1' is formed.
【0060】このような構造をとることにより、ソース
ドレインに流れる電流の方向によって、しきい値が変化
するトランジスタを2つ直列に形成することができる。
まず、図14を用いて、本バックゲート構造によって、
しきい値が変化することを示す。図14(a) は、本実施
形態の1つのn 型MISFETを抜き出したことに相当する断
面図であり、ソース・ドレイン領域11'aおよび11'bには
それぞれ、電極17aおよび17b が接続されてい
る。さらに、11'aの下およびチャネル領域の下には、絶
縁膜6 を介してp 型領域1'が形成されている。ここで、
p 型領域1'は高濃度p型領域1"を通じて、電極18と電
気的に接続されている。図では示していないが、電極1
8は電圧源と接続され、p 型領域1'は一定電圧になるよ
うに制御されている。さらに、11'bの下には、絶縁膜6
を介してn 型領域2'が形成されている。ここで、n 型領
域2'は高濃度n 型領域2"を通じて、電極18' と電気的
に接続されている。図では、示していないが、電極1
8' は電圧源と接続され、n 型領域2'は一定の電圧とな
るように制御されている。ここで、電圧源の消費電力を
抑えるためにp 型領域1'とn 型領域2'に大きなリーク電
流が流れないようにするためには、n 型領域2'をp 型領
域1'に比べ正にバイアスするか、順方向電圧以下にバイ
アスすることが必要となる。そこで、このような条件で
は、バックゲート表面のポテンシャルD-D'は図14(b)
のようになり、伝導帯Ecおよび価電子帯Evは領域1'およ
び領域2'の境界を含む空乏層によって、n 型領域2'の方
が下に曲がる構造となる。よって、D 側、つまり、11'a
に近いチャネル4'と絶縁膜6 との界面は、p 型層の蓄積
(accumulation )状態となり、D'側、つまり、11'bに近
いチャネル4'と絶縁膜6 との界面は、p 型層の反転(inv
ersion)状態となる。よって、図14(c) のように、電
極17b をドレイン電極として、電極17a をソース電
極とした場合の5 極管しきい値は、しきい値を定めるチ
ャネル部のポテンシャルの極大点が、チャネル4'内で1
7b 側よりも17a 側に形成されるので、反転層が形成
されにくくなり、高いしきい値となる。一方、図14
(d) のように、電極17a をドレイン電極として、電極
17b をソース電極とした場合の5 極管しきい値は、し
きい値を定めるチャネル部のポテンシャルの極大点が、
チャネル4'内で17a 側よりも17b 側に形成されるの
で、反転層が形成されやすくなり、低いしきい値とな
る。以上から、ソースドレイン電極の方向によって、バ
ックゲートに与える電圧が同一の条件でもしきい値に差
が形成される。特に、トランジスタが完全空乏化トラン
ジスタの場合、バックゲート部から伸びた空乏層がチャ
ネル部分にも達するので、バックゲートポテンシャルに
よってしきい値が大きく変化し本実施形態としては望ま
しい形態となる。With such a structure, two transistors whose threshold values change depending on the direction of the current flowing through the source and the drain can be formed in series.
First, referring to FIG. 14, the present back gate structure
Indicates that the threshold changes. FIG. 14A is a cross-sectional view corresponding to the extraction of one n-type MISFET of the present embodiment. The electrodes 17a and 17b are connected to the source / drain regions 11'a and 11'b, respectively. ing. Further, a p-type region 1 'is formed below 11'a and below the channel region via an insulating film 6. here,
The p-type region 1 ′ is electrically connected to the electrode 18 through the high-concentration p-type region 1 ″.
Reference numeral 8 is connected to a voltage source, and the p-type region 1 'is controlled to have a constant voltage. Further, under 11'b, the insulating film 6
An n-type region 2 'is formed via the substrate. Here, the n-type region 2 ′ is electrically connected to the electrode 18 ′ through the high-concentration n-type region 2 ″.
8 'is connected to a voltage source, and the n-type region 2' is controlled to have a constant voltage. Here, in order to prevent a large leak current from flowing through the p-type region 1 ′ and the n-type region 2 ′ in order to suppress the power consumption of the voltage source, the n-type region 2 ′ is compared with the p-type region 1 ′. It is necessary to bias it positively or to bias it below the forward voltage. Therefore, under such conditions, the potential DD ′ on the back gate surface is as shown in FIG.
And the conduction band Ec and the valence band Ev have a structure in which the n-type region 2 ′ is bent downward by the depletion layer including the boundary between the region 1 ′ and the region 2 ′. Therefore, the D side, that is, 11'a
The interface between the channel 4 'and the insulating film 6 close to the
(accumulation) state, and the D 'side, that is, the interface between the channel 4' near 11'b and the insulating film 6 is inverted (inv) of the p-type layer.
ersion) state. Therefore, as shown in FIG. 14 (c), when the electrode 17b is used as the drain electrode and the electrode 17a is used as the source electrode, the pentode threshold value is determined by the maximum point of the potential of the channel portion which determines the threshold value. 1 in 4 '
Since it is formed on the 17a side than on the 7b side, it is difficult to form an inversion layer, and a high threshold value is obtained. On the other hand, FIG.
As shown in (d), when the electrode 17a is used as the drain electrode and the electrode 17b is used as the source electrode, the pentode threshold value is such that the maximum point of the potential of the channel portion that determines the threshold value is:
Since the channel 4 'is formed on the 17b side rather than the 17a side, an inversion layer is easily formed and the threshold value is low. As described above, the threshold value differs depending on the direction of the source / drain electrode even under the same voltage applied to the back gate. In particular, when the transistor is a fully depleted transistor, the depletion layer extending from the back gate portion reaches the channel portion, so that the threshold value greatly changes depending on the back gate potential, which is a desirable mode for this embodiment.
【0061】以後では、ソース電極として用いた場合に
しきい値が高くなる条件で、ソース電極の側に黒丸をつ
けて方向を表わすことにする。なお、以上の説明で明ら
かなように、しきい値に差を形成するためには、チャネ
ル4'と対向するバックゲート電極のポテンシャルがソー
スドレインに対して非対称になっていればよい。よっ
て、p 型領域1'とn 型領域2'の境界はソース領域に対向
した位置ではなく、チャネル4'に対向した位置に形成さ
れていてもよい。p 型MISFETについても同様に、p 型領
域1 とn 型領域2 との境界は、ソース領域に対向した位
置ではなく、チャネル4 に対向した位置に形成されてい
てもよい。Hereinafter, the direction is indicated by a black circle on the side of the source electrode under the condition that the threshold value becomes higher when the source electrode is used as the source electrode. As apparent from the above description, in order to form a difference in the threshold value, the potential of the back gate electrode facing the channel 4 'only needs to be asymmetric with respect to the source and drain. Therefore, the boundary between the p-type region 1 'and the n-type region 2' may be formed not at the position facing the source region but at the position facing the channel 4 '. Similarly, for the p-type MISFET, the boundary between the p-type region 1 and the n-type region 2 may be formed not at the position facing the source region but at the position facing the channel 4.
【0062】次に、本実施形態のトランジスタを用いた
論理回路例を図15に示す。図15(a) はスタティック
2 入力NANDに対する回路図であり、図15(b) はスタテ
ィック2 入力NOR に対する回路図である。さらに、図1
6(a) は、図15(a) に対応するスタティック2 入力NA
NDに対する配線層のレイアウトを示しており、図10の
トランジスタ配置を用いている。また、図16(b) は、
図16(a) に対応するスタティック2 入力NOR に対する
配線層のレイアウトを示しており、図10のトランジス
タ配置を用いている。Next, an example of a logic circuit using the transistor of this embodiment is shown in FIG. FIG. 15 (a) shows the static
FIG. 15B is a circuit diagram for a 2-input NAND, and FIG. 15B is a circuit diagram for a static 2-input NOR. Further, FIG.
6 (a) is a static 2-input NA corresponding to FIG. 15 (a).
10 shows a layout of a wiring layer with respect to ND, and uses the transistor arrangement of FIG. FIG. 16 (b)
FIG. 16A shows a layout of a wiring layer corresponding to the static 2-input NOR corresponding to FIG. 16A, and uses the transistor arrangement of FIG.
【0063】まず、図15(a) および図16(a) におい
て、Qn1 、Qn2が上述した電流方向によってしきい値が異
なるn 型MISFETであり、Qp1 、Qp2が上述した電流方向に
よってしきい値が異なるp 型MISFETである。これらは、
図16(a) のように対向して形成されることが、配線遅
延を抑えるために望ましい。図16(a) において、1
7, 17' および17" は、W,CuまたはAlからなる金属
配線を示し、17' はVDD に接続されており、17" は
0Vに接続されている。また、26はp 型ソース・ドレイ
ン電極11または15に対するコンタクト電極を示してお
り、26' はn 型ソース・ドレイン電極11' またはソー
スドレイン電極15' に対するコンタクト電極を示して
おり、26''はゲート電極10または10' 、10''に対する
コンタクト電極を示している。First, in FIGS. 15 (a) and 16 (a), Qn1 and Qn2 are n-type MISFETs having different thresholds according to the above-mentioned current directions, and Qp1 and Qp2 are threshold currents according to the above-described current directions. Are different p-type MISFETs. They are,
It is desirable that they are formed facing each other as shown in FIG. In FIG. 16A, 1
7, 17 'and 17 "denote metal wires made of W, Cu or Al, 17' is connected to VDD, and 17" is
Connected to 0V. 26 indicates a contact electrode for the p-type source / drain electrode 11 or 15, 26 ′ indicates a contact electrode for the n-type source / drain electrode 11 ′ or the source / drain electrode 15 ′, and 26 ″ indicates A contact electrode for the gate electrode 10 or 10 ', 10''is shown.
【0064】ここで、Qn2 の共通電極でない側のドレイ
ン電極が出力ノードと接続されている。また、Qn2 の共
通電極となるソース電極が、Qn1 のドレイン電極と接続
されている。さらに、Qn1 のソース電極は、GND と図1
5では表記されている0Vを有する電圧ノード17''と接
続されている。また、Qn1 のゲート電極は、Qp1 のゲー
ト電極と接続され、第一の電圧入力端子(IN1 )となっ
ている。さらに、Qn2のゲート電極は、Qn1 のゲート電
極と接続され、第二の電圧入力端子(IN2 )となってい
る。さらに、Qp1 およびQn1 のソース電極は、共に、例
えば、VDD の電圧を有する電圧ノードと接続され、ドレ
イン電極は出力ノードに接続されている。つまり、本構
成は、2 入力NANDの論理回路を示しており、IN1,IN2 、
OUT は、ほぼ0VおよびほぼVDD の2つの論理値に対応し
た電圧を有するように動作する。また、図15におい
て、バックゲートとして、領域2',1',2,1 にはそれぞ
れ、V1,V2,V3,V4 の電圧が印加されている。ここでバッ
クゲート間で順方向バイアスになり電流が流れないよう
にするには、バックゲート間のbuilt-in電圧をViとし
て、V3>V4-Vi、およびV1>V2-Viの条件を満たすことが必
要となる。Here, the drain electrode on the side other than the common electrode of Qn2 is connected to the output node. Further, a source electrode serving as a common electrode of Qn2 is connected to a drain electrode of Qn1. In addition, the source electrode of Qn1 is connected to GND and
5 is connected to the indicated voltage node 17 ″ having 0V. Further, the gate electrode of Qn1 is connected to the gate electrode of Qp1, and serves as a first voltage input terminal (IN1). Further, the gate electrode of Qn2 is connected to the gate electrode of Qn1, and serves as a second voltage input terminal (IN2). Further, the source electrodes of Qp1 and Qn1 are both connected to a voltage node having a voltage of VDD, for example, and the drain electrodes are connected to an output node. In other words, this configuration shows a logic circuit of a two-input NAND, and IN1, IN2,
OUT operates to have a voltage corresponding to two logical values of approximately 0V and approximately VDD. In FIG. 15, the voltages V1, V2, V3, and V4 are applied to the regions 2 ', 1', 2, 1 as the back gate, respectively. Here, in order to prevent a current from flowing due to a forward bias between the back gates, satisfy the conditions of V3> V4-Vi and V1> V2-Vi with the built-in voltage between the back gates as Vi. Is required.
【0065】本回路構成において、Qn2 のソース電極
は、Qn1 の直列抵抗のために、Qn1 とQn2 の入力電圧が
VDD で導通した状態において、0VよりもVsだけ上昇す
る。一方、Qn1 のソース電極は0Vに接続されており、Qn
1 よりもQn2 の方がソース電圧が上昇する。このため、
Qn1 とQn2 に等しいしきい値のトランジスタを用いた場
合、Qn2 の電流駆動能力は、Qn1 の電流駆動能力に比
べ、ゲート電圧を(VDD-Vs)だけ減じたことに相当し低下
する。よって、Qn2 をオンする場合の遷移時間の方が、
Qn1 をオンする場合の遷移時間よりも長くなり、入力端
子の差によって遷移時間に差が生じ、回路のタイミング
設計上問題となる。In this circuit configuration, the source electrode of Qn2 is connected to the input voltage of Qn1 and Qn2 because of the series resistance of Qn1.
When conducting at VDD, it rises by Vs from 0V. On the other hand, the source electrode of Qn1 is connected to 0V,
The source voltage of Qn2 is higher than that of 1. For this reason,
When a transistor having a threshold value equal to Qn1 and Qn2 is used, the current driving capability of Qn2 is reduced as compared with the current driving capability of Qn1 by reducing the gate voltage by (VDD-Vs). Therefore, the transition time when turning on Qn2 is
The transition time is longer than the transition time when Qn1 is turned on, and the transition time differs due to the difference between the input terminals, which is a problem in circuit timing design.
【0066】ここで、第1 の実施形態で説明したよう
に、このソース電圧上昇によるQn2 のQn1 に対する電流
駆動能力低下を抑えるためには、Qn2 のしきい値Vth2を
Qn1 のしきい値Vth1より低くする条件が必要である。特
に、ほぼVth2=Vth1-Vsとすれば、Qn2 とQn1 の電流駆動
能力をほぼ等しくなり、入力端子に依らず遅延時間をほ
ぼ等しくできる。Here, as described in the first embodiment, in order to suppress the decrease in the current driving capability of Qn2 with respect to Qn1 due to the increase in the source voltage, the threshold value Vth2 of Qn2 is set to
A condition for lowering the threshold value Vth1 of Qn1 is required. In particular, if Vth2 = Vth1-Vs, the current driving capabilities of Qn2 and Qn1 become almost equal, and the delay time can be made almost equal regardless of the input terminal.
【0067】ここで、本実施形態では、Qn2 の電流方向
が、しきい値が低くなる方向であり、Qn1 の電流方向
が、しきい値が高くなる方向であるので、n 型MISFETの
バックゲート電圧V1およびV2を調整することによりこの
条件を満たすことができる。この時、p 型MISFET Qp1
およびQp2 はしきい値が高くなる方向に共に電流が流れ
る。よって、2つのp 型MISFETをオンする場合の遷移時
間はほぼ等しく、入力端子の差によって生じる遷移時間
の差はバックゲート電圧V1およびV2を変化させても変わ
らない。すなわち、本二入力NAND回路の遅延時間の入力
端子による差を減少するには、Qn1 オン時の遷移時間を
Qn2 オン時の遷移時間とほぼ等しくなるようにV1および
V2を制御すればよい。Here, in the present embodiment, the current direction of Qn2 is the direction in which the threshold value becomes lower, and the current direction of Qn1 is the direction in which the threshold value becomes higher. This condition can be satisfied by adjusting the voltages V1 and V2. At this time, the p-type MISFET Qp1
In Qp2 and Qp2, current flows in the direction in which the threshold value increases. Therefore, the transition times when the two p-type MISFETs are turned on are substantially equal, and the difference between the transition times caused by the difference between the input terminals does not change even when the back gate voltages V1 and V2 are changed. That is, to reduce the difference between the input terminals of the delay time of the two-input NAND circuit, the transition time when Qn1 is turned on is reduced.
V1 and Qn2 are set to be almost equal to the transition time when
What is necessary is just to control V2.
【0068】一方、図15(b) および図16(b) におい
て、Qn1 、Qn2が上述した電流方向によってしきい値が異
なるn 型MISFETであり、Qp1 、Qp2が上述した電流方向に
よってしきい値が異なるp 型MISFETである。これらは、
図16(b) のように対向して形成されることが、配線遅
延を抑えるために望ましい。図16(b) において、1
7, 17' および17" は、W,CuまたはAlからなる金属
配線を示し、17' はVDD に接続されており、17" は
0Vに接続されている。Qp2 のドレイン電極が出力ノード
と接続されている。また、Qp2 のソース電極が、Qp1 の
ドレイン電極と接続されている。さらに、Qp1 のソース
電極は、例えばVDD を有する電圧ノードと接続されてい
る。また、Qp1 のゲート電極は、Qn1 のゲート電極と接
続され、第一の電圧入力端子(IN1 )となっている。さ
らに、Qp2 のゲート電極は、Qn2 のゲート電極と接続さ
れ、第二の電圧入力端子(IN2 )となっている。さら
に、Qn1 およびQn2 のソース電極は、共に、例えば、0V
の電圧を有する電圧ノード17" と接続され、ドレイン
電極は出力ノードに接続されている。つまり、本構成
は、2 入力NOR の論理回路を示しており、IN1,IN2 、OU
T は、ほぼ0VおよびほぼVDD の2つの論理値に対応した
電圧を有するように動作する。On the other hand, in FIGS. 15 (b) and 16 (b), Qn1 and Qn2 are n-type MISFETs having different thresholds according to the above-mentioned current directions, and Qp1 and Qp2 are threshold currents according to the above-described current directions. Are different p-type MISFETs. They are,
It is desirable that they are formed facing each other as shown in FIG. In FIG. 16 (b), 1
7, 17 'and 17 "denote metal wires made of W, Cu or Al, 17' is connected to VDD, and 17" is
Connected to 0V. The drain electrode of Qp2 is connected to the output node. The source electrode of Qp2 is connected to the drain electrode of Qp1. Further, the source electrode of Qp1 is connected to a voltage node having, for example, VDD. Further, the gate electrode of Qp1 is connected to the gate electrode of Qn1, and serves as a first voltage input terminal (IN1). Further, the gate electrode of Qp2 is connected to the gate electrode of Qn2 and serves as a second voltage input terminal (IN2). Further, the source electrodes of Qn1 and Qn2 both
And the drain electrode is connected to the output node. In other words, this configuration shows a two-input NOR logic circuit, and includes IN1, IN2, OU
T operates to have a voltage corresponding to two logical values of approximately 0V and approximately VDD.
【0069】図15において、バックゲートとして、領
域2',1',2,1 にはそれぞれ、V1,V2,V3,V4 の電圧が印加
されている。ここでバックゲート間で順方向バイアスに
なり電流が流れないようにするには、バックゲート間の
built-in電圧をViとして、V3>V4-Vi、およびV1>V2-Viの
条件を満たすことが必要となる。In FIG. 15, voltages V1, V2, V3, and V4 are applied to regions 2 ', 1', 2, and 1 as a back gate, respectively. Here, in order to prevent the current from flowing due to the forward bias between the back gates,
Assuming that the built-in voltage is Vi, it is necessary to satisfy the conditions of V3> V4-Vi and V1> V2-Vi.
【0070】本回路構成において、Qp2 のソース電極
は、Qp1 の直列抵抗のために、Qp1 とQp2 の入力電圧が
0Vで導通した状態において、VDD よりもVsだけ低下す
る。一方、Qp1 のソース電極は0Vに接続されており、Qp
1 よりもQp2 の方がソース電圧が低下する。このため、
Qp1 とQp2 に等しいしきい値のトランジスタを用いた場
合、Qp2 の電流駆動能力は、Qp1 の電流駆動能力に比
べ、ゲート電圧をVsだけ上昇させたことに相当し、低下
する。よって、Qp2 をオンする場合の遷移時間の方が、
Qp1 をオンする場合の遷移時間よりも長くなり、入力端
子の差によって遷移時間に差が生じ、回路のタイミング
設計上問題となる。In this circuit configuration, the source electrode of Qp2 is connected to the input voltage of Qp1 and Qp2 because of the series resistance of Qp1.
In the state of conduction at 0V, the voltage drops by Vs below VDD. On the other hand, the source electrode of Qp1 is connected to 0V,
The source voltage of Qp2 is lower than that of 1. For this reason,
When a transistor having a threshold value equal to Qp1 and Qp2 is used, the current driving capability of Qp2 is reduced as compared with the current driving capability of Qp1 by increasing the gate voltage by Vs. Therefore, the transition time when turning on Qp2 is
The transition time is longer than the transition time when Qp1 is turned on, and a difference in the transition time occurs due to the difference between the input terminals, which is a problem in circuit timing design.
【0071】ここで、第1 の実施形態で説明したよう
に、このソース電圧上昇によるQp2 のQp1 に対する電流
駆動能力低下を抑えるためには、Qp2 のしきい値Vth3を
Qp1 のしきい値Vth4より低くする条件が必要である。特
に、ほぼVth4=Vth3-Vsとすれば、Qp2 とQp1 の電流駆動
能力をほぼ等しくなり、入力端子に依らず遅延時間をほ
ぼ等しくできる。Here, as described in the first embodiment, in order to suppress the decrease in the current driving capability of Qp2 with respect to Qp1 due to the increase in the source voltage, the threshold value Vth3 of Qp2 must be changed.
A condition for lowering the threshold value Vth4 of Qp1 is required. In particular, if Vth4 = Vth3-Vs, the current driving capabilities of Qp2 and Qp1 become almost equal, and the delay times can be made almost equal regardless of the input terminal.
【0072】ここで、本実施形態では、Qp2 の電流方向
が、しきい値が低くなる方向であり、Qp1 の電流方向
が、しきい値が高くなる方向であるので、p 型MISFETの
バックゲート電圧V3およびV4を調整することによりこの
条件を満たすことができる。この時、n 型MISFET Qn1
およびQn2 はしきい値が高くなる方向に共に電流が流れ
る。よって、2つのn 型MISFETをオンする遷移時間はほ
ぼ等しく、入力端子の差によって生じる遷移時間の差は
バックゲート電圧V3およびV4を変化させても変わらな
い。すなわち、本二入力NOR 回路の遅延時間の入力端子
による差を減少するには、Qp1 オン時の遷移時間をQp2
オン時の遷移時間とほぼ等しくなるようにV3およびV4を
制御すればよい。In this embodiment, since the current direction of Qp2 is the direction in which the threshold value decreases and the current direction of Qp1 is the direction in which the threshold value increases, the back gate of the p-type MISFET is This condition can be satisfied by adjusting the voltages V3 and V4. At this time, n-type MISFET Qn1
A current flows in both Qn2 and Qn2 in the direction in which the threshold value increases. Therefore, the transition times for turning on the two n-type MISFETs are substantially equal, and the difference in transition time caused by the difference between the input terminals does not change even when the back gate voltages V3 and V4 are changed. In other words, to reduce the difference between the input terminals of the delay time of the two-input NOR circuit, the transition time when Qp1 is turned on is changed to Qp2.
V3 and V4 may be controlled so as to be substantially equal to the transition time at the time of ON.
【0073】以上から、本実施形態のNAND回路およびNO
R 回路は、同一基板状に形成し、バックゲート端子を共
有しても、入力端子の差によって生じる遷移時間の差を
それぞれ独立にV1、V2、V3およびV4を制御することによ
って、それぞれ最小にすることができる。よって、これ
らと一入力インバータを組み合わせた論理回路におい
て、入力端子の差に起因する遅延時間のずれを最小にす
ることが可能になる。As described above, the NAND circuit of this embodiment and the NO
Even if the R circuit is formed on the same substrate and shares the back gate terminal, the difference in transition time caused by the difference between the input terminals can be minimized by controlling V1, V2, V3 and V4 independently. can do. Therefore, in a logic circuit in which these are combined with a one-input inverter, it is possible to minimize a delay time shift caused by a difference between input terminals.
【0074】図17(b) はクロックドインバータに対す
る回路図であり、図17(a) は、図17(b) に対応する
クロックドインバータに対する配線層のレイアウトを示
しており、図10のトランジスタ配置を用いている。図
17(a) および図17(b) において、Qn1 、Qn2が上述し
た電流方向によってしきい値が異なるn 型MISFETであ
り、Qp1 、Qp2が上述した電流方向によってしきい値が異
なるp 型MISFETである。これらは、図17(a) のように
対向して形成されることが、配線遅延を抑えるために望
ましい。図17(a) において、17, 17' および1
7" は、W,CuまたはAlからなる金属配線を示し、17'
はVDD に接続されており、17" は0Vに接続されてい
る。ここで、Qn2 の共通電極でない側のドレイン電極が
出力ノードと接続されている。また、Qn2 の共通電極と
なるソース電極が、Qn1 のドレイン電極と接続されてい
る。さらに、Qn1 のソース電極は、GND と図15では表
記されている0Vを有する電圧ノード17''と接続されて
いる。さらに、Qp2 の共通電極でない側のドレイン電極
が出力ノードと接続されている。また、Qp2 の共通電極
となるソース電極が、Qp1 のドレイン電極と接続されて
いる。さらに、Qp1 のソース電極は、GND と図15では
表記されている0Vを有する電圧ノード17''と接続され
ている。FIG. 17B is a circuit diagram for a clocked inverter, and FIG. 17A shows a layout of a wiring layer for the clocked inverter corresponding to FIG. The arrangement is used. In FIGS. 17 (a) and 17 (b), Qn1 and Qn2 are n-type MISFETs having different thresholds depending on the current direction described above, and Qp1 and Qp2 are p-type MISFETs having different thresholds depending on the current direction described above. It is. These are desirably formed to face each other as shown in FIG. 17A in order to suppress wiring delay. In FIG. 17 (a), 17, 17 'and 1
7 "indicates a metal wiring made of W, Cu or Al, and 17 '
Is connected to VDD, and 17 "is connected to 0 V. Here, the drain electrode on the side other than the common electrode of Qn2 is connected to the output node. Also, the source electrode serving as the common electrode of Qn2 is connected to the output node. , Qn1. The source electrode of Qn1 is connected to GND and a voltage node 17 ″ having 0 V shown in FIG. 15. Further, the non-common electrode of Qp2 is connected to GND. The drain electrode of Qp1 is connected to the output node, the source electrode serving as the common electrode of Qp2 is connected to the drain electrode of Qp1, and the source electrode of Qp1 is denoted by GND in FIG. Connected to a voltage node 17 ″ having 0V.
【0075】また、Qn2 のゲート電極は、Qp2 のゲート
電極と接続され、インバータの電圧入力端子(IN)とな
っている。さらに、Qn1 のゲート電極は、クロック入力
faiと接続され、Qp1 のゲート電極は、クロックの入力
の反転入力/faiと接続されている。つまり、本構成は、
fai がVDD で/faiが0Vの時にINの反転出力が得られ、fa
i が0Vで/faiがVDD の時に出力が高インピーダンス状態
となるクロックドインバータの論理回路を示しており、
IN、fai 、/fai、OUT は、ほぼ0VおよびほぼVDD の2つ
の論理値に対応した電圧を有するように動作する。ま
た、図15において、バックゲートとして、領域2',1',
2,1 にはそれぞれ、V1,V2,V3,V4 の電圧が印加されてい
る。ここでバックゲート間で順方向バイアスになり電流
が流れないようにするには、バックゲート間のbuilt-in
電圧をViとして、V3>V4-Vi、およびV1>V2-Viの条件を満
たすことが必要となる。The gate electrode of Qn2 is connected to the gate electrode of Qp2 and serves as a voltage input terminal (IN) of the inverter. In addition, the gate electrode of Qn1
The gate electrode of Qp1 is connected to the inverted input of the clock input / fai. In other words, this configuration is
When fai is VDD and / fai is 0V, inverted output of IN is obtained.
The logic circuit of a clocked inverter whose output is in a high impedance state when i is 0 V and / fai is VDD,
IN, fai, / fai, and OUT operate to have voltages corresponding to two logical values of approximately 0 V and approximately VDD. In FIG. 15, the regions 2 ′, 1 ′,
The voltages V1, V2, V3, and V4 are applied to 2,1, respectively. Here, in order to prevent forward current due to forward bias between back gates, build-in between back gates
Assuming that the voltage is Vi, it is necessary to satisfy the conditions of V3> V4-Vi and V1> V2-Vi.
【0076】本回路構成において、Qn2 のソース電極
は、Qn1 の直列抵抗のために、Qn1 とQn2 の入力電圧が
VDD で導通した状態において、0VよりもVsだけ上昇す
る。このため、Qn2 の電流駆動能力は、Qn2 のソース電
極を0Vに接地した場合に比べ、ゲート電圧を(VDD-Vs)だ
け減じたことに相当し低下する。一方、Qp2 のソース電
極は、Qp1 の直列抵抗のために、Qp1 とQp2 の入力電圧
が0Vで導通した状態において、VDD よりもVsだけ低下す
る。このため、Qp2 の電流駆動能力は、Qp2 のソース電
極をVDD に接続した場合に比べ、ゲート電圧をVsだけ上
昇させたことに相当し、低下する。よって、Qp2 のソー
ス電極をVDD に接続し、Qn2 のソース電極を0Vに接続し
た通常のインバータと比較して、同じトランジスタ寸法
でも本インバータの遅延時間が大きくなる。また、Qp2
およびQn2 の電流駆動能力低下により、クロック信号fa
i およ/faiに入力に比べ、INに加わる信号に対して出力
信号の遅延時間が増大するので、回路のタイミング設計
上問題となる。In this circuit configuration, the source electrode of Qn2 is connected to the input voltage of Qn1 and Qn2 because of the series resistance of Qn1.
When conducting at VDD, it rises by Vs from 0V. For this reason, the current driving capability of Qn2 is reduced correspondingly to the fact that the gate voltage is reduced by (VDD-Vs) as compared with the case where the source electrode of Qn2 is grounded to 0V. On the other hand, the source electrode of Qp2 becomes lower than VDD by Vs when the input voltages of Qp1 and Qp2 are conducting at 0V due to the series resistance of Qp1. Therefore, the current driving capability of Qp2 is reduced, corresponding to increasing the gate voltage by Vs, as compared with the case where the source electrode of Qp2 is connected to VDD. Therefore, as compared with a normal inverter in which the source electrode of Qp2 is connected to VDD and the source electrode of Qn2 is connected to 0V, the delay time of this inverter is longer even with the same transistor dimensions. Also, Qp2
The clock signal fa
As compared with the inputs to i and / fai, the delay time of the output signal with respect to the signal applied to IN increases, which causes a problem in circuit timing design.
【0077】ここで、第1の実施形態で説明したよう
に、このソース電圧上昇によるQn2 のQn1 に対する電流
駆動能力低下を抑えるためには、Qn2 のしきい値Vth2を
Qn1 のしきい値Vth1より低くする条件が必要である。特
に、ほぼVth2=Vth1-Vsとすれば、Qn2 とQn1 の電流駆動
能力をほぼ等しくなり、入力端子に依らず遅延時間をほ
ぼ等しくできる。さらに、ソース電圧上昇によるQp2 の
Qp1 に対する電流駆動能力低下を抑えるためには、Qp2
のしきい値Vth3をQp1 のしきい値Vth4より低くする条件
が必要である。特に、ほぼVth4=Vth3-Vsとすれば、Qp2
とQp1 の電流駆動能力をほぼ等しくなり、入力端子に依
らず遅延時間をほぼ等しくできる。Here, as described in the first embodiment, in order to suppress the decrease in the current driving capability of Qn2 with respect to Qn1 due to the increase in the source voltage, the threshold value Vth2 of Qn2 is set to
A condition for lowering the threshold value Vth1 of Qn1 is required. In particular, if Vth2 = Vth1-Vs, the current driving capabilities of Qn2 and Qn1 become almost equal, and the delay time can be made almost equal regardless of the input terminal. Furthermore, Qp2
In order to suppress the decrease in current drive capability with respect to Qp1, Qp2
Is required to make the threshold value Vth3 of Qp1 lower than the threshold value Vth4 of Qp1. In particular, if Vth4 = Vth3-Vs, Qp2
And Qp1 have almost the same current driving capability, and the delay time can be made almost equal regardless of the input terminal.
【0078】ここで、本実施形態では、Qn2 の電流方向
が、しきい値が低くなる方向であり、Qn1 の電流方向
が、しきい値が高くなる方向であるので、n 型MISFETの
バックゲート電圧V1およびV2を調整することによりこの
条件を満たすことができる。さらに、本実施形態では、
Qp2 の電流方向が、しきい値が低くなる方向であり、Qp
1 の電流方向が、しきい値が高くなる方向であるので、
p 型MISFETのバックゲート電圧V3およびV4を調整するこ
とによりこの条件を満たすことができる。In this embodiment, since the current direction of Qn2 is the direction in which the threshold value decreases and the current direction of Qn1 is the direction in which the threshold value increases, the back gate of the n-type MISFET is This condition can be satisfied by adjusting the voltages V1 and V2. Further, in the present embodiment,
The current direction of Qp2 is the direction in which the threshold decreases,
Since the current direction of 1 is the direction in which the threshold increases,
This condition can be satisfied by adjusting the back gate voltages V3 and V4 of the p-type MISFET.
【0079】以上から、入力INの出力遅延時間を、クロ
ック入力fai および/faiに対する出力遅延時間に比べ、
等しいか短くすることができ、より高速にスイッチング
するインバータを形成することができる。From the above, the output delay time of the input IN is compared with the output delay time for the clock inputs fai and / fai.
It can be equal or shorter, and a faster switching inverter can be formed.
【0080】なお、電流の流れる方向によってしきい値
に差が生じるトランジスタを縦続接続した場合の電流駆
動能力の劣化を抑える本特徴は、上記に示したスタティ
ック論理回路のみならず、さらに多入力の論理回路やダ
イナミック回路にも用いることができ、その入力端子に
依存した遅延時間の差を短縮することができる。The feature of suppressing the deterioration of the current driving capability when cascade-connected transistors whose thresholds differ depending on the direction of current flow is not limited to the static logic circuit described above, but also to a multi-input circuit. The present invention can also be used for a logic circuit or a dynamic circuit, and can reduce the difference in delay time depending on the input terminal.
【0081】本実施形態によれば、以下のような効果が
得られる。 (1)トランジスタのバックゲート電極として作用する
領域1,1',2,2' は支持基板5 に対して電気的に分離され
ている。よって、chip全体よりもバックゲートを印加す
る領域を縮小することができ、領域1,1',2,2' の容量を
小さくすることができる。よって、領域1,1',2,2' に接
続された基板バイアス電源として、より小さな容量の電
源を用いることができ、基板バイアス電源の回路面積お
よび消費電力を小さくすることができる。また、基板を
通じてのノイズの影響を受けることが少なくなり、低ノ
イズの回路を安定に実現することができる。According to the present embodiment, the following effects can be obtained. (1) The regions 1, 1 ', 2, 2' acting as a back gate electrode of the transistor are electrically isolated from the supporting substrate 5. Therefore, the region to which the back gate is applied can be smaller than the entire chip, and the capacitance of the regions 1, 1 ', 2, 2' can be reduced. Therefore, a power supply having a smaller capacity can be used as the substrate bias power supply connected to the regions 1, 1 ', 2, 2', and the circuit area and power consumption of the substrate bias power supply can be reduced. Further, the influence of noise through the substrate is reduced, and a low-noise circuit can be stably realized.
【0082】(2)図11のバックゲート電極として作
用するn型領域2の電圧及びp型領域1の電圧とを制御
することによって、p 型MISFETのしきい値、および、ソ
ースおよびドレインの電流方向によるしきい値の差を制
御することができる。また、図12のバックゲート電極
として作用するn型領域2'及びp型領域1'の電圧を制御
することによって、n 型MISFETのしきい値、および、ソ
ースおよびドレインの電流方向によるしきい値の差を独
立に制御することができる。よって、例えば、半導体素
子を配線層まで形成し実動作状態となった後に、外部電
圧入力によって、しきい値の差を制御し、論理回路の遅
延時間を最適化することができる。(2) By controlling the voltage of the n-type region 2 and the voltage of the p-type region 1 acting as the back gate electrode in FIG. 11, the threshold value of the p-type MISFET and the source and drain currents The difference in threshold value depending on the direction can be controlled. Further, by controlling the voltages of the n-type region 2 'and the p-type region 1' acting as the back gate electrode in FIG. 12, the threshold value of the n-type MISFET and the threshold value according to the current direction of the source and drain are controlled. Can be controlled independently. Therefore, for example, after the semiconductor element is formed up to the wiring layer and enters an actual operation state, the difference in threshold value can be controlled by external voltage input, and the delay time of the logic circuit can be optimized.
【0083】(3)配線のレイアウトパターンの変更な
しに、NOR やNAND回路およびクロックドインバータ論理
回路の最大遅延と最小遅延の差を短縮することができ
る。よって、より論理回路の同期余裕に必要な時間を小
さくすることができ、より高速に論理回路を動作させる
ことができる。(3) The difference between the maximum delay and the minimum delay of the NOR or NAND circuit and the clocked inverter logic circuit can be reduced without changing the wiring layout pattern. Therefore, the time required for the synchronization margin of the logic circuit can be further reduced, and the logic circuit can be operated at higher speed.
【0084】(4)MISFETのバックゲートとして、ソー
スドレイン領域と同じ導電型のバックゲートをソースド
レイン層およびチャネル層の下全面に形成した場合に比
較して、ソースドレイン領域と逆の導電型のバックゲー
トを形成したソースドレイン層の一方の、バックゲート
に対する容量を低減することができる。特に、ドレイン
領域に逆の導電型のバックゲートを形成した場合には、
ドレイン電圧が高い場合に、バックゲート領域が空乏化
するためにバックゲートに対するドレイン容量が低減
し、ドレインと接続された論理回路出力の負荷容量を低
減し高速動作させることができる。(4) As a back gate of the MISFET, a back gate of the same conductivity type as the source / drain region is formed on the entire lower surface of the source / drain layer and the channel layer. The capacitance of one of the source / drain layers on which the back gate is formed with respect to the back gate can be reduced. In particular, when a back gate of the opposite conductivity type is formed in the drain region,
When the drain voltage is high, the back gate region is depleted, so that the drain capacitance with respect to the back gate is reduced, the load capacitance of the output of the logic circuit connected to the drain is reduced, and high-speed operation can be performed.
【0085】一方、ソースドレイン領域と逆の導電型の
バックゲートをソースドレイン層およびチャネル層の下
全面に形成した場合に比較して、チャネルに対向したバ
ックゲート領域の空乏化が小さくため、よりチャネル電
位を一定に保つことができ、ゲート長が短くなってもし
きい値が低下しにくくなる。On the other hand, the depletion of the back gate region facing the channel is smaller than in the case where the back gate of the conductivity type opposite to that of the source / drain region is formed on the entire lower surface of the source / drain layer and the channel layer. The channel potential can be kept constant, and the threshold value does not easily decrease even when the gate length is reduced.
【0086】(5)図10の領域1 および2'で示すよう
に、バックゲートとなる1つの導電型を有する半導体領
域を2つのトランジスタで共有することができる。よっ
て、ゲート長がソースドレイン領域のゲート長に沿った
長さよりも小さくなっても、領域1'および2'のチャネル
方向長さをゲート長よりも広く確保することができる。
このため、バックゲートのデザインルールをゲートに対
するデザインルールより緩和することができ、より分解
能の低い安価なリソグラフィ装置を用いてバックゲート
を形成することができる。また、領域1'および2'の幅を
広く確保することができるので、バックゲート抵抗を小
さく保つことができ、チャネル幅が増大しても安定した
バックゲート電圧を印加することができる。(5) As shown by regions 1 and 2 'in FIG. 10, a semiconductor region having one conductivity type serving as a back gate can be shared by two transistors. Therefore, even if the gate length is shorter than the length of the source / drain region along the gate length, the length of the regions 1 ′ and 2 ′ in the channel direction can be secured wider than the gate length.
For this reason, the design rule for the back gate can be relaxed compared to the design rule for the gate, and the back gate can be formed using an inexpensive lithography apparatus with lower resolution. In addition, since the widths of the regions 1 ′ and 2 ′ can be kept wide, the back gate resistance can be kept small, and a stable back gate voltage can be applied even if the channel width increases.
【0087】図18に本発明の第3 の実施形態の構造平
面図を示す。図18は配線層およびコンタクト層を省略
した上面図、図19(a) および図19(b) は、それぞれ
図10の矢視A-A'、B-B'の断面図である。第1及び第2
の実施形態と同一部分には、同一符号を付けて詳しい説
明は省略する。本実施形態は、第2の実施形態と比較し
て直列接続されたトランジスタのしきい値の制御法およ
び素子分離構造が一部異なっている。また、図19で
は、p 型MISFETが2つ直列されたものが2つ、n型MISFE
Tが2つ直列されたものが2つ形成されている。FIG. 18 is a plan view showing the structure of the third embodiment of the present invention. FIG. 18 is a top view in which the wiring layer and the contact layer are omitted, and FIGS. 19 (a) and 19 (b) are cross-sectional views taken along arrows AA 'and BB' in FIG. 10, respectively. First and second
The same reference numerals are given to the same portions as those of the embodiment, and the detailed description is omitted. This embodiment is partially different from the second embodiment in the method of controlling the threshold value of the transistors connected in series and the element isolation structure. In FIG. 19, two p-type MISFETs are connected in series, and two n-type MISFETs are connected.
Two Ts in series are formed.
【0088】図19(a)に示す1つの半導体島状領域
に形成された隣接するp型MISFETは、直列接続したトラ
ンジスタで共有されたp 型半導体からなるソースドレイ
ン領域15を備えている。さらに、ゲート電極10を挟ん
でp 型領域15と対向して、p 型半導体からなる領域11
が形成されている。これら、領域15および領域11は、
p 型MISFETのソース領域およびドレイン領域、またはド
レイン領域およびソース領域を形成している。さらに、
ゲート電極10とゲート絶縁膜9 下のn 型不純物添加から
なる領域4 が、p 型MISFETのチャネル領域となってい
る。ここで、このチャネル領域の下の空乏化していない
領域(図19の点線部)をボディ領域20という。An adjacent p-type MISFET formed in one semiconductor island region shown in FIG. 19A has a source / drain region 15 made of a p-type semiconductor shared by transistors connected in series. Further, a region 11 made of a p-type semiconductor is opposed to the p-type region 15 with the gate electrode 10 interposed therebetween.
Are formed. These regions 15 and 11 are:
A source region and a drain region or a drain region and a source region of the p-type MISFET are formed. further,
A region 4 under the gate electrode 10 and the gate insulating film 9 and doped with an n-type impurity is a channel region of the p-type MISFET. Here, an undepleted region (dotted line in FIG. 19) below the channel region is referred to as a body region 20.
【0089】さらに、p 型ソース・ドレイン領域11とn
型ボディ領域20との接合の下または側面には、例えば
1018〜1020cm-3n 型不純物としてP 、As、またはSbを添
加した領域19が形成されており、pn接合のトンネルリ
ーク電流が増加するように設定してある。ここで、領域
19はソース・ドレイン領域11に接して選択的に形成さ
れ、共有されるソースドレイン領域15やダミーソース
ドレイン領域11''' には形成されない。さらに、領域11
のゲート電極10が形成されない側の側面には、フィール
ドシールド分離を行うためのダミーゲート電極10''が形
成されている。このダミーゲートは、例えば酸化膜から
なる素子分離13に側面を接した部分のダミーの11と同
じ導電型を有するダミーソースドレイン領域11''' を、
ソース・ドレイン領域11から電気的に分離するためのゲ
ートであり、ダミーソースドレイン領域11''' と基板4
との素子分離13に沿った側面リークの影響を小さくす
るためのものであり、通常VDD に接続され遮断状態とな
っている。また、図の中央のダミーゲート10''は、2つ
のp 型MISFETのソース・ドレイン領域11をフィールドシ
ールド分離するためのものであり、通常VDD に接続され
遮断状態となっている。図19では、1つの半導体島状
領域に対して、回路素子として用いられる4つのp 型MIS
FET、すなわちQp1 、Qp2 、Qp3 、Qp4 を形成した例を
示しているが、A-A'方向に半導体島状領域を延ばして、
フィールドシールドゲートを形成することにより、さら
に多く形成しても構わない。Further, the p-type source / drain regions 11 and n
Below or on the side of the junction with the mold body region 20, for example
A region 19 to which P, As, or Sb is added as an 10 18 to 10 20 cm −3 n-type impurity is formed, and the region 19 is set so as to increase the tunnel leakage current of the pn junction. Here, the region 19 is selectively formed in contact with the source / drain region 11, and is not formed in the shared source / drain region 15 or the dummy source / drain region 11 ″ ′. In addition, area 11
On the side surface on which the gate electrode 10 is not formed, a dummy gate electrode 10 ″ for performing field shield separation is formed. The dummy gate has a dummy source / drain region 11 ′ ″ having the same conductivity type as the dummy 11 in a portion in contact with the element isolation 13 made of, for example, an oxide film.
This is a gate for electrically separating the source / drain region 11 from the source / drain region 11.
This is to reduce the influence of the side leakage along the element isolation 13 and is normally connected to VDD and is in a cutoff state. The dummy gate 10 ″ at the center of the figure is for separating the source / drain regions 11 of the two p-type MISFETs from each other in a field shield, and is normally connected to VDD and is in a cut-off state. FIG. 19 shows four p-type MISs used as circuit elements for one semiconductor island region.
An example in which FETs, that is, Qp1, Qp2, Qp3, and Qp4 are formed is shown. However, by extending the semiconductor island region in the AA ′ direction,
More field shield gates may be formed.
【0090】一方、図19(b)に示す1つの半導体島
状領域に形成された隣接するn型MISFETは、直列接続し
たトランジスタで共有されたn 型半導体からなるソース
ドレイン領域15' を備えている。さらに、ゲート電極
10' を挟んでn 型ソースドレイン領域15' と対向し
て、n 型半導体からなるソース・ドレイン領域11' が形
成されている。これら、領域15' および領域11' は、
n 型MISFETのソース領域およびドレイン領域、またはド
レイン領域およびソース領域を形成している。さらに、
ゲート電極10' とゲート絶縁膜9 下のp 型不純物添加か
らなる領域4'が、n 型MISFETのチャネル領域となってい
る。On the other hand, the adjacent n-type MISFET formed in one semiconductor island region shown in FIG. 19B has a source / drain region 15 ′ made of an n-type semiconductor shared by transistors connected in series. I have. In addition, the gate electrode
A source / drain region 11 'made of an n-type semiconductor is formed opposite to the n-type source / drain region 15' with the 10 'interposed therebetween. These regions 15 'and 11'
A source region and a drain region or a drain region and a source region of the n-type MISFET are formed. further,
A region 4 'formed by adding a p-type impurity under the gate electrode 10' and the gate insulating film 9 is a channel region of the n-type MISFET.
【0091】さらに、n 型ソース・ドレイン領域11' と
p 型ボディ領域20' との接合の下または側面には、例え
ば1018〜1020cm-3n 型不純物としてB,またはInを添加し
た領域19' が形成されており、pn接合のトンネルリー
ク電流が増加するように設定してある。ここで、領域1
9' はソース・ドレイン領域11' に接して選択的に形成
され、共有されるソースドレイン領域15' やダミーソ
ースドレイン領域11''''には形成されない。さらに、1
1' のゲート電極10' が形成されない側の側面には、フ
ィールドシールド分離を行うためのダミーゲート電極1
0''が形成されている。このダミーゲート電極10''は、
例えば酸化膜からなる素子分離13に側面を接した部分
のダミーの11' と同じ導電型を有するダミーソースドレ
イン領域11''''を、ソース・ドレイン領域11' から電気
的に分離するためのゲートであり、ダミーソースドレイ
ン領域11''''と基板4'との素子分離13に沿った側面リ
ークの影響を小さくするためのものでであり、通常0Vに
接続され遮断状態となっている。また、図の中央のダミ
ーゲート電極10''は、2つのn 型MISFETのソース・ドレ
イン領域11をフィールドシールド分離するためのための
ものであり、通常0Vに接続され遮断状態となっている。
図19では、1つの半導体島状領域に対して、回路素子
として用いられる4 つのn 型MISFET、すなわちQn1 、Qn
2 、Qn3 、Qn4 を形成した例を示しているが、B-B'方向
に半導体島状領域を延ばして、フィールドシールドゲー
トを形成することにより、さらに多く形成しても構わな
い。Further, n-type source / drain regions 11 'and
'Under or side of the bond and, for example, 10 18 to 10 20 cm as -3 n-type impurity B or regions 19 added an In,' p-type body region 20 is formed, the pn junction tunneling leakage The current is set to increase. Here, area 1
9 'is selectively formed in contact with the source / drain region 11', and is not formed in the shared source / drain region 15 'or the dummy source / drain region 11 "". In addition, 1
On the side surface on which the gate electrode 10 'of 1' is not formed, a dummy gate electrode 1 for performing field shield isolation is provided.
0 '' is formed. This dummy gate electrode 10 ''
For example, a dummy source / drain region 11 ″ ″ having the same conductivity type as the dummy 11 ′ in a portion in contact with the side surface of the element isolation 13 made of an oxide film is electrically separated from the source / drain region 11 ′. The gate is for reducing the influence of side leakage along the element isolation 13 between the dummy source / drain region 11 '''' and the substrate 4 ', and is normally connected to 0 V and is in a cutoff state . The dummy gate electrode 10 ″ in the center of the figure is for separating the source / drain regions 11 of the two n-type MISFETs from each other in a field shield, and is normally connected to 0 V and is in a cutoff state.
In FIG. 19, four n-type MISFETs used as circuit elements, ie, Qn1 and Qn
2, an example in which Qn3 and Qn4 are formed is shown, but more may be formed by extending the semiconductor island region in the BB 'direction and forming a field shield gate.
【0092】ここで、図18のように、n 型MISFETおよ
びp 型MISFETはアレイ状に形成されることが、金属配線
の結線によって多段の論理回路を形成するには望まし
い。ここで、ゲート電極10および10' は、しきい値を制
御するために、異なる導電型を有する半導体であっても
よい。具体的には、ゲート電極10としては、1019cm-3以
上B を添加したポリシリコン電極であり、ゲート電極1
0' としては、1019cm-3以上P またはAsを添加したポリ
シリコン電極であればよい。Here, it is desirable that the n-type MISFET and the p-type MISFET are formed in an array as shown in FIG. 18 in order to form a multi-stage logic circuit by connecting metal wirings. Here, the gate electrodes 10 and 10 ′ may be semiconductors having different conductivity types to control the threshold. Specifically, the gate electrode 10 is a polysilicon electrode to which B is added at 10 19 cm −3 or more, and the gate electrode 1
As 0 ′, a polysilicon electrode to which P or As is added to 10 19 cm −3 or more may be used.
【0093】また、ゲート電極10および10' の側面に
は、例えば、シリコン酸化膜やシリコン窒化膜から絶縁
膜3が形成されている。これは、ゲート電極10とソース
ドレイン領域15またはソース・ドレイン領域11との電
気的絶縁を良好に保つためのものである。さらに、半導
体島状領域間には、例えば、シリコン酸化膜からなる素
子分離絶縁膜13が形成されている。さらに、MISFET上
部には、例えば、シリコン酸化膜からなる層間絶縁膜1
2が形成されている。On the side surfaces of the gate electrodes 10 and 10 ', an insulating film 3 is formed of, for example, a silicon oxide film or a silicon nitride film. This is to maintain good electrical insulation between the gate electrode 10 and the source / drain region 15 or the source / drain region 11. Furthermore, an element isolation insulating film 13 made of, for example, a silicon oxide film is formed between the semiconductor island regions. Further, an interlayer insulating film 1 made of, for example, a silicon oxide film is formed on the MISFET.
2 are formed.
【0094】本実施形態に特徴的なことは、図19
(a)において、隣接するトランジスタが共有するp 型
ソースドレイン領域15とゲート電極10を挟んで対向す
るp 型ソース・ドレイン領域11の下部または側面に接す
るように、ボディ領域20と同じ導電性を有し、かつ、不
純物濃度が高いn 型半導体領域19が形成され、ボディ
領域20とソース・ドレイン領域11との逆方向バイアス時
の抵抗をボディ領域20とソースドレイン領域15との抵
抗よりも減少させていることである。The feature of this embodiment is that FIG.
2A, the same conductivity as that of the body region 20 is provided so as to be in contact with the lower portion or the side surface of the p-type source / drain region 11 opposed to the p-type source / drain region 15 shared by the adjacent transistors with the gate electrode 10 interposed therebetween. An n-type semiconductor region 19 having a high impurity concentration is formed, and the resistance at the time of reverse bias between the body region 20 and the source / drain region 11 is smaller than the resistance between the body region 20 and the source / drain region 15. That is what we are doing.
【0095】さらに、図19(b)において、隣接する
トランジスタが共有するn 型ソースドレイン領域15'
とゲート電極10を挟んで対向するn 型ソース・ドレイン
領域11' の下部または側面に接するように、ボディ領域
20' と同じ導電性を有するp型半導体領域19' が形成
され、ボディ領域20' とソース・ドレイン領域11' との
逆方向バイアス時の抵抗をボディ領域20' とソースドレ
イン領域15' との抵抗よりも減少させていることであ
る。Further, in FIG. 19B, an n-type source / drain region 15 'shared by adjacent transistors
And the body region so as to be in contact with the lower portion or side surface of the n-type source / drain region
A p-type semiconductor region 19 'having the same conductivity as that of the body region 20' is formed. That is, it is smaller than the resistance.
【0096】このようにすることにより、ソースドレイ
ンの方向によって電流駆動能力に差を持たせることがで
きる。これを説明するために、例えば、図19(b) でQn
1 と記したn 型MISFETで、11' が0Vに接地されソース領
域となり、15' がVDD となりドレイン電極となった場
合は、領域11' とボディ領域20' との間の抵抗が、領域
15' とボディ領域20' との間の抵抗よりも低いため、
抵抗分割によりボディの電圧が0Vに近くなる。逆に、1
5' が0Vに接地されソース領域となり、11' がVDD とな
りドレイン電極となった場合は、領域11' とボディ領域
20' との間の抵抗が、領域15' とボディ領域20' との
間の抵抗よりも低いため、抵抗分割によりボディの電圧
がVDD に近くなる。ここで,n 型MISFETではボディの電
圧が低下するとしきい値が基板バイアス効果によって上
昇するため、15' がソース領域となった方が、15'
がドレイン領域となるよりもしきい値が低くなる。特
に、トランジスタが部分空乏化トランジスタの場合、電
気的に中性のボディ領域形成されるので、本実施形態と
しては望ましい形態となる。In this way, the current driving capability can be made different depending on the direction of the source and the drain. In order to explain this, for example, Qn in FIG.
In the n-type MISFET described as 1, when 11 'is grounded to 0V and becomes a source region, and 15' becomes VDD and becomes a drain electrode, the resistance between the region 11 'and the body region 20' becomes the region 15 '. Is lower than the resistance between the '
The voltage of the body becomes close to 0V by resistance division. Conversely, 1
If 5 'is grounded to 0V and becomes the source region, and 11' becomes VDD and becomes the drain electrode, the region 11 'and the body region
Since the resistance between the region 20 'and the region 20' is lower than the resistance between the region 15 'and the body region 20', the voltage of the body becomes close to VDD due to the resistance division. Here, in the n-type MISFET, when the voltage of the body decreases, the threshold value increases due to the substrate bias effect.
Becomes lower than that of the drain region. In particular, when the transistor is a partially depleted transistor, an electrically neutral body region is formed, which is a desirable mode for the present embodiment.
【0097】以上から、電流の流す方向によって、しき
い値が変化するトランジスタを用いれば、第2の実施形
態で説明したのと同様の論理回路を形成できる事は明ら
かである。例えば、図20(b) にスタティック2 入力NA
NDに対する回路図および、図20(a) に図20(b) に対
応するスタティック2 入力NANDに対する配線層のレイア
ウトを示す。これらは、図18のトランジスタ配置を用
いている。p 型MISFETのフィールドシールドゲート10''
に対するVDD 電源線17' との接続コンタクト26''、
および、n 型MISFETのフィールドシールドゲート10''に
対するVDD 電源線17''との接続コンタクト26''を除
けば、図16(a) および図15(a) と同様に回路および
レイアウト構成できる。また図には示していないが、第
2の実施形態の他の論理素子、2 入力NOR やクロックド
ゲートも同様に形成できることは明らかである。From the above, it is clear that a logic circuit similar to that described in the second embodiment can be formed by using a transistor whose threshold value changes depending on the direction of current flow. For example, FIG. 20 (b) shows a static 2-input NA
FIG. 20A shows a circuit diagram for ND, and FIG. 20A shows a layout of a wiring layer for a static two-input NAND corresponding to FIG. 20B. These use the transistor arrangement of FIG. p-type MISFET field shield gate 10 ''
Contact 26 ″ with the VDD power supply line 17 ′,
The circuit and layout can be configured in the same manner as in FIGS. 16 (a) and 15 (a) except for the connection contact 26 '' for connecting the VDD power supply line 17 '' to the field shield gate 10 '' of the n-type MISFET. Although not shown in the drawing, it is apparent that other logic elements, a two-input NOR and a clocked gate of the second embodiment can be formed in the same manner.
【0098】本実施形態で、領域19および19' は、
例えばArやN2、Ge、F2を1013〜1016cm-2注入して形成し
た領域を、領域11および11' の空乏層および、ボディか
らの少数キャリアの拡散長内に形成し代替してもよい。
このようなイオンでは、ソースドレイン層とボディ電極
との間の接合に、発生中心となる欠陥を形成し逆方向電
流が増加するため、同様の効果が得られる。In this embodiment, the regions 19 and 19 'are
For example, Ar or N2, Ge, F2 and 10 13 ~10 16 cm -2 implanted formed region, the depletion layer region 11 and 11 'and, in an alternative form in the diffusion length of the minority carriers from the body Is also good.
Such ions form a defect at the junction between the source / drain layer and the body electrode, which is a generation center, and increase the reverse current, so that the same effect can be obtained.
【0099】本実施形態では、第2の実施形態の(3)
の効果に加えて、以下のような効果が得られる。 (1)19の不純物添加量および位置を調整することに
より、p 型MISFETのソースおよびドレインの電流方向に
よるしきい値の差を制御することができる。また、1
9' の不純物添加量および位置を調整することにより、
n 型MISFETのソースおよびドレインの電流方向によるし
きい値の差をp 型MISFETと独立に制御することができ
る。In this embodiment, (3) of the second embodiment
In addition to the effects described above, the following effects can be obtained. (1) By adjusting the amount and position of impurity addition in 19, the difference in threshold value depending on the current direction of the source and drain of the p-type MISFET can be controlled. Also, 1
By adjusting the doping amount and position of 9 ',
The difference in threshold value depending on the current direction of the source and drain of the n-type MISFET can be controlled independently of the p-type MISFET.
【0100】(2)接合特性が悪い11または11' の領域
がドレインとなるのは、トランジスタを直列に形成した
場合に限られ、通常、接合特性が良い15または15'
の領域をドレインとして用いることができる。よって、
全ソースドレイン領域に19' を形成した場合に比較し
て、ドレイン耐圧を向上させることができる。さらに、
直列接続したトランジスタで電流を流すと、複数のトラ
ンジスタによって電圧分配が生じるために、個々のトラ
ンジスタのドレインとソース間に印加される電圧が低下
する。よって、この場合、電子- 正孔対が生じる確率が
低くなり、ホットエレクトロンによる劣化現象も起きに
くくなる。(2) The region 11 or 11 'having poor junction characteristics becomes a drain only when transistors are formed in series, and usually 15 or 15' having good junction characteristics.
Region can be used as a drain. Therefore,
The drain withstand voltage can be improved as compared with the case where 19 'is formed in all the source / drain regions. further,
When a current flows through the transistors connected in series, the voltage applied between the drain and the source of each transistor decreases because voltage distribution occurs by the plurality of transistors. Therefore, in this case, the probability of generation of electron-hole pairs is reduced, and deterioration due to hot electrons is less likely to occur.
【0101】[0101]
【発明の効果】以上述べたように本発明によれば、ゲー
トアレイ構造からなる半導体装置に、各トランジスタの
チャネル領域と対向する支持基板内にバックゲート電極
を設けており、ドレインと対向する位置には支持基板に
空乏層が形成されるようにしている。そのため、ソース
ドレイン電極と支持基板との間の寄生容量が低減され
る。As described above, according to the present invention, a back gate electrode is provided in a support substrate facing a channel region of each transistor in a semiconductor device having a gate array structure, and a position facing a drain is provided. , A depletion layer is formed on the supporting substrate. Therefore, the parasitic capacitance between the source / drain electrodes and the supporting substrate is reduced.
【図1】 本発明の第1の実施形態に係わるSOI −MISF
ETの概略断面図。FIG. 1 shows an SOI-MISF according to a first embodiment of the present invention.
FIG. 2 is a schematic sectional view of the ET.
【図2】 本発明の第1の実施形態に係わるSOI −MISF
ETの概略断面図。FIG. 2 shows an SOI-MISF according to the first embodiment of the present invention.
FIG. 2 is a schematic sectional view of the ET.
【図3】 本発明の第1の実施形態に係わるSOI −MISF
ETの概略平面図。FIG. 3 shows an SOI-MISF according to the first embodiment of the present invention.
The schematic plan view of ET.
【図4】 本発明の第1の実施形態に係わるSOI −MISF
ETの概略回路図。FIG. 4 is an SOI-MISF according to the first embodiment of the present invention.
Schematic circuit diagram of ET.
【図5】 本発明の第1の実施形態に係わるSOI −MISF
ETの概略回路図。FIG. 5 shows an SOI-MISF according to the first embodiment of the present invention.
Schematic circuit diagram of ET.
【図6】 本発明の第1の実施形態に係わるSOI −MISF
ETの概略回路図。FIG. 6 shows an SOI-MISF according to the first embodiment of the present invention.
Schematic circuit diagram of ET.
【図7】 本発明の第1の実施形態のしきい値のバック
ゲート電圧依存性のグラフ。FIG. 7 is a graph of the back gate voltage dependence of the threshold value according to the first embodiment of the present invention.
【図8】 本発明の第1の実施形態のしきい値無変動を
実現するバックゲート電圧のグラフ。FIG. 8 is a graph of a back gate voltage for realizing no threshold fluctuation according to the first embodiment of the present invention.
【図9】 本発明の第1の実施形態の電流駆動能力一定
を実現するバックゲート電圧のグラフ。FIG. 9 is a graph of a back gate voltage for realizing a constant current driving capability according to the first embodiment of the present invention.
【図10】 本発明の第2の実施形態に係わるSOI −MI
SFETの概略平面図。FIG. 10 shows an SOI-MI according to a second embodiment of the present invention.
FIG. 2 is a schematic plan view of an SFET.
【図11】 本発明の第2の実施形態に係わるSOI −MI
SFETの概略断面図。FIG. 11 shows SOI-MI according to a second embodiment of the present invention.
FIG. 2 is a schematic sectional view of an SFET.
【図12】 本発明の第2の実施形態に係わるSOI −MI
SFETの概略断面図。FIG. 12 shows an SOI-MI according to a second embodiment of the present invention.
FIG. 2 is a schematic sectional view of an SFET.
【図13】 本発明の第2の実施形態に係わるSOI −MI
SFETの概略断面図。FIG. 13 shows an SOI-MI according to the second embodiment of the present invention.
FIG. 2 is a schematic sectional view of an SFET.
【図14】 本発明の第2の実施形態のトランジスタの
ソースドレイン方向によるしきい値変化を説明する図。FIG. 14 is a diagram illustrating a change in a threshold value according to a source / drain direction of a transistor according to a second embodiment of the present invention.
【図15】 本発明の第2の実施形態に係わるSOI −MI
SFETの概略回路図。FIG. 15 shows an SOI-MI according to the second embodiment of the present invention.
FIG. 2 is a schematic circuit diagram of an SFET.
【図16】 本発明の第2の実施形態に係わるSOI −MI
SFETの概略平面図。FIG. 16 shows SOI-MI according to the second embodiment of the present invention.
FIG. 2 is a schematic plan view of an SFET.
【図17】 本発明の第2の実施形態に係わるSOI −MI
SFETの概略平面図及び回路図。FIG. 17 shows an SOI-MI according to the second embodiment of the present invention.
1 is a schematic plan view and a circuit diagram of an SFET.
【図18】 本発明の第3の実施形態に係わるSOI −MI
SFETの概略平面図。FIG. 18 shows an SOI-MI according to a third embodiment of the present invention.
FIG. 2 is a schematic plan view of an SFET.
【図19】 本発明の第3の実施形態に係わるSOI −MI
SFETの概略断面図。FIG. 19 shows an SOI-MI according to the third embodiment of the present invention.
FIG. 2 is a schematic sectional view of an SFET.
【図20】 本発明の第3の実施形態に係わるSOI −MI
SFETの概略平面図及び回路図。FIG. 20 shows an SOI-MI according to the third embodiment of the present invention.
1 is a schematic plan view and a circuit diagram of an SFET.
【図21】 従来のSOI −MISFETの概略断面図。FIG. 21 is a schematic sectional view of a conventional SOI-MISFET.
【図22】 従来のSOI −MISFETの概略回路図。FIG. 22 is a schematic circuit diagram of a conventional SOI-MISFET.
1:n型領域 2:p型領域 3:絶縁膜 4:チャネル領域 5:支持基板 6:絶縁膜 7:電圧源 8:電圧供給する制御回路 9:ゲート絶縁膜 10:ゲート電極 11:ソース・ドレイン領域 12:層間絶縁膜 13:素子分離絶縁膜 14:コンタクト 15:直列接続したトランジスタで共有されたソースド
レイン領域 16:コンタクト 17及び18:電極 19:p型半導体領域 20:ボディ領域1: n-type region 2: p-type region 3: insulating film 4: channel region 5: support substrate 6: insulating film 7: voltage source 8: control circuit for supplying voltage 9: gate insulating film 10: gate electrode 11: source electrode Drain region 12: Interlayer insulating film 13: Element isolation insulating film 14: Contact 15: Source / drain region shared by transistors connected in series 16: Contact 17 and 18: Electrode 19: P-type semiconductor region 20: Body region
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F110 AA02 AA08 AA09 AA30 BB02 BB04 CC02 CC10 DD05 DD13 DD14 DD22 EE03 EE04 EE09 EE28 EE30 EE31 EE50 FF01 FF02 FF03 FF04 GG01 GG22 GG32 GG34 HJ01 HJ04 HJ30 HL03 HL04 HL06 NN02 NN23 NN66 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F110 AA02 AA08 AA09 AA30 BB02 BB04 CC02 CC10 DD05 DD13 DD14 DD22 EE03 EE04 EE09 EE28 EE30 EE31 EE50 FF01 FF02 FF03 FF04 GG01 GG22 GG32 GG34 HJ01 HL04 NN
Claims (6)
域と、 この第1の不純物領域に隣接して形成された第2導電型
の第1のチャネル領域と、 この第1のチャネル領域に隣接して形成された第1導電
型の第2の不純物領域と、 この第2の不純物領域に隣接して形成された第2導電型
の第2のチャネル領域と、 この第2のチャネル領域に隣接して形成された第1の導
電型の第3の不純物領域と、 前記第1のチャネル領域上に形成された第1のゲート絶
縁膜と、 前記第2のチャネル領域上に形成された第2のゲート絶
縁膜と、 前記第1のゲート絶縁膜上に形成された第1のゲート電
極と、 前記第2のゲート絶縁膜上に形成された第2のゲート電
極と、 前記第1のチャネル領域の下に前記絶縁膜を介して形成
される第1導電型の第1のバックゲート電極と、 前記第2のチャネル領域の下に前記絶縁膜を介して形成
される第1導電型の第2のバックゲート電極とを備える
ことを特徴とする半導体装置。An insulating film, a first impurity region of a first conductivity type formed on the insulating film, and a first impurity region of a second conductivity type formed adjacent to the first impurity region. A channel region; a second conductivity type second impurity region formed adjacent to the first channel region; and a second conductivity type second impurity region formed adjacent to the second impurity region. A channel region; a third impurity region of a first conductivity type formed adjacent to the second channel region; a first gate insulating film formed on the first channel region; A second gate insulating film formed on a second channel region; a first gate electrode formed on the first gate insulating film; and a second gate insulating film formed on the second gate insulating film. And a second gate electrode formed under the first channel region via the insulating film. A first back gate electrode of a first conductivity type; and a second back gate electrode of a first conductivity type formed under the second channel region via the insulating film. Semiconductor device.
覆う第2導電型の第1の半導体領域を備えることを特徴
とする請求項1記載の半導体装置。2. The semiconductor device according to claim 1, further comprising a first semiconductor region of a second conductivity type covering said first and second back gate electrodes.
位を供給する第1の電源と、 前記第2のバックゲート電極に前記第1の電位とは異な
る第2の電位を供給する第2の電源とを備えることを特
徴とする請求項1に記載の半導体装置。3. A first power supply for supplying a first potential to the first back gate electrode, and a second power supply for supplying a second potential different from the first potential to the second back gate electrode. The semiconductor device according to claim 1, further comprising two power supplies.
域と、 この第1の不純物領域に隣接して形成された第2導電型
の第1のチャネル領域と、 この第1のチャネル領域に隣接して形成された第1導電
型の第2の不純物領域と、 この第2の不純物領域に隣接して形成された第2導電型
の第2のチャネル領域と、 この第2のチャネル領域に隣接して形成された第1の導
電型の第3の不純物領域と、 前記第1のチャネル領域上に形成された第1のゲート絶
縁膜と、 前記第2のチャネル領域上に形成された第2のゲート絶
縁膜と、 前記第1のゲート絶縁膜上に形成された第1のゲート電
極と、 前記第2のゲート絶縁膜上に形成された第2のゲート電
極と、 前記第2の不純物領域下に絶縁膜を介して形成された第
1導電型の第4の不純物領域と、 前記第4の不純物領域を挟む一対のうち、いづれか一方
に第2の導電型の第5の不純物領域とを備えることを特
徴とする半導体装置。4. An insulating film, a first conductive type first impurity region formed on the insulating film, and a second conductive type first impurity region formed adjacent to the first impurity region. A channel region; a second conductivity type second impurity region formed adjacent to the first channel region; and a second conductivity type second impurity region formed adjacent to the second impurity region. A channel region; a third impurity region of a first conductivity type formed adjacent to the second channel region; a first gate insulating film formed on the first channel region; A second gate insulating film formed on a second channel region; a first gate electrode formed on the first gate insulating film; and a second gate insulating film formed on the second gate insulating film. And a first conductive layer formed under the second impurity region with an insulating film interposed therebetween. A fourth impurity region of the mold, of a pair sandwiching the fourth impurity region, the semiconductor device characterized by In any or the other and a second conductivity type fifth impurity regions.
域と、 この第1の不純物領域に隣接して形成された第2導電型
の第1のチャネル領域と、 この第1のチャネル領域に隣接して形成された第1導電
型の第2の不純物領域と、 この第2の不純物領域に隣接して形成された第2導電型
の第2のチャネル領域と、 この第2のチャネル領域に隣接して形成された第1の導
電型の第3の不純物領域と、 前記第1のチャネル領域上に形成された第1のゲート絶
縁膜と、 前記第2のチャネル領域上に形成された第2のゲート絶
縁膜と、 前記第1のゲート絶縁膜上に形成された第1のゲート電
極と、 前記第2のゲート絶縁膜上に形成された第2のゲート電
極と、 前記第2の不純物領域下に絶縁膜を介して形成された第
1導電型の第4の不純物領域と、 前記第4の不純物領域を挟んで対向している第2の導電
型の第5及び第6の不純物領域と、 前記第5の不純物領域に第1の電位を供給する第1の電
源と、 前記第6の不純物領域に前記第1の電位とは異なる第2
の電位を供給する第2の電源とを備えることを特徴とす
る半導体装置。5. An insulating film, a first conductive type first impurity region formed on the insulating film, and a second conductive type first impurity region formed adjacent to the first impurity region. A channel region; a second conductivity type second impurity region formed adjacent to the first channel region; and a second conductivity type second impurity region formed adjacent to the second impurity region. A channel region; a third impurity region of a first conductivity type formed adjacent to the second channel region; a first gate insulating film formed on the first channel region; A second gate insulating film formed on a second channel region; a first gate electrode formed on the first gate insulating film; and a second gate insulating film formed on the second gate insulating film. And a first conductive layer formed under the second impurity region with an insulating film interposed therebetween. A fourth potential region, a fifth and a sixth impurity regions of a second conductivity type facing each other with the fourth impurity region interposed therebetween, and a first potential applied to the fifth impurity region. A first power supply to be supplied; and a second power supply different from the first potential to the sixth impurity region.
And a second power supply for supplying a potential of the semiconductor device.
域と、 この第1の不純物領域に隣接して形成された第2導電型
の第1のチャネル領域と、 この第1のチャネル領域に隣接して形成された第1導電
型の第2の不純物領域と、 この第2の不純物領域に隣接して形成された第2導電型
の第2のチャネル領域と、 この第2のチャネル領域に隣接して形成された第1の導
電型の第3の不純物領域と、 前記第1のチャネル領域上に形成された第1のゲート絶
縁膜と、 前記第2のチャネル領域上に形成された第2のゲート絶
縁膜と、 前記第1のゲート絶縁膜上に形成された第1のゲート電
極と、 前記第2のゲート絶縁膜上に形成された第2のゲート電
極と、 前記第1の不純物領域と前記第3の不純物領域のうち少
なくとも一方と絶縁膜との間に前記第1乃至第2のチャ
ネル領域よりも不純物濃度の高い第2導電型の第4 の不
純物領域を備えることを特徴とする半導体装置。6. An insulating film, a first conductive type first impurity region formed on the insulating film, and a second conductive type first impurity region formed adjacent to the first impurity region. A channel region; a first conductivity type second impurity region formed adjacent to the first channel region; and a second conductivity type second impurity region formed adjacent to the second impurity region. A channel region; a third impurity region of a first conductivity type formed adjacent to the second channel region; a first gate insulating film formed on the first channel region; A second gate insulating film formed on a second channel region; a first gate electrode formed on the first gate insulating film; and a second gate insulating film formed on the second gate insulating film. 2 gate electrodes, at least one of the first impurity region and the third impurity region. Wherein a is also provided with one and the first to fourth impurity region of the second high second conductivity type impurity concentration than the channel region between the insulating film.
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