JP5330323B2 - 微細空間への絶縁物充填方法 - Google Patents

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Description

本発明は、半導体基板に設けられた微細空間、例えば、貫通孔又は非貫通孔内に、絶縁物を充填する方法に関する。
シリコン基板などの半導体基板では、その内部に絶縁物を充填する構造をとることがある。その代表的な例は、半導体基板に多数の貫通電極を設けるTSV(Through-Silicon-Via)技術において、貫通電極の周りに電気絶縁層を設ける場合である。
TSV技術の適用した場合の電気絶縁の手段として、特許文献1は、シリコン基板を貫通する貫通電極を、間隔を隔てて取り囲むように、シリコン基板を貫通するリング状の分離溝を設け、分離溝の底面及び側面上に直接シリコン膜を形成し、次に分離溝内に残された隙間を埋めるように、シリコン膜上に絶縁膜を形成し、分離溝の内周側面及び外周側面とそれぞれ接するシリコン膜の表面を熱酸化して、シリコン熱酸化膜とする技術を開示している。
しかし、分離溝の底面及び側面上に直接、シリコン膜を形成する工程、シリコン膜形成後に、分離溝内に残された隙間を埋めるようにシリコン膜上に絶縁膜を形成する工程、更に、シリコン膜の表面を熱酸化する工程が必要であり、工程が複雑で、長くならざるを得ない。従来の平面的配置技術をTSV技術によって置き換える際に、工業的量産上、重要視されるのは、コスト・パフォーマンスであり、上述した先行技術では、この要請に充分には応えることができない。
更に、上述した先行技術では、膜によって分離溝を満たそうとするものであるため、分離溝の溝幅は、例えば2μm前後の極めて狭小の値にせざるを得ず、ウエハの通常の厚みを考慮すると、分離溝のアスペクト比は、100〜200にもなってしまう。このため、分離溝に対するシリコン膜形成工程が困難になる。
上述したTSV技術は、センサーモジュル、光電気モジュール、ユニポーラトランジスタ、MOS FET、CMOS FET、メモリーセル、もしくは、それらの集積回路部品(IC)、又は各種スケールのLSI、発光ダイオード、太陽電池など、半導体基板を機能要素とする電子デバイスに広く適用され得るものであるが、何れの場合にも、上述した問題点が発生する。
特開2008−251964号公報
本発明の課題は、半導体基板に設けられた微細空間内に、充填不全などを回避して、絶縁物を確実に充填しえる方法を提供することである。
本発明のもう一つの課題は、半導体基板に設けられた微細空間内に絶縁物を充填する場合に、コストダウンに有効な方法を提供することである。
上述した課題を解決するため、本発明は、半導体基板に設けられた微細空間内に絶縁物を充填する方法であって、前記微細空間の開口する前記半導体基板の一面側から、前記微細空間内に流動性絶縁物を充填し、前記流動性絶縁物を、加圧したままで、硬化させる工程を含む。
上述したように、本発明に係る方法では、流動性絶縁物を、加圧したままで、硬化させる工程を含むから、外部から加えられる強制外力によって、絶縁物を微細空間の底部まで充分に充填するとともに、熱収縮による絶縁物の変形を抑えることができる。このため、空隙やボイドなどを生じることなく、微細空間を絶縁物によって満たし、充填不全などを回避しえる。
本発明において、強制外力とは、自然放置したときに加わる圧力、典型的には、大気圧は含まないことを意味する。この強制外力は、圧力または遠心力から選択された少なくとも一種で与えられる。前記圧力は、正圧で与えられてもよいし、負圧で与えられてもよい。負圧の場合、吸引力となる。前記圧力は、具体的には、プレス圧又はガス圧で与えられる。
加圧のための強制外力の別の形態として、射出機による射出圧力を利用する形態もある。この場合は、半導体基板の開口面上に射出機によって流動性絶縁物を供給し、その射出圧力による強制外力を印加したままで、流動性絶縁物を冷却し硬化させる。
強制外力を印加する場合、加圧・硬化工程の初期の段階では、静圧のみならず、動圧も積極的に利用し、動圧によるダイナミックな押込み動作を行わせることが好ましい。この手法によれば、流動性絶縁物を、微細空間の底部まで確実に到達させ、底部に未充填領域が生じるのを回避しえる。
本発明において、工程の少なくとも一部は、真空チャンバ内の減圧雰囲気内で実行される。真空チャンバ内の減圧雰囲気により、流動性絶縁物を、微細空間に真空吸引することができるからである。減圧雰囲気とは、大気圧を基準にして、それよりも低い圧力の雰囲気をいう。
本発明に係る方法を示すフローチャートである。 図1に示した工程の後に実行されることのある工程を示す図である。
図1を参照すると、この実施の形態に示す方法は、準備工程、流し込み工程、及び加圧・硬化工程を含んでいる。もっとも、これらの工程の区別は、単に説明の都合上の区別に過ぎない。以下、工程順に説明する。
(A)準備工程
まず、真空チャンバ1の内部に設けられた支持具3の上に、処理対象となる半導体基板2を設置する。半導体基板2は、微細空間21を有している。微細空間21は、半導体基板2の外面に開口している必要はあるが、その口形、経路及び数等は任意である。図示の貫通孔である必要はないし、非貫通孔であってもよい。円筒、角筒状又は特許文献1に開示されているリング状の分離溝であってもよいし、図示の縦方向のみならず、これと直交する横方向に連なるような複雑な形状であってもよい。
半導体基板2の代表例は、半導体デバイス用ウエハであるが、これに限定されない。本発明は、半導体基板2に存在する微細空間21に絶縁物を充填し固化する必要のある場合に、広く適用できる。
半導体基板2としてウエハが選択された場合、その物性、構造などは、対象とするデバイスの種類によって異なる。例えば、半導体デバイスの場合には、Siウエハ、SiCウエハ又はSOIウエハ等が用いられる。光デバイスなどの製造においても、その要求に沿った物性及び構造を持つウエハが用いられる。ウエハにおいて、微細空間21は、一般には、貫通孔、非貫通孔(盲孔)又はビア・ホールと称される。この微細空間21は、例えば、孔径が10μm〜60μmである。ウエハ自体の厚みは、通常、数十μmである。したがって、微細空間21はかなり高いアスペクト比を持つことになる。これが、流動性絶縁物4を微細空間21に充填する際の問題点を生じる大きな理由となるのである。
次に、真空チャンバ1に対して真空引きを実行し、真空チャンバ1の内圧を、例えば真空度10-3Pa程度まで減圧する。もっとも、この真空度は一例であって、これに限定されるものではない。
(B)流し込み工程
次に、流し込み工程では、流動性絶縁物4を、微細空間21の開口している開口面から、微細空間21内に流し込む。この流し込み工程は、真空チャンバ1の内部の減圧雰囲気内で実行されることを基本とする。これにより、流動性絶縁物4が微細空間21内に真空吸入され、微細空間21の内部に絶縁物充填層41が生じることになる。
流動性絶縁物4は、有機絶縁物のペースト、又は、液状ガラス、即ち、ガラスペーストで構成することができる。この流動性絶縁物4を、微細空間21の内部に充填し、加圧して硬化させることによって、絶縁物充填層41が形成される。従って、微細空間21の内部にペースト材料を充填し、硬化させるという簡単、かつ、安価なプロセスで、絶縁物充填層41を形成することができる。
しかも、絶縁物充填層41は、充填層であるので、成膜プロセスを必要とする従来技術と異なって、微細空間21の溝幅を狭くしなければならない理由がなくなる。このため、絶縁物充填層41の形成工程が容易化される。
流動性絶縁物4を構成する有機絶縁物としては、エポキシ樹脂、ポリイミド樹脂、ノボラック樹脂、フッ素樹脂、感光性液晶ポリマ、紫外線硬化型樹脂などを挙げることができる。絶縁物充填層41を構成する無機絶縁物としては、ガラスを主成分とするものが、その典型例である。ガラス材料としては、種々のものを用い得る。
流し込み工程は、流動性絶縁物4を加圧する工程を含むことができる。この工程では、絶縁物に対して、静圧のみならず、動圧をも与えることが好ましい。動圧のダイナミックな押込み作用により、流動性絶縁物4を、微細空間21に対して、強制的に流し込むことができるからである。加圧は、機械的なプレス手段を用いたプレス圧として与えてもよいし、孔版及びスキージを用いた押込み力として与えてもよいし、真空チャンバ1内の雰囲気ガス圧を、減圧状態から増圧するによって与えてもよい。減圧状態からの増圧分により、いわゆる差圧充填が実行される。
真空チャンバ1の内部のガス圧を増圧する場合には、真空チャンバ1内にN2ガスなどの不活性ガスを供給して、絶縁物材料の酸化を防止しつつ、そのガス圧を加圧するのが好ましい。真空チャンバ1内のガス圧は、一例であるが、0.6〜1kgf/cmの範囲で設定することができる。このガス圧に到達するまでの昇圧ー時間特性をコントロールすることにより、好適な動圧を発生させることができる。
さらに、流し込み工程は、流動性絶縁物4を、真空チャンバ1の外部に設置された射出機により射出して微細空間21に充填する工程を含むこともできる。この工程は、上述した加圧手段と組み合わせてもよいし、又は、それとは独立する手段としてもよい。
流し込み工程において、流動性絶縁物4は、半導体基板2の微細空間21の開口する開口面上に、絶縁薄膜層42が生じるように供給することが好ましい。即ち、流動性絶縁物4を、微細空間21の総容積よりも多くなるように供給する。このような工程を踏むことにより、絶縁薄膜層42に加わる動圧を利用して、押込み動作を確実に生じさせることができる。
更に、流し込み工程においては、超音波振動を利用した充填、更には遠心力を利用した充填を行なうこともできる。超音波振動充填では、半導体基板2に超音波振動を与えるか、プレス手段に超音波振動を与えるか、又は孔版及びスキージに超音波振動を与えることが考えられる。もっとも、振動効率の向上、及び、半導体基板2の共振作用による流動性絶縁物4の溢流を回避する観点から、振動周波数を適切に選択する必要がある。
(C)加圧・硬化工程
次に、加圧・硬化工程に移行する。加圧・硬化工程では、上述した流し込み工程により、微細空間21内に流動性絶縁物4を流し込んだ後、微細空間21内の絶縁物充填層41を、大気圧を超える強制外力F1を印加した状態で、冷却し硬化させる。強制外力F1は、硬化が完了するまで、継続して印加される。冷却は、基本的には室温中での徐冷であるが、室温よりも低い温度条件を設定してもよい。更に、時間経過とともに、連続的又は段階的に温度を低下させる冷却方法をとってもよい。
強制外力F1の大きさは、半導体基板2の機械的強度及び微細空間21のアスペクト比などを考慮して定める。一例として、半導体基板2がシリコンウエハである場合、強制外力F1は、大気圧超〜2kgf/cm以下の範囲で設定することが好ましい。半導体基板2の機械的強度及び微細空間21のアスペクト比が大きい場合には、更に高い圧力を印加することができる。
加圧・硬化工程で印加される強制外力F1は、プレス圧、射出圧、ガス圧又は転圧から選択された少なくとも1種で与えられる。これらの圧力を利用する場合、加圧・硬化工程の初期の段階では、静圧のみならず、動圧も積極的に利用し、動圧によるダイナミックな押込み動作を行わせることができる。これにより、空隙やボイドの発生をより確実に抑制するとともに、絶縁物充填層41が、微細空間21の底部に、より一層確実に到達するように操作することができる。
プレス圧は、機械的なプレス手段によって、また、射出圧は、射出機によって印加することができる。ガス圧は、半導体基板2を、真空チャンバ1又はそれとは別に準備された処理チャンバ内に保持したままで、その雰囲気ガス圧を上昇させることによって印加することができる。ガス圧においても、その時間的な圧力上昇特性をコントロールすることにより、加圧・硬化工程の初期の段階では、動圧を積極的に利用し、動圧によるダイナミックな押込み動作を行わせることができる。加圧・硬化工程においても、超音波振動充填及び遠心力充填を利用することができる。
加圧・硬化工程における強制外力による加圧は、流し込み工程における加圧工程から独立して実行してもよいし、連続的な関係で実行してもよい。連続的な関係で実行された場合は、両加圧工程は、一つの加圧工程として吸収されることになる。その典型例は、真空チャンバ1内のガス圧を、大気圧を超える程度まで増圧する場合、及び、半導体基板2の開口面上に射出機によって流動性絶縁物4を供給し、その射出圧力による強制外力を印加したままで、絶縁物を冷却し硬化させる場合である。もっとも、一つの加圧工程として、一体化した場合でも、印加圧力を調整することが好ましい。
上述したように、本発明では、強制外力F1を印加したままで、微細空間21内の絶縁物充填層41を冷却し硬化させる加圧・硬化工程を含むから、微細空間21内に絶縁物充填層41を確実に充填するとともに、絶縁物充填層41が硬化の過程で熱収縮したとき、印加された強制外力F1によって、熱収縮による変形に追従させることができる。このため、微細空間21を、空隙やボイドなどを生じることなく、その底部に至るまで、絶縁物充填層41によって満たすことができる。同様の理由で、絶縁物充填層41が微細空間21内で熱収縮した際に生じるべき凹面化も回避しえる。微細空間21内の絶縁物充填層41の凹面化を回避しえるから、CMP工程等が不要であり、工程の簡素化や歩留りの向上などに寄与することができる。
流し込み工程において、流動性絶縁物4を、半導体基板2の外面上に、絶縁薄膜層42が生じるように供給した場合には、この絶縁薄膜層42が圧力F1を受け、微細空間21の中に充填された絶縁物充填層41の形態に応じて膜厚が変わるなど、変化することになるので、微細空間21の中に充填され硬化した絶縁物充填層41の熱収縮による変形、及び、凹面化を確実に抑えることができる。
上述した絶縁物充填層41を、貫通電極に対する絶縁層として用いるには、例えば、図2(A)に図示するように、絶縁物充填層41に縦孔40を形成する。縦孔40は、ドライエッチィングCVD法、レーザ穿孔法など、公知の技術によって形成することができる。
そして、縦孔40内に溶融金属を充填し、硬化させることによって、図2(B)に示すように、縦孔40によって囲まれた貫通又は非貫通の電極5を形成する。これによって、半導体基板2から貫通又は非貫通の電極5を電気絶縁した構造が得られる。
溶融金属の充填及び加圧・硬化工程には、図1に示したプロセスを適用することができる。また、電極5を構成する金属材料は、半導体基板2の種類及びその目的に応じて、その組成分が選択される。電極4は、一般には、単一金属元素によって構成されるものではなく、合金化を前提とした複数金属元素を含有する。例えば、半導体基板2が、半導体ウエハであって、微細空間21の内部に、導体を形成することが目的であれば、Ag、Cu、Au、Pt、Pd、Ir、Al、Ni、Sn、In、Bi、Znの群から選択された少なくとも1種の金属元素を含む金属成分を用いることができる。
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様及び説明されない他の適用技術分野を想到しえることは自明である。
1 真空チャンバ
2 半導体基板
21 微細空間
4 絶縁物
41 充填絶縁物

Claims (1)

  1. 半導体基板に設けられた微細空間内に絶縁物を充填する工程を含む方法であって、
    前記微細空間の開口する前記半導体基板の一面側から、前記微細空間内に流動性絶縁物を充填し加圧したままで硬化させる工程を含み、
    前記加圧は、機械的なプレス手段を用いたプレス圧、前記流動性絶縁物を前記微細空間内に充填する射出機の射出圧、転圧または遠心力の少なくとも一種によって与えられるものであり、
    前記流動性絶縁物を硬化させて得られた絶縁物充填層に孔を設け、前記孔内に電極を形成する工程を含む、
    方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017065236A1 (ja) * 2015-10-15 2017-04-20 住友精密工業株式会社 充填方法および充填装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5575309B1 (ja) * 2013-08-05 2014-08-20 有限会社 ナプラ 集積回路装置
CN107210221A (zh) * 2015-02-19 2017-09-26 住友精密工业株式会社 填充方法及填充装置
JP6808882B1 (ja) * 2020-07-22 2021-01-06 有限会社 ナプラ 半導体基板に設けられた微細空間内に導体を形成する方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3198273B2 (ja) * 1998-04-10 2001-08-13 東レエンジニアリング株式会社 液状粘性材料の充填方法
JP2002141641A (ja) * 2000-11-07 2002-05-17 Sanyu Rec Co Ltd プリント配線板の製造方法
JP2003289073A (ja) * 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
JP2006156566A (ja) * 2004-11-26 2006-06-15 Sharp Corp 半導体装置の製造方法および差圧印刷装置
JP4936352B2 (ja) * 2005-09-02 2012-05-23 有限会社 ナプラ 多層回路基板又はウエハーに設けられた貫通孔又は非貫通孔に充填材を充填する方法
JP2008181914A (ja) * 2007-01-23 2008-08-07 Sumitomo Electric Ind Ltd 多層プリント配線板及びその製造方法
JP2009289850A (ja) * 2008-05-28 2009-12-10 Sanyu Rec Co Ltd 金属芯入り多層基板の製造方法
JP4278007B1 (ja) * 2008-11-26 2009-06-10 有限会社ナプラ 微細空間への金属充填方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017065236A1 (ja) * 2015-10-15 2017-04-20 住友精密工業株式会社 充填方法および充填装置

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