JP5328220B2 - Ｄｃ電源装置 - Google Patents

Description

本発明は、ラッチングタイプスイッチのＯＮ／ＯＦＦ操作をトリガとして、ＯＮ／ＯＦＦするロードスイッチを用いたＤＣ電源装置に関し、特にそのラッチングタイプスイッチの操作性の改善に関するものである。

一般に、ＤＣ電源装置として、交流電圧を整流平滑して直流電圧に変換し、その直流電圧を発振器の周波数によりオンオフしてパルス電圧に変換するスイッチ素子、そのパルス電圧を変圧するトランスとを有し、トランスの２次側で変圧されたパルス電圧を整流平滑して直流電圧に変換して負荷に出力する構成が知られている（例えば、特許文献１参照）。

このようなＤＣ電源装置において、２次側にラッチングタイプスイッチを設けて、そのスイッチのＯＮ、ＯＦＦ操作によって負荷への出力の停止動作を制御することを検討した。

図１８は、ＤＣ電源装置の２次側にラッチングタイプスイッチを設けた場合の一例である、ロードスイッチ付きＤＣ電源装置の回路図である。
図中１０１はインレット、１０２はヒューズ、１０３はコモンモードコイル、１０４は整流ダイオードブリッジ、１０５は１次平滑電解コンデンサ、１０６は起動抵抗、１０７はスイッチングＦＥＴ、１０８はトランス、１０９は電源ＩＣである。１１０は電流検出抵抗、１１１はフォトカプラ、１１２はダイオード、１１３はチョークコイル、１１４は平滑コンデンサ、１１５はシャントレギュレータ、１１６、１１７はレギュレーション抵抗である。１１８はＰｃｈＭＯＳＦＥＴで構成されるロードスイッチＦＥＴ、１１９はロードスイッチＦＥＴ１１８へ入力する前のＤＣ電圧出力部、１２０はロードスイッチＦＥＴ１１８から出力されるＤＣ電圧出力部である。１２１は２回路連動のラッチングタイプスイッチ、１２２はロードスイッチ付きＤＣ電源装置に接続される負荷、１２３はＤＣ電圧の出力を制御する機能を持つＣＰＵもしくはロジック回路からなるＤＣ電圧出力制御部、１２４と１２５と１２６は抵抗である。１２７はＤＣ電圧出力部１２０からのＤＣ電圧の出力・停止を制御することが可能なＤＣ電圧出力制御部の出力端子、１２８はラッチングタイプスイッチ１２１のＯＮ状態もしくはＯＦＦ状態を検知が可能なＤＣ電圧出力制御部の入力端子である。

通常動作として、インレット１０１より入力された、商用ＡＣ電源は、整流ダイオードブリッジ１０４を介し、全波整流され、１次平滑電解コンデンサ１０５にＤＣ電圧としてチャージされる。更に、このＤＣ電圧は、起動抵抗１０６を介し、電源ＩＣ１０９を起動させる。電源ＩＣ１０９が起動すると、スイッチングＦＥＴ１０７を所定のスイッチング周波数で動作させ、トランス１０８に電流を流す。トランス１０８が動作すると、トランスの補助巻き線により作られた電源が電源ＩＣ１０９に供給されるようになる。このため、電源ＩＣ１０９は動作を続けることが可能となり、引き続きスイッチングＦＥＴＩ０７をスイッチング動作させることができるようになり、トランス１０８は安定した動作を続けることが可能となる。

さらに、トランス１０８により変圧された２次側の電圧は、ダイオード１１２を介し、負電位が取り除かれる。さらに、チョークコイル１１３と平滑コンデンサ１１４により平滑されＤＣ電圧出力部１１９が出力される。ＤＣ電圧出力部１１９の電圧制御のため、ＤＣ電圧出力部１１９の電圧がレギュレーション抵抗１１６と１１７とで分圧されたてシャントレギュレータ１１５に入力される。そして、この入力される電圧レベルに応じた、フィードバック信号がシャントレギュレータ１１５とフォトカプラ１１１により作られ、電源ＩＣ１０９へフィードバックされる。そして、このフィードバック信号を元に電源ＩＣ１０９がスイッチングＦＥＴ１０７のスイッチングデューティを変化させることで、ＤＣ電圧出力部１１９の安定した電圧制御が可能となる。

次に、ラッチングタイプスイッチ１２１の操作時にＤＣ電圧出力部１２０から出力されるＤＣ電圧出力を説明する。説明中のＤＣ電圧出力制御部１２３の出力端子１２７と入力端子１２８の状態は、図３で示す状態遷移となる。また、説明で使用するＤＣ電圧出力制御部１２３の回路構成例の概要を図２に示す。図２中、１２９はＣＰＵもしくは論理回路である。出力端子１２７は、オープンコレクタの出力端子である。入力端子１２８は、抵抗１３１と抵抗１３２で分圧された電圧をＣＰＵもしくは論理回路へ入力している。

［ラッチングタイプスイッチ１２１をＯＮにした場合］
ラッチングタイプスイッチ１２１をＯＮにすると、ロードスイッチＦＥＴ１１８のゲート電圧が引き下げられ、ロードスイッチＦＥＴ１１８のドレイン側とソース側が通電状態となり、ＤＣ電圧出力部１２０からＤＣ電圧が出力される。さらに、ＤＣ電圧出力制御部１２３にこのＤＣ電圧が給電される。ＤＣ電圧がＤＣ電圧出力制御部１２３に給電されると出力端子１２７が図３に示す状態遷移図に従いＬＯＷとなる。これにより、ラッチングタイプスイッチ１２１のステータスにかかわらず、ロードスイッチＦＥＴ１１８のドレイン側とソース側は通電状態を維持し続けることができ、ＤＣ電圧出力部１２０からＤＣ電圧が出力され続ける。

［ラッチングタイプスイッチ１２１をＯＦＦにした場合］
ラッチングタイプスイッチ１２１をＯＦＦにすると、ＤＣ電圧出力制御部１２３の入力端子１２８にＨＩレベルが入力される。このため、ＤＣ電圧出力制御部１２３はラッチングタイプスイッチ１２１のＯＦＦを検知する。ＤＣ電圧出力制御部１２３がラッチングタイプスイッチ１２１のＯＦＦを検知すると、ＤＣ電圧出力制御部１２３で設定可能である所望の時間を経過した後に、出力端子１２７を図３に示す状態遷移図に従ってＨＩインピーダンスにする。このため、ロードスイッチＦＥＴ１１８はＯＦＦし、ＤＣ電圧出力部１２０は出力を停止する。

前述した動作シーケンスにおいて、ラッチングタイプスイッチ１２１をＯＮ、ＯＦＦした際の出力端子１２７、ＤＣ電圧出力部１２０の動作を図１９に示す。
特開平８−１８２３１７号公報

これまで説明してきた、ロードスイッチ付きＤＣ電源装置は、ラッチングタイプスイッチをＯＦＦにした後にＤＣ電圧出力制御部１２３によってＤＣ電圧出力部１２０からのＤＣ電圧が停止するまでの時間をコントロール可能であるといた特徴をもつ。ただし、図２０のシーケンス図に示すように、ＤＣ電圧出力部１２０からのＤＣ電圧が停止する前に再びラッチングタイプスイッチ１２１をＯＮにした場合、ＤＣ電圧出力部１２０からのＤＣ電圧が停止することなく出力し続けてしまう。したがって、ＤＣ電圧出力部１２０を停止してから再出力する必要がある場合には、ＤＣ電圧出力部１２０からのＤＣ電圧が完全に停止したことを確認してから、再びラッチングタイプスイッチ１２１をＯＮする操作が必要となってしまう。このため、ラッチングタイプスイッチ１２１を再びＯＮするタイミングをはかることが困難であり、スイッチ操作のミスを引き起こす可能性が高くなる。

本発明は、このような状況のもとでなされたもので、ＤＣ電圧出力部を停止してから再出力する必要がある場合でも、ＤＣ電圧出力部からのＤＣ電圧が完全にＯＦＦしたことを確認する必要もなく、また、ラッチングタイプスイッチをＯＦＦしてから、再びラッチングタイプスイッチをＯＮする間での時間も気にすることもなくロードスイッチのＯＮ／ＯＦＦ操作を行なうことができるＤＣ電源装置を提供することを課題とする。

前記課題を解決するため、本発明では、ＤＣ電源装置を次の（１）のとおりに構成する。

（１）ＤＣ電源の出力側に一端が接続され他端を前記ＤＣ電源の出力端に接続した第１スイッチと、
前記第１スイッチの動作を制御する第２スイッチと、
前記第２スイッチの状態を検知する検知信号が入力される入力端子と前記第１スイッチをオン状態にするオン信号を出力する出力端子とを有する制御部と、を備え、
前記制御部は、前記第２スイッチをオンすることにより前記第１スイッチがオンして前記ＤＣ電源の出力端から電圧が出力された場合に、前記出力端子からオン信号を出力して前記第１スイッチをオン状態にし、前記入力端子への検知信号により前記第２スイッチがオフされたこと検知した場合に、オフの検知から所定時間、前記第２スイッチをオンしないように制御するとともに、前記出力端子からオン信号を出力しないようにすることを特徴とするＤＣ電源装置。

本発明によれば、ＤＣ電圧出力を停止してから再出力する必要がある場合でも、ＤＣ電圧出力部からのＤＣ電圧が完全にＯＦＦしたことを確認する必要もなく、また、ラッチングタイプスイッチをＯＦＦしてから、再びラッチングタイプスイッチをＯＮする間での時間も気にすることもなくラッチングタイプスイッチの操作を行なうことができる。

以下、本発明を実施するための最良の形態を実施例により詳しく説明する。

図１は実施例１である“ＤＣ電源装置”の構成を示す回路図である。
前述の一例の回路構成と異なる点は、トランジスタ２０１、ダイオード２０２、トランジスタ２０３、コンデンサ２０４、抵抗２０５、抵抗２０６、抵抗２０７、抵抗２０８が追加となった点である。それ以外のＤＣ電圧生成部に関する回路構成に変更はない。

１１８は、ＤＣ電源の出力側に一端が接続され他端を前記ＤＣ電源の出力端に接続したロードスイッチに相当する。ラッチングタイプスイッチ１２１およびトランジスタ２０３は、ラッチングタイプスイッチを有するロードスイッチＯＮ／ＯＦＦ手段に相当する。コンデンサ２０４と抵抗２０５の接続は、第一の抵抗と、第一のコンデンサを並列に接続しに相当する。トランジスタ２０３は、前記ラッチングタイプスイッチ側にエミッタを接続しＧＮＤ側にコレクタを接続したＰＮＰトランジスタに相当する。コンデンサ２０４と抵抗２０５は、前記ＰＮＰトランジスタのベースと前記ＧＮＤ間に、第一の抵抗と第一のコンデンサを並列接続した前記タイマに相当する。ラッチングタイプスイッチ１２１のうち、右側のスイッチは、一方のスイッチ回路は、前記ロードスイッチをＯＮ／ＯＦＦするために使用し、に相当し、左側のスイッチは、他方のスイッチ回路は、前記ラッチングタイプスイッチのＯＮ／ＯＦＦを検知するために使用する、に相当する。

以下に、ラッチングタイプスイッチ１２１の操作時にＤＣ電圧出力部１２０から出力されるＤＣ電圧出力を説明する。なお、ＤＣ電圧出力制御部１２３（プロセッサに相当）の出力端子１２７と入力端子１２８の動作は、図３で示す状態遷移となる。出力端子１２７は、ロードスイッチをＯＮ状態に維持する維持信号を出力する出力端子に相当し、入力端子１２８は、ラッチングタイプスイッチのＯＮ／ＯＦＦを検知する検知信号を入力する入力端子に相当する。この状態遷移は前述の一例の回路構成と同様である。また、説明で使用するＤＣ電圧出力制御部１２３の回路構成例の概要を図２に示す。図２中、１２９はＣＰＵもしくは論理回路である。出力端子１２７は、オープンコレクタの出力端子である。入力端子１２８は、抵抗１３１と抵抗１３２で分圧された電圧をＣＰＵもしくは論理回路へ入力している。これも、前述の一例の回路構成と同様である。

［ラッチングタイプスイッチ１２１をＯＮにした場合］
ラッチングタイプスイッチ１２１をＯＮにすると、トランジスタ２０３のベース電圧が初期状態ではＧＮＤレベルであるため、ベース電流を流すことができ、トランジスタ２０３のエミッタ・コレクタ間に電流を流すことができる。このため、ロードスイッチＦＥＴ１１８のゲート電圧が引き下げられ、ロードスイッチＦＥＴ１１８のドレイン側とソース側が通電状態となり、ＤＣ電圧出力部１２０からＤＣ電圧が出力される。ＤＣ電圧がＤＣ電圧出力制御部１２３に入力されると出力端子１２７が図３で示す状態遷移に従いＬＯＷとなることで、トランジスタ２０１のベース電流を流すことができるためトランジスタ２０１のエミッタ・コレクタ間に電流を流すことができる。このため、抵抗２０８を介し、コンデンサ２０４が充電される。コンデンサ２０４が充電され、トランジスタ２０３のベース電流が流せなくなった時に、トランジスタ２０３のエミッタ・コレクタ間に電流を流すことができなくなる。ただし、この場合でも出力端子１２７は、依然としてＬＯＷとなっているため、ロードスイッチＦＥＴ１１８のドレイン側とソース側は通電状態を維持し続けることができる。このようにして、ラッチングタイプスイッチ１２１をＯＮにした際、ＤＣ電圧出力部１２０は、ＤＣ電圧の出力を行なう。

［ラッチングタイプスイッチ１２１をＯＦＦにした場合］
ラッチングタイプスイッチ１２１をＯＦＦにすると、ＤＣ電圧出力制御部１２３の入力端子１２８にＨＩレベルが入力される。このため、図３で示す状態遷移に従いＤＣ電圧出力制御部１２３はラッチングタイプスイッチ１２１のＯＦＦを検知する。ＤＣ電圧出力制御部１２３がラッチングタイプスイッチ１２１のＯＦＦを検知すると、ＤＣ電圧出力制御部１２３で設定可能である所望の時間を経過した後に出力端子１２７を図３で示す状態遷移に従いＨＩインピーダンスにする。このため、ロードスイッチＦＥＴ１１８はソース・ドレイン間が通電することができずＤＣ電圧出力部１２０は出力を停止する。なお、このときトランジスタ２０１はベース電流を流すことができず、コレクタ・エミッタ間に電流を流すことができないため、コンデンサ２０４は抵抗２０５を介して放電を開始する。コンデンサ２０４の電圧が所定の電圧になってはじめて、ラッチングタイプスイッチ１２１は、操作が有効となる。コンデンサ２０４の電圧が所定の電圧に達していないと、トランジスタ２０３はベース電流を流すことができず、コレクタ・エミッタ間に電流を流すことができないため、ラッチングタイプスイッチ１２１を操作しても受け付けられないからである。
なお、前述した動作シーケンスにおいて、ラッチングタイプスイッチ１２１をＯＮ、ＯＦＦした際の出力端子１２７、ＤＣ電圧出力部１２０、トランジスタ２０３のベース電圧の動作を図４に示す。

［ラッチングタイプスイッチ１２１をＯＮ⇒ＯＦＦ⇒ＯＮにした場合］
ラッチングタイプスイッチ１２１をＯＮ状態からＯＦＦ状態にし、ＤＣ電圧出力部１２０からＤＣ電圧が停止する前に再びＯＮにした場合について説明する。
ラッチングタイプスイッチ１２１をＯＮ状態からＯＦＦ状態にした場合、ＤＣ電圧出力制御部１２３は、ラッチングタイプスイッチ１２１のＯＦＦを検知し、ＤＣ電圧出力制御部１２３で設定可能である所望の時間を経過した後（所定時間後に相当）に出力端子１２７を図３で示す状態遷移に従いＨＩインピーダンスにすると、ＤＣ電圧出力部１２０は停止する。これと同時に、トランジスタ２０１のベース電流を流すことができなくなるため、トランジスタ２０１は、エミッタ・コレクタ間に電流を流すことができなくなる。このため、コンデンサ２０４を充電するための電流が停止し、コンデンサ２０４は抵抗２０５を介し放電を開始する。なお、ラッチングタイプスイッチ１２１をＤＣ電圧出力部１２０が停止する前に再びＯＮしたとしても、トランジスタ２０３のエミッタ・コレクタ間に電流が流せるようになるまでコンデンサ２０４が放電しない限りロードスイッチＦＥＴ１１８はソース・ドレイン間が通電することができない（この状態が、タイマの動作が終了するまで前記ラッチングタイプスイッチのＯＮ操作を無効とするに相当）。このため、ＤＣ電圧出力部１２０からはＤＣ電圧が停止し続ける。この後、コンデンサ２０４に充電される電圧が放電して下がり、トランジスタ２０３のベース電流が流せるようになり、トランジスタ２０１はエミッタ・コレクタ間に電流を流すことができるようになる。このため、ロードスイッチＦＥＴ１１８のゲート電圧が引き下げられ、ロードスイッチＦＥＴ１１８のドレイン側とソース側が通電状態となり、ＤＣ電圧出力部１２０からＤＣ電圧が出力される。

このように、ラッチングタイプスイッチ１２１をＯＮ状態からＯＦＦにし、ＤＣ電圧出力部１２０が停止する前に再びＯＮにした場合、ＤＣ電圧出力部１２０はコンデンサ２０４と抵抗２０５で作られる放電時間だけ停止を続けた後に出力を再開するといった動作が可能となる。このシーケンスに対する出力端子１２７、ＤＣ電圧出力部１２０、トランジスタ２０３のベース電圧の動作を図５に示す。また、この一連の動作では、本発明の課題として示したＤＣ電圧出力部１２０から出力されるＤＣ電圧が完全に停止するタイミングを見計らわなくても、ラッチングタイプスイッチ１２１をＯＦＦ⇒ＯＮすることで、ＤＣ電圧の停止⇒出力を行なうシーケンスが作られる。

なお、前述したコンデンサ２０４と抵抗２０５で作られる時間は、概ね次の式で表すことができる。
ｔ＝Ｃ×Ｒ×ＬＮ（Ｅ／ｅ）
Ｃ：コンデンサ２０４の容量
Ｒ：抵抗２０５の抵抗値
Ｅ：コンデンサ２０４に充電される電圧
ｅ：トランジスタ２０３が動作可能な電圧
例えば、Ｃ：２２μＦ、Ｒ：１００ＫΩ、Ｅ：３．３Ｖ、ｅ：１．２Ｖとすると
ｔ＝２．２３ｓｅｃとなる。
つまり、コンデンサ２０４と抵抗２０５で作られる時間を使用した本実施例の回路では、ＤＣ電圧出力部１２０から出力されるＤＣ電圧は、２．２３ｓｅｃ間停止した後に出力を再開することとなる。
ちなみに、ロードスイッチＦＥＴ１１８の替わりにＰＮＰトランジスタでも同じ動作を行なう。

以上説明したように、本実施例によれば、ラッチングタイプスイッチ１２１をＯＮ⇒ＯＦＦ⇒ＯＮにした場合、ＤＣ電圧出力部１２０は所定時間だけ停止を続けた後に出力を再開するという動作となる。すなわち、ＤＣ電圧出力部１２０を停止してから再出力する必要がある場合でも、ＤＣ電圧出力部１２０からのＤＣ電圧が完全にＯＦＦしたことを確認する必要もなく、また、ラッチングタイプスイッチ１２１をＯＦＦしてから、再びラッチングタイプスイッチ１２１をＯＮする間での時間も気にすることもなくラッチングタイプスイッチ１２１の操作を行なうことができる。

図６は実施例２である“ＤＣ電源装置”の回路図である。
図６中、３０１は充電電流制限抵抗、３０２は充電コンデンサ、３０３は放電用トランジスタ、３０４はＮＰＮトランジスタ、３０５はＤＣ電圧出力制御部、３０６はＤＣ電圧出力制御部１２３の出力端子である。ＤＣ電圧出力制御部３０５は出力端子１２７、入力端子１２８の機能変更が生じ、新たに出力端子３０６が追加になったため、実施例１のＤＣ電圧出力制御部１２３ではなくＤＣ電圧出力制御部３０５とした。それ以外のＤＣ電圧生成部に関する回路構成には実施例１と変更がない。

抵抗３０１とコンデンサ３０２の回路は、前記タイマは、第二の抵抗と第二のコンデンサを直列に接続し、前記第二のコンデンサに前記第二の抵抗を介して充電する充電時間を設定時間とする、前記ＮＰＮトランジスタベースと前記ＧＮＤ間に、前記第二のコンデンサを接続した前記タイマ、に相当する。

以下に、ラッチングタイプスイッチ１２１の操作時にＤＣ電圧出力部１２０から出力されるＤＣ電圧出力を説明する。なお、ＤＣ電圧出力制御部３０５の出力端子１２７と入力端子１２８の動作は、図８で示す状態遷移となる。また、説明で使用するＤＣ電圧出力制御部３０５の回路構成例の概要を図７に示す。図７中、１２９はＣＰＵもしくは論理回路である。出力端子１２７は、オープンコレクタの出力端子である。出力端子３０６はＣＰＵ１２９から直接出力される信号である。入力端子１２８は、抵抗１３１と抵抗１３２で分圧された電圧をＣＰＵもしくは論理回路へ入力している。

［ラッチングタイプスイッチ１２１をＯＮにした場合］
コンデンサ３０２は、充電された状態でラッチングタイプスイッチ１２１がＯＮされるため、トランジスタ３０４は、ベース電流を流すことができ、コレクタ・エミッタ間に電流を流すことができる。このため、ロードスイッチＦＥＴ１１８のゲート電圧が引き下げられ、ロードスイッチＦＥＴ１１８のドレイン側とソース側が通電状態となり、ＤＣ電圧出力部１２０からＤＣ電圧が出力される。ＤＣ電圧がＤＣ電圧出力制御部３０５に入力されると出力端子１２７は図８で示す状態遷移に従いＬＯＷとなることで、ロードスイッチＦＥＴ１１８のドレイン側とソース側は通電状態を維持し続けることができる。また、同時に出力端子３０６も図８で示す状態遷移に従いＨＩとなるため、トランジスタ３０３はベース電流を流すことができ、コレクタ・エミッタ間に電流を流すことができるため、コンデンサ３０２は放電を開始する。このため、トランジスタ３０４はベース電流を流すことができず、コレクタ・エミッタ間に電流を流すことができなくなる。ただし、この場合でも出力端子１２７は、依然としてＬＯＷとなっているため、ロードスイッチＦＥＴ１１８のドレイン側とソース側は通電状態を維持し続けることができる。このようにして、ラッチングタイプスイッチ１２１をＯＮにした際、ＤＣ電圧出力部１２０は、ＤＣ電圧の出力を行なう。

［ラッチングタイプスイッチ１２１をＯＦＦにした場合］
ラッチングタイプスイッチ１２１をＯＦＦにすると、ＤＣ電圧出力制御部３０５の入力端子１２８にＨＩレベルが入力される。このため、図８で示す状態遷移に従いＤＣ電圧出力制御部３０５はラッチングタイプスイッチ１２１のＯＦＦを検知する。ＤＣ電圧出力制御部３０５がラッチングタイプスイッチ１２１のＯＦＦを検知すると、ＤＣ電圧出力制御部３０５は、ＤＣ電圧出力制御部３０５で設定可能である所望の時間を経過した後に出力端子１２７を図８で示す状態遷移に従いＨＩインピーダンスにする。このため、ロードスイッチＦＥＴ１１８はソース・ドレイン間が通電することができずＤＣ電圧出力部１２０は出力を停止する。

なお、ＤＣ電圧出力制御部３０５のＤＣ電圧の供給が途絶えてからも、出力端子１２７は図８で示す状態遷移に従いＨＩインピーダンスのまま停止する。また同様に出力端子３０６も図８で示す状態遷移に従いＨＩインピーダンスもしくは、ＬＯＷにするため、トランジスタ３０３はベース電流を流すことができず、コレクタ・エミッタ間に電流を流すことができなくなり、コンデンサ３０２は充電を開始する。コンデンサ３０２の充電が完了してはじめて、ラッチングタイプスイッチ１２１は、操作が有効となる。コンデンサ３０２の充電電圧が不足していると、トランジスタ３０４はベース電流を流すことができず、コレクタ・エミッタ間に電流を流すことができなくなり、ラッチングタイプスイッチ１２１を操作しても受け付けられないからである。
前述した動作シーケンスにおいて、ラッチングタイプスイッチ１２１をＯＮ、ＯＦＦした際の出力端子１２７、ＤＣ電圧出力部１２０、トランジスタ３０４のベース電圧の動作を図９に示す。

［ラッチングタイプスイッチ１２１をＯＮ⇒ＯＦＦ⇒ＯＮにした場合］
ラッチングタイプスイッチ１２１をＯＮ状態からＯＦＦ状態にし、ＤＣ電圧出力部１２０からＤＣ電圧が停止する前に再びＯＮにした場合について説明する。
ラッチングタイプスイッチ１２１をＯＮ状態からＯＦＦ状態にした場合、ＤＣ電圧出力制御部１２３はラッチングタイプスイッチ１２１のＯＦＦを検知し、ＤＣ電圧出力制御部１２３で設定可能である所望の時間を経過した後に出力端子１２７をＨＩインピーダンスにすると、ＤＣ電圧出力部１２０は停止する。また同様に出力端子３０６もＨＩインピーダンスにするため、トランジスタ３０３はベース電流を流すことができず、コレクタ・エミッタ間に電流を流すことができなくなり、コンデンサ３０２は充電を開始する。なお、ラッチングタイプスイッチ１２１をＤＣ電圧出力部１２０が停止する前に再びＯＮしたとしても、トランジスタ３０４のエミッタ・コレクタ間に電流が流せるようになるまでコンデンサ３０２が充電しない限りロードスイッチＦＥＴ１１８はソース・ドレイン間が通電することができない。このため、ＤＣ電圧出力部１２０からはＤＣ電圧が停止し続ける。この後、コンデンサ３０２の充電電圧が上がり、トランジスタ３０４のベース電流が流せるようになり、エミッタ・コレクタ間に電流を流すことができるようになる。このため、ロードスイッチＦＥＴ１１８のゲート電圧が引き下げられ、ロードスイッチＦＥＴ１１８のドレイン側とソース側が通電状態となり、ＤＣ電圧出力部１２０からＤＣ電圧が出力される。このように、ラッチングタイプスイッチ１２１をＯＮ状態からＯＦＦにし、ＤＣ電圧出力部１２０が停止する前に再びＯＮにした場合、ＤＣ電圧出力部１２０はコンデンサ３０２と抵抗３０１で作られる充電時間だけ停止を続けた後に出力を再開するといった動作が可能となる。このシーケンスを図１０に示す。また、この一連の動作では、本発明の課題として示したＤＣ電圧出力部１２０から出力されるＤＣ電圧が完全に停止するタイミングを見計らわなくても、ラッチングタイプスイッチ１２１をＯＦＦ⇒ＯＮすることで、ＤＣ電圧の停止⇒出力を行なうシーケンスが作られる。なお、前記で示したコンデンサ３０２と抵抗３０１で作られる時間は、次の式で表すことができる。
ｔ＝Ｃ×Ｒ×ＬＮ（Ｅ／ｅ）
Ｃ：コンデンサ３０２の容量
Ｒ：抵抗３０１の抵抗値
Ｅ：コンデンサ３０２に充電される電圧
ｅ：トランジスタ３０４が動作可能な電圧
例えば、Ｃ：２２μＦ、Ｒ：１００ＫΩ、Ｅ：３．３Ｖ、ｅ：１．２Ｖとすると
ｔ＝２．２３ｓｅｃとなる。
つまり、コンデンサ２０４と抵抗２０５で作られる時間を使用した本実施例の回路では、ＤＣ電圧出力部１２０から出力されるＤＣ電圧は、２．２３ｓｅｃ間停止した後に出力を再開することとなる。
ちなみに、ロードスイッチＦＥＴ１１８の替わりにＰＮＰトランジスタでも同じ動作を行なう。

以上説明したように、本実施例によれば、実施例１と同様の効果が得られる。

図１１は実施例３である“ＤＣ電源装置”の回路図である。
本実施例３はタイマＩＣを使用した例である。図１１中の４０１は抵抗、４０２はコンデンサ、４０３はタイマＩＣ、４０４はＮＰＮトランジスタ、４０５はＤＣ電圧出力制御部、４０６は出力端子である。
タイマＩＣ４０３ならびに周辺回路を図１２に示す。本実施例の説明で使用する一般的なタイマＩＣは、以下のピン配置とする。
１ＰＩＮ：ＧＮＤ端子
２ＰＩＮ：トリガ端子
ＧＮＤレベルでタイマが起動する。
３ＰＩＮ：出力端子
タイマ起動中はＨＩレベルを出力する。
４ＰＩＮ：リセット端子
ＧＮＤレベルでリセットがかかる。
５ＰＩＮ：コントロール端子
６ＰＩＮ：スレッシュホールド端子
２／３ＶＤＤの電圧を検知すると出力端子をＬＯＷレベルにするための検知端子。
７ＰＩＮ：ディスチャージ端子
６ＰＩＮがＶＤＤの２／３の電圧を検知するとコンデンサ４０２の放電を開始する端子。
８ＰＩＮ：ＶＤＤ
電源端子

図１３に、タイマＩＣ４０３の動作を示す。２ＰＩＮのトリガ端子に外部よりＨＩが入力されると、コンデンサ４０２への充電が開始されると同時に、３ＰＩＮがＬＯＷレベルからＨＩレベルに変わる。コンデンサ４０２が、８ＰＩＮのＶＤＤの２／３の電圧に達した時に、３ＰＩＮは、ＨＩレベルからＬＯＷレベルに変わる。
なお、タイマの設定時間は以下の式で表せる。
ｔ＝１．１×Ｃ×Ｒ
Ｃ：コンデンサ４０２の容量、Ｒ：抵抗４０１の抵抗値
例えば、Ｃ：２２μＦ、Ｒ：１００ｋΩとした場合、ｔ＝２．４２ｓｅｃとなる。

このようなタイマＩＣ４０３の動作を利用した本実施例の動作を説明する。なお、ＤＣ電圧出力制御部４０５の出力端子１２７と出力端子４０６と入力端子１２８の動作は、図１５で示す状態遷移となる。また、説明で使用するＤＣ電圧出力制御部４０５の回路構成例の概要を図１４に示す。図１４中、１２９はＣＰＵもしくは論理回路である。出力端子１２７は、オープンコレクタの出力端子である。出力端子４０６はＣＰＵ１２９から直接出力される信号である。入力端子１２８は、抵抗１３１と抵抗１３２で分圧された電圧をＣＰＵもしくは論理回路へ入力している。

［ラッチングタイプスイッチ１２１をＯＮにした場合］
ラッチングタイプスイッチ１２１をＯＮにすると、トランジスタ２０３のベース電圧が初期状態ではＧＮＤレベルであるため、ベース電流を流すことができ、エミッタ・コレクタ間に電流を流すことができる。このため、ロードスイッチＦＥＴ１１８のゲート電圧が引き下げられ、ロードスイッチＦＥＴ１１８のドレイン側とソース側が通電状態となり、ＤＣ電圧出力部１２０からＤＣ電圧が出力される。ＤＣ電圧がＤＣ電圧出力制御部４０５に給電されると出力端子４０６は、図１５で示す状態遷移に従いＨＩインピーダンスもしくは、ＬＯＷとなる。このため、トランジスタ４０４はコレクタ・エミッタ間に電流を流すことができず、タイマＩＣ４０３の２ＰＩＮは、ＨＩレベルとなる。このため、タイマＩＣ４０３の出力端子である３ＰＩＮは、ＬＯＷレベルとなり、トランジスタ２０３のエミッタ・コレクタ間に電流を流すことができる。
また、ＤＣ電圧がＤＣ電圧出力制御部４０５に給電されると出力端子１２７は図１５で示す状態遷移に従いＬＯＷとなる。出力端子１２７がＬＯＷになると、ラッチングタイプスイッチ１２１を介しトランジスタ２０３のエミッタ・コレクタ間を介しＧＮＤへ流れる電流経路とあわせてロードスイッチＦＥＴ１１８のドレイン側とソース側は通電状態となり、ＤＣ電圧出力部１２０からＤＣ電圧が出力され続ける（図１６参照）。

［ラッチングタイプスイッチ１２１をＯＦＦにした場合］
ラッチングタイプスイッチ１２１をＯＦＦにすると、ＤＣ電圧出力制御部４０５の入力端子１２８にＨＩレベルが入力される。このため、図１５で示す状態遷移に従いＤＣ電圧出力制御部４０５はラッチングタイプスイッチ１２１のＯＦＦを検知する。ＤＣ電圧出力制御部４０５がラッチングタイプスイッチ１２１のＯＦＦを検知すると、ＤＣ電圧出力制御部４０５は、ＤＣ電圧出力制御部４０５で設定可能である所望の時間を経過した後に出力端子１２７と、出力端子４０６を図１５で示す状態遷移に従いＨＩにする。出力端子１２７がＨＩになると、ロードスイッチＦＥＴ１１８はソース・ドレイン間が通電することができずＤＣ電圧出力部１２０は出力を停止する（図１６参照）。
また出力端子４０６をＨＩにすると、トランジスタ４０４のコレクタ・エミッタ間に電流を流せるようになり、タイマＩＣ４０３の２ＰＩＮであるトリガ端子がＬＯＷレベルになることでタイマが起動する。タイマＩＣ４０３のタイマが起動すると、コンデンサ４０２への充電を始める。コンデンサ４０２の電圧が、タイマＩＣ４０３の８ＰＩＮである電源端子の電圧ＶＤＤの２／３の電圧に達した時に、３ＰＩＮは、ＨＩレベルからＬＯＷレベルに変わる。ただし、この変化はラッチングタイプスイッチ１２１をＯＦＦにし続ける場合には、何ら影響を及ぼさない。

［ラッチングタイプスイッチ１２１をＯＮ⇒ＯＦＦ⇒ＯＮにした場合］
ラッチングタイプスイッチ１２１をＯＮ状態からＯＦＦ状態にし、ＤＣ電圧出力部１２０からＤＣ電圧が停止する前に再びＯＮにした場合について図１７を参照し説明する。
ラッチングタイプスイッチ１２１をＯＮ状態からＯＦＦ状態にした場合、ＤＣ電圧出力制御部４０５は入力端子１２８がＨＩになることによりラッチングタイプスイッチ１２１のＯＦＦを検知する。ラッチングタイプスイッチ１２１のＯＦＦを検知すると、ＤＣ電圧出力制御部４０５で設定可能である所望の時間を経過した後に、図１５で示す状態遷移に従い、出力端子４０６はＨＩレベル、出力端子１２７もＨＩレベルにする。出力端子４０６がＨＩになると、トランジスタ４０４のコレクタ・エミッタ間に電流を流すことができるようになるので、タイマＩＣ４０３のトリガ端子である２ＰＩＮがＬＯＷレベルになる。このため、タイマＩＣ４０３の出力端子である３ＰＩＮがコンデンサ４０２がタイマＩＣ４０３の電源電圧である８ＰＩＮのＶＤＤの２／３に達する時間だけＨＩレベルになり、トランジスタ２０３は、一定時間エミッタ・コレクタ間に電流を流すことができなくなる。また、出力端子１２７がＨＩレベルになると、ロードスイッチＦＥＴ１１８はソース・ドレイン間が通電することができずＤＣ電圧出力部１２０は出力を停止する。つまり、一度ラッチングタイプスイッチ１２１のＯＦＦを検知するとその後のラッチングタイプスイッチ１２１の状態にかかわらず、必ずＤＣ電圧出力部１２０は出力を停止する。さらに、タイマＩＣ４０３の電源電圧である８ＰＩＮのＶＤＤの２／３に達すると、タイマＩＣ４０３の出力端子である３ＰＩＮがＬＯＷレベルになる。このため、トランジスタ２０３は、ラッチングタイプスイッチ１２１がＯＮになっていれば、エミッタ・コレクタ間に電流を流すことができ、ロードスイッチＦＥＴ１１８のドレイン側とソース側は通電状態となり、ＤＣ電圧出力部１２０からＤＣ電圧が出力される。

このように、ラッチングタイプスイッチ１２１をＯＮ状態からＯＦＦ状態にし、ＤＣ電圧出力部１２０からＤＣ電圧が停止する前に再びＯＮにした場合でも、一定時間ＤＣ電圧出力部１２０からＤＣ電圧が停止した後に、再びＤＣ電圧出力部１２０からＤＣ電圧が出力する。
ちなみに、ロードスイッチＦＥＴ１１８の替わりにＰＮＰトランジスタでも同じ動作を行なう。

以上説明したように、本実施例によれば、実施例１と同様の効果が得られる。

実施例１のロードスイッチ付きＤＣ電源装置の回路図 実施例１におけるＤＣ電圧出力制御部の構成を示す図 実施例１におけるラッチングタイプスイッチ操作時の状態遷移図 実施例１におけるラッチングタイプスイッチ操作時の動作シーケンスを示す図 実施例１においてラッチングタイプスイッチをＯＮ⇒ＯＦＦ⇒ＯＮした際の動作シーケンスを示す図 実施例２のロードスイッチ付きＤＣ電源装置の回路図 実施例２におけるＤＣ電圧出力制御部の構成を示す図 実施例２におけるラッチングタイプスイッチ操作時の状態遷移図 実施例２におけるラッチングタイプスイッチ操作時の動作シーケンスを示す図 実施例２においてラッチングタイプスイッチをＯＮ⇒ＯＦＦ⇒ＯＮした際の動作シーケンスを示す図 実施例３のロードスイッチ付きＤＣ電源装置の回路図 実施例３におけるタイマＩＣと周辺回路を示す図 実施例３におけるタイマＩＣの動作を示す図 実施例３におけるＤＣ電圧出力制御部の回路構成を示す図 実施例３におけるラッチングタイプスイッチ操作時の状態遷移図 実施例３けるラッチングタイプスイッチ操作時の動作シーケンスを示す図 実施例３においてラッチングタイプスイッチをＯＮ⇒ＯＦＦ⇒ＯＮした際の動作シーケンスを示す図 ロードスイッチ付きＤＣ電源装置の回路図の一例 検討一例のロードスイッチ付きＤＣ電源装置におけるラッチングタイプスイッチ操作時の動作シーケンスを示す図 検討一例のＤＣ電源装置においてラッチングタイプスイッチをＯＮ⇒ＯＦＦ⇒ＯＮした際の動作シーケンスを示す図

符号の説明

１１８ ロードスイッチＦＥＴ
１１９ ロードスイッチＦＥＴへ入力する前のＤＣ電圧出力部
１２０ ロードスイッチＦＥＴから出力されるＤＣ電圧出力部
１２１ ラッチングタイプスイッチ
１２３ ＤＣ電源制御部
２０４ コンデンサ
２０５ 抵抗

Claims (7)

1. ＤＣ電源の出力側に一端が接続され他端を前記ＤＣ電源の出力端に接続した第１スイッチと、
   前記第１スイッチの動作を制御する第２スイッチと、
   前記第２スイッチの状態を検知する検知信号が入力される入力端子と前記第１スイッチをオン状態にするオン信号を出力する出力端子とを有する制御部と、を備え、
   前記制御部は、前記第２スイッチをオンすることにより前記第１スイッチがオンして前記ＤＣ電源の出力端から電圧が出力された場合に、前記出力端子からオン信号を出力して前記第１スイッチをオン状態にし、前記入力端子への検知信号により前記第２スイッチがオフされたこと検知した場合に、オフの検知から所定時間、前記第２スイッチをオンしないように制御するとともに、前記出力端子からオン信号を出力しないようにすることを特徴とするＤＣ電源装置。
2. 請求項１に記載のＤＣ電源装置において、
   前記所定時間は、第一の抵抗と、第一のコンデンサを並列に接続し、前記第一のコンデンサの充電電圧を前記第一の抵抗により放電する放電時間であることを特徴とするＤＣ電源装置。
3. 請求項２に記載のＤＣ電源装置において、
   前記第２スイッチ側にエミッタを接続しＧＮＤ側にコレクタを接続したＰＮＰトランジスタを有し、前記ＰＮＰトランジスタのベースと前記ＧＮＤ間に、前記第一の抵抗と前記第一のコンデンサを並列接続したことを特徴とするＤＣ電源装置。
4. 請求項１に記載のＤＣ電源装置において、
   前記所定時間は、第二の抵抗と第二のコンデンサを直列に接続し、前記第二のコンデンサに前記第二の抵抗を介して充電する充電時間であることを特徴とするＤＣ電源装置。
5. 請求項４に記載のＤＣ電源装置において、
   前記第２スイッチ側にコレクタを接続しＧＮＤ側にエミッタを接続したＮＰＮトランジスタを有し、前記ＮＰＮトランジスタのベースと前記ＧＮＤ間に、前記第二のコンデンサを接続したことを特徴とするＤＣ電源装置。
6. 請求項１ないし５のいずれか１項に記載のＤＣ電源装置において、
   前記第１スイッチは、ＭＯＳＦＥＴまたはＰＮＰトランジスタであることを特徴とするＤＣ電源装置。
7. 請求項６に記載のＤＣ電源装置において、
   前記第２スイッチは、少なくとも２回路連動のスイッチ回路から構成され、前記スイッチ回路のうち一方のスイッチ回路は、前記第１スイッチの動作を制御するために使用され、他方のスイッチ回路は、前記第２スイッチの状態を検知するために使用されることを特徴とするＤＣ電源装置。

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