JP5309580B2

JP5309580B2 - ネットワーク・プロセッサ

Info

Publication number: JP5309580B2
Application number: JP2008023515A
Authority: JP
Inventors: 健一鶴谷; 卓也益子; 哲夫牧瀬
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2008-02-04
Filing date: 2008-02-04
Publication date: 2013-10-09
Anticipated expiration: 2028-02-04
Also published as: JP2009188479A

Description

本発明は、ＩＰ（インターネット・プロトコル）によるパケットデータの通信制御処理を行うネットワーク・プロセッサ、特にその処理能力向上に関するものである。

ネットワーク・プロセッサは、ブロードバンド・ルータ等に使用されるネットワーク周辺機能を備えたＣＰＵ（中央処理装置）で、ＷＡＮ（広域通信網）とＬＡＮ（ローカルエリア通信網）の間やＬＡＮ内部での、ＩＰパケットに対する各種の処理を行うものである。ネットワーク・プロセッサによる処理の例としては、予め設定された規則に従って特定のアドレスやポート番号に一致するＩＰパケットを破棄したり通過させたりするパケット・フィルタリング処理、ＩＰパケットに含まれるＩＰアドレスやポート番号領域等を書き換えてから配送するアドレス／ポート変換処理、予め決められた経路制御規則に基づいてＩＰパケットを適切なインタフェースへ送信するルーティング処理等が挙げられる。更に高機能な処理としては、ＶＰＮ（仮想私設網）のサポートや暗号化通信、無線ＬＡＮの制御等がある。

図２は、従来のネットワーク・プロセッサを用いたブロードバンド・ルータの概略の構成図である。

このブロードバンド・ルータは、ＣＰＵ１、記憶装置（ＭＥＭ）２、ＲＧＭＩＩ(Reduced Gigabit Media Independent Interface)回路３Ｗ，３Ｌ、ＰＬＬ（位相同期）回路４、ＰＨＹ（物理インタフェース）回路５、及びスイッチ回路６を備えている。

ＣＰＵ１は、ＯＳＩ(Open Systems Interconnection：開放型システムの相互接続)に規定されたネットワーク層の各種の処理をソフトウエア的に実行するもので、記憶装置２はこのＣＰＵ１で実行する処理プログラムやデータ等を記憶するＲＯＭ（読み出し専用の不揮発性メモリ）やＲＡＭ（随時読み書き可能な揮発性メモリ）等である。また、ＲＧＭＩＩ回路３Ｗ，３Ｌは、それぞれＣＰＵ１とＷＡＮ及びＬＡＮとの間で送受信するＩＰパケットをデータ・リンク層のプロトコルに従って受け渡しをするためのインタフェースであり、ＰＬＬ回路４は、これらのＲＧＭＩＩ回路３Ｗ，３Ｌに対して送信用の基準クロック信号ＲＣＫを供給する発振器である。

更に、ＰＨＹ回路５は、ＲＧＭＩＩ回路３ＷとＷＡＮとの間でデータ・リンク層の信号と通信線路に適合する物理層の信号との間の変換を行うもので、スイッチ回路６は、ＬＡＮに接続される複数の端末装置の配線を集線し、ＲＧＭＩＩ回路３ＬとＬＡＮとの間でデータ・リンク層の信号と物理層の信号との間の変換を行うものである。

このような構成のうち、ＣＰＵ１とＲＧＭＩＩ回路３Ｗ，３Ｌ等のイーサネット（登録商標）・インタフェース回路を一体化したものを、ネットワーク・プロセッサと呼んでいる。

このブロードバンド・ルータでは、ネットワーク・プロセッサとＰＨＹ回路５の間、及びネットワーク・プロセッサとスイッチ回路６の間は、共に光ケーブル等の高速通信に対応するイーサネット（登録商標）規格の１つであるＲＧＭＩＩで接続され、ＩＰパケットの送受信が行われる。このとき、ネットワーク・プロセッサからＰＨＹ回路５やスイッチ回路６へ転送するＩＰパケットは、ＰＬＬ回路４で生成された基準クロック信号ＲＣＫ（例えば、１２５ＭＨｚ）である第１のクロック信号に従って送信される。

「新世代ブロードバンド・ルータの性能を検証する」http://www.atmarkit.co.jp/fpc/experiments/010bbrouter_perf/bbrouter_perf_01.html

しかしながら、前記ブロードバンド・ルータでは、ネットワーク・プロセッサの処理能力によってスループット（単位時間内に処理できるＩＰパケットの総数）が決まってしまい、ＲＧＭＩＩ回路のクロック速度も基準クロック信号ＲＣＫの周波数（１２５ＭＨｚ）で決まっているため、装置のスループットに限界があった。本発明は、通信網の通信速度に対応するように、ネットワーク・プロセッサの処理能力を向上させることを目的としている。

本発明のネットワーク・プロセッサは、入力されるパケットデータに対してＯＳＩで規定されたネットワーク層の処理を記憶装置に格納されたプログラムに基づいて実行し、出力するパケットデータを生成すると共に、設定条件または処理状況に応じて送信動作を通常モードとバイパスモードに切り替えるためのモード信号を出力するＣＰＵと、該ＣＰＵで処理する前記パケットデータを該ＯＳＩのデータ・リンク層のプロトコルに従って通信網との間で受け渡すインタフェース回路と、前記通信網と前記インタフェース回路との間に挿入され、前記中央処理装置から与えられる前記モード信号に従って送信する前記パケットデータを制御する送信制御回路と、を備え、前記送信制御回路は、前記中央処理装置から前記モード信号によって前記通常モードが指定されたときに、前記通信網に送信する前記パケットデータを一時的に保持し、保持した前記パケットデータを読み出し要求に従って古いものから順番に基準クロック信号である第１のクロック信号に同期したタイミングで読み出して出力すると共に、空き領域が所定量以下になったときに満信号を出力するバッファメモリと、前記バッファメモリから前記満信号が出力されていないときは、前記第１のクロック信号よりも周波数の高い第２のクロック信号を出力し、前記満信号が出力されているときには、前記第２のクロック信号を１サイクル毎にハイレベルになるタイミングをローレベルに固定することにより、間欠クロック信号を生成して出力するクロック制御部と、前記中央処理装置から前記モード信号によって前記通常モードが指定されたときに、前記クロック制御部から出力される前記第２のクロック信号または前記間欠クロック信号を出力し、前記バイパスモードが指定されたときに、前記第１のクロック信号を出力するクロック切り替え手段と、前記中央処理装置から前記モード信号によって前記通常モードが指定されたときに、前記クロック切り替え手段から出力される前記第２のクロック信号または前記間欠クロック信号に従って前記パケットデータを前記バッファメモリに書き込む書き込み手段と、前記中央処理装置から前記モード信号によって前記通常モードが指定されたときに、前記バッファメモリに書き込まれた前記パケットデータを前記第１のクロック信号に従って読み出して前記通信網に出力する読み出し手段と、前記中央処理装置から前記モード信号によって前記バイパスモードが指定されたときに、前記第１のクロック信号に従って前記パケットデータを前記バッファメモリを介さず、前記通信網に直接出力するバイパス手段と、を有することを特徴とする。

本発明のネットワーク・プロセッサは、該ＣＰＵからモード信号によって通常モードが指定されたときに、通信網に送信するパケットデータを一時的に保存し、保持した該パケットデータを読み出し要求に従って古いものから順番に基準クロック信号である第１クロック信号に同期したタイミングで読み出して出力すると共に、空き領域が所定量以下になったときに満信号を出力するバッファメモリと、前記バッファメモリから前記満信号が出力されていないときは、前記第１のクロック信号よりも周波数の高い第２のクロック信号を出力し、前記満信号が出力されているときには、前記第２のクロック信号を１サイクル毎にハイレベルになるタイミングをローレベルに固定することにより、間欠クロック信号を生成して出力するクロック制御部と、該ＣＰＵから前記モード信号によって前記通常モードが指定されたときに、前記クロック制御部から出力される前記第２のクロック信号または前記間欠クロック信号を出力し、前記バイパスモードが指定されたときに、前記第１のクロック信号を出力するクロック切り替え手段と、該ＣＰＵから前記モード信号によって前記通常モードが指定されたときに、前記クロック切り替え手段から出力される前記第２のクロック信号または前記間欠クロック信号に従って前記パケットデータを前記バッファメモリに書き込む書き込み手段と、該ＣＰＵから前記モード信号によって前記通常モードが指定されたときに、前記バッファメモリに書き込まれた前記パケットデータを前記第１のクロック信号に従って読み出して前記通信網に出力する読み出し手段と、該ＣＰＵから前記モード信号によって前記バイパスモードが指定されたときに、前記第１のクロック信号に従って前記パケットデータを前記バッファメモリを介さず、前記通信網に直接出力するバイパス手段と、を有するように送信制御回路を構成している。これにより、ネットワーク・プロセッサの処理速度を、通信網の通信速度に設定することが可能になり、ネットワーク・プロセッサの処理能力を向上させることができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例を示すブロードバンド・ルータの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

このブロードバンド・ルータは、図２のブロードバンド・ルータと同様のＣＰＵ１、記憶装置２、ＲＧＭＩＩ回路３Ｗ，３Ｌ、ＰＬＬ回路４、ＰＨＹ回路５及びスイッチ回路６に加えて、ＰＬＬ回路７と送信制御回路１０Ｗ，１０Ｌを備えている。

ＣＰＵ１は、ＯＳＩに規定されたネットワーク層の各種の処理をソフトウエア的に実行するもので、記憶装置２はこのＣＰＵ１で実行する処理プログラムやデータ等を記憶するＲＯＭやＲＡＭ等である。なお、ＣＰＵ１は、設定条件または処理状況に応じて送信動作を通常動作モードとバイパスモードに切り替えるためのモード信号ＭＯＤを出力する機能を有している。

ＲＧＭＩＩ回路３Ｗ，３Ｌは、それぞれＣＰＵ１とＷＡＮ及びＬＡＮの通信網との間で送受信するＩＰパケットをデータ・リンク層のプロトコルに従って処理して受け渡しをするためのインタフェースであり、光ケーブル等の高速通信に対応するイーサネット（登録商標）規格の１つであるＲＧＭＩＩをサポートするものである。例えば、ＲＧＭＩＩ回路３Ｗは、送信制御回路１０Ｗから送信タイミングとなるクロック信号ＣＫが与えられ、この送信制御回路１０Ｗに、クロック信号ＣＫと同じ速度の送信クロック信号ＴＣＷに同期して送信データ信号ＴＤＷを出力するようになっている。また、このＲＧＭＩＩ回路３Ｗには、ＰＨＹ回路５から受信クロック信号ＲＣＷと受信データ信号ＲＤＷが与えられるようになっている。

ＰＬＬ回路４は、これらのＲＧＭＩＩ回路３Ｗ，３Ｌに対して送信用の基準クロック信号ＲＣＫ（例えば、１２５ＭＨｚ）である第１のクロック信号を発生する発振器であり、本実施例で追加されたＰＬＬ回路７は、基準クロック信号ＲＣＫよりも周波数の高い第２のクロック信号である高速クロック信号ＯＣＫ（例えば、１３０ＭＨｚ）を発生する発振器である。これらの基準クロック信号ＲＣＫと高速クロック信号ＯＣＫは、共に送信制御回路１０Ｗ，１０Ｌに供給されるようになっている。

また、ＰＨＹ回路５は、ＲＧＭＩＩ回路３Ｗ及び送信制御回路１０ＷとＷＡＮとの間で、データ・リンク層の信号と通信線路に適合する物理層の信号との変換を行うものである。スイッチ回路６は、ＬＡＮに接続される複数の端末装置の配線を集線し、ＲＧＭＩＩ回路３Ｌ及び送信制御回路１０ＬとＬＡＮとの間で、データ・リンク層の信号と物理層の信号との変換を行うものである。

送信制御回路１０Ｗ，１０Ｌは、それぞれＷＡＮ側のＲＧＭＩＩ回路３ＷとＰＨＹ回路５の間、及びＬＡＮ側のＲＧＭＩＩ回路３Ｌとスイッチ回路６の間に挿入して、ＣＰＵ１から与えられるモード信号ＭＯＤに従って、ＷＡＮ側及びＬＡＮ側へ送信するＩＰパケットの制御を行うものである。送信制御回路１０Ｗ，１０Ｌは、何れも同様の回路構成となっている。以下、図１中に具体例を記載した送信制御回路１０Ｗについて説明するが、送信制御回路１０も同様である。

即ち、送信制御回路１０Ｗは、メモリバッファとしてのＦＩＦＯ(First In First Out)バッファ１１、書き込み手段としての書き込み制御部１２、読み出し手段としての読み出し制御部１３、クロック制御部１４、バイパス手段としての切替スイッチ１５，１６及びクロック切り替え手段としての切替スイッチ１７で構成されている。この送信制御回路１０Ｗは、ＦＰＧＡ(Field Programmable Gate Array)で構成しても良いし、ＡＳＩＣ(Application Specified Integrated Circuit)で構成しても良い。

ＦＩＦＯバッファ１１は、ＷＡＮ側へ送信するＩＰパケットを一旦保持し、保持したＩＰパケットを読み出し要求に従って古いものから順番に読み出して出力する先入れ先出し型のバッファメモリである。なお、ＦＩＦＯバッファ１１は、バッファメモリの使用状況を監視し、空き領域が所定量以下になったときには、満信号ＦＵＬを出力するようになっている。

書き込み制御部１２は、ＲＧＭＩＩ回路３Ｗ側から送信クロック信号ＴＣＷに同期して転送される送信データ信号ＴＤＷを受け取って、ＦＩＦＯバッファ１１に書き込むものである。読み出し制御部１３は、ＰＬＬ回路４から与えられる基準クロック信号ＲＣＫに従ってＦＩＦＯバッファ１１からＩＰパケットを読み出し、この基準クロック信号ＲＣＫと同じ速度の送信クロック信号ＴＣＷに同期して、送信データ信号ＴＤＷをＷＡＮ側へ出力するものである。

クロック制御部１４は、ＦＩＦＯバッファ１１から満信号ＦＵＬが出力されていないときは、高速クロック信号ＯＣＫをそのままクロック信号ＣＫとして出力し、満信号ＦＵＬが出力されているときには、この高速クロック信号ＯＣＫを１サイクル毎に“Ｈ”レベルになるタイミングを“Ｌ”レベルに固定することにより、間欠クロックを生成してクロック信号ＣＫとして出力するものである。

切替スイッチ１５，１６は、ＣＰＵ１からモード信号ＭＯＤによってバイパスモードが指定されたときに、ＲＧＭＩＩ回路３Ｗから出力される送信クロック信号ＴＣＷと送信データ信号ＴＤＷ信号を、ＦＩＦＯバッファ１１を介さず直接ＰＨＹ回路５に出力するためのスイッチである。また、切替スイッチ１７は、通常動作モードが指定されたときに高速クロック信号ＯＣＫを選択し、バイパスモードが指定されたときには基準クロック信号ＲＣＫを選択して、クロック信号ＣＫとして出力するものである。

なお、このブロードバンド・ルータでは、ＣＰＵ１、ＲＧＭＩＩ回路３Ｗ，３Ｌ及び送信制御回路１０Ｗ，１０Ｌ等のイーサネット（登録商標）・インタフェース回路を一体化したものがネットワーク・プロセッサとなる。

次に、図１のブロードバンド・ルータの動作を説明する。
ここで、ＣＰＵ１から出力されるモード信号ＭＯＤは通常動作モードに設定されており、ＦＩＦＯ１１には所定量以上の空き領域が存在し、満信号ＦＵＬは出力されていないものとする。これにより、送信制御回路１０Ｗ，１０Ｌのクロック制御部１４から１３０ＭＨｚの高速クロック信号ＯＣＫがそのまま出力され、切替スイッチ１７を通してクロック信号ＣＫとしてＲＧＭＩＩ回路３Ｗ，３Ｌに与えられる。

ＷＡＮ側から送信されて来るＩＰパケットはＰＨＹ回路５で受信され、受信クロック信号ＲＣＷと、これに同期した受信データ信号ＲＤＷがＲＧＭＩＩ回路３Ｗに与えられる。ＲＧＭＩＩ回路３Ｗは、受信データ信号ＲＤＷをネットワーク層のプロトコルに従ってＣＰＵ１へ転送する。同様に、ＬＡＮ側から送信されて来るＩＰパケットはスイッチ回路６で受信され、受信クロック信号ＲＣＷと、これに同期した受信データ信号ＲＤＷがＲＧＭＩＩ回路３Ｌに与えられる。ＲＧＭＩＩ回路３Ｌは、受信データ信号ＲＤＷをネットワーク層のプロトコルに従ってＣＰＵ１へ転送する。

ＣＰＵ１は、ＷＡＮ側及びＬＡＮ側から受信したＩＰパケットに対して、記憶装置２に格納されたプログラムに従ってパケット・フィルタリング処理、アドレス／ポート変換処理、ルーティング処理等の各種の処理を行い、送信すべきＩＰパケットを生成して該当するＲＧＭＩＩ回路３Ｗ（または３Ｌ）に転送する。

ＩＰパケットが、ＣＰＵ１から例えばＲＧＭＩＩ回路３Ｗに転送されると、ＲＧＭＩＩ回路３Ｗでは、送信制御回路１０Ｗから与えられる高速（１３０ＭＨｚ）のクロック信号ＣＫを送信クロック信号ＴＣＷとして使用して送信処理が行われ、この送信クロック信号ＴＣＷとこれに同期した送信データ信号ＴＤＷが送信制御回路１０Ｗに出力される。

送信クロック信号ＴＣＷと送信データ信号ＴＤＷは、送信制御回路１０Ｗの切替スイッチ１５を通して書き込み制御部１７に与えられ、送信すべきＩＰパケットがＦＩＦＯバッファ１１に書き込まれる。

ＦＩＦＯバッファ１１に書き込まれたＩＰパケットは、１２５ＭＨｚの基準クロック信号ＲＣＫに従って動作する読み出し制御部１３によって読み出され、この基準クロック信号ＲＣＫと同じ周波数の送信クロック信号ＴＣＷとこれに同期した送信データ信号ＴＤＷがＰＨＹ回路５に出力される。これにより、ＩＰパケットは、ＰＨＹ回路５からＷＡＮ側に送信される。

ここで、ＦＩＦＯバッファ１１に対する書き込みデータはＲＧＭＩＩ回路３Ｗから高速送信クロック信号ＯＣＫの速度で入力され、このＦＩＦＯバッファ１１からの読み出しデータは基準クロック信号ＲＣＫの速度でＰＨＹ回路６に出力される。このため、書き込みデータが連続すると、ＦＩＦＯバッファ１１の空き領域が減少し、所定量以下になると満信号ＦＵＬが出力される。

満信号ＦＵＬが出力されると、クロック制御部１４は、高速クロック信号ＯＣＫを１サイクル毎に“Ｈ”レベルになるタイミングを“Ｌ”レベルに固定することにより、間欠クロックを生成してクロック信号ＣＫとして出力する。従って、ＲＧＭＩＩ回路３Ｗに与えられるクロック信号ＣＫの実質的な周波数が低下し、このＲＧＭＩＩ回路３ＷからＦＩＦＯバッファ１１に対する書き込みデータの入力速度が低下する。これにより、ＦＩＦＯバッファ１１のオーバーフローが防止される。

また、ＣＰＵ１から出力されるモード信号ＭＯＤによってバイパスモードが設定されると、切替スイッチ１７によって標準クロック信号ＲＣＫが選択されてクロック信号ＣＫとしてＲＧＭＩＩ回路３Ｗに与えられる。更に、切替スイッチ１５，１６によって書き込み制御回路１５、ＦＩＦＯバッファ１１及び読み出し制御回路１３がバイパスされ、ＲＧＭＩＩ回路３Ｗから出力される送信クロック信号ＴＣＷと送信データ信号ＴＤＷは、直接ＰＨＹ回路５に与えられる。

なお、ＣＰＵ１からＲＧＭＩＩ回路３Ｌに転送されるＩＰパケットも、ＲＧＭＩＩ回路３Ｌと送信制御回路１０Ｌによって同様の処理が行われ、スイッチ回路６からＬＡＮ側に送信される。

以上のように、本実施例のブロードバンド・ルータは、ＷＡＮやＬＡＮ側へ送信するＩＰパケットを一旦保持し、ネットワーク・プロセッサ側の標準クロック信号ＲＣＫに従って読み出して送信するＦＩＦＯバッファ１１を有する送信制御回路１０Ｗ，１０Ｌを備えている。このため、標準クロック信号ＲＣＫよりも周波数が高い高速クロック信号ＯＣＫを、送信処理用のクロック信号ＣＫとして、ＲＧＭＩＩ回路３Ｗ，３Ｌに供給することができる。これにより、ＲＧＭＩＩ回路３Ｗ，３Ｌの処理速度が向上し、ネットワーク・プロセッサの処理能力を向上させることができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）基準クロック信号ＲＣＫと高速クロック信号ＯＣＫの周波数は一例である。高速クロック信号ＯＣＫを基準クロック信号ＲＣＫよりも高い周波数に設定してあれば良い。
（ｂ）ＰＬＬ回路４，７は、位相固定ループによる発振器に限定するものではない。
（ｃ）ＲＧＭＩＩ回路３Ｗ，３Ｌは、データ・リンク層であるイーサネット（登録商標）規格のＲＧＭＩＩをサポートするものに限定されない。例えば、ＧＭＩＩ／ＭＩＩ等のイーサネット（登録商標）規格のインタフェースに対しても同様に適用可能である。
（ｄ）クロック制御部１４は、ＦＩＦＯバッファ１１から満信号ＦＵＬが出力されたときに、高速クロック信号ＯＣＫから間欠クロックを生成するようにしているが、満信号ＦＵＬが出力されたときに標準クロック信号ＲＣＫを選択するようにしても良い。即ち、満信号ＦＵＬが出力されたときに、クロック信号ＣＫの速度を、標準クロック信号ＲＣＫまたはそれ以下に低下させるようにすれば良い。例えば、クロック制御部１４を削除し、バイパスモードが指定されたときと満信号ＦＵＬが出力されたときに、スイッチ１７で標準クロック信号ＲＣＫを選択するように構成しても良い。
（ｅ）モード信号ＭＯＤは、ＣＰＵ１から出力するのではなく、外部からの制御信号または内部回路による固定設定で与えるようにしても良い。

本発明の実施例を示すブロードバンド・ルータの構成図である。従来のブロードバンド・ルータの概略の構成図である。

符号の説明

１ＣＰＵ
２記憶装置
３Ｗ，３ＬＲＧＭＩＩ回路
４，７ＰＬＬ回路
５ＰＨＹ回路
６スイッチ回路
１０Ｗ，１０Ｌ送信制御回路
１１ＦＩＦＯバッファ
１２書き込み制御部
１３読み出し制御部
１４クロック制御部
１５〜１７切替スイッチ

Claims

入力されるパケットデータに対して開放型システムの相互接続で規定されたネットワーク層の処理を記憶装置に格納されたプログラムに基づいて実行し、出力するパケットデータを生成すると共に、設定条件または処理状況に応じて送信動作を通常モードとバイパスモードに切り替えるためのモード信号を出力する中央処理装置と、
前記中央処理装置で処理する前記パケットデータを前記開放型システムのデータ・リンク層のプロトコルに従って通信網との間で受け渡すインタフェース回路と、
前記通信網と前記インタフェース回路との間に挿入され、前記中央処理装置から与えられる前記モード信号に従って送信する前記パケットデータを制御する送信制御回路と、を備え、
前記送信制御回路は、
前記中央処理装置から前記モード信号によって前記通常モードが指定されたときに、前記通信網に送信する前記パケットデータを一時的に保持し、保持した前記パケットデータを読み出し要求に従って古いものから順番に基準クロック信号である第１のクロック信号に同期したタイミングで読み出して出力すると共に、空き領域が所定量以下になったときに満信号を出力するバッファメモリと、
前記バッファメモリから前記満信号が出力されていないときは、前記第１のクロック信号よりも周波数の高い第２のクロック信号を出力し、前記満信号が出力されているときには、前記第２のクロック信号を１サイクル毎にハイレベルになるタイミングをローレベルに固定することにより、間欠クロック信号を生成して出力するクロック制御部と、
前記中央処理装置から前記モード信号によって前記通常モードが指定されたときに、前記クロック制御部から出力される前記第２のクロック信号または前記間欠クロック信号を出力し、前記バイパスモードが指定されたときに、前記第１のクロック信号を出力するクロック切り替え手段と、
前記中央処理装置から前記モード信号によって前記通常モードが指定されたときに、前記クロック切り替え手段から出力される前記第２のクロック信号または前記間欠クロック信号に従って前記パケットデータを前記バッファメモリに書き込む書き込み手段と、
前記中央処理装置から前記モード信号によって前記通常モードが指定されたときに、前記バッファメモリに書き込まれた前記パケットデータを前記第１のクロック信号に従って読み出して前記通信網に出力する読み出し手段と、
前記中央処理装置から前記モード信号によって前記バイパスモードが指定されたときに、前記第１のクロック信号に従って前記パケットデータを前記バッファメモリを介さず、前記通信網に直接出力するバイパス手段と、
を有することを特徴とするネットワーク・プロセッサ。
前記クロック制御部は、更に、
前記バッファメモリの前記空き領域が所定量以下になったときに、前記間欠クロック信号を前記第１のクロック信号の速度以下に低下させることを特徴とする請求項１記載のネットワーク・プロセッサ。
前記バイパス手段は、
切替スイッチにより構成されていることを特徴とする請求項１または２記載のネットワーク・プロセッサ。