JP4261992B2 - 情報データの送受信装置及び送受信方法 - Google Patents
情報データの送受信装置及び送受信方法 Download PDFInfo
- Publication number
- JP4261992B2 JP4261992B2 JP2003165165A JP2003165165A JP4261992B2 JP 4261992 B2 JP4261992 B2 JP 4261992B2 JP 2003165165 A JP2003165165 A JP 2003165165A JP 2003165165 A JP2003165165 A JP 2003165165A JP 4261992 B2 JP4261992 B2 JP 4261992B2
- Authority
- JP
- Japan
- Prior art keywords
- information data
- packet
- transmission
- identifier
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40052—High-speed IEEE 1394 serial bus
- H04L12/40071—Packet processing; Packet format
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/50—Queue scheduling
- H04L47/62—Queue scheduling characterised by scheduling criteria
- H04L47/6215—Individual queue per QOS, rate or priority
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/12—Protocol engines
Description
【０００１】
【発明の属する技術分野】
本発明は、情報データの送受信装置及び送受信方法に関する。
【０００２】
【背景技術】
現在、複数の情報処理装置間において情報データの伝送を為すインターフェースとして、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）１３９４−１９９５規格（以下、ＩＥＥＥ１３９４と称する）に基づく高速シリアルデータ転送インターフェースが知られている。ＩＥＥＥ１３９４による伝送では、情報データをデータパケット化して伝送を行うものであり、同期データ伝送用のアイソクロナス伝送と、非同期データ伝送用のアシンクロナス伝送とを交互に実行する。アイソクロナス伝送は、リアルタイム伝送を行う必要がある例えば音声データ及び映像データの如き時系列データを伝送する際に使用される。一方、アシンクロナス伝送は、非同期データを対象としたものである。アシンクロナス伝送では、各データパケットに、送信元の機器を示すアドレスを示す送信ノードＩＤと送信先の機器のアドレスを示す受信ノードＩＤが付されており、情報処理装置の各々は自分のＩＤ（自己ＩＤ）が付されているパケットを取り込む。
【０００３】
又、近年、ＩＥＥＥ１３９４バス上にＩＰ（インターネットプロトコル）パケットを伝送する「ＩＰ ｏｖｅｒ １３９４」規格に基づく伝送装置が登場してきた（例えば、特許文献１参照）。「ＩＰ ｏｖｅｒ １３９４」では上記アシンクロナス伝送を利用して非同期でＩＰパケットの伝送を行うものであり、そのＩＰパケットは所定の特定アドレスのみに発行可能となっている。
【０００４】
よって、ホストＣＰＵは、非同期パケットの受信時において、上記特定アドレスを用いてＩＰパケットに対する識別処理をも実行しなければならない。従って、ホストＣＰＵの負荷が大となりスループットが悪化するという問題があった。
【０００５】
【特許文献１】
特開２００２−１１１７０１号公報
【０００６】
【発明が解決しようとする課題】
本発明は、ホストＣＰＵの負荷を低減させることが可能な情報データの送受信装置及び送受信方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１記載による情報データの送受信装置は、ＩＰover１３９４規格に基づくパケットであることを示す所定の識別子が付された情報データを含む情報データの系列を伝送バスを介して送受信する情報データの送受信装置であって、受信した前記情報データに前記識別子が付されている場合に受信した前記情報データを保存する第１受信バッファと、受信した前記情報データに前記識別子が付されていない場合に受信した前記情報データを保存する第２受信バッファと、受信した前記情報データに前記識別子が付されていなかった場合に承認保留中であることを表す情報を前記伝送バス上に送出する承認保留情報送出回路と、受信した前記情報データに前記識別子が付されていた場合には前記保留中を表す情報を送出することなく、承認済みを表す情報を前記伝送バス上に送出する承認完了情報送出回路と、を有する。
【０００８】
又、請求項２記載による情報データの送受信方法は、ＩＰover１３９４規格に基づくパケットであることを示す所定の識別子が付された情報データを含む情報データの系列を伝送バスを介して送受信する情報データの送受信方法であって、受信した前記情報データに前記識別子が付されている場合には受信した前記情報データを第１受信バッファに保存せしめる一方、受信した前記情報データに前記識別子が付されていない場合には受信した前記情報データを第２受信バッファに保存せしめる行程と、受信した前記情報データに前記識別子が付されていなかった場合には承認保留中であることを表す情報を前記伝送バス上に送出する一方、受信した前記情報データに前記識別子が付されていた場合には前記保留中を表す情報に代わり、承認済みを表す情報を前記伝送バス上に送出する行程と、を有する。
【０００９】
【発明の実施の形態】
図１は、情報処理装置内に搭載されている、本発明による送受信装置としてのＩＥＥＥ１３９４インターフェス部を示す図である。
図１において、ホストＣＰＵ（中央処理装置）１は、この情報処理装置の主となる動作（例えば、情報端末器としての動作）を実現すべき各種制御を実行しつつ、ＩＥＥＥ１３９４バス１００を介して情報データの送受信を行うべくＩＥＥＥ１３９４インターフェス部２に対する制御を行う。
【００１０】
ここで、上記の如き主動作にて生成されたストリームデータをアイソクロナス伝送を利用して、ＩＥＥＥ１３９４バス１００に接続されている他の機器に送信する場合、ホストＣＰＵ１は、ストリーム送出部３が上記ストリームデータを同期パケット送信バッファ２１に供給するように制御する。一方、かかるストリームデータをアシンクロナス伝送を利用して、ＩＥＥＥ１３９４バス１００に接続されている他の機器に送信する場合、ホストＣＰＵ１は、このストリームデータを非同期パケット送信バッファ２２に供給する。
【００１１】
同期パケット送信バッファ２１は、送信すべきストリームデータを、ＩＥＥＥ１３９４におけるアイソクロナス伝送の規定に従った形態でパケット化した同期データパケットを順次記憶し、これらをパケット送信回路２３に供給する。
非同期パケット送信バッファ２２は、送信すべき情報データを、ＩＥＥＥ１３９４におけるアシンクロナス伝送の規定に従った形態でパケット化した非同期データパケットを順次記憶し、これらをパケット送信回路２３に供給する。
【００１２】
パケット送信回路２３は、上記の如き同期データパケット、非同期データパケット、及びホストＣＰＵ１から供給された後述するレスポンスパケットをＩＥＥＥ１３９４の規定に従った形態にてＩＥＥＥ１３９４バス１００上に送出する。
パケット受信回路２４は、ＩＥＥＥ１３９４バス１００を介して伝送されてきた同期データパケット及び非同期データパケットを取り込む。そして、パケット受信回路２４は、取り込んだ同期データパケットを同期データパケットＰSYとして同期パケット受信バッファ２５に供給すると共に、取り込んだ非同期データパケットを非同期データパケットＰASYとしてアドレス比較器２６及びデマルチプレクサ２７に供給する。同期パケット受信バッファ２５は、同期データパケットＰSYを順次取り込んで記憶し、ホストＣＰＵ１はこの同期データ（ストリームデータ）をストリームデータ受信処理部４に供給するように制御する。
【００１３】
アドレス比較器２６は、非同期データパケットＰASYに付されているアドレスと、「ＩＰ ｏｖｅｒ １３９４」規定に基づくＩＰ（インターネットプロトコル）アドレスとしての特定アドレスＡＤとを比較する。この際、両者が一致している場合にはアドレス比較器２６は論理レベル１の比較結果信号ＣＳをデマルチプレクサ２７に供給し、両者が互いに異なる場合には論理レベル０の比較結果信号ＣＳをデマルチプレクサ２７に供給する。尚、特定アドレスＡＤは、ホストＣＰＵ１によって任意のアドレスに変更可能である。
【００１４】
デマルチプレクサ２７は、論理レベル０の比較結果信号ＣＳが供給された場合には上記非同期データパケットＰASYを非同期パケット受信バッファ２８に供給する一方、論理レベル１の比較結果信号ＣＳが供給された場合には上記非同期データパケットＰASYをＩＰパケット受信バッファ２９に供給する。すなわち、デマルチプレクサ２７は、非同期データパケットＰASYのアドレスが特定アドレスＡＤと一致している場合にはこの非同期データパケットＰASYがＩＰパケットであると判断してこれをＩＰパケット受信バッファ２９に供給する。一方、非同期データパケットＰASYのアドレスが特定アドレスＡＤとは異なる場合には、これを非同期パケット受信バッファ２８に供給するのである。非同期パケット受信バッファ２８は、上記非同期データパケットＰASYを順次取り込みこれを記憶する。ＩＰパケット受信バッファ２９は、上記非同期データパケットＰASYをＩＰパケットとして順次取り込みこれを記憶する。
【００１５】
ペンディングＡＣＫパケット生成回路３０は、非同期データパケットＰASYがデマルチプレクサ２７を介して非同期パケット受信バッファ２８に供給された場合に、承認保留中であることを表すペンディングＡＣＫパケットを生成してこれをパケット送信回路２３に供給する。この際、パケット送信回路２３は、かかるペンディングＡＣＫパケットをＩＥＥＥ１３９４バス１００上に送出する。すなわち、受信した非同期データパケットＰASYのアドレスが特定アドレスＡＤとは異なる場合には、承認保留中であることを表す情報（ペンディングＡＣＫパケット）をＩＥＥＥ１３９４バス１００上に送出するのである。
【００１６】
完了ＡＣＫパケット生成回路３１は、非同期データパケットＰASYがデマルチプレクサ２７を介してＩＰパケット受信バッファ２９に供給された場合に、承認済みであることを表す完了ＡＣＫパケットを生成してこれをパケット送信回路２３に供給する。この際、パケット送信回路２３は、かかる完了ＡＣＫパケットをＩＥＥＥ１３９４バス１００上に送出する。すなわち、受信した非同期データパケットＰASYのアドレスが特定アドレスＡＤと一致する場合には、承認済みであることを表す情報（完了ＡＣＫパケット）をＩＥＥＥ１３９４バス１００上に送出するのである。
【００１７】
以下に、図１に示されるＩＥＥＥ１３９４インターフェス部におけるアシンクロナス伝送時の送受信動作について説明する。
先ず、ＩＥＥＥ１３９４バス１００を介してＩＰパケット以外の非同期データパケットを受信した場合、この非同期データパケットはマルチプレクサ２７を介して非同期パケット受信バッファ２８に供給される。この際、ペンディングＡＣＫパケット生成回路３０にて生成されたペンディングＡＣＫパケットがＩＥＥＥ１３９４バス１００上に送出される。ここで、ホストＣＰＵ１は、図２に示す如き非同期パケット受信処理サブルーチンの処理を実行する。
【００１８】
図２において、ホストＣＰＵ１は、先ず、非同期パケット受信バッファ２８に記憶されている非同期パケットを取り込み（ステップＳ１）、この非同期パケットのアドレスやデータタイプ等が自己対応パケットであるか否かを判定する（ステップＳ２）。ステップＳ２において、自己対応パケットであると判定された場合、ホストＣＰＵ１は、完了レスポンスパケットを生成しこれを非同期パケット送信バッファ２２に供給する（ステップＳ３）。一方、上記ステップＳ２において自己対応パケットではないと判定された場合、ホストＣＰＵ１は、エラーレスポンスパケットを生成しこれを非同期パケット送信バッファ２２に供給する（ステップＳ４）。ステップＳ３又はＳ４の実行により、非同期パケット送信バッファ２２は、完了レスポンスパケット又はエラーレスポンスパケットをＩＥＥＥ１３９４バス１００上に送出する。すると、ＩＥＥＥ１３９４バス１００上において上記レスポンスパケットを受信した他の情報処理装置はＡＣＫパケットをＩＥＥＥ１３９４バス１００に送出する。パケット受信回路２４は、このＡＣＫパケットを受信すると、これをアドレス比較器２６及びデマルチプレクサ２７に供給する。この際、ＡＣＫパケットは、デマルチプレクサ２７を介して非同期パケット受信バッファ２８に供給され、この非同期パケット受信バッファ２８に保存される。上記ステップＳ３又はＳ４の実行後、ホストＣＰＵ１は、非同期パケット受信バッファ２８にＡＣＫパケットが保存されているか否かの判定を、一定期間実行する（ステップＳ５）。ステップＳ５において一定期間内にＡＣＫパケットが受信されなかったと判定された場合、ホストＣＰＵ１は、ステップＳ２の実行に戻り、直前まで送出していた完了レスポンスパケット又はエラーレスポンスパケットを再び送出する。ステップＳ５において、非同期パケット受信バッファ２８にＡＣＫパケットが保存されていると判定されると、ホストＣＰＵ１は、非同期パケット受信バッファ２８からＡＣＫパケットを取り込む（ステップＳ６）。ステップＳ６の実行後、ホストＣＰＵ１は、この非同期パケット受信処理サブルーチンを抜けてメインルーチン（図示せぬ）の処理に戻る。
【００１９】
一方、ＩＥＥＥ１３９４バス１００を介してＩＰパケットに対応した非同期パケットを受信した場合には、アドレス比較器２６によりこの非同期パケットがＩＰパケットであると判定され、ＩＰパケット保存専用のＩＰパケット受信バッファ２９に保存される。更に、ＩＰパケットを受信した場合には、ホストＣＰＵ１の処理を介さずに直ちに、承認済みを表す完了ＡＣＫパケットがＩＥＥＥ１３９４バス１００上に送出される。これにより、上記ステップＳ３〜Ｓ５の如き、ホストＣＰＵ１によるレスポンスパケットの送出処理及びＡＣＫパケットの受信処理が不要となる。
【００２０】
よって、図１に示されるＩＥＥＥ１３９４インターフェス部２によれば、ホストＣＰＵ１の負荷を低減させることが可能になる。
尚、上記実施例においては、情報処理装置の主となる動作を制御するホストＣＰＵ１を、ＩＥＥＥ１３９４インターフェス部２の送受信制御にも兼用しているが、ＩＥＥＥ１３９４インターフェス部２内に送受信制御専用の内蔵ＣＰＵを設けるようにしても良い。
【００２１】
図３は、かかる点に鑑みて為されたＩＥＥＥ１３９４インターフェス部２の他の構成を示す図である。
図３に示されるＩＥＥＥ１３９４インターフェス部２においては、内蔵ＣＰＵ４０が追加された点を除き、その構成は図１に示されるものと同一である。すなわち、図１に示されるホストＣＰＵ１と同一の制御を内蔵ＣＰＵ４０が実施するのである。ただし、ＩＰパケットに対する処理に関してはホストＣＰＵ１が行う。
【図面の簡単な説明】
【図１】本発明による送受信装置としてのＩＥＥＥ１３９４インターフェス部２を示す図である。
【図２】図１に示されるホストＣＰＵ１によって実行される非同期パケット受信処理サブルーチンの一例を示す図である。
【図３】本発明による送受信装置としてのＩＥＥＥ１３９４インターフェス部２の他の構成を示す図である。
【符号の説明】
１ ホストＣＰＵ
２ ＩＥＥＥ１３９４インターフェス部
２４ パケット受信回路
２６ アドレス比較器
２７ デマルチプレクサ
２８ 非同期パケット受信バッファ
２９ ＩＰパケット受信バッファ
３０ ペンディングＡＣＫパケット生成回路
３１ 完了ＡＣＫパケット生成回路
【発明の属する技術分野】
本発明は、情報データの送受信装置及び送受信方法に関する。
【０００２】
【背景技術】
現在、複数の情報処理装置間において情報データの伝送を為すインターフェースとして、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）１３９４−１９９５規格（以下、ＩＥＥＥ１３９４と称する）に基づく高速シリアルデータ転送インターフェースが知られている。ＩＥＥＥ１３９４による伝送では、情報データをデータパケット化して伝送を行うものであり、同期データ伝送用のアイソクロナス伝送と、非同期データ伝送用のアシンクロナス伝送とを交互に実行する。アイソクロナス伝送は、リアルタイム伝送を行う必要がある例えば音声データ及び映像データの如き時系列データを伝送する際に使用される。一方、アシンクロナス伝送は、非同期データを対象としたものである。アシンクロナス伝送では、各データパケットに、送信元の機器を示すアドレスを示す送信ノードＩＤと送信先の機器のアドレスを示す受信ノードＩＤが付されており、情報処理装置の各々は自分のＩＤ（自己ＩＤ）が付されているパケットを取り込む。
【０００３】
又、近年、ＩＥＥＥ１３９４バス上にＩＰ（インターネットプロトコル）パケットを伝送する「ＩＰ ｏｖｅｒ １３９４」規格に基づく伝送装置が登場してきた（例えば、特許文献１参照）。「ＩＰ ｏｖｅｒ １３９４」では上記アシンクロナス伝送を利用して非同期でＩＰパケットの伝送を行うものであり、そのＩＰパケットは所定の特定アドレスのみに発行可能となっている。
【０００４】
よって、ホストＣＰＵは、非同期パケットの受信時において、上記特定アドレスを用いてＩＰパケットに対する識別処理をも実行しなければならない。従って、ホストＣＰＵの負荷が大となりスループットが悪化するという問題があった。
【０００５】
【特許文献１】
特開２００２−１１１７０１号公報
【０００６】
【発明が解決しようとする課題】
本発明は、ホストＣＰＵの負荷を低減させることが可能な情報データの送受信装置及び送受信方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１記載による情報データの送受信装置は、ＩＰover１３９４規格に基づくパケットであることを示す所定の識別子が付された情報データを含む情報データの系列を伝送バスを介して送受信する情報データの送受信装置であって、受信した前記情報データに前記識別子が付されている場合に受信した前記情報データを保存する第１受信バッファと、受信した前記情報データに前記識別子が付されていない場合に受信した前記情報データを保存する第２受信バッファと、受信した前記情報データに前記識別子が付されていなかった場合に承認保留中であることを表す情報を前記伝送バス上に送出する承認保留情報送出回路と、受信した前記情報データに前記識別子が付されていた場合には前記保留中を表す情報を送出することなく、承認済みを表す情報を前記伝送バス上に送出する承認完了情報送出回路と、を有する。
【０００８】
又、請求項２記載による情報データの送受信方法は、ＩＰover１３９４規格に基づくパケットであることを示す所定の識別子が付された情報データを含む情報データの系列を伝送バスを介して送受信する情報データの送受信方法であって、受信した前記情報データに前記識別子が付されている場合には受信した前記情報データを第１受信バッファに保存せしめる一方、受信した前記情報データに前記識別子が付されていない場合には受信した前記情報データを第２受信バッファに保存せしめる行程と、受信した前記情報データに前記識別子が付されていなかった場合には承認保留中であることを表す情報を前記伝送バス上に送出する一方、受信した前記情報データに前記識別子が付されていた場合には前記保留中を表す情報に代わり、承認済みを表す情報を前記伝送バス上に送出する行程と、を有する。
【０００９】
【発明の実施の形態】
図１は、情報処理装置内に搭載されている、本発明による送受信装置としてのＩＥＥＥ１３９４インターフェス部を示す図である。
図１において、ホストＣＰＵ（中央処理装置）１は、この情報処理装置の主となる動作（例えば、情報端末器としての動作）を実現すべき各種制御を実行しつつ、ＩＥＥＥ１３９４バス１００を介して情報データの送受信を行うべくＩＥＥＥ１３９４インターフェス部２に対する制御を行う。
【００１０】
ここで、上記の如き主動作にて生成されたストリームデータをアイソクロナス伝送を利用して、ＩＥＥＥ１３９４バス１００に接続されている他の機器に送信する場合、ホストＣＰＵ１は、ストリーム送出部３が上記ストリームデータを同期パケット送信バッファ２１に供給するように制御する。一方、かかるストリームデータをアシンクロナス伝送を利用して、ＩＥＥＥ１３９４バス１００に接続されている他の機器に送信する場合、ホストＣＰＵ１は、このストリームデータを非同期パケット送信バッファ２２に供給する。
【００１１】
同期パケット送信バッファ２１は、送信すべきストリームデータを、ＩＥＥＥ１３９４におけるアイソクロナス伝送の規定に従った形態でパケット化した同期データパケットを順次記憶し、これらをパケット送信回路２３に供給する。
非同期パケット送信バッファ２２は、送信すべき情報データを、ＩＥＥＥ１３９４におけるアシンクロナス伝送の規定に従った形態でパケット化した非同期データパケットを順次記憶し、これらをパケット送信回路２３に供給する。
【００１２】
パケット送信回路２３は、上記の如き同期データパケット、非同期データパケット、及びホストＣＰＵ１から供給された後述するレスポンスパケットをＩＥＥＥ１３９４の規定に従った形態にてＩＥＥＥ１３９４バス１００上に送出する。
パケット受信回路２４は、ＩＥＥＥ１３９４バス１００を介して伝送されてきた同期データパケット及び非同期データパケットを取り込む。そして、パケット受信回路２４は、取り込んだ同期データパケットを同期データパケットＰSYとして同期パケット受信バッファ２５に供給すると共に、取り込んだ非同期データパケットを非同期データパケットＰASYとしてアドレス比較器２６及びデマルチプレクサ２７に供給する。同期パケット受信バッファ２５は、同期データパケットＰSYを順次取り込んで記憶し、ホストＣＰＵ１はこの同期データ（ストリームデータ）をストリームデータ受信処理部４に供給するように制御する。
【００１３】
アドレス比較器２６は、非同期データパケットＰASYに付されているアドレスと、「ＩＰ ｏｖｅｒ １３９４」規定に基づくＩＰ（インターネットプロトコル）アドレスとしての特定アドレスＡＤとを比較する。この際、両者が一致している場合にはアドレス比較器２６は論理レベル１の比較結果信号ＣＳをデマルチプレクサ２７に供給し、両者が互いに異なる場合には論理レベル０の比較結果信号ＣＳをデマルチプレクサ２７に供給する。尚、特定アドレスＡＤは、ホストＣＰＵ１によって任意のアドレスに変更可能である。
【００１４】
デマルチプレクサ２７は、論理レベル０の比較結果信号ＣＳが供給された場合には上記非同期データパケットＰASYを非同期パケット受信バッファ２８に供給する一方、論理レベル１の比較結果信号ＣＳが供給された場合には上記非同期データパケットＰASYをＩＰパケット受信バッファ２９に供給する。すなわち、デマルチプレクサ２７は、非同期データパケットＰASYのアドレスが特定アドレスＡＤと一致している場合にはこの非同期データパケットＰASYがＩＰパケットであると判断してこれをＩＰパケット受信バッファ２９に供給する。一方、非同期データパケットＰASYのアドレスが特定アドレスＡＤとは異なる場合には、これを非同期パケット受信バッファ２８に供給するのである。非同期パケット受信バッファ２８は、上記非同期データパケットＰASYを順次取り込みこれを記憶する。ＩＰパケット受信バッファ２９は、上記非同期データパケットＰASYをＩＰパケットとして順次取り込みこれを記憶する。
【００１５】
ペンディングＡＣＫパケット生成回路３０は、非同期データパケットＰASYがデマルチプレクサ２７を介して非同期パケット受信バッファ２８に供給された場合に、承認保留中であることを表すペンディングＡＣＫパケットを生成してこれをパケット送信回路２３に供給する。この際、パケット送信回路２３は、かかるペンディングＡＣＫパケットをＩＥＥＥ１３９４バス１００上に送出する。すなわち、受信した非同期データパケットＰASYのアドレスが特定アドレスＡＤとは異なる場合には、承認保留中であることを表す情報（ペンディングＡＣＫパケット）をＩＥＥＥ１３９４バス１００上に送出するのである。
【００１６】
完了ＡＣＫパケット生成回路３１は、非同期データパケットＰASYがデマルチプレクサ２７を介してＩＰパケット受信バッファ２９に供給された場合に、承認済みであることを表す完了ＡＣＫパケットを生成してこれをパケット送信回路２３に供給する。この際、パケット送信回路２３は、かかる完了ＡＣＫパケットをＩＥＥＥ１３９４バス１００上に送出する。すなわち、受信した非同期データパケットＰASYのアドレスが特定アドレスＡＤと一致する場合には、承認済みであることを表す情報（完了ＡＣＫパケット）をＩＥＥＥ１３９４バス１００上に送出するのである。
【００１７】
以下に、図１に示されるＩＥＥＥ１３９４インターフェス部におけるアシンクロナス伝送時の送受信動作について説明する。
先ず、ＩＥＥＥ１３９４バス１００を介してＩＰパケット以外の非同期データパケットを受信した場合、この非同期データパケットはマルチプレクサ２７を介して非同期パケット受信バッファ２８に供給される。この際、ペンディングＡＣＫパケット生成回路３０にて生成されたペンディングＡＣＫパケットがＩＥＥＥ１３９４バス１００上に送出される。ここで、ホストＣＰＵ１は、図２に示す如き非同期パケット受信処理サブルーチンの処理を実行する。
【００１８】
図２において、ホストＣＰＵ１は、先ず、非同期パケット受信バッファ２８に記憶されている非同期パケットを取り込み（ステップＳ１）、この非同期パケットのアドレスやデータタイプ等が自己対応パケットであるか否かを判定する（ステップＳ２）。ステップＳ２において、自己対応パケットであると判定された場合、ホストＣＰＵ１は、完了レスポンスパケットを生成しこれを非同期パケット送信バッファ２２に供給する（ステップＳ３）。一方、上記ステップＳ２において自己対応パケットではないと判定された場合、ホストＣＰＵ１は、エラーレスポンスパケットを生成しこれを非同期パケット送信バッファ２２に供給する（ステップＳ４）。ステップＳ３又はＳ４の実行により、非同期パケット送信バッファ２２は、完了レスポンスパケット又はエラーレスポンスパケットをＩＥＥＥ１３９４バス１００上に送出する。すると、ＩＥＥＥ１３９４バス１００上において上記レスポンスパケットを受信した他の情報処理装置はＡＣＫパケットをＩＥＥＥ１３９４バス１００に送出する。パケット受信回路２４は、このＡＣＫパケットを受信すると、これをアドレス比較器２６及びデマルチプレクサ２７に供給する。この際、ＡＣＫパケットは、デマルチプレクサ２７を介して非同期パケット受信バッファ２８に供給され、この非同期パケット受信バッファ２８に保存される。上記ステップＳ３又はＳ４の実行後、ホストＣＰＵ１は、非同期パケット受信バッファ２８にＡＣＫパケットが保存されているか否かの判定を、一定期間実行する（ステップＳ５）。ステップＳ５において一定期間内にＡＣＫパケットが受信されなかったと判定された場合、ホストＣＰＵ１は、ステップＳ２の実行に戻り、直前まで送出していた完了レスポンスパケット又はエラーレスポンスパケットを再び送出する。ステップＳ５において、非同期パケット受信バッファ２８にＡＣＫパケットが保存されていると判定されると、ホストＣＰＵ１は、非同期パケット受信バッファ２８からＡＣＫパケットを取り込む（ステップＳ６）。ステップＳ６の実行後、ホストＣＰＵ１は、この非同期パケット受信処理サブルーチンを抜けてメインルーチン（図示せぬ）の処理に戻る。
【００１９】
一方、ＩＥＥＥ１３９４バス１００を介してＩＰパケットに対応した非同期パケットを受信した場合には、アドレス比較器２６によりこの非同期パケットがＩＰパケットであると判定され、ＩＰパケット保存専用のＩＰパケット受信バッファ２９に保存される。更に、ＩＰパケットを受信した場合には、ホストＣＰＵ１の処理を介さずに直ちに、承認済みを表す完了ＡＣＫパケットがＩＥＥＥ１３９４バス１００上に送出される。これにより、上記ステップＳ３〜Ｓ５の如き、ホストＣＰＵ１によるレスポンスパケットの送出処理及びＡＣＫパケットの受信処理が不要となる。
【００２０】
よって、図１に示されるＩＥＥＥ１３９４インターフェス部２によれば、ホストＣＰＵ１の負荷を低減させることが可能になる。
尚、上記実施例においては、情報処理装置の主となる動作を制御するホストＣＰＵ１を、ＩＥＥＥ１３９４インターフェス部２の送受信制御にも兼用しているが、ＩＥＥＥ１３９４インターフェス部２内に送受信制御専用の内蔵ＣＰＵを設けるようにしても良い。
【００２１】
図３は、かかる点に鑑みて為されたＩＥＥＥ１３９４インターフェス部２の他の構成を示す図である。
図３に示されるＩＥＥＥ１３９４インターフェス部２においては、内蔵ＣＰＵ４０が追加された点を除き、その構成は図１に示されるものと同一である。すなわち、図１に示されるホストＣＰＵ１と同一の制御を内蔵ＣＰＵ４０が実施するのである。ただし、ＩＰパケットに対する処理に関してはホストＣＰＵ１が行う。
【図面の簡単な説明】
【図１】本発明による送受信装置としてのＩＥＥＥ１３９４インターフェス部２を示す図である。
【図２】図１に示されるホストＣＰＵ１によって実行される非同期パケット受信処理サブルーチンの一例を示す図である。
【図３】本発明による送受信装置としてのＩＥＥＥ１３９４インターフェス部２の他の構成を示す図である。
【符号の説明】
１ ホストＣＰＵ
２ ＩＥＥＥ１３９４インターフェス部
２４ パケット受信回路
２６ アドレス比較器
２７ デマルチプレクサ
２８ 非同期パケット受信バッファ
２９ ＩＰパケット受信バッファ
３０ ペンディングＡＣＫパケット生成回路
３１ 完了ＡＣＫパケット生成回路
Claims (2)
- ＩＰover１３９４規格に基づくパケットであることを示す所定の識別子が付された情報データを含む情報データの系列を伝送バスを介して送受信する情報データの送受信装置であって、
受信した前記情報データに前記識別子が付されている場合に受信した前記情報データを保存する第１受信バッファと、
受信した前記情報データに前記識別子が付されていない場合に受信した前記情報データを保存する第２受信バッファと、
受信した前記情報データに前記識別子が付されていなかった場合に承認保留中であることを表す情報を前記伝送バス上に送出する承認保留情報送出回路と、
受信した前記情報データに前記識別子が付されていた場合には前記保留中を表す情報を送出することなく、承認済みを表す情報を前記伝送バス上に送出する承認完了情報送出回路と、を有することを特徴とする情報データの送受信装置。 - ＩＰover１３９４規格に基づくパケットであることを示す所定の識別子が付された情報データを含む情報データの系列を伝送バスを介して送受信する情報データの送受信方法であって、
受信した前記情報データに前記識別子が付されている場合には受信した前記情報データを第１受信バッファに保存せしめる一方、受信した前記情報データに前記識別子が付されていない場合には受信した前記情報データを第２受信バッファに保存せしめる行程と、
受信した前記情報データに前記識別子が付されていなかった場合には承認保留中であることを表す情報を前記伝送バス上に送出する一方、受信した前記情報データに前記識別子が付されていた場合には前記保留中を表す情報に代わり、承認済みを表す情報を前記伝送バス上に送出する行程と、を有することを特徴とする情報データの送受信方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003165165A JP4261992B2 (ja) | 2003-06-10 | 2003-06-10 | 情報データの送受信装置及び送受信方法 |
| US10/861,410 US20040252712A1 (en) | 2003-06-10 | 2004-06-07 | Information data transmitting and receiving device and transmitting and receiving method of information data |
| EP20040013524 EP1487157A3 (en) | 2003-06-10 | 2004-06-08 | Information data transmitting and receiving device and transmitting and receiving method of information data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003165165A JP4261992B2 (ja) | 2003-06-10 | 2003-06-10 | 情報データの送受信装置及び送受信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005005863A JP2005005863A (ja) | 2005-01-06 |
| JP4261992B2 true JP4261992B2 (ja) | 2009-05-13 |
Family
ID=33296813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003165165A Expired - Fee Related JP4261992B2 (ja) | 2003-06-10 | 2003-06-10 | 情報データの送受信装置及び送受信方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040252712A1 (ja) |
| EP (1) | EP1487157A3 (ja) |
| JP (1) | JP4261992B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4653680B2 (ja) * | 2006-03-22 | 2011-03-16 | 株式会社日立国際電気 | データ伝送装置およびデータ伝送システム |
| JP5484037B2 (ja) * | 2009-12-24 | 2014-05-07 | スパンション エルエルシー | データ送信方法、データ送信装置及びネットワークシステム |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367518A (en) * | 1987-10-15 | 1994-11-22 | Network Equipment Technologies, Inc. | Self-routing switching element and fast packet switch |
| DE69126795T2 (de) * | 1991-03-12 | 1998-02-19 | Wang Laboratories | Dateienverwaltungssystem mit graphischer benutzerschnittstelle zum aufstellen von fragen |
| DE69230093T2 (de) * | 1991-11-19 | 2000-04-13 | Ibm | Multiprozessorsystem |
| US6064672A (en) * | 1996-07-01 | 2000-05-16 | Sun Microsystems, Inc. | System for dynamic ordering support in a ringlet serial interconnect |
| US6240083B1 (en) * | 1997-02-25 | 2001-05-29 | Telefonaktiebolaget L.M. Ericsson | Multiple access communication network with combined contention and reservation mode access |
| US6275866B1 (en) * | 1997-03-14 | 2001-08-14 | Mathsoft Engineering & Education, Inc. | Manipulation and coupling of object oriented components |
| US6275886B1 (en) * | 1998-09-29 | 2001-08-14 | Philips Semiconductor, Inc. | Microprocessor-based serial bus interface arrangement and method |
| US6600734B1 (en) * | 1998-12-17 | 2003-07-29 | Symbol Technologies, Inc. | Apparatus for interfacing a wireless local network and a wired voice telecommunications system |
| US6693905B1 (en) * | 1999-04-09 | 2004-02-17 | Matsushita Electric Industrial Co., Ltd. | Data exchange unit |
| JP4362199B2 (ja) * | 1999-04-09 | 2009-11-11 | パナソニック株式会社 | データ伝送装置 |
| JP3518441B2 (ja) * | 1999-10-01 | 2004-04-12 | 日本電気株式会社 | ユニキャスト／マルチキャスト方式 |
| US6625149B1 (en) * | 1999-11-29 | 2003-09-23 | Lucent Technologies Inc. | Signaled receiver processing methods and apparatus for improved protocol processing |
| US20030099254A1 (en) * | 2000-03-03 | 2003-05-29 | Richter Roger K. | Systems and methods for interfacing asynchronous and non-asynchronous data media |
| US7895643B2 (en) * | 2002-03-16 | 2011-02-22 | Trustedflow Systems, Inc. | Secure logic interlocking |
| US7961736B2 (en) * | 2002-09-26 | 2011-06-14 | Sharp Laboratories Of America, Inc. | Convergence and classification of data packets in a centralized communication system |
-
2003
- 2003-06-10 JP JP2003165165A patent/JP4261992B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-07 US US10/861,410 patent/US20040252712A1/en not_active Abandoned
- 2004-06-08 EP EP20040013524 patent/EP1487157A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005005863A (ja) | 2005-01-06 |
| US20040252712A1 (en) | 2004-12-16 |
| EP1487157A3 (en) | 2006-04-05 |
| EP1487157A2 (en) | 2004-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060109866A1 (en) | Methods, interface unit and nodes for using in parallel a communication network for real-time applications and for non-real-time applications | |
| EP0802655A2 (en) | Communication network | |
| JP4143405B2 (ja) | 無線リンクを介してｉｅｅｅ１３９４規格遠隔装置をｉｅｅｅ１３９４規格装置のクラスタへ接続する方法 | |
| JPWO2003017577A1 (ja) | 伝送装置および伝送方法 | |
| JP2009527168A (ja) | バス間でのメッセージの自動ルーティングのためのゲートウェイ | |
| JP4432385B2 (ja) | データ中継システム | |
| JP2003174486A (ja) | 情報通信装置、情報通信方法および情報通信処理プログラム | |
| JP5517523B2 (ja) | 情報処理装置、その制御方法及びプログラム | |
| US6937355B1 (en) | Data communications apparatus for resuming data transfer after interruption | |
| US20070076243A1 (en) | Method, interface and network for cyclical sending of ethernet telegrams | |
| JP2010193146A (ja) | 通信装置および通信システム | |
| JP2000270002A (ja) | Ｌａｎ中継装置 | |
| US20060083232A1 (en) | Method and apparatus for transmitting isochronous stream | |
| JP4261992B2 (ja) | 情報データの送受信装置及び送受信方法 | |
| JP2005318591A (ja) | 実時間サービスのためのイーサネットｍａｃ適応装置及びそのデータ伝送方法 | |
| US6779054B2 (en) | Method and apparatus for operating a network controller | |
| JP2010263321A (ja) | データの通信方法及び通信装置 | |
| JP3871177B2 (ja) | データ通信装置およびデータ通信方法 | |
| JP5309580B2 (ja) | ネットワーク・プロセッサ | |
| JP5411612B2 (ja) | 通信装置 | |
| JP4384951B2 (ja) | アクセスポイント管理装置およびアクセスポイントのソフトウェアバージョンアップ方法 | |
| JP2001245017A (ja) | Ｕｓｂシミュレーション装置、及び、記憶媒体 | |
| CN107786310A (zh) | 一种数据包传输方法和节点 | |
| JP2006109016A (ja) | 送受信装置、送受信制御方法、プログラム、およびメモリ | |
| EP1065831B1 (en) | Early preamble transmission |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060518 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080819 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080826 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081003 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090203 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090206 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |