JP5517523B2 - 情報処理装置、その制御方法及びプログラム - Google Patents

Description

本発明は、ネットワークを介して外部装置と接続された情報処理装置、その制御方法及びプログラムに関するものである。

プリンタや、複合機などのＬＡＮネットワークに接続可能な情報処理装置においては、より低消費電力で稼動することが求められている。その中で、ネットワークを介した外部装置との通信に必要となる消費電力の低減が１つの課題として挙げられている。その解決策の１つとして、通信時にマジックパケット（ＭＡＧＩＣ ＰＡＣＫＥＴ）を用いる制御方法がある。これは、通常はデバイスの電源をＯＦＦに設定しておき、マジックパケット受信するとデバイスに電源を投入する方法である。この方法を用いることで、情報処理装置同士の回線を接続するＰＨＹ部の電源投入の制御を行うことができる。また、特許文献１では、受信データのトータルサイズにより、ＰＨＹの伝送速度制御を行う方法が提案されている。これは、通信速度に比例して消費電力が増大する特性に注目したものであって、具体的には、受信データのトータルサイズに基づき必要最低限の通信速度を適用することにより消費電力を低減している。

特開２００６−２７０４７０号公報

しかしながら、上記従来技術には以下に記載する問題がある。例えば、上記従来技術では、受信するデータの総量に応じてＰＨＹの速度設定を行っているため、受信レートがＰＨＹの伝送速度より十分小さい場合でも、ＰＨＹの速度を上げてしまっていた。このため、ＰＨＹが必要以上のパフォーマンスを発揮することになり、結果として過剰な電力を消費していた。また、ＰＨＹの速度を上げる条件となる、受信データサイズの閾値より小さいサイズのパケットがバースト的に入力した場合では、ＰＨＹの速度を高速に変更できない。このため、多くのデータを受信したときに、パケットの伝送が滞り、ネットワーク内の輻輳を招く恐れがあった。例えば、１つの外部装置から送信されてくるデータのサイズだけに応じて速度を決定しているため、複数の外部装置と並行して通信する場合に問題が生じていた。つまり、複数の外部装置と並行して通信を行う場合には、各装置からのデータが並行して信号線を流れることになり、１つの外部装置からのデータを受信するために適切な速度では不足してしまう。

本発明は、上述の問題に鑑みて成されたものであり、複数の外部装置とのデータ通信において、データ通信の精度を維持するとともに、当該データ通信に係わる消費電力を低減する情報処理装置及びその制御方法を提供することを目的とする。

本発明は、例えば、外部装置と通信可能な情報処理装置であって、前記外部装置との間で行うデータ通信の通信速度を設定する速度設定手段と、設定された前記通信速度を用いて前記外部装置から送信されたデータパケットを受信する受信手段と、前記受信手段が受信する第１のデータパケットと、該第１のデータパケットの次に前記受信手段が受信する第２のデータパケットとの間を示す受信間隔を計測する計測手段と、前記計測手段によって計測された前記受信間隔が所定の閾値を超えているか否かを判定する判定手段と、前記受信間隔が前記所定の閾値を超えている場合には現在設定されている通信速度を維持し、前記受信間隔が前記所定の閾値を超えていない場合には現在設定されている通信速度を該通信速度よりも速い通信速度に変更する速度制御手段とを備えることを特徴とする。また、本発明は、例えば、外部装置と通信可能な情報処理装置であって、前記外部装置から送信されたデータパケットを受信する受信手段と、前記受信手段が受信する第１のデータパケットと、該第１のデータパケットの次に前記受信手段が受信する第２のデータパケットとの間を示す受信間隔を計測する計測手段と、前記計測手段によって計測された前記受信間隔に基づいて通信速度を決定する決定手段とを備えることを特徴とする。

本発明は、例えば、複数の外部装置とのデータ通信において、データ通信の精度を維持するとともに、当該データ通信に係わる消費電力を低減する情報処理装置及びその制御方法を提供できる。

第１の実施形態に係る情報処理装置１００のハードウェア構成例を示す図である。 第１の実施形態に係る情報処理システム１０の構成例を示す図である。 イーサネット（登録商標）のパケット間のギャップを説明する図である。 第１の実施形態に係るパケット間ギャップが１２バイトを超える場合のタイミングチャートである。 第１の実施形態に係るパケット間ギャップが１２バイトの場合のタイミングチャートである。 第１の実施形態に係る速度設定変更の処理手順を示すフローチャートである。 第２の実施形態に係る情報処理装置１００のハードウェア構成例を示す図である。 第２の実施形態に係るＣＰＵ１０８の機能構成例を示すブロック図である。 第２の実施形態に係るＣＰＵ１０８で実行する速度設定変更の処理手順を示すフローチャートである。

以下に本発明の一実施形態を示す。以下で説明される個別の実施形態は、本発明の上位概念、中位概念及び下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。

＜第１の実施形態＞
＜情報処理装置の構成＞
以下では、図１乃至図６を参照して、第１の実施形態について説明する。まず、図１を参照して、本実施形態における情報処理装置１００のハードウェア構成について説明する。本実施形態における情報処理装置１００は、ネットワークに接続可能なネットワーク機器を示す。また、本実施形態では、情報処理装置１００について複写機やプリンタなどの画像処理装置を一例に説明する。しかし、本発明の情報処理装置は、画像処理装置のみに限定されず、ネットワークを介して外部装置と通信可能な装置であればよい。

１０１は、ＬＡＮケーブルのモジュラを接続するためのコネクタである。１０２は、情報処理装置１００とネットワークとを電気的に絶縁するトランスである。１０３は、ネットワークを介して外部装置と接続を行うためのＬＳＩであるＰＨＹを示す。１０４は、ＰＨＹ１０３において受信した信号を、装置内のデバイスが取り扱う信号に変換するＭＡＣである。１０８は、装置内のデバイスに命令を実行するＣＰＵである。１０９は、ＣＰＵ１０８が実行するプログラムやデータを記憶するメモリである。本実施形態によれば、メモリ１０９には、ＰＨＹ１０３に設定可能な複数の通信速度が記憶される。１１１は、印字や画像のプリントを行うプリンタである。１１３は、原稿から画像などを読み取るスキャナである。１１４は、情報処理装置１００の情報を表示するパネルである。

１１０は、プリンタ１１１と装置内の各種デバイスとのインタフェースを行うプリンタＩ／Ｆである。１１２は、スキャナ１１３と装置内の各種デバイスとのインタフェースを行うスキャナＩ／Ｆである。１１５は、パネル１１４と装置内の各種デバイスとのインタフェースを行うパネルＩ／Ｆである。１０７は、装置内のデバイス間を物理的に接続するバス１０７である。１０５は、受信間隔計測手段として機能し、ＰＨＹ１０３が送信する伝送クロックを受信してカウントするカウンタ１０５である。１０６は、２系統の受信部を有し、それぞれ受信部にて論理Ｈレベルの信号を受信した場合に自身も論理Ｈレベルの信号を送信するＡＮＤ回路１０６である。１１６は、ＡＮＤ回路１０６より論理Ｌレベルから論理Ｈレベルへの変化を受けると、自身が論理Ｈレベルの信号を短時間出力するＦＦ回路１１６である。

１ａは、ＭＡＣ１０４とＰＨＹ１０３との間で設定情報やＣＰＵ１０８からの制御信号を伝送する制御信号である。１ｂは、ＰＨＹ１０３が回線から受信したパケットをＭＡＣ１０４へ伝送するための信号線である受信データ線である。１ｃは、ＰＨＹ１０３が常時出力する基準クロックをＭＡＣ１０４へ渡すための信号線である伝送クロック線である。１ｄは、ＰＨＹ１０３が有効なパケットを受信している間にＭＡＣ１０４へ有効信号を送るための信号線である受信有効信号線である。１ｅは、ＡＮＤ回路１０６の出力信号であり、ＰＨＹ１０３の速度設定部に対して、論理Ｈ又はＬの信号を送る速度設定信号である。１ｆは、カウンタ１０５の出力をＡＮＤ回路１０６へ送信するための信号線であるトリガ１ｆである。１ｇは、カウンタ１０５がカウントする情報をリセットするリセット信号線を伝送する信号線リセットである。１ｈは、ＦＦ回路１１６が出力する信号をＰＨＹ１０３へのリセットとして伝送する信号線であるＰＨＹリセットを示す。

ここで、情報処理装置１００と外部装置とのデータ通信と、情報処理装置１００内でのデータの流れについて説明する。情報処理装置１００は、コネクタ１０１からＬＡＮケーブルを介してネットワーク上の複数の外部装置と接続される。これらの外部装置から受信されるパケットは、トランス１０２を経由し、ＰＨＹ１０３へ到達する。外部装置との物理的な最大通信速度は、ＰＨＹ１０３に設定されることになる。ＰＨＹ１０３で受信されたパケットは、ＭＡＣ１０４を中継した後にバス１０７を経由し、ＣＰＵ１０８の実行するプログラムに従って適切に処理される。

プリンタＩ／Ｆ１１０及びスキャナＩ／Ｆ１１２では、ＣＰＵ１０８において実行されたプログラムに従い、それぞれプリンタ１１１及びスキャナ１１３へデータの送受信を行う。パネルＩ／Ｆ１１５では、パネル１１４において実行された命令をバス１０７経由でＣＰＵ１０８へ伝達する。また、ＣＰＵ１０８から命令されたプログラムを、パネル１１４で表示する。また、ＣＰＵの実行プログラムはメモリ１０９に記録されている。ＰＨＹ１０３とＭＡＣ１０４との回線間にある制御信号１ａにおいて、ＰＨＹ１０３が設定されている最大速度をＣＰＵ１０８へ通知する。また、ＣＰＵ１０８より命令があった場合、ＰＨＹ１０３の最大速度を設定することもできる。

ネットワークより受信したパケットは、受信データ１ｂを経由してＭＡＣ１０４へ伝送される。また、ＰＨＹ１０３は、伝送クロック線１ｃにおいて、ＰＨＹ１０３の速度に基づいて発生したクロックを常にＭＡＣ１０４へ送っている。なお、有効パケットを受信している間では、ＰＨＹ１０３は、受信有効信号線１ｄを用いて、ＭＡＣ１０４へ有効信号を送っている。

カウンタ１０５では、伝送クロック線１ｃより入力される伝送クロックをカウントする。ここで、カウンタが所定以下の間は、カウンタ１０５は、トリガ１ｆを介してＨレベルの信号を送信するものとする。また、カウンタが所定以上の値に到達すると、カウンタ１０５は、トリガ１ｆを介してＬレベルの信号を送信するものとする。

また、受信有効信号線１ｄがリセット１ｇとしてカウンタ１０５のカウンタリセットの役目を果たす。具体的には、受信有効信号線１ｄから送信される信号がＨレベルの場合はカウンタ１０５をリセットし、Ｌレベルの場合はリセットを解除するものとする。受信有効信号線１ｄは、トリガ１ｆと同様にＡＮＤ回路１０６に入力されている。

ＡＮＤ回路１０６は、トリガ１ｆと受信有効信号線１ｄとがＨレベル入力の場合に速度設定信号１ｅを経由して、ＰＨＹ１０３の速度変更信号をＰＨＹ１０３に出力する。ＦＦ回路１１６は、速度設定信号１ｅの論理Ｌレベルから論理Ｈレベルへ変化する信号を受信したときに、論理Ｈレベルの信号を短時間出力し、ＰＨＹリセット１ｈを介してＰＨＹ１０３にリセットを行う。ＰＨＹ１０３は速度設定信号を受信した後にＰＨＹリセット信号を受信すると、新しく速度設定された速度で動作を開始することになる。

＜情報処理システムの構成＞
次に、図２を参照して、本実施形態に係る情報処理システム１０の接続形態について説明する。２０１は、複数のＬＡＮ回線と接続し、パケットの交換やパケットの同報転送を行うＨＵＢである。２０５は、ＨＵＢ２０１が外部装置との接続に使用するＰＨＹ２０５であり、ＰＨＹ１０３と同等の機能を有する。２０２、２０３、２０４は、情報処理装置１００へプリントやスキャンなどを要求する、端末Ａ２０２、端末Ｂ２０３、端末Ｃ２０４である。

本実施形態における情報処理システム１０において、情報処理装置１００は、コネクタ１０１を介してＨＵＢ２０１と接続されている。また、端末Ａ２０２、端末Ｂ２０３、端末Ｃ２０４も同様にＨＵＢ２０１と接続されている。したがって、ＨＵＢ２０１を介して情報処理装置１００と、端末Ａ２０２、端末Ｂ２０３、及び端末Ｃ２０４とは通信可能に接続されている。

＜パケット間のギャップ＞
次に、図３を参照して、イーサネット（登録商標）のパケット間のギャップについて説明する。図３では、パケット３００とパケット３１０とがＬＡＮ回線中を順番に流れていることを示す。イーサネット（登録商標）のパケット３００は、プリアンブル３０１、データ３０２及びＦＣＳ３０３を含む。同様に、パケット３１０もプリアンブル３１１、データ３１２及びＦＣＳ３１３を含む。上記パケット３００と、パケット３１０との間隔が、パケット間ギャップ３０４を示す。

ＬＡＮ回線の輻輳の具合は、パケット間ギャップ３０４に起因する。例えば、情報処理装置１００がパケット３００及びパケット３１０を受信する場合について説明する。このとき、パケット間ギャップ３０４が１００バイトの場合と２００バイトの場と合を比較すると、前者に比べ、パケット３１０が到達するまでの時間は後者の方が２倍の時間を要する。つまり、このときのＬＡＮ回線においては、前者の方が２倍輻輳していると考えられる。

イーサネット（登録商標）の規格において、ＬＡＮ回線に流れるパケットのパケット間ギャップは、最小で１２バイトと定められている。つまり、所定のＬＡＮ回線がＰＨＹ１０３の物理的な最大伝送速度でパケットの送受信を行う場合、パケット間ギャップ３０４は１２バイトとなる。一方、パケット間ギャップ３０４が１２バイト以上である回線は、そのときに設定されているＰＨＹ１０３の最大伝送速度より低いレートでパケットが流れていることになる。

ここで、図２に示すように、ＨＵＢ２０１を介して複数の端末が接続されているような形態について考える。ここでは、情報処理装置１００の受信するパケット間ギャップ３０４を１２バイトとする。また、端末Ａ２０２、端末Ｂ２０３及び端末Ｃ２０４が同時に情報処理装置１００へアクセスした場合を想定する。さらに、ここで、各装置が最大速度１０Ｍｂｐｓでリンクしているものとする。

端末Ａ２０２、端末Ｂ２０３及び端末Ｃ２０４が５Ｍｂｐｓのデータを送信したとすると、情報処理装置１００は、１５Ｍｂｐｓのアクセスを受けたことになる。しかしながら、情報処理装置１００とＨＵＢ２０１とは１０Ｍｂｐｓでリンクしているため、５Ｍｂｐｓ分は受信できず破棄される。つまり、パケット間ギャップ３０４が１２バイトの場合には、ＰＨＹ１０３の伝送速度以上のパケットが受信されている場合も考えられる。

そこで、本実施形態では、パケット間ギャップ３０４を検出するとともに、ＰＨＹ１０３の伝送速度の設定を高速に変更する。一般にＰＨＹは、複数の伝送速度の設定を行うことができる。したがって、本実施形態では、パケット間ギャップ３０４の間隔に応じてＰＨＹの伝送速度を調節する。これにより、回線の輻輳度に応じた最適な速度調節が可能となる。具体的には、検出したパケット間ギャップ３０４が１２バイトより大きい場合は、回線が輻輳していないため、ＰＨＹの速度を上げることなく維持する。一方、パケット間ギャップ３０４が１２バイトであった場合、上述したように、帯域以上のパケットが送信されている可能性があり、その場合に速度を上げる。

このように制御することで、回線の輻輳度に応じたＰＨＹの速度を設定でき、さらには、ＰＨＹの消費電力を低減することができる。本実施形態では、カウンタ１０５におけるトリガ１ｆのＨレベル送信閾値を１２バイトに設定することで、実現可能である。なお、一般にＰＨＹは、１０ＢＡＳＥ、１００ＢＡＳＥなど、複数の伝送速度の設定を行うことができる。したがって、本実施形態では、装置電源が投入されたタイミングにおいて、ＰＨＹの設定できる通信速度のうち、最も低い通信速度を設定する。また、後述するように、設定される通信速度は、外部装置と通信を確立する際に当該外部装置とやり取りする情報に基づいて、必要とされる通信速度であって、かつ、最も低い通信速度であってもよい。

＜タイミングチャート＞
以下では、図４及び図５を参照して、パケット間ギャップ３０４に応じたタイミングチャートについて説明する。まず、図４を参照して、パケット間ギャップが１２バイトを超える場合のタイミングチャートについて説明する。まず、カウンタ１０５のＨレベル送信閾値が１２バイトと設定される。これにより、ＰＨＹ１０３からＭＡＣ１０４に対して、伝送クロック線１ｃを介して伝送クロック４ａが常時伝送される。また、有効信号受信中は、受信有効信号線１ｄ経由で、受信有効信号４ｂがＨレベルで送信される。一方、有効信号を受信していない場合は、受信有効信号４ｂはＬレベルで送信される。つまり、この間隔が図４に示すパケット間ギャップ４ｄに該当することになる。また、図４に示すフラグ４ｃは、カウンタ１０５がトリガ１ｆを介して出力する値を示す。

ここで、図４に示すように、カウンタ１０５は、受信有効信号４ｂがＬレベルの間、伝送クロック４ａをカウントする。また、受信有効信号４ｂがＨレベルからＬレベルに変化したタイミングでフラグ４ｃがＨレベルに設定される。その後、伝送クロック４ａを１２バイトより多くカウントしたタイミングで、カウンタ１０５のカウントはリセットされ、フラグ４ｃがＬレベルに設定される。このとき、ＡＮＤ回路１０６は、フラグ４ｃがＬレベルであるため、受信有効信号４ｂの出力レベルによらずＬレベルを出力する。つまり、ＰＨＹ１０３に対し、速度設定信号１ｅをＬレベルで出力するため、ＰＨＹ１０３の速度は変更されない。

次に、図５を参照して、パケット間ギャップ３０４が１２バイトの場合のタイミングチャートについて説明する。まず、カウンタ１０５のＨレベル送信閾値が１２バイトと設定される。これにより、ＰＨＹ１０３からＭＡＣ１０４に対して、伝送クロック線１ｃを介して伝送クロック５ａが常時伝送される。また、有効信号受信中は、受信有効信号線１ｄ経由で、受信有効信号５ｂがＨレベルで送信される。一方、有効信号を受信していない場合は、受信有効信号５ｂはＬレベルで送信される。つまり、この間隔が図５に示すパケット間ギャップ５ｄに該当することになる。また、図５に示すフラグ５ｃは、カウンタ１０５がトリガ１ｆを介して出力する値を示す。

ここで、図５に示すように、カウンタ１０５は、受信有効信号５ｂがＬレベルの間、伝送クロック５ａをカウントする。また、受信有効信号４ｂがＨレベルからＬレベルに変化したタイミングでフラグ４ｃがＨレベルに設定される。その後、伝送クロック５ａが１２バイト以下の場合は、フラグ５ｃにＨレベルを設定する。つまり、カウントする伝送クロック５ａが１３バイト以上にならない場合は、フラグ５ｃをＨレベルのままＡＮＤ回路１０６に入力する。また、このときの受信有効信号５ｂは、有効信号を受信することで再びＨレベルに戻り、ＡＮＤ回路１０６へ入力される。したがって、ＡＮＤ回路１０６は出力として速度設定信号１ｅに対してＨレベルを出力することになり、ＰＨＹ１０３に対して速度設定変更の信号を送ることになる。

＜データ通信速度の変更制御＞
次に、図６を参照して、本実施形態におけるＰＨＹ１０３、カウンタ１０５、ＡＮＤ回路１０６及びＦＦ回路１１６のデータ通信速度の変更制御における処理手順について説明する。なお、以下に示すＳに続く番号は、各処理のステップ番号を示す。

まず、Ｓ６０１において、情報処理装置１００に対して電源が投入される。続いて、Ｓ６０２において、ＰＨＹ１０３は、ネットワークを介して接続されているＰＨＹ２０５と認識信号の送受信を行い、接続可能な速度を認識した後に速度を決定する。その後、Ｓ６０３において、ＰＨＹ１０３は、接続される外部装置とのリンクを確立する。

次に、Ｓ６０４において、カウンタ１０５は、パケットデータの受信間隔において伝送クロックのカウントを開始する。ここで、伝送クロックとは、情報処理装置１００が外部装置との間でパケットデータを送受信するためのクロックを示す。また、カウンタ１０５は、伝送クロックのカウントを開始した後に、受信有効信号線１ｄを介する出力がＨレベルからＬベルに変化したタイミングで、図４及び図５に示すように、トリガ１Ｆへの出力をＬレベルからＨレベルに変更する。その後、Ｓ６０５において、カウンタ１０５は、カウンタ１０５のカウント値が１２バイトを超えるか否かを判定する。ここで、カウント値が１２バイトを超える場合はＰＨＹ１０３の伝送速度を変更することなくＳ６０４に戻る。

一方、カウンタ値が１２バイト以下である場合はＳ６０６に進み、カウンタ１０５は、受信有効信号線１ｄを介する出力がＬレベルからＨレベルに変化したか否かを判定する。ここで、受信有効信号線１ｄを介する出力がＬレベルのままである場合は、再びＳ６０４に戻り、伝送クロックのカウントを継続する。一方、受信有効信号線１ｄを介する出力がＬレベルからＨレベルへ変化している場合はＳ６０７に進み、カウンタ１０５は、トリガ１ｆに出力する値をＨレベルのまま維持する。ここで、Ｓ６０８において、ＡＮＤ回路１０６は、Ｈレベルを２つ受信しているため、出力レベルをＨに変化させる。これにより、Ｓ６０９において、ＰＨＹ１０３は、速度設定を変更する。具体的には、ＰＨＹ１０３は、メモリ１０９に予め記憶されている複数の通信速度のうち、現在設定されている通信速度より速い通信速度に変更する。こ速度制御においては、現在設定されている通信速度より一段階速い通信速度に変更することが望ましい。これにより、できるだけデータ通信に係わる消費電力を低減することができる。

その後、Ｓ６１０において、ＦＦ回路１１６は、ＰＨＹ１０３に対してリセット信号を送信する。リセット信号を受信すると、Ｓ６１１において、ＰＨＹ１０３は、自身のリセットを実行する。その後、Ｓ６０２に戻り、ＰＨＹ１０３は、再設定された速度情報を含む認識信号を、再び接続する外部装置との間で送受信する。その後、新しい速度にて、接続される機器との通信を開始する。

以上説明したように、本実施形態に係る情報処理装置は、通信可能に接続される複数の外部装置との間で行うデータ通信の通信速度を設定し、当該外部装置とのデータ通信において受信する各データパケットの受信間隔を計測する。さらに、情報処理装置は、計測した受信間隔が所定の閾値を超えているか否かを判定し、超えていれば現在設定されている通信速度を維持し、超えていなければ現在設定されている通信速度をより速い通信速度に変更する。このように、本実施形態によれば、特定の外部装置とのデータ通信におけるデータサイズに基づき通信速度を制御するのではく、受信しているデータパケットの受信間隔に基づいて通信速度を制御している。つまり、本情報処理装置は、複数の外部装置との間で行われているデータ通信の通信量に基づいて通信速度を決定するとともに、受信レートがＰＨＹの最大通信速度以上と判断できる場合にのみ通信速度を高速の設定に変更する。よって、本情報処理装置は、データ通信の精度を維持するとともに、当該データ通信に係わる消費電力を低減することができる。

＜第２の実施形態＞
次に、図７乃至図９を参照して、第２の実施形態について説明する。以下では、第１の実施形態と異なる構成及び技術についてのみ説明する。イーサネット（登録商標）におけるパケット間ギャップの最小間隔１２バイトを転送する時間は、ＰＨＹに設定されている伝送速度により決定される。例えば、ＰＨＹの伝送速度が１０ＢＡＳＥに設定されている場合、１２バイトを転送するために要する時間は９．６マイクロ秒である。また、ＰＨＹの伝送速度が１００ＢＡＳＥに設定されている場合、伝送速度が１０ＢＡＳＥの１０倍であり、転送時間は１０分の１の０．９６マイクロ秒となる。つまり、パケット毎の到達時間を計測し、到達時間の差分を随時計測することでもパケット間ギャップの計測が可能である。本実施形態では、この方法を用いることで、ソフトウェアによってＰＨＹの速度制御を行い、第１の実施形態と同様の効果を享受することができる。

まず、図７を参照して、本実施形態に係る情報処理装置７００のハードウェア構成について説明する。情報処理装置７００は、情報処理装置１００の構成から一部の構成を削除した形で実現可能である。具体的には、図７に示すように、情報処理装置７００は、情報処理装置１００からカウンタ１０５、ＡＮＤ回路１０６、ＦＦ回路１１６及びこれらのコンポーネントに接続された信号線を削除した構成となる。他のコンポーネントについては、図１に示すコンポーネントと同様であるため説明を省略する。

次に、図８を参照して、本実施形態に係るＣＰＵ１０８で実行する機能構成について説明する。ＣＰＵ１０８は、メモリ１０９に予め記憶されたプログラムを読み出して実行することにより、以下で説明する機能ブロックを有する。即ち、ＣＰＵ１０８は、受信時間計測部８０１、受信間隔算出部８０２、設定変更判定部８０３、速度情報格納部８０４、閾値設定部８０５、及び閾値格納部８０６の機能ブロックを有する。

受信時間計測部８０１は、各パケットを受信した時刻を記録する。また、受信時間計測部８０１は、記録した情報を受信間隔算出部８０２に伝達する。受信間隔算出部８０２は、受信時間計測部８０１から受信した情報に基づいて計測した受信間隔を、設定変更判定部８０３へ伝達する。速度情報格納部８０４には、ＰＨＹ１０３に設定されている伝送速度の情報が格納されており、閾値格納部８０６へ速度情報を伝達する。閾値設定部８０５では、速度情報格納部８０４から得られた速度情報に基づき、ＰＨＹ１０３の速度設定を上げるための閾値を設定し、閾値格納部８０６に情報を格納する。設定変更判定部８０３は、得られたパケット間ギャップ（受信間隔）と閾値とを比較し、判定結果により速度情報格納部８０４の速度情報を更新する。比較の結果、得られたパケット間ギャップが設定変更の閾値より大きい場合には、設定変更を行う必要はない。一方、得られたパケット間ギャップが設定変更の閾値と一致する場合、一段階速い速度への設定変更を行う。

次に、図９を参照して、本実施形態に係るＣＰＵ１０８で速度設定変更を実行する場合の処理手順について説明する。まず、Ｓ９０１において、情報処理装置７００に電源が投入される。続いて、Ｓ９０２において、ＣＰＵ１０８は、プログラムされているＰＨＹ１０３の初期速度をＰＨＹ１０３の設定速度として決定する。その後、Ｓ９０３において、ＰＨＹ１０３は、ネットワークを介して接続されているＰＨＹ２０５と認識信号の送受信を行い、接続可能な速度を認識した後に速度を決定する。その後、Ｓ９０４において、ＰＨＹ１０３は、接続されている外部装置とのリンクを確立する。

次に、Ｓ９０５において、閾値設定部８０５は、速度情報格納部８０４に格納されている速度に基づき、速度設定変更の閾値を決定し、閾値格納部８０６へ通知する。Ｓ９０６において、受信間隔算出部８０２は、受信時間計測部８０１によって得られた各データパケットの受信時間の差分からパケット受信間隔を算出する。Ｓ９０７において、設定変更判定部８０３は、受信間隔算出部８０２によって得られた受信間隔と速度変更の閾値とに基づき設定変更の判定を行う。具体的には、設定変更判定部８０３は、受信間隔が１２バイトを超えているか否かを判定する。ここで、受信間隔が１２バイトを超えている場合は速度の変更を行なわずＳ９０６へ戻る。

一方、受信間隔が１２バイト以下である場合は、Ｓ９０８に進み、設定変更判定部８０３は、速度情報格納部８０４に更新される速度情報を通知する。Ｓ９０９において、速度情報格納部８０４は速度情報を更新し、閾値設定部８０５に新しい速度を通知する。その後Ｓ９０２に戻り、ＣＰＵ１０８は更新された速度をＰＨＹ１０３の速度として決定する。

また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

Claims (9)

1. 外部装置と通信可能な情報処理装置であって、
   前記外部装置との間で行うデータ通信の通信速度を設定する速度設定手段と、
   設定された前記通信速度を用いて前記外部装置から送信されたデータパケットを受信する受信手段と、
   前記受信手段が受信する第１のデータパケットと、該第１のデータパケットの次に前記受信手段が受信する第２のデータパケットとの間を示す受信間隔を計測する計測手段と、
   前記計測手段によって計測された前記受信間隔が所定の閾値を超えているか否かを判定する判定手段と、
   前記受信間隔が前記所定の閾値を超えている場合には現在設定されている通信速度を維持し、前記受信間隔が前記所定の閾値を超えていない場合には現在設定されている通信速度を該通信速度よりも速い通信速度に変更する速度制御手段とを備えることを特徴とする情報処理装置。
2. 複数の通信速度を予め記憶した記憶手段をさらに備え、
   前記速度設定手段は、前記情報処理装置に電源が投入されたタイミングで、前記記憶手段に記憶された前記複数の通信速度のうち、最も低い通信速度を設定することを特徴とする請求項１に記載の情報処理装置。
3. 前記所定の閾値とは、前記受信手段において前記データパケットを受信する際の最小の間隔を示す値であることを特徴とする請求項１又は２に記載の情報処理装置。
4. 外部装置と通信可能な情報処理装置であって、
   前記外部装置から送信されたデータパケットを受信する受信手段と、
   前記受信手段が受信する第１のデータパケットと、該第１のデータパケットの次に前記受信手段が受信する第２のデータパケットとの間を示す受信間隔を計測する計測手段と、
   前記計測手段によって計測された前記受信間隔に基づいて通信速度を決定する決定手段と、
   前記決定手段によって決定された通信速度を前記外部装置との間で行うデータ通信の通信速度として設定する速度設定手段とを備えることを特徴とする情報処理装置。
   
5. 前記計測手段は、前記第１のデータパケットの後端と、前記第２のデータパケットの先頭との間隔を、前記受信間隔として計測することを特徴とする請求項１乃至４のいずれか１項に記載の情報処理装置。
6. 前記計測手段は、前記第１のデータパケットのＦＣＳと、前記第２のデータパケットのプリアンブルとの間隔を、前記受信間隔として計測することを特徴とする請求項１乃至４のいずれか１項に記載の情報処理装置。
7. 外部装置と通信可能な情報処理装置の制御方法であって、
   速度設定手段が、前記外部装置との間で行うデータ通信の通信速度を設定する速度設定ステップと、
   受信手段が、設定された前記通信速度を用いて前記外部装置から送信されたデータパケットを受信する受信ステップと、
   計測手段が、前記受信ステップで受信する第１のデータパケットと、該第１のデータパケットの次に前記受信ステップで受信する第２のデータパケットとの間のを示す受信間隔を計測する計測ステップと、
   判定手段が、前記計測ステップにおいて計測された前記受信間隔が所定の閾値を超えているか否かを判定する判定ステップと、
   速度制御手段が、前記受信間隔が前記所定の閾値を超えている場合には現在設定されている通信速度を維持し、前記受信間隔が前記所定の閾値を超えていない場合には現在設定されている通信速度を該通信速度よりも速い通信速度に変更する速度制御ステップと
   を実行することを特徴とする情報処理装置の制御方法。
8. 外部装置と通信可能な情報処理装置の制御方法であって、
   受信手段が、前記外部装置から送信されたデータパケットを受信する受信ステップと、
   計測手段が、前記受信ステップで受信する第１のデータパケットと、該第１のデータパケットの次に前記受信ステップで受信する第２のデータパケットとの間を示す受信間隔を計測する計測ステップと、
   決定手段が、前記計測ステップにおいて計測された前記受信間隔に基づいて通信速度を決定する決定ステップと、
   速度設定手段が、前記決定ステップにおいて決定された通信速度を前記外部装置との間で行うデータ通信の通信速度として設定する速度設定ステップとを実行することを特徴とする情報処理装置の制御方法。
   
9. 請求項７又は８に記載の情報処理装置の制御方法をコンピュータに実行させるためのプログラム。

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