JP5304194B2 - バリア同期装置、バリア同期システム及びバリア同期装置の制御方法 - Google Patents
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Description
第1の実施態様は、本発明の一実施態様であるバリア同期装置であって、バタフライによりバリア同期を行うバリア同期装置である。
第2の実施態様は、本発明の一実施態様である、バタフライによりバリア同期を行いつつリダクション演算を行うリダクション演算装置に関する。
第3の実施態様は、本発明の他の実施態様である、ディスエミネーションによりバリア同期を行うバリア同期装置に関する。即ち、この例においては、バリア同期のアルゴリズムはディスエミネーションである。
ステージ数は6となる。
第4の実施態様は、本発明の他の実施態様である、ディスエミネーションによりバリア同期を行いつつリダクション演算を行うリダクション演算装置に関する。
第5の実施態様は、本発明の他の実施態様である、ペアワイズエクスチェンジウィズリカーシブダブリング(Pairwise exchange with recursive doubling)によりバリア同期を行うバリア同期装置に関する。即ち、この例においては、バリア同期のアルゴリズムはペアワイズエクスチェンジウィズリカーシブダブリングである。
第6の実施態様は、本発明の他の実施態様である、ペアワイズエクスチェンジウィズリカーシブダブリングによりバリア同期を行いつつリダクション演算を行うリダクション演算装置に関する。
第7の実施態様は、本発明の他の実施態様であるバリア同期装置であって、バタフライによりバリア同期を行うバリア同期装置に関する。
第8の実施態様は、本発明の他の実施態様である、バタフライによりバリア同期を行うリダクション演算装置に関する。
2 ネットワーク
3 CPU
4 メモリ
5 システム制御部
6 バリア同期装置
7 入出力装置
8 リダクション演算装置
61、81 受信装置
62、82 同期装置(同期部)
63、83 送信装置
621、821 制御部
622、822 制御レジスタ
841 入力データレジスタ
842 マルチプレクサ
843 スイッチ
844 記憶装置
845 演算器
846 デマルチプレクサ
847 出力データレジスタ
Claims (8)
- 互いに接続される複数のノードの各々が有するバリア同期装置において、
自ノードに含まれる情報処理装置から設定されたバリア同期のアルゴリズムに従って、同期成立後の宛先である宛先ノードを特定する宛先ノード情報と、該宛先ノード情報に対応する宛先ノードにおける制御レジスタを特定する宛先レジスタ情報とをそれぞれ保持する複数の宛先レジスタと、
制御レジスタを特定する制御レジスタ情報をそれぞれ含むn個(nは正の整数)の受信パケットを受信する受信部と、
複数の制御レジスタを有し、前記複数の制御レジスタのうち前記受信部が受信するn個の受信パケットの各々に含まれる制御レジスタ情報に対応する制御レジスタが前記n個の受信パケットを全て受信した場合、送信指示を出力する同期部と、
前記同期部が前記送信指示を出力した場合、前記n個の受信パケットを受信した各制御レジスタに対応する各宛先レジスタに設定された宛先ノード情報と宛先レジスタ情報とに基づき、各宛先ノードにおける宛先レジスタ情報をそれぞれ含むm個(mは正の整数)の送信パケットをそれぞれの宛先ノードに送信する送信部を有する
ことを特徴とするバリア同期装置。 - 前記複数の宛先レジスタの各々は、前記送信パケットの宛先が自ノードである場合、自ノードを特定する自ノード情報と、自ノードにおける制御レジスタを特定する自レジスタ情報とを保持する
ことを特徴とする請求項1に記載のバリア同期装置。 - 前記バリア同期装置は、さらに、
自ノードに含まれる情報処理装置から入力されたデータを記憶する記憶装置と、
前記同期装置から演算指示を受信した場合、前記記憶装置が記憶する第1の演算対象データと、前記受信部が受信する受信パケットに含まれる第2の演算対象データとを用いて演算を実行する演算器とを有し、
前記送信部は、前記同期部が送信指示を出力した場合、前記n個の受信パケットを受信した各制御レジスタに対応する各宛先レジスタに設定された宛先ノード情報に基づき、各宛先ノードにおける宛先レジスタ情報と前記演算器が実行した演算結果をそれぞれ含むm個(mは正の整数)の送信パケットをそれぞれの宛先ノードに送信する
ことを特徴とする請求項1に記載のバリア同期装置。 - 前記バリア同期のアルゴリズムは、バタフライアルゴリズムである
ことを特徴とする請求項1に記載のバリア同期装置。 - 前記バリア同期のアルゴリズムは、ディスエミネーション(Dissemination)アルゴリズムである
ことを特徴とする請求項1に記載のバリア同期装置。 - 前記バリア同期のアルゴリズムは、ペアワイズエクスチェンジウィズリカーシブダブリング(Pairwise exchange with recursive doubling)アルゴリズムである
ことを特徴とする請求項1に記載のバリア同期装置。 - 互いに接続される複数のノードを有するバリア同期システムにおいて、
前記複数のノードの各々は、各々のノードが有する情報処理装置に接続されるとともに、各々自ノードに含まれる情報処理装置から設定されたバリア同期のアルゴリズムに従って、同期成立後の宛先である宛先ノードを特定する宛先ノード情報と、該宛先ノード情報に対応する宛先ノードにおける制御レジスタを特定する宛先レジスタ情報とをそれぞれ保持する複数の宛先レジスタを有するバリア同期装置を有し、
前記複数のバリア同期装置は、各々、
制御レジスタを特定する制御レジスタ情報をそれぞれ含むn個(nは正の整数)の受信パケットを受信する受信部と、
複数の制御レジスタを有し、前記複数の制御レジスタのうち前記受信部が受信するn個の受信パケットの各々に含まれる制御レジスタ情報に対応する制御レジスタが前記n個の受信パケットを全て受信した場合、送信指示を出力する同期部と、
前記同期部が前記送信指示を出力した場合、前記n個の受信パケットを受信した各制御レジスタに対応する各宛先レジスタに設定された宛先ノード情報と宛先レジスタ情報とに基づき、各宛先ノードにおける宛先レジスタ情報をそれぞれ含むm個(mは正の整数)の送信パケットをそれぞれの宛先ノードに送信する送信部とを有する
ことを特徴とするバリア同期システム。 - 互いに接続される複数のノードに各々接続されるとともに、自ノードに含まれる情報処理装置から設定されたバリア同期のアルゴリズムに従って、同期成立後の宛先である宛先ノードを特定する宛先ノード情報と、該宛先ノード情報に対応する宛先ノードにおける制御レジスタを特定する宛先レジスタ情報とをそれぞれ保持する複数の宛先レジスタとを有するバリア同期装置の制御方法であって、
前記バリア同期装置の受信部が、制御レジスタを特定する制御レジスタ情報をそれぞれ含むn個(nは正の整数)の受信パケットを受信し、
前記バリア同期装置の同期部が、複数の制御レジスタのうち前記受信部が受信するn個の受信パケットの各々に含まれる制御レジスタ情報に対応する制御レジスタが前記n個の受信パケットを全て受信した場合、送信指示を出力し、
前記同期部が前記送信指示を出力した場合、前記バリア同期装置の送信部が、前記n個の受信パケットを受信した各制御レジスタに対応する各宛先レジスタに設定された宛先ノード情報と宛先レジスタ情報とに基づき、各宛先ノードにおける宛先レジスタ情報をそれぞれ含むm個(mは正の整数)の送信パケットをそれぞれの宛先ノードへ送信する
ことを特徴とするバリア同期装置の制御方法。
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