JP6907835B2 - 計算ノード装置、並列計算機システム、および計算ノード装置の制御方法 - Google Patents
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Description
前記通信部は、第2データを含むパケットを受信する。
前記エラーチェック部は、前記パケットのエラーチェックを行い、チェック結果を出力する。
前記演算部は、前記エラーチェック部が出力したチェック結果を受信する前に、前記記憶部が記憶する第1データと前記パケットに含まれる第2データとを用いて演算を実行する。前記演算部は、前記チェック結果が受信した前記パケットにエラーが無いことを示す場合、実行した前記演算の演算結果を出力する。
図1は、実施の形態に係る並列計算機システムの構成図である。
計算ノード装置201−iは、並列計算を行うコンピュータである。尚、計算ノード装置201−iは、ノードiと表記する場合がある。計算ノード装置201−iは、隣接する計算ノード装置201−iと伝送路を介して接続され、互いに通信可能である。計算ノード装置201−iは、それぞれ4つの計算ノード装置201−iと接続されている。
図2では、ノード1〜4がそれぞれ有するベクトルV1〜V4を合計するSUMの例を示す。
パケットは、ルーティングヘッダ、制御情報、データk(k=1〜8)、チェックサム、およびフラグ(F)を含む。パケットにおいて、先頭から順に、ルーティングヘッダ、制御情報、データk、チェックサム、およびフラグが位置する。
制御情報は、リダクション演算に用いられるパケット、リードパケット、またはライトパケット等のパケットの種類を示す。
尚、図3に示すパケットのフォーマットは一例であり、これに限られるものではない。
計算ノード装置201−1は、ルーター部211−j(j=1〜4)、ネットワークインターフェース部221、CPU(Central Processing Unit)231、およびメモリ241を有する。
尚、ルーター部211−2〜211−4の構成は、ルーター部211−1と同様であるので説明は省略する。
ノード通知部224は、受信したパケットをCPU231に出力する。
CPU231は、各種演算処理を行う。
ネットワークインターフェース部221は、制御部222、ノード要求部223、およびノード通知部224を有する。
ノード要求部223は、CPU231からの要求を送信部253に出力する。
同期制御・リダクション演算部252は、同期グループ解析部261、待避バッファ262、リダクション演算器263、先着データバッファ264、およびレジスタ265を有する。
待避バッファ262は、先着データが無い場合に受信したパケットを記憶する記憶部である。
リダクション演算器263は、FIFO(First-In First-Out)266、267、269および演算器268を有する。
図9は、図8に示すリダクション演算器263を用いて、図2に示すフォーマットのパケットを処理した場合のタイムチャートである。ここでパケットに含まれるデータkのそれぞれのサイズはn bitであるとする。また、先着データは、データk’を含み、データk’のそれぞれのサイズはn bitであるとする。
サイクル1において、受信パケットの制御情報がリダクション演算器263に入力される。
サイクル2において、受信パケットのデータ1,2がリダクション演算器263に入力される。また、先着データのデータ1’,2’がリダクション演算器263に入力される。
(付記1)
第1データを記憶する記憶部と、
第2データを含むパケットを受信する通信部と、
前記パケットのエラーチェックを行い、チェック結果を出力するエラーチェック部と、
前記エラーチェック部が出力した前記チェック結果を受信する前に、前記記憶部が記憶する前記第1データと前記パケットに含まれる前記第2データとを用いてリダクション演算を行い、前記エラーチェック部が出力した前記チェック結果が前記パケットにエラーが無いことを示す場合、前記リダクション演算の演算結果を出力する演算部と、
を備える計算ノード装置。
(付記2)
前記演算部は、前記チェック結果が前記パケットにエラーがあることを示す場合、前記演算結果を破棄することを特徴とする付記1記載の計算ノード装置。
(付記3)
前記第1データが前記記憶部に記憶されておらず且つ前記チェック結果が前記パケットにエラーが無いことを示す場合、前記記憶部は前記第2データを記憶することを特徴とする付記1または2記載の計算ノード装置。
(付記4)
複数の計算ノード装置を有する並列計算機システムにおいて、
前記複数の計算ノード装置の各々は、
第1データを記憶する記憶部と、
他の計算ノード装置から第2データを含むパケットを受信する通信部と、
前記パケットのエラーチェックを行い、チェック結果を出力するエラーチェック部と、
前記エラーチェック部が出力したチェック結果を受信する前に、前記記憶部が記憶する第1データと前記パケットに含まれる第2データとを用いて演算を実行し、前記チェック結果が受信した前記パケットにエラーが無いことを示す場合、実行した前記演算の演算結果を出力する演算部と、
を有することを特徴とする並列計算機システム。
(付記5)
前記演算部は、前記チェック結果が前記パケットにエラーがあることを示す場合、前記演算結果を破棄することを特徴とする付記4記載の並列計算機システム。
(付記6)
前記第1データが前記記憶部に記憶されておらず且つ前記チェック結果が前記パケットにエラーが無いことを示す場合、前記記憶部は前記第2データを記憶することを特徴とする付記4または5記載の並列計算機システム。
(付記7)
第1データを記憶する記憶部と、通信部と、エラーチェック部と、演算部と、を有する計算ノード装置の制御方法において、
前記通信部が、第2データを含むパケットを受信し、
前記エラーチェック部が、前記パケットのエラーチェックを行い、チェック結果を出力し、
前記演算部が、前記エラーチェック部が出力したチェック結果を受信する前に、前記記憶部が記憶する第1データと前記パケットに含まれる第2データとを用いて演算を実行し、前記チェック結果が受信した前記パケットにエラーが無いことを示す場合、実行した前記演算の演算結果を出力する
計算ノード装置の制御方法。
(付記8)
前記演算部は、前記チェック結果が前記パケットにエラーがあることを示す場合、前記演算結果を破棄することを特徴とする付記7記載の制御方法。
(付記9)
前記第1データが前記記憶部に記憶されておらず且つ前記チェック結果が前記パケットにエラーが無いことを示す場合、前記記憶部は前記第2データを記憶することを特徴とする付記7または8記載の制御方法。
201 計算ノード装置
211 ルーター部
212 受信部
213 パケットチェック部
214 ルーティング部
215 ルーティング情報生成部
216 再送要求生成部
217 再送バッファ
218 送信部
221 ネットワークインターフェース部
222 制御部
223 ノード要求部
224 ノード通知部
231 CPU
241 メモリ
251 判定部
252 同期制御・リダクション演算部
253 送信部
254 受信バッファ
261 同期グループ解析部
262 待避バッファ
263 リダクション演算器
264 先着データバッファ
265 レジスタ
266,267,269 FIFO
268 演算器
Claims (5)
- 第1データを記憶する記憶部と、
第2データを含むパケットを受信する通信部と、
前記パケットのエラーチェックを行い、チェック結果を出力するエラーチェック部と、
前記エラーチェック部が出力したチェック結果を受信する前に、前記記憶部が記憶する第1データと前記パケットに含まれる第2データとを用いて演算を実行し、前記チェック結果が受信した前記パケットにエラーが無いことを示す場合、実行した前記演算の演算結果を出力する演算部と、
を有する計算ノード装置。 - 前記演算部は、前記チェック結果が前記パケットにエラーがあることを示す場合、前記演算結果を破棄することを特徴とする請求項1記載の計算ノード装置。
- 前記第1データが前記記憶部に記憶されておらず且つ前記チェック結果が前記パケットにエラーが無いことを示す場合、前記記憶部は前記第2データを記憶することを特徴とする請求項1または2記載の計算ノード装置。
- 複数の計算ノード装置を有する並列計算機システムにおいて、
前記複数の計算ノード装置の各々は、
第1データを記憶する記憶部と、
他の計算ノード装置から第2データを含むパケットを受信する通信部と、
前記パケットのエラーチェックを行い、チェック結果を出力するエラーチェック部と、
前記エラーチェック部が出力したチェック結果を受信する前に、前記記憶部が記憶する第1データと前記パケットに含まれる第2データとを用いて演算を実行し、前記チェック結果が受信した前記パケットにエラーが無いことを示す場合、実行した前記演算の演算結果を出力する演算部と、
を有することを特徴とする並列計算機システム。 - 第1データを記憶する記憶部と、通信部と、エラーチェック部と、演算部と、を有する計算ノード装置の制御方法において、
前記通信部が、第2データを含むパケットを受信し、
前記エラーチェック部が、前記パケットのエラーチェックを行い、チェック結果を出力し、
前記演算部が、前記エラーチェック部が出力したチェック結果を受信する前に、前記記憶部が記憶する第1データと前記パケットに含まれる第2データとを用いて演算を実行し、前記チェック結果が受信した前記パケットにエラーが無いことを示す場合、実行した前記演算の演算結果を出力する
計算ノード装置の制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017171480A JP6907835B2 (ja) | 2017-09-06 | 2017-09-06 | 計算ノード装置、並列計算機システム、および計算ノード装置の制御方法 |
US16/055,828 US10592299B2 (en) | 2017-09-06 | 2018-08-06 | Computation node device, parallel computer system, and control method for computation node device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017171480A JP6907835B2 (ja) | 2017-09-06 | 2017-09-06 | 計算ノード装置、並列計算機システム、および計算ノード装置の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019046379A JP2019046379A (ja) | 2019-03-22 |
JP6907835B2 true JP6907835B2 (ja) | 2021-07-21 |
Family
ID=65517399
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017171480A Active JP6907835B2 (ja) | 2017-09-06 | 2017-09-06 | 計算ノード装置、並列計算機システム、および計算ノード装置の制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10592299B2 (ja) |
JP (1) | JP6907835B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111858017A (zh) * | 2019-04-30 | 2020-10-30 | 伊姆西Ip控股有限责任公司 | 用于处理任务的方法、设备和计算机程序产品 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6587985B1 (en) * | 1998-11-30 | 2003-07-01 | Matsushita Electric Industrial Co., Ltd. | Data transmission method, data transmission apparatus, data receiving apparatus, and packet data structure |
JP4344576B2 (ja) * | 2003-09-26 | 2009-10-14 | 株式会社ルネサステクノロジ | パケット通信装置 |
WO2006076787A1 (en) * | 2005-01-19 | 2006-07-27 | Nortel Networks Limited | Method and system for retransmitting data packets |
US7831882B2 (en) * | 2005-06-03 | 2010-11-09 | Rambus Inc. | Memory system with error detection and retry modes of operation |
US7913150B2 (en) * | 2007-03-13 | 2011-03-22 | Advanced Micro Devices, Inc. | Error detection in a communications link |
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US8619620B2 (en) * | 2008-09-16 | 2013-12-31 | Qualcomm Incorporated | Methods and systems for transmission mode selection in a multi channel communication system |
JP5304194B2 (ja) | 2008-11-19 | 2013-10-02 | 富士通株式会社 | バリア同期装置、バリア同期システム及びバリア同期装置の制御方法 |
US8402343B2 (en) | 2009-12-04 | 2013-03-19 | St-Ericsson Sa | Reliable packet cut-through |
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JP5920299B2 (ja) * | 2013-09-17 | 2016-05-18 | コニカミノルタ株式会社 | 画像形成装置、遠隔制御方法、および遠隔制御プログラム |
-
2017
- 2017-09-06 JP JP2017171480A patent/JP6907835B2/ja active Active
-
2018
- 2018-08-06 US US16/055,828 patent/US10592299B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20190073247A1 (en) | 2019-03-07 |
US10592299B2 (en) | 2020-03-17 |
JP2019046379A (ja) | 2019-03-22 |
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