JP5285224B2 - Circuit equipment - Google Patents

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Description

本発明は回路装置に関し、特に、上面に電気回路が構築される回路基板を複数有する回路装置に関するものである。   The present invention relates to a circuit device, and more particularly to a circuit device having a plurality of circuit boards on which an electric circuit is constructed.

図４を参照して、従来の回路装置１００の構成を説明する（下記特許文献１を参照）。先ず、矩形の基板１０１の表面には、絶縁層１０２を介して導電パターン１０３が形成され、この導電パターン１０３の所望の箇所に回路素子が固着されて、所定の電気回路が形成される。ここでは、回路素子として半導体素子１０５Ａおよびチップ素子１０５Ｂが、導電パターン１０３に接続されている。リード１０４は、基板１０１の周辺部に形成された導電パターン１０３から成るパッド１０９に接続され、外部端子として機能している。封止樹脂１０８は、基板１０１の表面に形成された電気回路を封止する機能を有する。   A configuration of a conventional circuit device 100 will be described with reference to FIG. 4 (see Patent Document 1 below). First, a conductive pattern 103 is formed on the surface of a rectangular substrate 101 via an insulating layer 102, and a circuit element is fixed to a desired portion of the conductive pattern 103 to form a predetermined electric circuit. Here, the semiconductor element 105 </ b> A and the chip element 105 </ b> B are connected to the conductive pattern 103 as circuit elements. The lead 104 is connected to a pad 109 made of a conductive pattern 103 formed in the peripheral portion of the substrate 101 and functions as an external terminal. The sealing resin 108 has a function of sealing an electric circuit formed on the surface of the substrate 101.

上記構成の回路装置１００によれば、熱伝導に優れた金属から成る基板１０１の上面に半導体素子１０５Ａ等の回路素子が実装されるので、半導体素子１０５Ａが駆動する際に発生する熱は、金属から成る基板１０１を経由して良好に外部に放出される。
特開平５−１０２６４５号公報 According to the circuit device 100 having the above configuration, since the circuit element such as the semiconductor element 105A is mounted on the upper surface of the substrate 101 made of metal having excellent heat conduction, the heat generated when the semiconductor element 105A is driven is generated by the metal It is discharged to the outside through the substrate 101 made of
JP-A-5-102645

しかしながら、上述した構成の回路装置１００では、基板１０１の上面の実装密度を向上しづらい問題があった。   However, the circuit device 100 configured as described above has a problem that it is difficult to improve the mounting density of the upper surface of the substrate 101.

具体的には、先ず、回路装置１００では、基板１０１の上面が全面的に絶縁層１０２により被覆され、絶縁層１０２の上面に導電パターン１０３が形成されていた。この絶縁層１０２は、熱抵抗を低減させるためにアルミナ等のフィラーが高充填されている。このことにより、半導体素子１０５Ａから発生した熱は、良好に絶縁層１０２を経由して基板１０１に伝導される。   Specifically, first, in the circuit device 100, the upper surface of the substrate 101 is entirely covered with the insulating layer 102, and the conductive pattern 103 is formed on the upper surface of the insulating layer 102. The insulating layer 102 is highly filled with a filler such as alumina in order to reduce thermal resistance. Accordingly, heat generated from the semiconductor element 105A is favorably conducted to the substrate 101 through the insulating layer 102.

ここで、基板１０１の上面に高機能なシステムを構築するためには、導電パターン１０３を多層に構成することが有効である。しかしながら、放熱性を確保するためには、フィラーが高充填された絶縁層を介して導電パターン１０３を多層に積層させる必要があるが、フィラーが高充填された絶縁層は、積層された導電パターン同士を導通させるための貫通孔を形成することが困難である問題があった。更に、フィラーが高充填された絶縁層は流動性に劣るので、このような絶縁層を用いて導電パターンを被覆すると、絶縁層と導電パターンとの間にボイドが発生する虞もあった。   Here, in order to construct a highly functional system on the upper surface of the substrate 101, it is effective to form the conductive pattern 103 in multiple layers. However, in order to ensure heat dissipation, it is necessary to laminate the conductive pattern 103 in multiple layers through an insulating layer highly filled with a filler. However, an insulating layer highly filled with a filler has a laminated conductive pattern. There was a problem that it was difficult to form a through hole for conducting each other. Furthermore, since the insulating layer highly filled with the filler is inferior in fluidity, when such an insulating layer is used to coat the conductive pattern, there is a possibility that voids are generated between the insulating layer and the conductive pattern.

本発明は、上述した問題を鑑みてなされ、本発明の主な目的は、実装密度が高められた回路装置を提供することにある。   The present invention has been made in view of the above-described problems, and a main object of the present invention is to provide a circuit device having an increased mounting density.

本発明の回路装置は、重畳して配置された第１回路基板および第２回路基板を具備し、絶縁層により被覆された金属から成る前記第１回路基板には、前記第２回路基板に対向する第１主面に第１導電パターンが形成され、前記第１導電パターンには第１回路素子が実装され、セラミックから成る前記第２回路基板には、前記第１回路基板に対向する第１主面に第２導電パターンが形成され、前記第２導電パターンには第２回路素子が実装され、前記第２回路基板に実装される前記第２回路素子には、複数の電極が上面に形成された半導体素子が含まれ、前記第２回路基板に形成される前記第２導電パターンは、前記第１回路基板に形成される前記第１導電パターンよりも多層に形成され、前記第２回路基板の周辺部には前記第２導電パターンから成るパッドが配置され、前記パッドと金属細線を介して接続されるリードを経由して、前記第１回路基板に実装された第１回路素子と前記第２回路基板に配置された前記第２回路素子とが電気的に接続され、前記第２回路基板および前記第２回路素子が封止樹脂により被覆され、前記リードの一端が前記封止樹脂に埋め込まれ、前記リードの他端が前記封止樹脂の側面から外部に導出することを特徴とする。
The circuit device of the present invention includes a first circuit board and a second circuit board that are arranged in an overlapping manner, and the first circuit board made of metal covered with an insulating layer is opposed to the second circuit board. A first conductive pattern is formed on the first main surface, a first circuit element is mounted on the first conductive pattern, and the second circuit board made of ceramic is provided with a first facing the first circuit board. A second conductive pattern is formed on the main surface, a second circuit element is mounted on the second conductive pattern, and a plurality of electrodes are formed on the upper surface of the second circuit element mounted on the second circuit board. And the second conductive pattern formed on the second circuit board is formed in a plurality of layers than the first conductive pattern formed on the first circuit board. In the periphery of the second conductive pattern A first circuit element mounted on the first circuit board and a second circuit board disposed on the second circuit board via a lead connected to the pad through a fine metal wire. A circuit element is electrically connected, the second circuit board and the second circuit element are covered with a sealing resin, one end of the lead is embedded in the sealing resin, and the other end of the lead is sealed. It characterized that you led out from the side surface of the sealing resin.

本発明によれば、高密度実装が可能な回路装置を構成するために、主面に電気回路が構築される第１回路基板および第２回路基板を重畳して配置している。そして、複数の電極を有する半導体素子が配置される第２回路基板に設けられる第２導電パターンを、第１回路基板の第１導電パターンよりも多層に形成している。従って、多層の第２導電パターンにより複雑な配線の引き回しが可能となり、例えばシステムＬＳＩから成る第２回路素子を第２回路基板に配置させることが可能となり、結果的に回路装置全体を高機能化させることができる。   According to the present invention, in order to configure a circuit device capable of high-density mounting, the first circuit board and the second circuit board on which the electric circuit is constructed are arranged so as to overlap each other on the main surface. And the 2nd conductive pattern provided in the 2nd circuit board in which the semiconductor element which has a plurality of electrodes is arranged is formed in the multilayer rather than the 1st conductive pattern of the 1st circuit board. Therefore, it is possible to route complicated wiring by the multilayer second conductive pattern. For example, the second circuit element made of the system LSI can be arranged on the second circuit board, and as a result, the function of the entire circuit device is enhanced. Can be made.

図１を参照して、回路装置の一例として混成集積回路装置３０の構成を説明する。図１（Ａ）は混成集積回路装置３０の断面図であり、図１（Ｂ）は他の断面図である。ここで、図１（Ａ）の断面の方向と、図１（Ｂ）の断面の方向とは直交している。   With reference to FIG. 1, a configuration of a hybrid integrated circuit device 30 will be described as an example of a circuit device. 1A is a cross-sectional view of the hybrid integrated circuit device 30, and FIG. 1B is another cross-sectional view. Here, the direction of the cross section in FIG. 1A is orthogonal to the direction of the cross section in FIG.

図１（Ａ）を参照して、混成集積回路装置３０は、重畳して配置された回路基板５６（第１回路基板）およびセラミック基板１２（第２回路基板）とを具備している。更に、回路基板５６には、セラミック基板１２に対向する上面（第１主面）に導電パターン６０（第１導電パターン）が形成され、導電パターン６０には回路素子６２（第１回路素子）が実装され、セラミック基板１２には、回路基板５６に対向する下面（第１主面）に導電パターン１６（第２導電パターン）が形成され、導電パターン６０には半導体素子２４（第２回路素子）が実装されている。そして、セラミック基板１２に形成される導電パターン６０は、回路基板５６に形成される導電パターン６０よりも多層に形成される構成となっている。更に、本実施の形態では、セラミック基板１２に形成される導電パターン１６は、回路基板５６に設けられる導電パターン６０よりも微細に形成することもできる。   Referring to FIG. 1A, the hybrid integrated circuit device 30 includes a circuit board 56 (first circuit board) and a ceramic substrate 12 (second circuit board) that are arranged to overlap each other. Furthermore, a conductive pattern 60 (first conductive pattern) is formed on the upper surface (first main surface) facing the ceramic substrate 12 on the circuit board 56, and a circuit element 62 (first circuit element) is formed on the conductive pattern 60. The conductive pattern 16 (second conductive pattern) is formed on the lower surface (first main surface) opposed to the circuit board 56 on the ceramic substrate 12, and the semiconductor element 24 (second circuit element) is formed on the conductive pattern 60. Has been implemented. In addition, the conductive pattern 60 formed on the ceramic substrate 12 has a configuration in which the conductive pattern 60 is formed in multiple layers than the conductive pattern 60 formed on the circuit board 56. Furthermore, in the present embodiment, the conductive pattern 16 formed on the ceramic substrate 12 can be formed more finely than the conductive pattern 60 provided on the circuit board 56.

更に、混成集積回路装置３０の概略的な構成は、側辺部が額縁形状のケース材３４からなり、上面は放熱板３２の平坦部３３から成る構成となっている。更に、図２（Ｂ）を参照して、混成集積回路装置３０の外部電極となる端子部３８およびリード３６が、ケース材３４の左側の側壁および右側の側壁に設けられている。   Furthermore, the schematic configuration of the hybrid integrated circuit device 30 has a configuration in which the side portion is made of a frame-shaped case material 34 and the upper surface is made of a flat portion 33 of a heat radiating plate 32. Further, referring to FIG. 2B, terminal portions 38 and leads 36 that are external electrodes of the hybrid integrated circuit device 30 are provided on the left side wall and the right side wall of the case material 34.

ケース材３４は、概略的に額縁状の形状を有し、回路基板の４つの側辺に当接する４つの側壁部から構成されている。具体的には、第１側壁部４０（図１（Ａ））と、第２側壁部４２（図１（Ａ））と、第３側壁部４４（図１（Ｂ））と、第４側壁部４６（図１（Ｂ））からケース材３４は構成されている。ケース材３４は、アルミナ等のフィラーが充填された樹脂を射出成形することにより形成される。ケース材３４には、リード３６および端子部３８が埋め込まれているが、これらは射出成型時に埋め込まれることで位置が固定されている。   The case member 34 has a generally frame shape and is composed of four side wall portions that come into contact with the four side edges of the circuit board. Specifically, the first sidewall 40 (FIG. 1A), the second sidewall 42 (FIG. 1A), the third sidewall 44 (FIG. 1B), and the fourth sidewall. The case material 34 is composed of the portion 46 (FIG. 1B). The case material 34 is formed by injection molding a resin filled with a filler such as alumina. A lead 36 and a terminal portion 38 are embedded in the case material 34, and the positions thereof are fixed by being embedded at the time of injection molding.

放熱板３２は、厚みが例えば０．５ｍｍ〜２．０ｍｍ程度のアルミニウムまたは銅などの金属から成る金属板を折り曲げ加工することにより成形されている。ケース材３４の内側の領域に位置する放熱板３２の平坦部３３の内側の面には、上述した構成のセラミック基板１２が当接される。放熱板３２は、セラミック基板１２の下面に実装された回路素子から発生した熱を良好に外部に放出させるための経路として機能している。ここで、放熱板３２として、混成集積回路装置３０が内蔵されるセットの筐体の一部を採用しても良い。例えば、混成集積回路装置３０により回転が制御されるモーターの筐体の一部を、放熱板３２として活用しても良い。このことにより、混成集積回路装置３０に内蔵された回路装置の放熱のためのみに放熱板３２を用意する必要がなくなる。更に、モーターの筐体の内部に混成集積回路装置３０が収納されるので、セットの構成が簡略化される。   The heat radiating plate 32 is formed by bending a metal plate made of a metal such as aluminum or copper having a thickness of about 0.5 mm to 2.0 mm, for example. The ceramic substrate 12 having the above-described configuration is in contact with the inner surface of the flat portion 33 of the heat radiating plate 32 located in the inner region of the case material 34. The heat sink 32 functions as a path for satisfactorily releasing the heat generated from the circuit elements mounted on the lower surface of the ceramic substrate 12 to the outside. Here, as the heat radiating plate 32, a part of a set of housings in which the hybrid integrated circuit device 30 is built may be employed. For example, a part of the housing of the motor whose rotation is controlled by the hybrid integrated circuit device 30 may be used as the heat radiating plate 32. As a result, it is not necessary to prepare the heat sink 32 only for heat dissipation of the circuit device built in the hybrid integrated circuit device 30. Further, since the hybrid integrated circuit device 30 is housed inside the motor casing, the configuration of the set is simplified.

図１（Ａ）を参照して、混成集積回路装置３０の概略的な構成を説明すると、先ず、金属から成る回路基板５６の上面には、導電パターン６０および回路素子６２から成る混成集積回路が構築されている。そして、回路基板５６の側面は、概略的に額縁形状を有するケース材３４により、回路基板５６の側面が被覆されて、更に、回路基板５６の上方に回路素子６２等を配置するための空間（内部空間３５）が形成されている。そして、この内部空間３５を上方から塞ぐように回路装置１０が配置されており、回路装置１０に内蔵されるセラミック基板１２は上面に露出面を有する。更にまた、回路装置１０の上面に露出するセラミック基板１２およびケース材３４の外周側面は、所定の形状に折り曲げられた金属板から成る放熱板３２により覆われている。ここで、ケース材３４、回路基板５６および回路装置１０により囲まれる内部空間３５は空洞のままでも良いし、フィラーが混入された樹脂から成る封止樹脂がこの内部空間３５に充填されても良い。   Referring to FIG. 1A, the schematic configuration of the hybrid integrated circuit device 30 will be described. First, a hybrid integrated circuit consisting of a conductive pattern 60 and a circuit element 62 is formed on the upper surface of a circuit board 56 made of metal. Has been built. The side surface of the circuit board 56 is covered with the side surface of the circuit board 56 by the case material 34 having a substantially frame shape, and a space for arranging the circuit elements 62 and the like above the circuit board 56 ( An internal space 35) is formed. The circuit device 10 is disposed so as to close the internal space 35 from above, and the ceramic substrate 12 incorporated in the circuit device 10 has an exposed surface on the upper surface. Furthermore, the outer peripheral side surfaces of the ceramic substrate 12 and the case material 34 exposed on the upper surface of the circuit device 10 are covered with a heat radiating plate 32 made of a metal plate bent into a predetermined shape. Here, the internal space 35 surrounded by the case material 34, the circuit board 56, and the circuit device 10 may be left hollow, or the internal space 35 may be filled with a sealing resin made of a resin mixed with a filler. .

更に、図１（Ａ）を参照すると、回路基板５６の右側の側面は、ケース材３４の第１側壁部４０により被覆されている。第１側壁部４０の下部の左側の部位には、回路基板５６の厚みと同様の深さに掘り込まれており、この部位には回路基板５６の周辺部が嵌合されている。そして、第１側壁部４０の下面と回路基板５６の下面とは、同一平面上に位置している。この構成は、他の側壁部（第２側壁部４２、第３側壁部４４および第４側壁部４６）も同様であり、回路基板５６の側面と当接する部位は、回路基板５６の厚さと同じ深さに掘り込まれている。   Further, referring to FIG. 1A, the right side surface of the circuit board 56 is covered with the first side wall portion 40 of the case material 34. A portion on the left side of the lower portion of the first side wall portion 40 is dug to a depth similar to the thickness of the circuit board 56, and a peripheral portion of the circuit board 56 is fitted into this portion. The lower surface of the first side wall portion 40 and the lower surface of the circuit board 56 are located on the same plane. This configuration is the same for the other side wall portions (the second side wall portion 42, the third side wall portion 44, and the fourth side wall portion 46), and the portion that contacts the side surface of the circuit board 56 is the same as the thickness of the circuit board 56. It is dug into depth.

更に、第１側壁部４０には、内部リード５２が埋め込まれている。この内部リード５２は、上端部が第１側壁部４０の上端部から上方に突出し、中央部で略直角に曲折され、下端が第１側壁部４０から成る平坦部６６（内部空間３５）に露出している。ここで、内部リード５２の上端部が上方に導出される第１側壁部４０の内側の上端部は、外側の上端部よりも数ｍｍ程度低く形成される。更に、内部リード５２の下端が配置される第１側壁部４０の左側の部位は、上面が回路基板５６の上面に対して平行な平坦部６６と成っている。   Further, internal leads 52 are embedded in the first side wall portion 40. The upper end of the internal lead 52 protrudes upward from the upper end of the first side wall 40, is bent at a substantially right angle at the center, and the lower end is exposed to the flat portion 66 (internal space 35) including the first side wall 40. doing. Here, the inner upper end portion of the first side wall portion 40 from which the upper end portion of the internal lead 52 is led upward is formed to be lower by several mm than the outer upper end portion. Further, the left side portion of the first side wall portion 40 where the lower end of the internal lead 52 is disposed is a flat portion 66 whose upper surface is parallel to the upper surface of the circuit board 56.

上記した内部リード５２は、回路基板５６の上面に配置された回路素子６２と、回路基板５６に対向して上方に配置された回路装置１０とを電気的に接続される機能を有する。具体的には、内部リード５２の上端部は、回路装置１０から外側に導出されるリード２２の孔部に差し込まれている。更に、内部リード５２の下端部は、金属細線８６を経由して、回路基板５６の上面に設けられたパッド６４にと接続されている。そして、このパッド６４は回路基板５６の上面に配置された回路素子６２と接続されている。以上の構造により、第１側壁部４０に埋め込まれた内部リード５２により、回路装置１０に内蔵された半導体素子２４と、回路基板５６の上面に配置された回路素子６２とは、電気的に接続される。   The internal lead 52 described above has a function of electrically connecting the circuit element 62 disposed on the upper surface of the circuit board 56 and the circuit device 10 disposed above and facing the circuit board 56. Specifically, the upper end portion of the internal lead 52 is inserted into a hole portion of the lead 22 led out from the circuit device 10. Further, the lower end portion of the internal lead 52 is connected to a pad 64 provided on the upper surface of the circuit board 56 via a fine metal wire 86. The pad 64 is connected to a circuit element 62 disposed on the upper surface of the circuit board 56. With the above structure, the semiconductor element 24 built in the circuit device 10 and the circuit element 62 disposed on the upper surface of the circuit board 56 are electrically connected by the internal lead 52 embedded in the first side wall portion 40. Is done.

第２側壁部４２は、回路基板５６の左側の側面を被覆する部位であり、その概略的な構成は、上述した第１側壁部４０と同様である。即ち、第２側壁部４２にも内部リード５２が埋め込まれる。   The second side wall portion 42 is a portion that covers the left side surface of the circuit board 56, and the schematic configuration thereof is the same as that of the first side wall portion 40 described above. That is, the internal lead 52 is also embedded in the second side wall portion 42.

放熱板３２は、内部空間３５を上方から覆うように平坦部３３を有し、平坦部３３の両側から外側の領域は、第１側壁部４０および第２側壁部４２の外側の側面に沿って略直角に曲折されている。更に、放熱板３２の端部付近は再び略直角に曲折されて、下面が回路基板５６の下面と同一平面上に平行に延在しており、この部位を貫通する孔部にビス５０が挿入されている。このビス５０を介して、混成集積回路装置３０は、実装基板やセットの内壁等に固定される。この放熱板３２は、回路装置１０に内蔵された半導体素子２４から発生した熱を外部に良好に放出させるための経路として機能している。更には、放熱板３２は、実装基板やセットの筐体に、混成集積回路装置３０を固着させるための手段としても機能している。   The heat radiating plate 32 has a flat portion 33 so as to cover the internal space 35 from above, and regions outside from both sides of the flat portion 33 are along the outer side surfaces of the first side wall portion 40 and the second side wall portion 42. It is bent at a substantially right angle. Further, the vicinity of the end portion of the heat sink 32 is bent again at a substantially right angle, and the lower surface extends in the same plane as the lower surface of the circuit board 56, and the screw 50 is inserted into the hole passing through this portion. Has been. The hybrid integrated circuit device 30 is fixed to the mounting substrate, the inner wall of the set, or the like via the screws 50. The heat radiating plate 32 functions as a path for satisfactorily releasing the heat generated from the semiconductor element 24 built in the circuit device 10 to the outside. Further, the heat radiating plate 32 also functions as means for fixing the hybrid integrated circuit device 30 to a mounting substrate or a set housing.

回路基板５６は、アルミニウム（Ａｌ）や銅（Ｃｕ）等を主材料とする金属基板である。回路基板５６の具体的な大きさは、例えば、縦×横×厚さ＝５０．０ｍｍ×１００．０ｍｍ×１．５ｍｍ程度以上である。回路基板５６としてアルミニウムより成る基板を採用した場合は、回路基板５６の両主面は酸化膜が形成されてアルマイト処理される。   The circuit board 56 is a metal board whose main material is aluminum (Al), copper (Cu), or the like. The specific size of the circuit board 56 is, for example, about vertical × horizontal × thickness = 50.0 mm × 100.0 mm × 1.5 mm or more. When a substrate made of aluminum is employed as the circuit substrate 56, both main surfaces of the circuit substrate 56 are anodized by forming an oxide film.

絶縁層５８は、回路基板５６の上面を覆うように形成されている。絶縁層５８は、ＡＬ２Ｏ３等のフィラーが例えば６０重量％〜８０重量％程度に高充填されたエポキシ樹脂等から成る。フィラーが混入されることにより、絶縁層５８の熱抵抗が低減されるので、回路素子６２から発生した熱を、絶縁層５８および回路基板５６を経由して積極的に外部に放出することができる。絶縁層５８の具体的な厚みは、例えば５０μｍ程度である。また、図１（Ａ）では、回路基板５６の上面のみが絶縁層５８により被覆されているが、回路基板５６の下面も絶縁層５８により被覆しても良い。このようにすることで、回路基板５６の裏面を外部と絶縁させることができる。 The insulating layer 58 is formed so as to cover the upper surface of the circuit board 56. The insulating layer 58 is made of an epoxy resin or the like in which a filler such as AL 2 O 3 is highly filled to about 60 wt% to 80 wt%, for example. Since the thermal resistance of the insulating layer 58 is reduced by mixing the filler, the heat generated from the circuit element 62 can be positively released to the outside through the insulating layer 58 and the circuit board 56. . The specific thickness of the insulating layer 58 is, for example, about 50 μm. In FIG. 1A, only the upper surface of the circuit board 56 is covered with the insulating layer 58, but the lower surface of the circuit board 56 may be covered with the insulating layer 58. By doing in this way, the back surface of the circuit board 56 can be insulated from the outside.

導電パターン６０は銅等の金属から成り、所定の電気回路が形成されるように絶縁層５８の表面に形成される。更に、半導体素子の周囲にも多数個のパッドが形成され、このパッドと半導体素子とは金属細線により接続される。ここでは単層の導電パターン６０が図示されているが、絶縁層を介して積層された多層の導電パターン６０が回路基板５６の上面に形成されても良い。ここで、導電パターン６０は、絶縁層５８の上面に設けた厚みが５０μｍ〜１００μｍ程度の薄い導電膜をパターニング（エッチング）して形成される。従って、導電パターン６０の幅は、例えば５０μｍ〜１００μｍ程度である。また、導電パターン６０同士が離間する距離も５０μｍ〜１００μｍ程度である。   The conductive pattern 60 is made of a metal such as copper, and is formed on the surface of the insulating layer 58 so as to form a predetermined electric circuit. Further, a large number of pads are formed around the semiconductor element, and the pads and the semiconductor element are connected by a thin metal wire. Although a single-layer conductive pattern 60 is illustrated here, a multilayer conductive pattern 60 laminated via an insulating layer may be formed on the upper surface of the circuit board 56. Here, the conductive pattern 60 is formed by patterning (etching) a thin conductive film having a thickness of about 50 μm to 100 μm provided on the upper surface of the insulating layer 58. Accordingly, the width of the conductive pattern 60 is, for example, about 50 μm to 100 μm. The distance between the conductive patterns 60 is also about 50 μm to 100 μm.

導電パターン６０に電気的に接続される回路素子６２としては、能動素子や受動素子を全般的に採用することができる。具体的には、トランジスタ、ＬＳＩチップ、ダイオード、チップ抵抗、チップコンデンサ、インダクタンス、サーミスタ、アンテナ、発振器などを回路素子として採用することができる。更にまた、樹脂封止型のパッケージ等も、回路素子として導電パターン６０に固着することができる。図１（Ａ）を参照すると、回路基板５６の上面には、回路素子として半導体素子およびチップ素子が配置されている。ここで、発熱量の多いパワー素子が半導体素子として採用された場合は、導電パターン６０の上面に固着された金属片から成るヒートシンクの上面に半導体素子が載置されても良い。このことにより、半導体素子から発生する熱を効率的にヒートシンクおよび回路基板５６を経由して外部に放出させることができる。   As the circuit element 62 electrically connected to the conductive pattern 60, an active element or a passive element can be generally adopted. Specifically, transistors, LSI chips, diodes, chip resistors, chip capacitors, inductances, thermistors, antennas, oscillators, and the like can be employed as circuit elements. Furthermore, a resin-sealed package or the like can be fixed to the conductive pattern 60 as a circuit element. Referring to FIG. 1A, a semiconductor element and a chip element are arranged on the upper surface of the circuit board 56 as circuit elements. Here, when a power element that generates a large amount of heat is used as a semiconductor element, the semiconductor element may be placed on the upper surface of a heat sink made of a metal piece fixed to the upper surface of the conductive pattern 60. Thereby, the heat generated from the semiconductor element can be efficiently released to the outside via the heat sink and the circuit board 56.

特に、本実施の形態では、回路素子６２として、回路装置１０に内蔵された半導体素子２４により制御されるスイッチング素子（ＭＯＳＦＥＴやＩＧＢＴ）を採用することができる。例えば、１アンペア程度以上の大電流のスイッチングを行うスイッチング素子からは、大量の熱が発生するが、本形態では絶縁層５８および回路基板５６を経由してこの熱は良好に外部に放出される。   In particular, in the present embodiment, a switching element (MOSFET or IGBT) controlled by the semiconductor element 24 incorporated in the circuit device 10 can be employed as the circuit element 62. For example, a large amount of heat is generated from a switching element that performs switching of a large current of about 1 ampere or more, but in this embodiment, this heat is well released to the outside through the insulating layer 58 and the circuit board 56. .

図１（Ｂ）を参照して、混成集積回路装置３０の他の断面の構造を説明する。この断面図を参照すると、回路基板５６の左右両側面は、第４側壁部４６および第３側壁部４４により被覆されている。そして、これらの側壁部には、混成集積回路装置３０の内部に構成された電気回路（回路基板５６の上面に構築された混成集積回路およびセラミック基板１２に内蔵された電気回路）と外部とを接続するための接続手段（リード３６、端子部３８）が埋め込まれている。   With reference to FIG. 1B, another cross-sectional structure of the hybrid integrated circuit device 30 will be described. Referring to this cross-sectional view, the left and right side surfaces of the circuit board 56 are covered with the fourth side wall portion 46 and the third side wall portion 44. In these side wall portions, an electric circuit (the hybrid integrated circuit built on the upper surface of the circuit board 56 and the electric circuit built in the ceramic substrate 12) configured inside the hybrid integrated circuit device 30 and the outside are provided. Connection means (lead 36, terminal portion 38) for connection are embedded.

第３側壁部４４は、紙面上にて右側に位置し、リード３６が埋め込まれている。このリード３６は、高電圧・大電流の電気信号が通過するものであり、他のリードや端子部と比較すると断面が大きく形成されている。リード３６の左側の端部は、内部空間３５に露出し、第３側壁部４４から成る平坦部の上面に設けられている。更に、リード３６の左側の端部は、金属細線８６を経由して、パッド６４と接続されている。ここで、金属細線８６のトータルな抵抗値を下げるために、１つのリード３６と１つのパッド６４とを、複数の金属細線８６を介して接続しても良い。そして、リード３６の中間部は、第３側壁部４４に埋め込まれている。更に、リード３６の右側の端部は、第３側壁部４４から外部に導出している。リード３６は、例えば、回路素子６２に含まれるスイッチング素子（ＭＯＳ等）によりスイッチングされた大電流等が通過するものであり、第４側壁部４６に設けた端子部３８と比較すると、高電圧・大電流の電気信号が通過する。   The third side wall portion 44 is located on the right side on the paper surface, and the lead 36 is embedded therein. The lead 36 allows an electric signal of high voltage and large current to pass through, and has a larger cross section than other leads and terminal portions. The left end portion of the lead 36 is exposed to the internal space 35 and is provided on the upper surface of the flat portion including the third side wall portion 44. Further, the left end portion of the lead 36 is connected to the pad 64 via the fine metal wire 86. Here, in order to reduce the total resistance value of the thin metal wires 86, one lead 36 and one pad 64 may be connected via a plurality of thin metal wires 86. An intermediate portion of the lead 36 is embedded in the third side wall portion 44. Further, the right end portion of the lead 36 is led out from the third side wall portion 44. For example, the lead 36 passes a large current switched by a switching element (MOS or the like) included in the circuit element 62. Compared with the terminal portion 38 provided on the fourth side wall portion 46, the lead 36 has a higher voltage / A large current electric signal passes through.

第４側壁部４６は、紙面上にて左側に位置し、端子部３８が埋め込まれている。端子部３８は、右側の端部がリード２２に設けられた孔部に挿入され、中央部付近が第４側壁部４６に埋設され、左側の端部が第４側壁部４６の平坦な上面に形成されている。端子部３８の左側の端部の形状は、図１を参照すると、円環状となっている。端子部３８は、上述したリード３６と比較すると断面が小さく形成されており、例えば、混成集積回路装置３０に内蔵された電気回路を制御するための電気信号が入力される。   The fourth side wall portion 46 is located on the left side on the paper surface, and the terminal portion 38 is embedded therein. The terminal portion 38 has a right end inserted into a hole provided in the lead 22, a central portion is embedded in the fourth side wall 46, and a left end is on the flat upper surface of the fourth side wall 46. Is formed. The shape of the left end portion of the terminal portion 38 is annular when referring to FIG. The terminal portion 38 has a smaller cross section than the lead 36 described above. For example, an electric signal for controlling an electric circuit incorporated in the hybrid integrated circuit device 30 is input.

例えば、混成集積回路装置３０にモーター等を駆動させるためのインバーター回路が形成された場合、インバーター回路により生成される交流電力の周波数を制御するための制御信号が、端子部３８に入力される。そして、入力された制御信号は回路装置１０に内蔵された半導体素子２４により処理される（例えば所定の電圧に昇圧される）。そして、処理された制御信号は、図１（Ａ）に示す内部リード５２を経由して、回路基板５６の上面に配置された回路素子（例えばＭＯＳやＩＧＢＴ等のパワー系のスイッチング素子の制御電極）に供給される。そして、スッチング素子が所定のタイミングでスイッチングを行うことにより、リード３６から入力された直流電力から交流電力が生成される。生成された交流電力は、リード３６を経由して外部に位置する不図示のモーター等に供給される。   For example, when an inverter circuit for driving a motor or the like is formed in the hybrid integrated circuit device 30, a control signal for controlling the frequency of AC power generated by the inverter circuit is input to the terminal unit 38. The input control signal is processed by the semiconductor element 24 built in the circuit device 10 (for example, boosted to a predetermined voltage). Then, the processed control signal passes through the internal lead 52 shown in FIG. 1A, and is arranged on the upper surface of the circuit board 56 (for example, a control electrode of a power switching element such as a MOS or IGBT). ). Then, when the switching element performs switching at a predetermined timing, AC power is generated from the DC power input from the lead 36. The generated AC power is supplied to a motor (not shown) or the like located outside via the lead 36.

なお、第３側壁部４４および第４側壁部４６の他の構成は、上述した第１側壁部４０と同様である。   The other configurations of the third sidewall portion 44 and the fourth sidewall portion 46 are the same as those of the first sidewall portion 40 described above.

本実施の形態では、回路基板５６の上面に設けられる導電パターン６０よりも、セラミック基板１２に設けられる導電パターン１６をより多層にすることにより、セラミック基板１２に高機能なＬＳＩを実装し、装置全体を高機能化している。   In the present embodiment, a high-performance LSI is mounted on the ceramic substrate 12 by forming the conductive pattern 16 provided on the ceramic substrate 12 to be more multilayered than the conductive pattern 60 provided on the upper surface of the circuit board 56, The whole is highly functional.

具体的には、図１（Ａ）を参照して、回路基板５６の上面は、フィラーが高充填された樹脂から成る絶縁層５８により被覆されており、この絶縁層５８の上面に所定形状の導電パターン６０が形成されている。ここでは、単層の導電パターン６０が図示されているが、導電パターン６０を被覆する絶縁層５８を介して、２層以上の多層の導電パターン６０を設けることも原理的には可能である。しかしながら、上述したように、フィラーが高充填された樹脂から成る絶縁層５８を介して導電パターン６０を多層に形成することは困難である。   Specifically, referring to FIG. 1A, the upper surface of circuit board 56 is covered with an insulating layer 58 made of a resin highly filled with filler, and the upper surface of insulating layer 58 has a predetermined shape. A conductive pattern 60 is formed. Here, a single-layer conductive pattern 60 is illustrated, but it is also possible in principle to provide a multilayer conductive pattern 60 of two or more layers via an insulating layer 58 covering the conductive pattern 60. However, as described above, it is difficult to form the conductive pattern 60 in multiple layers via the insulating layer 58 made of a resin highly filled with filler.

そこで、本実施の形態では、紙面上では回路基板５６の上方に配置されるセラミック基板１２に、多層の導電パターン１６を形成している。ここでは、回路基板５６の上面に形成される導電パターン６０は単層であり、セラミック基板１２に設けられる導電パターン１６が３層に積層されている。セラミック基板１２は、上述したように、導電パターン１６が描画されたグリーンシートを積層することにより形成されるので、放熱性が重視される導電パターン６０よりも容易に導電パターン１６を多層化できる。また、セラミック基板１２は、金属から成る基板と比較すると放熱性に劣るが、実装される半導体素子２４から発生する熱量はそれほど多量でもないので、半導体素子２４の過熱の問題は小さい。このような構成にすることで、例えば複雑な制御系の回路が組み込まれて複数の電極を有する半導体素子２４をセラミック基板１２に実装し、この半導体素子２４から出力される制御信号に基づいて大電流のスイッチングを行うトランジスタを回路基板５６に実装することができる。   Therefore, in the present embodiment, the multilayer conductive pattern 16 is formed on the ceramic substrate 12 disposed above the circuit substrate 56 on the paper surface. Here, the conductive pattern 60 formed on the upper surface of the circuit board 56 is a single layer, and the conductive patterns 16 provided on the ceramic substrate 12 are laminated in three layers. As described above, since the ceramic substrate 12 is formed by laminating the green sheets on which the conductive patterns 16 are drawn, the conductive patterns 16 can be multilayered more easily than the conductive patterns 60 where heat dissipation is important. In addition, the ceramic substrate 12 is inferior in heat dissipation compared with a metal substrate, but the amount of heat generated from the mounted semiconductor element 24 is not so large, so the problem of overheating of the semiconductor element 24 is small. With such a configuration, for example, a semiconductor element 24 having a plurality of electrodes in which a complicated control system circuit is incorporated is mounted on the ceramic substrate 12, and a large amount of signal is output based on a control signal output from the semiconductor element 24. A transistor for switching current can be mounted on the circuit board 56.

ここで、導電パターンの層数は上記以外でも良い。例えば、回路基板５６の上面に２層の導電パターン６０が設けられ、セラミック基板１２に４層の導電パターン１６が設けられても良い。更に、回路基板５６の導電パターン６０と、セラミック基板１２の導電パターン１６とは同程度の微細さ（ライン／スペースが同じ）でも良い。   Here, the number of layers of the conductive pattern may be other than the above. For example, two layers of conductive patterns 60 may be provided on the upper surface of the circuit board 56, and four layers of conductive patterns 16 may be provided on the ceramic substrate 12. Furthermore, the conductive pattern 60 of the circuit board 56 and the conductive pattern 16 of the ceramic substrate 12 may be of the same degree of fineness (the same line / space).

更にまた、本実施の形態では、金属製の回路基板５６と、セラミックから成るセラミック基板１２とを対向して（重畳して）設け、熱伝導性が比較的に劣るセラミック基板１２に放熱板３２を熱的に結合させる構成となっている。このことにより、実装密度と放熱性を高いレベルで両立させることができる。   Furthermore, in the present embodiment, the metal circuit board 56 and the ceramic substrate 12 made of ceramic are provided so as to face each other (overlapping), and the heat radiating plate 32 is provided on the ceramic substrate 12 having relatively poor thermal conductivity. Are configured to be thermally coupled. As a result, both the mounting density and the heat dissipation can be achieved at a high level.

具体的には、図１（Ａ）を参照して、本実施の形態では、回路基板５６と重畳する上方に、セラミック基板１２が内蔵された回路装置１０が配置されている。そして、回路基板５６の上面にはパワー系のスイッチング素子を含む回路素子６２が配置され、セラミック基板１２にはこのスイッチング素子を制御する半導体素子２４が内蔵されている。   Specifically, referring to FIG. 1A, in the present embodiment, circuit device 10 in which ceramic substrate 12 is embedded is arranged above circuit substrate 56. A circuit element 62 including a power switching element is disposed on the upper surface of the circuit board 56, and a semiconductor element 24 for controlling the switching element is built in the ceramic substrate 12.

スイッチング素子等の回路素子からは動作時に多量の熱が発生するが、これらの素子は、金属から成る回路基板５６の上面に配置されているため、スイッチング素子から発生した熱は良好に外部に放出される。   A large amount of heat is generated during operation from circuit elements such as switching elements. However, since these elements are arranged on the upper surface of the circuit board 56 made of metal, the heat generated from the switching elements is well released to the outside. Is done.

一方、ＬＳＩである半導体素子２４は、ＭＯＳトランジスタ等のスイッチング素子等と比較すると、動作に伴う発熱量は小さい。しかしながら、半導体素子２４が実装されるセラミック基板１２は、熱伝導性に劣るセラミックから成る。従って、半導体素子２４から発生する熱が比較的に少量であっても、良好に放熱が行わなければ、半導体素子２４が過熱されてその動作が不安定になる虞がある。   On the other hand, the semiconductor element 24, which is an LSI, has a smaller amount of heat generated by the operation than a switching element such as a MOS transistor. However, the ceramic substrate 12 on which the semiconductor element 24 is mounted is made of ceramic having poor thermal conductivity. Therefore, even if a relatively small amount of heat is generated from the semiconductor element 24, if the heat is not radiated well, the semiconductor element 24 may be overheated and its operation may become unstable.

そこで、本実施の形態では、セラミック基板１２の上面に放熱板３２を接触させて熱的に結合させて半導体素子２４の過熱を抑止している。具体的には、セラミック基板１２の下面には半導体素子２４が実装されており、この半導体素子２４が封止されるように、セラミック基板１２の下面および側面は封止樹脂１４により被覆されている。更に、セラミック基板１２の上面は封止樹脂１４により被覆されずに外部に露出している。そして、外部に露出するセラミック基板１２の上面に放熱板３２は接触されている。   Therefore, in the present embodiment, the heat sink 32 is brought into contact with the upper surface of the ceramic substrate 12 and is thermally coupled to suppress overheating of the semiconductor element 24. Specifically, a semiconductor element 24 is mounted on the lower surface of the ceramic substrate 12, and the lower surface and side surfaces of the ceramic substrate 12 are covered with a sealing resin 14 so that the semiconductor element 24 is sealed. . Furthermore, the upper surface of the ceramic substrate 12 is exposed to the outside without being covered with the sealing resin 14. The heat radiating plate 32 is in contact with the upper surface of the ceramic substrate 12 exposed to the outside.

このような構成にすることで、セラミック基板１２の下面に実装された半導体素子２４から発生した熱は、セラミック基板１２を経由して放熱板３２に伝導して外部に放出され、その過熱が防止されている。   With this configuration, heat generated from the semiconductor element 24 mounted on the lower surface of the ceramic substrate 12 is conducted to the heat radiating plate 32 via the ceramic substrate 12 and released to the outside, thereby preventing overheating. Has been.

更に、放熱板３２の両端部は、回路基板５６の下面と同一平面上に平坦に形成されている。従って、放熱板３２の両端部と回路基板５６とを、同一の基板や筐体に接触させて熱を逃がすことができる。従って、放熱が良好であり且つシンプルな混成集積回路装置３０の取り付け構造を実現できる。   Furthermore, both end portions of the heat radiating plate 32 are formed flat on the same plane as the lower surface of the circuit board 56. Therefore, both ends of the heat radiating plate 32 and the circuit board 56 can be brought into contact with the same board or casing to release heat. Therefore, a simple mounting structure of the hybrid integrated circuit device 30 with good heat dissipation can be realized.

更にまた、本実施の形態では、回路基板５６とセラミック基板１２とを比較すると、セラミック基板１２に形成される導電パターン１６は、回路基板５６の上面に形成される導電パターン６０よりも、多層に形成され且つ微細である。セラミック基板１２は、実装される半導体素子２４が例えば数百個の電極を有するＬＳＩであるため、多層（例えば６層）且つ微細な導電パターンが必要となる。本形態では、比較的微細な導電パターン１６を多層に形成可能なセラミック基板１２として採用しているが、セラミック基板は放熱性に劣るので、放熱板３２を利用して放熱性を向上させている。   Furthermore, in the present embodiment, when the circuit board 56 and the ceramic substrate 12 are compared, the conductive pattern 16 formed on the ceramic substrate 12 has a multilayer structure than the conductive pattern 60 formed on the upper surface of the circuit board 56. Formed and fine. Since the semiconductor element 24 to be mounted is an LSI having several hundred electrodes, for example, the ceramic substrate 12 requires a multilayer (for example, six layers) and fine conductive pattern. In this embodiment, the relatively fine conductive pattern 16 is used as the ceramic substrate 12 capable of forming multiple layers. However, since the ceramic substrate is inferior in heat dissipation, the heat dissipation performance is improved by using the heat dissipation plate 32. .

図２を参照して、上記した混成集積回路装置３０に組み込まれる回路装置１０の構造を説明する。図２（Ａ）は回路装置１０を斜め上方から見た斜視図である。図２（Ｂ）は回路装置１０の代表的な断面図であり、図２（Ｃ）は回路装置１０に放熱体２６を熱的に結合させた状態を示す断面図である。   With reference to FIG. 2, the structure of the circuit device 10 incorporated in the hybrid integrated circuit device 30 will be described. FIG. 2A is a perspective view of the circuit device 10 as viewed obliquely from above. FIG. 2B is a typical cross-sectional view of the circuit device 10, and FIG. 2C is a cross-sectional view showing a state in which the radiator 26 is thermally coupled to the circuit device 10.

図２（Ａ）から図２（Ｃ）を参照して、回路装置１０は、第１主面および第２主面を有するセラミック基板１２と、セラミック基板１２の上面に設けられた所定の形状の導電パターン１６と、導電パターン１６に電気的に接続された半導体素子２４と、導電パターン１６および半導体素子２４が封止されるように、セラミック基板１２の上面および側面を被覆して、セラミック基板１２の下面を外部に露出させる封止樹脂１４と、導電パターン１６に電気的に接続されて封止樹脂１４から外部に導出されるリード２２とを具備する。   2A to 2C, a circuit device 10 includes a ceramic substrate 12 having a first main surface and a second main surface, and a predetermined shape provided on the upper surface of the ceramic substrate 12. The ceramic substrate 12 is covered with the conductive pattern 16, the semiconductor element 24 electrically connected to the conductive pattern 16, and the upper surface and the side surface of the ceramic substrate 12 are covered so that the conductive pattern 16 and the semiconductor element 24 are sealed. And a lead 22 that is electrically connected to the conductive pattern 16 and led out from the sealing resin 14.

セラミック基板１２は、アルミナやジルゴニア等の金属酸化物を主成分とし、高温での熱処理によって焼き固めた成形体である。セラミック基板１２の具体的な大きさは、例えば、縦×横×厚さ＝４０．０ｍｍ×７０．０ｍｍ×０．５ｍｍ程度である。ここで、セラミック基板１２は、樹脂材料等の他の材料から成る基板と比較して、微細パターンが形成可能であり、熱膨張係数がシリコンに近く、耐熱性に優れる等の利点がある。本実施の形態では、セラミック基板１２には、ファインピッチの導電パターン１６が多層に形成されている。   The ceramic substrate 12 is a molded body mainly composed of a metal oxide such as alumina or zirconia and baked and hardened by heat treatment at a high temperature. The specific size of the ceramic substrate 12 is, for example, about vertical × horizontal × thickness = 40.0 mm × 70.0 mm × 0.5 mm. Here, the ceramic substrate 12 has an advantage that a fine pattern can be formed, a thermal expansion coefficient is close to silicon, and heat resistance is excellent as compared with a substrate made of other materials such as a resin material. In the present embodiment, fine pitch conductive patterns 16 are formed in multiple layers on the ceramic substrate 12.

更に、本実施の形態で使用されるセラミック基板１２は、低温焼成セラミック（law Temperature Co-fired Ceramic：ＬＴＣＣ）を用いたものであり、位置精度が非常に高いものである。更に、セラミック基板１２は、グリーンシートを所定枚数積層されて構成されている。ここで、グリーンシートとは、セラミック粉末、結合剤、可塑剤、溶剤等を混合してシート状に成膜されたものである。   Furthermore, the ceramic substrate 12 used in the present embodiment uses a low temperature fired ceramic (LTCC), and has very high positional accuracy. Further, the ceramic substrate 12 is configured by laminating a predetermined number of green sheets. Here, the green sheet is a sheet formed by mixing ceramic powder, a binder, a plasticizer, a solvent, and the like.

セラミック基板１２には多層の導電パターン１６が形成されている。図２（Ｂ）を参照すると、ここでは、３層に積層された導電パターン１６が形成されており、各層の導電パターン１６はセラミック基板１２を構成するグリーンシートを貫通して電気的に接続されている。セラミック基板１２に設けられる導電パターン１６は、例えば、銀ペースト等の導電ペーストを印刷することにより形成される。このような製法により形成される導電パターン１６は、エッチング法やメッキ法により形成されるパターンと比較すると、微細に形成することができる。例えば、導電パターン１６のライン幅は５０μｍ〜１００μｍ程度することができ、導電パターン１６同士が離間する幅は５０μｍ〜１００μｍ程度にすることができる。ここで、例えば、８層の導電パターン１６が設けられたセラミック基板１２の厚みは、０．６ｍｍ程度である。   A multilayer conductive pattern 16 is formed on the ceramic substrate 12. Referring to FIG. 2B, here, conductive patterns 16 laminated in three layers are formed, and the conductive patterns 16 in each layer are electrically connected through the green sheets constituting the ceramic substrate 12. ing. The conductive pattern 16 provided on the ceramic substrate 12 is formed, for example, by printing a conductive paste such as a silver paste. The conductive pattern 16 formed by such a manufacturing method can be formed finer than a pattern formed by an etching method or a plating method. For example, the line width of the conductive pattern 16 can be about 50 μm to 100 μm, and the width at which the conductive patterns 16 are separated from each other can be about 50 μm to 100 μm. Here, for example, the thickness of the ceramic substrate 12 provided with the eight conductive patterns 16 is about 0.6 mm.

セラミック基板１２は、他の材料から成る基板（例えば樹脂から成る基板）と比較すると、放熱性、耐熱性および高周波特性に優れている。従って、高速で動作して発熱量が多い半導体素子２４を実装するためには、セラミック基板１２を採用することは有効である。   The ceramic substrate 12 is excellent in heat dissipation, heat resistance, and high frequency characteristics as compared with a substrate made of another material (for example, a substrate made of resin). Therefore, in order to mount the semiconductor element 24 that operates at high speed and generates a large amount of heat, it is effective to employ the ceramic substrate 12.

セラミック基板１２の最上層に形成された導電パターン１６は、半導体素子２４等の回路素子が実装されるランド（不図示）と、金属細線が接続されるパッド１８と、パッド１８同士またはパッド１８とランドとを接続する配線等を構成している。   The conductive pattern 16 formed on the uppermost layer of the ceramic substrate 12 includes a land (not shown) on which circuit elements such as the semiconductor element 24 are mounted, a pad 18 to which a metal thin wire is connected, and the pads 18 or 18. Wiring and the like for connecting the land are configured.

半導体素子２４は、セラミック基板１２の上面に形成された導電パターン１６に電気的に接続されている。更に、半導体素子２４の上面に形成された電極は、金属細線２０を経由して、パッド１８に接続される。ここでは、２つの半導体素子２４がセラミック基板１２の上面に配置されている。セラミック基板１２の上面には、微細な導電パターン１６から成るボンディングパッドが多数形成可能であるので、半導体素子２４としては上面に２００個程度の多数の電極が設けられたシステムＬＳＩを採用可能である。更にここでは、半導体素子２４はフェイスアップで配置されているが、フェイスダウン（フリップチップ実装）により半導体素子２４が配置されても良い。   The semiconductor element 24 is electrically connected to the conductive pattern 16 formed on the upper surface of the ceramic substrate 12. Furthermore, the electrode formed on the upper surface of the semiconductor element 24 is connected to the pad 18 via the fine metal wire 20. Here, two semiconductor elements 24 are disposed on the upper surface of the ceramic substrate 12. Since a large number of bonding pads made of fine conductive patterns 16 can be formed on the upper surface of the ceramic substrate 12, a system LSI having a large number of about 200 electrodes on the upper surface can be adopted as the semiconductor element 24. . Further, here, the semiconductor element 24 is arranged face up, but the semiconductor element 24 may be arranged by face down (flip chip mounting).

セラミック基板１２の熱膨張係数は例えば、３．０ｐｐｍから４．０ｐｐｍ程度であり、半導体素子２４を構成するシリコンの熱膨張係数（３．３ｐｐｍ）と近似している。従って、半導体素子２４をセラミック基板１２の上面にベア実装しても、両者の接合箇所に作用する熱応力が小さいので、使用状況下に於ける半導体素子２４のセラミック基板１２からの剥離の虞は小さい。   The thermal expansion coefficient of the ceramic substrate 12 is, for example, about 3.0 ppm to 4.0 ppm, which is close to the thermal expansion coefficient (3.3 ppm) of silicon constituting the semiconductor element 24. Therefore, even if the semiconductor element 24 is bare-mounted on the upper surface of the ceramic substrate 12, the thermal stress acting on the joint between the two is small, so there is a risk that the semiconductor element 24 will be peeled off from the ceramic substrate 12 under use conditions. small.

ここで、半導体素子２４以外の回路素子もセラミック基板１２の上面に複数配置可能であり、受動素子および能動素子の両方を全般的にセラミック基板１２の上方に載置可能である。例えば、トランジスタ、ＬＳＩチップ、ダイオード、チップ抵抗、チップコンデンサ、インダクタンス、サーミスタ、アンテナ、発振器、樹脂封止型パッケージなどをセラミック基板１２の上面に配置できる。   Here, a plurality of circuit elements other than the semiconductor element 24 can be disposed on the upper surface of the ceramic substrate 12, and both passive elements and active elements can be generally placed above the ceramic substrate 12. For example, transistors, LSI chips, diodes, chip resistors, chip capacitors, inductances, thermistors, antennas, oscillators, resin-encapsulated packages, and the like can be disposed on the upper surface of the ceramic substrate 12.

セラミック基板１２の周辺部には、複数のリード２２が配置されている。リード２２は、セラミック基板１２の上面に形成された導電パターン１６と電気的に接続され、一部が封止樹脂１４から外部に導出し、回路装置１０の入出力端子として機能している。ここでは、セラミック基板１２の上面に形成された導電パターン１６から成るパッド１８と、リード２２の上面とが、金属細線２０を経由して接続されている。更に、セラミック基板１２の３つの側辺に接近してリード２２が設けられており、具体的には、図２（Ａ）を参照して、セラミック基板１２の手前の側辺および左右両側辺に沿って、リード２２が配置されている。ここで、リード２２は、セラミック基板１２の１つの側辺に沿って複数が設けられても良いし、２つの側辺または４つのセラミック基板１２の側辺に沿って設けられても良い。   A plurality of leads 22 are arranged on the periphery of the ceramic substrate 12. The leads 22 are electrically connected to the conductive pattern 16 formed on the upper surface of the ceramic substrate 12, and part of the leads 22 are led out from the sealing resin 14 and function as input / output terminals of the circuit device 10. Here, the pad 18 made of the conductive pattern 16 formed on the upper surface of the ceramic substrate 12 and the upper surface of the lead 22 are connected via the fine metal wire 20. Furthermore, leads 22 are provided close to the three sides of the ceramic substrate 12. Specifically, referring to FIG. 2A, the leads 22 on the front side and the left and right sides of the ceramic substrate 12 are provided. A lead 22 is disposed along the line. Here, a plurality of the leads 22 may be provided along one side of the ceramic substrate 12, or may be provided along two sides or four sides of the ceramic substrate 12.

そして、個々のリード２２の封止樹脂１４から外部に露出する部分には、リード２２を厚み方向に貫通した孔部１１が設けられている。この孔部１１には、実装基板やケース材に設けたリードが挿入され、接続に寄与する部位として活用される。   And the hole 11 which penetrated the lead | read | reed 22 in the thickness direction is provided in the part exposed outside from the sealing resin 14 of each lead | read | reed 22. A lead provided on the mounting substrate or the case material is inserted into the hole 11 and used as a part contributing to connection.

封止樹脂１４は、熱可塑性樹脂または熱硬化性樹脂からなり、半導体素子２４および金属細線２０が封止されるように、セラミック基板１２の上面および側面を被覆している。更に、リード２２も部分的に封止樹脂１４により被覆されている。また、図２（Ｂ）を参照して、セラミック基板１２の下面は、封止樹脂１４から外部に露出している。これは、半導体素子２４から発生した熱を良好に外部に放出させるためである。ここでは、セラミック基板１２の下面と、封止樹脂１４の下面とは、同一平面上に位置している。   The sealing resin 14 is made of a thermoplastic resin or a thermosetting resin, and covers the upper surface and side surfaces of the ceramic substrate 12 so that the semiconductor element 24 and the fine metal wires 20 are sealed. Further, the lead 22 is also partially covered with the sealing resin 14. Referring to FIG. 2B, the lower surface of the ceramic substrate 12 is exposed to the outside from the sealing resin 14. This is because the heat generated from the semiconductor element 24 is favorably released to the outside. Here, the lower surface of the ceramic substrate 12 and the lower surface of the sealing resin 14 are located on the same plane.

図２（Ｃ）を参照して、回路装置１０の下面には、銅などの熱伝導性に優れる金属から成る放熱体２６が当接されている。ここでは、放熱体２６の平坦な面が、封止樹脂１４から外部に露出するセラミック基板１２の下面に当接（接触）することで、放熱体２６はセラミック基板１２と熱的に結合されている。従って、半導体素子２４から発生した熱は、セラミック基板１２および放熱体２６を経由して外部に放出される。本実施の形態では、放熱体２６が、外部に露出するセラミック基板１２の全面に接触することで、放熱体２６の放熱の効果を大きくしている。   Referring to FIG. 2C, a heat radiator 26 made of a metal having excellent thermal conductivity such as copper is in contact with the lower surface of the circuit device 10. Here, the flat surface of the radiator 26 abuts (contacts) the lower surface of the ceramic substrate 12 exposed from the sealing resin 14, so that the radiator 26 is thermally coupled to the ceramic substrate 12. Yes. Accordingly, the heat generated from the semiconductor element 24 is released to the outside through the ceramic substrate 12 and the heat radiator 26. In the present embodiment, the heat radiating body 26 is brought into contact with the entire surface of the ceramic substrate 12 exposed to the outside, so that the heat radiating effect of the heat radiating body 26 is increased.

ここでは、放熱体２６は上面が平坦であり、下部がヒダ形状の異形形状であるが、一枚の板状体形状の放熱体２６が採用されても良い。   Here, the heat radiator 26 has a flat upper surface and a lower portion having a pleated shape, but a single plate-shaped heat radiator 26 may be employed.

本実施の形態では、セラミック基板１２と放熱体２６とを組み合わせて使用することで、回路装置１０の実装密度が向上されると共に、放熱性を向上させることができる。具体的には、半導体素子２４は、例えば上面に２００個程度以上の電極が設けられた高機能なものであり、このような素子を実装するためには、多層のパターンが形成可能な回路基板が要求される。そこで本形態では、微細な多層配線が構築されたセラミック基板１２を採用することで、多ピンの半導体素子２４の実装を可能にしている。   In the present embodiment, by using the ceramic substrate 12 and the radiator 26 in combination, the mounting density of the circuit device 10 can be improved and the heat dissipation can be improved. Specifically, the semiconductor element 24 is a high-performance one having, for example, about 200 or more electrodes provided on the upper surface, and in order to mount such an element, a circuit board on which a multilayer pattern can be formed. Is required. Therefore, in this embodiment, the multi-pin semiconductor element 24 can be mounted by using the ceramic substrate 12 on which fine multilayer wiring is constructed.

しかしながら、セラミック基板１２の主材料であるセラミックは、アルミニウム等の金属と比較すると熱伝導性が低い。例えば、セラミックの一種であるアルミナの熱伝導率は２１〔Ｋ／Ｗ・ｍ−１・Ｋ−１〕であるのに対し、金属の一種であるアルミニウムの熱伝導率は２３６〔Ｋ／Ｗ・ｍ−１・Ｋ−１〕である。このことから、高機能な半導体素子２４から多量の熱が発生すると、放熱が良好に行われず、半導体素子２４が過度に高温となる虞がある。 However, the ceramic that is the main material of the ceramic substrate 12 has lower thermal conductivity than a metal such as aluminum. For example, the thermal conductivity of alumina, which is a kind of ceramic, is 21 [K / W · m −1 · K −1 ], whereas the thermal conductivity of aluminum, which is a kind of metal, is 236 [K / W · m −1 · K −1 ]. For this reason, when a large amount of heat is generated from the high-performance semiconductor element 24, heat dissipation is not performed well, and the semiconductor element 24 may become excessively hot.

そこで、本実施の形態では、全体を封止する封止樹脂１４からセラミック基板１２の裏面を外部に露出させ、露出するセラミック基板１２の裏面に放熱体２６を接触させている。この構成により、半導体素子２４から発生した熱は、セラミック基板１２および放熱体２６を経由して良好に外部に放出される。   Therefore, in the present embodiment, the back surface of the ceramic substrate 12 is exposed to the outside from the sealing resin 14 that seals the whole, and the radiator 26 is brought into contact with the exposed back surface of the ceramic substrate 12. With this configuration, the heat generated from the semiconductor element 24 is well released to the outside through the ceramic substrate 12 and the radiator 26.

本実施の形態では、セラミック基板１２を封止樹脂１４でモールドしている。このことにより、セラミック基板１２は他の基板材料と比較して割れやすい性質があるが、封止樹脂１４により保護・支持されている。従って、回路装置１０に振動等の外力が作用しても、セラミック基板１２が封止樹脂１４により保護・支持されていることで、セラミック基板１２の破損が防止されている。   In the present embodiment, the ceramic substrate 12 is molded with the sealing resin 14. As a result, the ceramic substrate 12 is more easily broken than other substrate materials, but is protected and supported by the sealing resin 14. Therefore, even when an external force such as vibration acts on the circuit device 10, the ceramic substrate 12 is protected and supported by the sealing resin 14, so that the ceramic substrate 12 is prevented from being damaged.

更に、本実施の形態では、回路装置１０のリード２２を経由して、回路装置１０がケース材３４に固定されている。このことにより、混成集積回路装置３０全体に振動等の外力が作用しても、リード２２が撓むことによりこの外力が低減され、結果的にセラミック基板１２に伝達する外力が低減される。従って、混成集積回路装置３０に作用する外力によるセラミック基板１２の破損が防止される。   Further, in the present embodiment, the circuit device 10 is fixed to the case material 34 via the leads 22 of the circuit device 10. As a result, even if an external force such as vibration acts on the entire hybrid integrated circuit device 30, the external force is reduced by bending the lead 22, and as a result, the external force transmitted to the ceramic substrate 12 is reduced. Therefore, the ceramic substrate 12 is prevented from being damaged by an external force acting on the hybrid integrated circuit device 30.

更にまた、本実施の形態では、回路装置１０の封止樹脂１４から露出するセラミック基板１２に熱的に結合する放熱体２６としては、モーター等のセットの筐体を採用することができる。この場合は、セットの筐体を部分的に平坦、凸状または凹状にした部分に、露出するセラミック基板１２の表面が熱的に結合される。そして、セラミック基板１２は、セットの筐体の内側に当接されても良いし、外側に当接されても良い。   Furthermore, in the present embodiment, a set housing such as a motor can be employed as the radiator 26 that is thermally coupled to the ceramic substrate 12 exposed from the sealing resin 14 of the circuit device 10. In this case, the exposed surface of the ceramic substrate 12 is thermally coupled to a portion of the set housing that is partially flat, convex, or concave. The ceramic substrate 12 may be in contact with the inside of the casing of the set or may be in contact with the outside.

更に、放熱体２６とセラミック基板１２との間隙には、熱伝導性に優れる充填剤（例えばフィラーが混入された樹脂）が充填されても良い。このことにより、半導体素子２４から発生した熱を、セラミック基板１２および放熱体２６を経由して良好に外部に放出させることができる。   Furthermore, the gap between the radiator 26 and the ceramic substrate 12 may be filled with a filler having excellent thermal conductivity (for example, a resin mixed with a filler). As a result, the heat generated from the semiconductor element 24 can be well discharged to the outside via the ceramic substrate 12 and the radiator 26.

図３を参照して、他の形態のケース材６８の形状を説明する。ケース材６８の基本的な形状は、図１に構成を示すケース材３４と同様であり、ケース材３４と同様に、ケース材６８を混成集積回路装置３０に取り込むことができる。ここで説明するケース材６８と上述したケース材３４の相違点は、リード７８の構成等にある。   With reference to FIG. 3, the shape of the case material 68 of another form is demonstrated. The basic shape of the case material 68 is the same as that of the case material 34 shown in FIG. 1, and the case material 68 can be taken into the hybrid integrated circuit device 30 as in the case material 34. The difference between the case material 68 described here and the case material 34 described above is in the configuration of the leads 78 and the like.

ケース材６８は、概略的に額縁状の形状を有して４つの側壁部から主に構成されている。紙面上では、第１側壁部７０は左側に位置し、第２側壁部７２は右側に位置し、第３側壁部７４は奥行側に位置し、第４側壁部７６は手前側に位置する。   The case material 68 has a generally frame shape and is mainly composed of four side wall portions. On the paper surface, the first side wall part 70 is located on the left side, the second side wall part 72 is located on the right side, the third side wall part 74 is located on the depth side, and the fourth side wall part 76 is located on the near side.

第１側壁部７０および第３側壁部７４には、リード７８が埋設されている。リード７８の一端は外側に導出され、他端はケース材６８の内側の領域に配置されている。そして、ケース材６８の内部に位置するリード７８の端部は、回路基板５６の上面に形成されたパッド８８に半田を介して固着されている。このような構成にすることにより、金属細線を使用した場合と比較すると、抵抗値が低減されると共に、金属細線を形成するコストを省くことができる。   Leads 78 are embedded in the first side wall 70 and the third side wall 74. One end of the lead 78 is led out to the outside, and the other end is arranged in a region inside the case material 68. The ends of the leads 78 located inside the case material 68 are fixed to the pads 88 formed on the upper surface of the circuit board 56 via solder. By adopting such a configuration, the resistance value can be reduced and the cost for forming the fine metal wire can be reduced as compared with the case where the fine metal wire is used.

更に、第２側壁部７２および第４側壁部７６では、内部リード８４、８２が形成されている。内部リード８４等の構成は、上述したものと同様であり、回路基板の上面に配置された回路素子から成る混成集積回路と、ケース材６８の内部領域を塞ぐように配置される回路装置（不図示）とを電気的に接続するための経路として機能する。
Furthermore, internal leads 84 and 82 are formed in the second side wall portion 72 and the fourth side wall portion 76. The configuration of the internal leads 84 and the like is the same as that described above, and the circuit device (not shown) disposed so as to close the hybrid integrated circuit composed of circuit elements disposed on the upper surface of the circuit board and the internal region of the case material 68. It functions as a path for electrically connecting to the figure.

本発明の回路装置の一実施例である混成集積回路装置を示す図であり、（Ａ）および（Ｂ）は断面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the hybrid integrated circuit device which is one Example of the circuit device of this invention, (A) And (B) is sectional drawing. 本発明の回路装置を示す図であり、（Ａ）は斜視図であり、（Ｂ）は断面図であり、（Ｃ）は断面図である。It is a figure which shows the circuit apparatus of this invention, (A) is a perspective view, (B) is sectional drawing, (C) is sectional drawing. 本発明の回路装置の一実施例である混成集積回路装置に適用可能な他の形態のケース材を示す斜視図である。It is a perspective view which shows the case material of the other form applicable to the hybrid integrated circuit device which is one Example of the circuit device of this invention. 従来の混成集積回路装置を示す図である。It is a figure which shows the conventional hybrid integrated circuit device.

符号の説明Explanation of symbols

１０ 回路装置
１１ 孔部
１２ セラミック基板
１４ 封止樹脂
１６ 導電パターン
１８ パッド
２０ 金属細線
２２ リード
２４ 半導体素子
２６ 放熱体
３０ 混成集積回路装置
３２ 放熱板
３３ 平坦部
３４ ケース材
３５ 内部空間
３６ リード
３８ 端子部
４０ 第１側壁部
４２ 第２側壁部
４４ 第３側壁部
４６ 第４側壁部
５０ ビス
５２ 内部リード
５６ 回路基板
５８ 絶縁層
６０ 導電パターン
６２ 回路素子
６４ パッド
６６ 平坦部
６８ ケース材
７０ 第１側壁部
７２ 第２側壁部
７４ 第３側壁部
７６ 第４側壁部
７８ リード
８４ 内部リード
８６ 金属細線
８８ パッド DESCRIPTION OF SYMBOLS 10 Circuit apparatus 11 Hole part 12 Ceramic substrate 14 Sealing resin 16 Conductive pattern 18 Pad 20 Metal fine wire 22 Lead 24 Semiconductor element 26 Heat radiating body 30 Hybrid integrated circuit device 32 Heat radiating plate 33 Flat part 34 Case material 35 Internal space 36 Lead 38 Terminal Part 40 First side wall part 42 Second side wall part 44 Third side wall part 46 Fourth side wall part 50 Screw 52 Internal lead 56 Circuit board 58 Insulating layer 60 Conductive pattern 62 Circuit element 64 Pad 66 Flat part 68 Case material 70 First side wall Part 72 Second side wall part 74 Third side wall part 76 Fourth side wall part 78 Lead 84 Internal lead 86 Metal thin wire 88 Pad

Claims (5)

重畳して配置された第１回路基板および第２回路基板を具備し、
絶縁層により被覆された金属から成る前記第１回路基板には、前記第２回路基板に対向する第１主面に第１導電パターンが形成され、前記第１導電パターンには第１回路素子が実装され、
セラミックから成る前記第２回路基板には、前記第１回路基板に対向する第１主面に第２導電パターンが形成され、前記第２導電パターンには第２回路素子が実装され、
前記第２回路基板に実装される前記第２回路素子には、複数の電極が上面に形成された半導体素子が含まれ、
前記第２回路基板に形成される前記第２導電パターンは、前記第１回路基板に形成される前記第１導電パターンよりも多層に形成され、
前記第２回路基板の周辺部には前記第２導電パターンから成るパッドが配置され、前記パッドと金属細線を介して接続されるリードを経由して、前記第１回路基板に実装された第１回路素子と前記第２回路基板に配置された前記第２回路素子とが電気的に接続され、
前記第２回路基板および前記第２回路素子が封止樹脂により被覆され、前記リードの一端が前記封止樹脂に埋め込まれ、前記リードの他端が前記封止樹脂の側面から外部に導出することを特徴とする回路装置。 Comprising a first circuit board and a second circuit board arranged in an overlapping manner,
A first conductive pattern is formed on the first main surface of the first circuit board made of metal covered with an insulating layer, the first circuit pattern facing the second circuit board, and a first circuit element is formed on the first conductive pattern. Implemented,
A second conductive pattern is formed on the first main surface facing the first circuit board on the second circuit board made of ceramic, and a second circuit element is mounted on the second conductive pattern,
The second circuit element mounted on the second circuit board includes a semiconductor element having a plurality of electrodes formed on the upper surface,
The second conductive pattern formed on the second circuit board is formed in a multilayer than the first conductive pattern formed on the first circuit board,
A pad made of the second conductive pattern is disposed on the periphery of the second circuit board, and the first circuit board is mounted on the first circuit board via a lead connected to the pad through a thin metal wire. A circuit element and the second circuit element disposed on the second circuit board are electrically connected;
The second circuit board and the second circuit element are covered with a sealing resin, one end of the lead is embedded in the sealing resin, and the other end of the lead is led out from a side surface of the sealing resin. A circuit device characterized by the above. 前記第１回路基板に実装される前記第１回路素子は、前記第２回路基板に実装された前記第２回路素子により制御されるスイッチング素子であることを特徴とする請求項１に記載の回路装置。   The circuit according to claim 1, wherein the first circuit element mounted on the first circuit board is a switching element controlled by the second circuit element mounted on the second circuit board. apparatus. 額縁状の形状を有して内壁が前記第１回路基板に嵌合するケース材を有し、
前記第１回路基板および前記ケース材により囲まれる内部空間を塞ぐように前記第２回路基板が配置されることを特徴とする請求項１または請求項２に記載の回路装置。 A case material having a frame shape and having an inner wall fitted to the first circuit board,
The circuit device according to claim 1, wherein the second circuit board is disposed so as to close an internal space surrounded by the first circuit board and the case material. 前記第１回路基板に実装された前記第１回路素子と、前記第２回路基板に実装された第２回路素子とは、前記ケース材に埋め込まれた内部リードを経由して電気的に接続されることを特徴とする請求項３に記載の回路装置。 The first circuit element mounted on the first circuit board and the second circuit element mounted on the second circuit board are electrically connected via an internal lead embedded in the case material. The circuit device according to claim 3 . 前記第２回路基板は前記封止樹脂から露出し、露出する前記第２回路基板には放熱体が接触することを特徴とする請求項１から請求項４の何れかに記載の回路装置。
5. The circuit device according to claim 1, wherein the second circuit board is exposed from the sealing resin, and a radiator is in contact with the exposed second circuit board.
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