JP5682511B2 - Semiconductor module - Google Patents

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Description

本発明は、半導体チップをリードフレーム上に搭載した構成をモールド層中に封止した構成を具備するモジュールの構造に関する。   The present invention relates to a structure of a module having a configuration in which a configuration in which a semiconductor chip is mounted on a lead frame is sealed in a mold layer.

半導体チップが使用される際には、リードフレーム上に半導体チップが搭載された構造が、絶縁性の高い樹脂材料で構成されたモールド層中に封止された構成の半導体モジュールとされる場合が多い。こうした半導体モジュールにおいては、例えば単純なスイッチング動作だけでなく、安全性等が考慮されたより複雑な動作をするＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）とされる場合も多い。ＩＰＭにおいては、スイッチング素子（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が構成された半導体チップと、このスイッチング素子を制御するための制御用の半導体チップとが同時に用いられ、これらが同じモールド層中に設けられる。   When a semiconductor chip is used, the structure in which the semiconductor chip is mounted on the lead frame may be a semiconductor module sealed in a mold layer made of a highly insulating resin material. Many. In such a semiconductor module, for example, not only a simple switching operation but also an IPM (Intelligent Power Module) that performs a more complicated operation considering safety and the like is often used. In the IPM, a semiconductor chip having a switching element (IGBT: Insulated Gate Bipolar Transistor) and a control semiconductor chip for controlling the switching element are used at the same time, and these are provided in the same mold layer. .

この場合には、リードフレームとこれらの半導体チップを用いてＩＰＭ中の電気回路が構成され、リードフレームはこれらの半導体チップの支持基板となるだけでなく、この電気回路における配線も構成する。このため、この半導体モジュールの構成においては、パターニングされたリードフレームが絶縁性の基板上に形成され、このリードフレームの一部に各半導体チップが搭載される。また、リードフレームの一部はモールド層から突出るように構成され、この突出した部分は、この半導体モジュールにおける入出力端子（リード）とされる。リードフレームは配線の一部となるため、伝導度の高い銅や銅合金で構成される。また、特にスイッチング素子が構成された半導体チップには大電流が流され、その発熱量が大きいために、この放熱特性が高いことも要求される。こうした構成の半導体モジュールの構成については、例えば特許文献１、２に記載されている。   In this case, an electrical circuit in the IPM is configured using the lead frame and these semiconductor chips, and the lead frame not only serves as a support substrate for these semiconductor chips, but also configures wiring in the electrical circuit. Therefore, in this semiconductor module configuration, a patterned lead frame is formed on an insulating substrate, and each semiconductor chip is mounted on a part of the lead frame. Further, a part of the lead frame is configured to protrude from the mold layer, and the protruding part is used as an input / output terminal (lead) in the semiconductor module. Since the lead frame becomes a part of the wiring, it is made of copper or copper alloy having high conductivity. In addition, since a large current flows through a semiconductor chip in which a switching element is configured and the amount of heat generated is large, it is also required that the heat dissipation characteristics be high. The configuration of the semiconductor module having such a configuration is described in Patent Documents 1 and 2, for example.

特許文献１に記載された半導体モジュールにおいては、放熱板の上に絶縁層が設けられた基板（絶縁基板）の上に、金属で構成された回路パターンが形成され、半導体チップが搭載されたリードフレームがこの回路パターンの上に接合される。この構造全体はモールド層中に設けられ、リードフレームの一部はモールド層から突出してリードとされる。また、放熱板の裏面がモールド層から露出する形態とされ、この裏面から半導体チップの放熱を高効率で行うことができる。また、リードフレームと半導体チップはそれぞれ複数設けられる。放熱板は導電性であるが、回路パターンは絶縁層によって放熱板と絶縁されるため、絶縁基板上で所望の配線パターンを構成することができる。   In the semiconductor module described in Patent Document 1, a circuit pattern made of metal is formed on a substrate (insulating substrate) provided with an insulating layer on a heat sink, and a lead on which a semiconductor chip is mounted A frame is bonded onto this circuit pattern. The entire structure is provided in the mold layer, and a part of the lead frame protrudes from the mold layer to be a lead. Moreover, it is set as the form which the back surface of a heat sink exposes from a mold layer, and can thermally radiate a semiconductor chip from this back surface with high efficiency. A plurality of lead frames and semiconductor chips are provided. Although the heat sink is electrically conductive, the circuit pattern is insulated from the heat sink by the insulating layer, so that a desired wiring pattern can be formed on the insulating substrate.

この構成においては、半導体チップの裏面（接合される側の面）に電極が形成され、この電極とリードフレームとの間の接合をはんだを用いて行うことにより、この電極とリードフレームとの間の電気的接続を容易にとることができる。また、半導体チップの表面に設けられた電極とその他の部分（他の半導体チップの表面に設けられた電極や他のリードフレーム等）との間の電気的接続は、ボンディングワイヤを接続することによって行うことができる。この半導体モジュールにおいては、回路パターン、リードフレーム、ボンディングワイヤが内部の配線として用いられる。これらのパターンを適宜設定することによって、複数の半導体チップを用いた電気回路を構成することができる。   In this configuration, an electrode is formed on the back surface (surface to be bonded) of the semiconductor chip, and bonding between this electrode and the lead frame is performed using solder, so Can be easily connected. Also, the electrical connection between the electrodes provided on the surface of the semiconductor chip and other parts (electrodes provided on the surface of other semiconductor chips, other lead frames, etc.) can be achieved by connecting bonding wires. It can be carried out. In this semiconductor module, a circuit pattern, a lead frame, and a bonding wire are used as internal wiring. An electric circuit using a plurality of semiconductor chips can be configured by appropriately setting these patterns.

特許文献２には、上記と同様の構成において、複数の半導体チップの一部（制御用半導体チップ）は直接リードフレーム上に搭載されず、この半導体チップを搭載するプリント基板がリードフレームに搭載された構造の半導体モジュールが記載されている。この構成においては、プリント基板を用いることにより、回路構成の自由度が高くなる。一方、プリント基板上に搭載された半導体チップからの放熱効率は低くなるものの、制御用半導体チップの発熱はスイッチング用半導体チップの発熱と比べて無視できるため、実質的な問題はない。   In Patent Document 2, in a configuration similar to the above, a part of a plurality of semiconductor chips (control semiconductor chip) is not directly mounted on a lead frame, and a printed board on which the semiconductor chip is mounted is mounted on a lead frame. A semiconductor module having the above structure is described. In this configuration, the degree of freedom of the circuit configuration is increased by using the printed circuit board. On the other hand, although the heat dissipation efficiency from the semiconductor chip mounted on the printed circuit board is low, the heat generated by the control semiconductor chip is negligible compared to the heat generated by the switching semiconductor chip, so there is no substantial problem.

こうした技術を用いて、信頼性が高いＩＰＭを得ることができる。   Using such a technique, an IPM with high reliability can be obtained.

特開平９−１２９８２２号公報JP-A-9-129822 特開平１１−２３３７１２号公報JP-A-11-233712

特許文献２に記載の技術においては、プリント基板を用いて複雑な配線パターンを実現することができるものの、リードフレームと別途にプリント基板を準備することが必要となるために、高コストとなる。このため、特許文献１に記載の構成において、同様の回路構成を絶縁基板上において実現することが、より好ましい。すなわち、絶縁基板上の回路パターンとこれに接合されたリードフレームを配線として用いる構成がより好ましい。   In the technique described in Patent Document 2, although a complicated wiring pattern can be realized using a printed circuit board, it is necessary to prepare a printed circuit board separately from the lead frame, which is expensive. For this reason, in the configuration described in Patent Document 1, it is more preferable to realize the same circuit configuration on the insulating substrate. That is, it is more preferable to use a circuit pattern on an insulating substrate and a lead frame bonded thereto as wiring.

この場合、半導体モジュール内の複雑な配線を実現するためには、リードフレームとして、（１）半導体チップ（スイッチング用、制御用）を搭載するために用いられ、かつ配線としても機能するリードフレーム、（２）半導体チップが搭載されず、配線としてのみ用いられるリードフレーム、の２種類のリードフレームを絶縁基板（回路パターン）上に設けることが必要となる。   In this case, in order to realize complicated wiring in the semiconductor module, as a lead frame, (1) a lead frame that is used for mounting a semiconductor chip (for switching and control) and also functions as a wiring; (2) It is necessary to provide two types of lead frames on the insulating substrate (circuit pattern), ie, a lead frame that is not mounted with a semiconductor chip and is used only as wiring.

このうち、（２）配線としてのみ用いられるリードフレームに対する電気的接続は、一般にはボンディングワイヤを用いて行われる。このため、この半導体モジュールの信頼性を高くするためには、ボンディングワイヤとリードフレームとの間の接続の信頼性を高くすることが要求される。このためには、このリードフレーム表面の平坦性が高いことが要求される。   Among these, (2) Electrical connection to a lead frame used only as wiring is generally performed using a bonding wire. For this reason, in order to increase the reliability of this semiconductor module, it is required to increase the reliability of the connection between the bonding wire and the lead frame. For this purpose, the flatness of the surface of the lead frame is required to be high.

ところが、半導体チップを搭載するリードフレーム（１）においては、半導体チップが接合されることによってこの平坦性が確保されるのに対し、半導体チップが搭載されないリードフレーム（２）においては、この平坦性は必ずしも良好とはならない。この平坦性には、直下のはんだ層に発生したボイド等が大きく影響を与え、特にリードフレームの面積が広いほど、平坦性を良好とすることは困難である。一方、前記の通り、リードフレームの一部をモールド層から突出させてリードとして用いる場合には、必然的にリードフレームの面積は広くなる。この場合、このリードフレーム（２）に対する接合の信頼性を高くすることは困難であった。   However, in the lead frame (1) on which the semiconductor chip is mounted, this flatness is ensured by bonding the semiconductor chip, whereas in the lead frame (2) on which the semiconductor chip is not mounted, this flatness is secured. Is not necessarily good. This flatness is greatly influenced by voids and the like generated in the solder layer immediately below, and it is difficult to improve the flatness as the area of the lead frame increases. On the other hand, as described above, when a part of the lead frame is projected from the mold layer and used as a lead, the area of the lead frame inevitably increases. In this case, it has been difficult to increase the reliability of bonding to the lead frame (2).

このため、低コストで信頼性の高いＩＰＭを得ることは困難であった。   For this reason, it has been difficult to obtain a low-cost and highly reliable IPM.

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。   The present invention has been made in view of such problems, and an object thereof is to provide an invention that solves the above problems.

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体モジュールは、モールド層中において、少なくともその一部が半導体チップを搭載する複数のリードフレームが、絶縁基板上に形成された複数の回路パターンに、接合材によって接合された構成を具備する半導体モジュールであって、前記複数のリードフレームには、前記半導体チップを搭載する第１のリードフレームと、前記半導体チップを搭載せず、ボンディングワイヤが接続される第２のリードフレームと、が含まれ、前記複数の回路パターンには、前記第１のリードフレームと接合される第１の回路パターンと、前記第２のリードフレームと接合される第２の回路パターンと、が含まれ、前記第２のリードフレームにおける前記ボンディングワイヤが接続された領域の直下においては前記接合材及び前記第２の回路パターンが形成され、前記領域の周囲においては前記第２のリードフレームと前記絶縁基板との間に前記接合材及び前記第２の回路パターンが形成されていないように、前記第２のリードフレーム直下の前記絶縁基板上に局所的に前記第２の回路パターンが形成されたことを特徴とする。
本発明の半導体モジュールにおいて、前記半導体チップにはスイッチング素子が形成されたことを特徴とする。
本発明の半導体モジュールは、２つの前記第１のリードフレームを具備し、一方の前記第１のリードフレームには前記スイッチング素子が形成された半導体チップが搭載され、他方の前記第１のリードフレームには、前記スイッチング素子が形成された半導体チップを制御する制御用の半導体チップが搭載されたことを特徴とする。
本発明の半導体モジュールにおいて、前記第２のリードフレームは、前記２つの前記第１のリードフレームの間に設置されたことを特徴とする。
本発明の半導体モジュールにおいて、前記第１のリードフレーム、前記第２のリードフレームの一端は、それぞれ前記モールド層から突出するように延伸して形成されたことを特徴とする。 In order to solve the above problems, the present invention has the following configurations.
The semiconductor module of the present invention has a configuration in which a plurality of lead frames, at least a part of which are mounted with semiconductor chips, are bonded to a plurality of circuit patterns formed on an insulating substrate by a bonding material in a mold layer. The plurality of lead frames includes a first lead frame on which the semiconductor chip is mounted, and a second lead frame on which bonding wires are connected without mounting the semiconductor chip. The plurality of circuit patterns include a first circuit pattern bonded to the first lead frame and a second circuit pattern bonded to the second lead frame, Immediately below the region where the bonding wires are connected in the second lead frame, the bonding material and the second circuit pad are provided. The second lead frame is formed so that the bonding material and the second circuit pattern are not formed between the second lead frame and the insulating substrate around the region. The second circuit pattern is locally formed on the insulating substrate immediately below.
In the semiconductor module of the present invention, a switching element is formed on the semiconductor chip.
The semiconductor module of the present invention includes two of the first lead frames, one of the first lead frames is mounted with a semiconductor chip on which the switching element is formed, and the other of the first lead frames. Includes a control semiconductor chip for controlling the semiconductor chip on which the switching element is formed.
In the semiconductor module of the present invention, the second lead frame is disposed between the two first lead frames.
In the semiconductor module of the present invention, one end of each of the first lead frame and the second lead frame is formed by extending so as to protrude from the mold layer.

本発明は以上のように構成されているので、低コストで信頼性の高いＩＰＭを得ることができる。   Since the present invention is configured as described above, a highly reliable IPM can be obtained at low cost.

本発明の実施の形態に係る半導体モジュールの上面図（上面からの透視図）である。It is a top view (perspective view from the upper surface) of the semiconductor module according to the embodiment of the present invention. 本発明の実施の形態に係る半導体モジュールのＡ−Ａ方向の断面図である。It is sectional drawing of the AA direction of the semiconductor module which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体モジュールのＢ−Ｂ方向の断面図である。It is sectional drawing of the BB direction of the semiconductor module which concerns on embodiment of this invention.

以下、本発明の実施の形態となる半導体モジュールについて説明する。この半導体モジュールにおいては、スイッチング素子が形成された半導体チップ（スイッチング用半導体チップ）と、このスイッチング素子の制御を行う制御用の半導体チップ（制御用半導体チップ）とが、それぞれ別のリードフレーム上に搭載され、モールド層中に封止されている。リードフレームは、絶縁基板上にパターニングされて形成された金属層（回路パターン）上に接合される。リードフレームには、半導体チップ（スイッチング用、制御用）を搭載するために用いられ、かつ配線としても機能する第１のリードフレーム、半導体チップが搭載されず、配線としてのみ用いられる第２のリードフレーム、の２種類が存在する。また、リードフレームの一部はモールド層から突出し、この半導体モジュールにおける入出力端子であるリードとなっている。   Hereinafter, a semiconductor module according to an embodiment of the present invention will be described. In this semiconductor module, a semiconductor chip (switching semiconductor chip) on which switching elements are formed and a control semiconductor chip (control semiconductor chip) for controlling the switching elements are provided on different lead frames. Mounted and sealed in the mold layer. The lead frame is bonded onto a metal layer (circuit pattern) formed by patterning on an insulating substrate. The lead frame is used for mounting a semiconductor chip (for switching and control) and also functions as a wiring. The first lead frame that does not have a semiconductor chip mounted and is used only as a wiring. There are two types of frames. A part of the lead frame protrudes from the mold layer and serves as a lead that is an input / output terminal in the semiconductor module.

図１は、この半導体モジュール１０の構成を示す上面図であり、図２はそのＡ−Ａ方向の断面図、図３はそのＢ−Ｂ方向の断面図である。   FIG. 1 is a top view showing a configuration of the semiconductor module 10, FIG. 2 is a sectional view in the AA direction, and FIG. 3 is a sectional view in the BB direction.

この半導体モジュール１０においては、絶縁基板２０が用いられる。絶縁基板２０は、放熱板２１とその上に形成された絶縁層２２の２層構造となっている。放熱板２１は、熱伝導率の高い銅や銅合金で厚く構成され、全体の支持基板ともなる。絶縁層２２は、この上の回路パターンと放熱板２１との間の絶縁性が確保されるような絶縁性の材料（例えばエポキシ樹脂等からなる無機フィラー）で構成される。   In this semiconductor module 10, an insulating substrate 20 is used. The insulating substrate 20 has a two-layer structure of a heat sink 21 and an insulating layer 22 formed thereon. The heat sink 21 is made of copper or copper alloy having a high thermal conductivity and is thick, and serves as the entire support substrate. The insulating layer 22 is made of an insulating material (for example, an inorganic filler made of an epoxy resin or the like) that ensures insulation between the circuit pattern on the insulating layer 22 and the heat sink 21.

回路パターンは、配線として使用することができ、かつこの上において接合材を用いた接合（例えばはんだ付け）が可能な金属（例えば銅）で構成され、絶縁層２２の上で薄膜状でパターニングされて構成される。図１の構成においては、回路パターンは、回路パターン３１〜３３の３つに分割されている。回路パターン３１〜３３はいずれも矩形形状であり、後述する半導体チップが搭載されたリードフレームと接合される回路パターン３１と回路パターン３２（第１の回路パターン）は同等の大きさ、形状である。一方、後述する半導体チップが搭載されないリードフレームと接合される回路パターン３３（第２の回路パターン）は、回路パターン３１、３２と比べて小さい。また、回路パターン３１〜３３の厚さは、例えば２００μｍ程度とされる。回路パターン３１〜３３は、この厚さの金属層を絶縁基板２０（絶縁層２２）上に一様に形成した後に、リソグラフィ、エッチングを施すことにより、容易に形成することができる。   The circuit pattern is made of a metal (for example, copper) that can be used as wiring and can be bonded (for example, soldered) using a bonding material on the circuit pattern, and is patterned in a thin film on the insulating layer 22. Configured. In the configuration of FIG. 1, the circuit pattern is divided into three circuit patterns 31 to 33. The circuit patterns 31 to 33 are all rectangular, and the circuit pattern 31 and the circuit pattern 32 (first circuit pattern) to be joined to a lead frame on which a semiconductor chip to be described later is mounted have the same size and shape. . On the other hand, a circuit pattern 33 (second circuit pattern) bonded to a lead frame on which a semiconductor chip described later is not mounted is smaller than the circuit patterns 31 and 32. Moreover, the thickness of the circuit patterns 31 to 33 is, for example, about 200 μm. The circuit patterns 31 to 33 can be easily formed by uniformly forming a metal layer having this thickness on the insulating substrate 20 (insulating layer 22) and then performing lithography and etching.

回路パターン３１〜３３の上には、はんだ層（接合材）４０を介して、リードフレーム５１〜５３がそれぞれ接合されている。リードフレーム５１、５２は、その表面には半導体チップが搭載される第１のリードフレームであり、リードフレーム５３は、その表面に半導体チップが搭載されず、ボンディングワイヤが接続される第２のリードフレームとなる。リードフレーム５１、５２は、図１中の下側において互いが平行に突出するように延伸する部分が、矩形形状の部分に接続されて一体化された形態とされる。リードフレーム５１、５２におけるこの矩形形状の部分は、それぞれ回路パターン３１、３２に対応するが、この矩形形状の部分は、回路パターン３１、３２の矩形形状よりもわずかに小さい。このため、リードフレーム５１、５２における矩形形状の部分は、その裏面側の全面にわたり、はんだ層４０によってそれぞれ回路パターン３１、３２と接合される。この構成により、リードフレーム５１、５２は、それぞれ回路パターン３１、３２と、はんだ層４０を介して強固に接合される。   Lead frames 51 to 53 are joined to the circuit patterns 31 to 33 via solder layers (joining materials) 40, respectively. The lead frames 51 and 52 are first lead frames on which semiconductor chips are mounted, and the lead frame 53 is a second lead on which bonding chips are connected without mounting a semiconductor chip on the surface. It becomes a frame. The lead frames 51 and 52 are formed in such a manner that portions extending so as to protrude in parallel with each other on the lower side in FIG. 1 are connected to a rectangular portion and integrated. The rectangular portions of the lead frames 51 and 52 correspond to the circuit patterns 31 and 32, respectively, but the rectangular portions are slightly smaller than the rectangular shapes of the circuit patterns 31 and 32. For this reason, the rectangular portions of the lead frames 51 and 52 are joined to the circuit patterns 31 and 32 by the solder layer 40 over the entire rear surface. With this configuration, the lead frames 51 and 52 are firmly bonded to the circuit patterns 31 and 32 via the solder layer 40, respectively.

このはんだ層（接合材）４０の材料としては、例えば１９０℃程度の温度で接合が可能なＰｂフリーはんだを用いることができる。この場合、はんだ層４０の接合後の厚さは、例えば４０μｍ程度とすることができる。   As a material of the solder layer (joining material) 40, for example, Pb-free solder that can be joined at a temperature of about 190 ° C. can be used. In this case, the thickness after joining of the solder layer 40 can be set to, for example, about 40 μm.

また、図１におけるリードフレーム５１、５２の下側には、これらと独立してそれぞれリード端子部５４、５５が設けられている。図１におけるリード端子部５４、５５の下端側は、リードフレーム５１、５２の下端部と同様に、図中下側に突出している。また、リード端子部５４、５５の上端部側は、この箇所におけるワイヤボンディングが容易なように、幅広形状とされている。   In addition, lead terminal portions 54 and 55 are provided below the lead frames 51 and 52 in FIG. The lower end side of the lead terminal portions 54 and 55 in FIG. 1 protrudes downward in the drawing like the lower end portions of the lead frames 51 and 52. Moreover, the upper end side of the lead terminal portions 54 and 55 has a wide shape so that wire bonding at this location is easy.

リードフレーム５１〜５３、リード端子部５４、５５は、配線として使用することができ、かつはんだ付けが可能な材料、例えば回路パターン３１〜３３と同様の銅板で構成することができる。また、実際にはリードフレーム５１〜５３、リード端子部５４、５５は、これら全てを取り囲む外枠部と一体化されて製造される。その後、この半導体モジュール１０の製造工程の途中で、この一体化された構造が適宜切断加工されることによって図１の形態とされる。この一体化された構造は、例えば銅板の板金加工によって製造することができる。この一体化された構造は、製造工程においては、絶縁基板２０等と別に独立して取り扱われる。また、後述するように、リードフレーム５１〜５３、リード端子部５４、５５の下端部は、この半導体モジュール１０における入出力端子（リード）として用いられる。このため、リードフレーム５１〜５３、リード端子部５４、５５には高い機械的強度が要求され、リードフレーム５１〜５３、リード端子部５４、５５は、絶縁基板２０上に直接形成される回路パターン３１〜３３よりも厚い。   The lead frames 51 to 53 and the lead terminal portions 54 and 55 can be used as wiring and can be made of a solderable material, for example, a copper plate similar to the circuit patterns 31 to 33. In practice, the lead frames 51 to 53 and the lead terminal portions 54 and 55 are manufactured integrally with an outer frame portion that surrounds them. Thereafter, in the course of the manufacturing process of the semiconductor module 10, the integrated structure is appropriately cut to form the configuration shown in FIG. This integrated structure can be manufactured, for example, by sheet metal processing of a copper plate. This integrated structure is handled independently of the insulating substrate 20 and the like in the manufacturing process. Further, as will be described later, the lower ends of the lead frames 51 to 53 and the lead terminal portions 54 and 55 are used as input / output terminals (leads) in the semiconductor module 10. For this reason, the lead frames 51 to 53 and the lead terminal portions 54 and 55 are required to have high mechanical strength, and the lead frames 51 to 53 and the lead terminal portions 54 and 55 are formed directly on the insulating substrate 20. Thicker than 31-33.

リードフレーム５１の表面には、スイッチング用半導体チップ（半導体チップ）６１が、リードフレーム５２の表面には制御用半導体チップ６２が、それぞれはんだ層（接合材）４０によって接合されて搭載される。スイッチング用半導体チップ６１、制御用半導体チップ６２の裏面側（はんだ層４０によって接合される側）には、一つの電極が設けられており、この電極ははんだ層４０を介してそれぞれリードフレーム５１、５２に接合される。なお、スイッチング用半導体チップ６１、制御用半導体チップ６２とリードフレーム５１，５２と間の接合に用いられるはんだ層４０と、リードフレーム５１、５２と回路パターン３１、３２との間の接合に用いられるはんだ層４０とで、製造が容易となるように、異なる材料を用いることも可能である。   A switching semiconductor chip (semiconductor chip) 61 is mounted on the surface of the lead frame 51, and a control semiconductor chip 62 is mounted on the surface of the lead frame 52 by a solder layer (bonding material) 40. One electrode is provided on the back side of the switching semiconductor chip 61 and the control semiconductor chip 62 (the side to be joined by the solder layer 40), and this electrode is connected to the lead frame 51, the solder layer 40, respectively. 52 is joined. The switching semiconductor chip 61, the control semiconductor chip 62 and the solder layer 40 used for bonding between the lead frames 51 and 52, and the bonding between the lead frames 51 and 52 and the circuit patterns 31 and 32 are used. It is also possible to use different materials so that the solder layer 40 can be easily manufactured.

また、スイッチング用半導体チップ６１の表面にも電極が２つ設けられ、このうち一方の電極はリード端子部５４の幅広部に、他方の電極はリードフレーム５３に、それぞれボンディングワイヤ７０によって接続される。制御用半導体チップ６２の表面にも電極が２つ設けられ、そのうち一方の電極はリードフレーム５３に、他方の電極はリード端子部５５の幅広部に、それぞれボンディングワイヤ７０によって接続される。ボンディングワイヤ７０としては、Ａｌ、Ａｕ、Ｃｕ等、低抵抗でありかつ接合信頼性を高くできる材料を主成分とするものが用いられる。   Two electrodes are also provided on the surface of the switching semiconductor chip 61, one of which is connected to the wide portion of the lead terminal portion 54 and the other electrode is connected to the lead frame 53 by bonding wires 70. . Two electrodes are also provided on the surface of the control semiconductor chip 62, one of which is connected to the lead frame 53 and the other electrode is connected to the wide portion of the lead terminal portion 55 by bonding wires 70. As the bonding wire 70, a material mainly composed of a material having a low resistance and high bonding reliability, such as Al, Au, or Cu, is used.

また、上記の構成は、絶縁性の高い樹脂材料で構成されたモールド層１００中に設けられる。図１は、このモールド層１００を上面側から透視した透視図となっており、破線はモールド層１００の外形を示している。リードフレーム５１〜５３、リード端子部５４、５５の下端部は、このモールド層１００から突出し、この半導体モジュール１０における入出力端子（リード）として用いられる。すなわち、この半導体モジュール１０は、一つの側面にリードが配列されたＳＩＰ（Ｓｉｎｇｌｅ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）型となっている。   Moreover, said structure is provided in the mold layer 100 comprised with the resin material with high insulation. FIG. 1 is a perspective view of the mold layer 100 seen through from the upper surface side, and a broken line indicates the outer shape of the mold layer 100. The lower ends of the lead frames 51 to 53 and the lead terminal portions 54 and 55 protrude from the mold layer 100 and are used as input / output terminals (leads) in the semiconductor module 10. That is, the semiconductor module 10 is a SIP (Single Inline Package) type in which leads are arranged on one side.

なお、モールド層１００の下面側においては、モールド層１００から放熱板２１の下面が露出する設定とされる。一般にモールド層１００の熱伝導率は低いものの、この構成により、この半導体モジュール１０における放熱性を高めることができる。例えば熱硬化性樹脂でモールド層１００を構成することにより、こうした形状を容易に実現することができる。また、この半導体モジュール１０を使用するに際しては、放熱板２１が露出した側が例えば金属ブロック等に接合されて固定される。   Note that, on the lower surface side of the mold layer 100, the lower surface of the heat sink 21 is exposed from the mold layer 100. Although the heat conductivity of the mold layer 100 is generally low, the heat dissipation in the semiconductor module 10 can be enhanced by this configuration. For example, such a shape can be easily realized by forming the mold layer 100 with a thermosetting resin. Moreover, when using this semiconductor module 10, the side which the heat sink 21 exposed is joined and fixed to a metal block etc., for example.

上記の構成により、この半導体モジュール１０においては、２つの半導体チップ（スイッチング用半導体チップ６１、制御用半導体チップ６２）を中心とした電気回路が構成される。回路パターン３１〜３３、リードフレーム５１〜５３、リード端子部５４、５５、ボンディングワイヤ７０等は、この電気回路における配線として用いられる。   With the above configuration, the semiconductor module 10 includes an electric circuit centered on two semiconductor chips (the switching semiconductor chip 61 and the control semiconductor chip 62). Circuit patterns 31 to 33, lead frames 51 to 53, lead terminal portions 54 and 55, bonding wires 70, and the like are used as wiring in this electric circuit.

ここで、リードフレーム５１、５２（第１のリードフレーム）にはそれぞれスイッチング用半導体チップ６１、制御用半導体チップ６２が搭載される。一方、リードフレーム５３（第２のリードフレーム）には半導体チップは搭載されず、その表面にはボンディングワイヤ７０のみが接続される。図２はリードフレーム５１（第１のリードフレーム）付近における断面構造を、図３はリードフレーム５３（第２のリードフレーム）付近における断面構造を、それぞれ示している。   Here, a switching semiconductor chip 61 and a control semiconductor chip 62 are mounted on the lead frames 51 and 52 (first lead frame), respectively. On the other hand, no semiconductor chip is mounted on the lead frame 53 (second lead frame), and only the bonding wire 70 is connected to the surface thereof. 2 shows a cross-sectional structure near the lead frame 51 (first lead frame), and FIG. 3 shows a cross-sectional structure near the lead frame 53 (second lead frame).

前記の通り、回路パターン３１（第１の回路パターン）は、リードフレーム５１における矩形形状の部分よりもわずかに大きい。このために、図２に示されるように、リードフレーム５１における矩形形状の部分は、その裏面側の全面にわたりはんだ層４０によって回路パターン３１に接合される。この構成により、リードフレーム５１から回路パターン３１にかけての熱伝導の効率を高くすることができる。また、スイッチング用半導体チップ６１は、リードフレーム５１における矩形形状の部分に接合・搭載されている。このため、リードフレーム５１の表面に搭載されたスイッチング用半導体チップ６１の放熱を、絶縁基板２０（放熱板２１）を介して高効率で行うことができる。なお、図２はリードフレーム５１付近における断面構造を示しているが、リードフレーム５２付近の断面構造も同様である。   As described above, the circuit pattern 31 (first circuit pattern) is slightly larger than the rectangular portion of the lead frame 51. For this purpose, as shown in FIG. 2, the rectangular portion of the lead frame 51 is joined to the circuit pattern 31 by the solder layer 40 over the entire back surface. With this configuration, the efficiency of heat conduction from the lead frame 51 to the circuit pattern 31 can be increased. The switching semiconductor chip 61 is bonded and mounted on a rectangular portion of the lead frame 51. For this reason, heat radiation of the switching semiconductor chip 61 mounted on the surface of the lead frame 51 can be performed with high efficiency via the insulating substrate 20 (heat radiation plate 21). 2 shows the cross-sectional structure in the vicinity of the lead frame 51, the cross-sectional structure in the vicinity of the lead frame 52 is the same.

一方、図１、３に示されるように、リードフレーム５３が接合される回路パターン３３（第２の回路パターン）は、リードフレーム５３と比べて小さい。このため、図３に示されるように、リードフレーム５３は、小さな回路パターン３３が存在する箇所によってのみ局所的にはんだ層４０によって部分的に接合される。なお、図２、３においてはモールド層１００の記載は省略されており、実際にはリードフレーム５３と絶縁基板２０（絶縁層２２）の間の空隙は実際にはモールド層１００を構成する樹脂材料で充填される。また、図１に示されるように、リードフレーム５３におけるボンディングワイヤ７０の接続は、直下に回路パターン３３が存在する狭い領域において行われる。   On the other hand, as shown in FIGS. 1 and 3, the circuit pattern 33 (second circuit pattern) to which the lead frame 53 is bonded is smaller than the lead frame 53. For this reason, as shown in FIG. 3, the lead frame 53 is locally joined by the solder layer 40 only at a location where the small circuit pattern 33 exists. 2 and 3, the description of the mold layer 100 is omitted, and the gap between the lead frame 53 and the insulating substrate 20 (insulating layer 22) is actually a resin material that constitutes the mold layer 100. Filled with. Further, as shown in FIG. 1, the bonding wire 70 is connected to the lead frame 53 in a narrow region where the circuit pattern 33 exists immediately below.

すなわち、リードフレーム５３におけるボンディングワイヤ７０が接続された領域の直下においては、はんだ層４０、回路パターン３３が存在している。一方、この領域の周囲のリードフレーム５３の直下においては、はんだ層４０、回路パターン３３が存在しない空隙が形成されている。こうした形態が実現されるように、回路パターン３３は、リードフレーム５３の直下に局所的に形成される。なお、この空隙にはモールド層１００を構成する樹脂材料が充填される。あるいは、リードフレーム５３においてボンディングワイヤ７０が接続される領域を、回路パターン３３が直下に存在する狭い領域とする。   That is, the solder layer 40 and the circuit pattern 33 are present immediately below the region of the lead frame 53 where the bonding wires 70 are connected. On the other hand, a space where the solder layer 40 and the circuit pattern 33 do not exist is formed immediately below the lead frame 53 around this region. The circuit pattern 33 is locally formed immediately below the lead frame 53 so that such a form is realized. The void is filled with a resin material constituting the mold layer 100. Alternatively, a region where the bonding wire 70 is connected in the lead frame 53 is a narrow region where the circuit pattern 33 exists immediately below.

この構成においては、リードフレーム５３から放熱板２１までの熱伝導効率は低下するものの、リードフレーム５３には発熱源となる半導体チップは搭載されておらず、かつ、リードフレーム５３自身は低抵抗であるためにその発熱量も小さい。このため、この部分の熱伝導効率が低下しても問題にはならない。   In this configuration, although the heat conduction efficiency from the lead frame 53 to the heat sink 21 is reduced, the lead frame 53 is not mounted with a semiconductor chip as a heat source, and the lead frame 53 itself has a low resistance. Therefore, the calorific value is small. For this reason, even if the heat conduction efficiency of this part falls, it does not matter.

一方、図１に示されるように、ボンディングワイヤ７０は、リードフレーム５３における回路パターン３３（はんだ層４０）上に接続される。ボンディングワイヤ７０をリードフレーム５３に接続する際には、例えば、ボンディングワイヤ７０の端部をリードフレーム５３に押圧した状態で超音波が印加される。この際、この領域の直下には、はんだ層４０、回路パターン３３が存在しているために、この接合を強固に行うことができる。また、リードフレーム５３は回路パターン３３が存在する狭い領域においてのみ固定されており、この狭い領域における平坦度を高くすることができる。逆に、この狭い領域以外においてははんだ層４０は形成されていないため、リードフレーム５３は例えば図１における上下方向に長く、その面積は必ずしも小さくないにも関わらず、はんだ層４０中のボイド等に起因する平坦性の劣化は少なくなる。このため、ボンディングワイヤ７０とリードフレーム５３との間の接合の信頼性を高めることができる。   On the other hand, as shown in FIG. 1, the bonding wire 70 is connected to the circuit pattern 33 (solder layer 40) in the lead frame 53. When connecting the bonding wire 70 to the lead frame 53, for example, ultrasonic waves are applied in a state where the end of the bonding wire 70 is pressed against the lead frame 53. At this time, since the solder layer 40 and the circuit pattern 33 exist immediately below this region, this bonding can be performed firmly. The lead frame 53 is fixed only in a narrow region where the circuit pattern 33 exists, and the flatness in this narrow region can be increased. On the other hand, since the solder layer 40 is not formed outside this narrow region, the lead frame 53 is long in the vertical direction in FIG. 1, for example, and although the area is not necessarily small, voids in the solder layer 40, etc. Degradation of flatness due to the is reduced. For this reason, the reliability of joining between the bonding wire 70 and the lead frame 53 can be improved.

また、前記の通り、リードフレーム５３における発熱は無視できるものの、この半導体モジュール１０を使用する際には、リードフレーム５３を高電位とすることもある。この場合、リードフレーム５３と、使用する際にこの半導体モジュール１０が接合される金属ブロック等との間の耐圧が問題になる。これに対して、図３に示された構造によれば、金属ブロックと直接接合される放熱板２１とリードフレーム５３との間の沿面距離を大きくすることができる。このため、この半導体モジュール１０における耐圧を高めることができる。   Further, as described above, although heat generation in the lead frame 53 can be ignored, the lead frame 53 may be set to a high potential when the semiconductor module 10 is used. In this case, the withstand voltage between the lead frame 53 and the metal block or the like to which the semiconductor module 10 is bonded becomes a problem. On the other hand, according to the structure shown in FIG. 3, the creeping distance between the heat sink 21 and the lead frame 53 directly joined to the metal block can be increased. For this reason, the breakdown voltage in the semiconductor module 10 can be increased.

また、前記の通り、この半導体モジュール１０を製造するに際しては、リードフレーム５１〜５３、リード端子部５４、５５は一体化して製造される。このため、この一体化された状態で、各リードフレームと各回路パターンとをはんだで接合することも容易である。すなわち、この半導体モジュールを容易に製造することができる。   Further, as described above, when the semiconductor module 10 is manufactured, the lead frames 51 to 53 and the lead terminal portions 54 and 55 are manufactured integrally. For this reason, it is easy to join each lead frame and each circuit pattern with solder in this integrated state. That is, this semiconductor module can be easily manufactured.

すなわち、上記の半導体モジュール１０における信頼性を高くすることができ、かつこれを容易に製造することができる。   That is, the reliability of the semiconductor module 10 can be increased and can be easily manufactured.

なお、上記の構成においては、第１のリードフレームを２つ設け、これらの間に第２のリードフレームを用いたが、この構成は任意である。ただし、半導体チップを２種類設け、各々を搭載する２つの第１のリードフレームを用いた構成においては、これらの間に第２のリードフレームを設けることにより、ボンディングワイヤの接続を容易に行うことができるため、図１の構成が有効である。   In the above configuration, two first lead frames are provided, and the second lead frame is used between them, but this configuration is optional. However, in a configuration using two first lead frames in which two types of semiconductor chips are provided and each is mounted, bonding wires can be easily connected by providing a second lead frame between them. Therefore, the configuration of FIG. 1 is effective.

また、上記の例はＳＩＰ型の半導体モジュールであるが、同様にＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）型の半導体モジュールを構成することができることも明らかである。   Further, although the above example is a SIP type semiconductor module, it is also apparent that a DIP (Dual Inline Package) type semiconductor module can be configured similarly.

また、上記の例では、放熱板の表面に絶縁層が形成された絶縁基板が用いられたが、その表面に回路パターン（第１の回路パターン、第２の回路パターン）が形成できる限りにおいて、任意の構成の絶縁基板を用いることができる。   In the above example, an insulating substrate having an insulating layer formed on the surface of the heat sink is used, but as long as a circuit pattern (first circuit pattern, second circuit pattern) can be formed on the surface, An insulating substrate having an arbitrary configuration can be used.

１０ 半導体モジュール
２０ 絶縁基板
２１ 放熱板
２２ 絶縁層
３１、３２ 回路パターン（第１の回路パターン）
３３ 回路パターン（第２の回路パターン）
４０ はんだ層（接合材）
５１、５２ リードフレーム（第１のリードフレーム）
５３ リードフレーム（第２のリードフレーム）
５４、５５ リード端子部
６１ スイッチング用半導体チップ（半導体チップ）
６２ 制御用半導体チップ（半導体チップ）
７０ ボンディングワイヤ
１００ モールド層 DESCRIPTION OF SYMBOLS 10 Semiconductor module 20 Insulating substrate 21 Heat sink 22 Insulating layer 31, 32 Circuit pattern (1st circuit pattern)
33 Circuit pattern (second circuit pattern)
40 Solder layer (joining material)
51, 52 Lead frame (first lead frame)
53 Lead frame (second lead frame)
54, 55 Lead terminal portion 61 Semiconductor chip for switching (semiconductor chip)
62 Semiconductor chip for control (semiconductor chip)
70 Bonding wire 100 Mold layer

Claims (5)

モールド層中において、少なくともその一部が半導体チップを搭載する複数のリードフレームが、絶縁基板上に形成された複数の回路パターンに、接合材によって接合された構成を具備する半導体モジュールであって、
前記複数のリードフレームには、
前記半導体チップを搭載する第１のリードフレームと、
前記半導体チップを搭載せず、ボンディングワイヤが接続される第２のリードフレームと、が含まれ、
前記複数の回路パターンには、
前記第１のリードフレームと接合される第１の回路パターンと、
前記第２のリードフレームと接合される第２の回路パターンと、が含まれ、
前記第２のリードフレームにおける前記ボンディングワイヤが接続された領域の直下においては前記接合材及び前記第２の回路パターンが形成され、前記領域の周囲においては前記第２のリードフレームと前記絶縁基板との間に前記接合材及び前記第２の回路パターンが形成されていないように、前記第２のリードフレーム直下の前記絶縁基板上に局所的に前記第２の回路パターンが形成されたことを特徴とする半導体モジュール。 In the mold layer, a semiconductor module having a configuration in which a plurality of lead frames, at least some of which are mounted with semiconductor chips, are bonded to a plurality of circuit patterns formed on an insulating substrate by a bonding material,
In the plurality of lead frames,
A first lead frame on which the semiconductor chip is mounted;
A second lead frame to which a bonding wire is connected without mounting the semiconductor chip,
The plurality of circuit patterns include
A first circuit pattern joined to the first lead frame;
A second circuit pattern joined to the second lead frame,
The bonding material and the second circuit pattern are formed immediately below the region where the bonding wire is connected in the second lead frame, and the second lead frame and the insulating substrate are formed around the region. The second circuit pattern is locally formed on the insulating substrate immediately below the second lead frame so that the bonding material and the second circuit pattern are not formed between the two. A semiconductor module. 前記半導体チップにはスイッチング素子が形成されたことを特徴とする請求項１に記載の半導体モジュール。   The semiconductor module according to claim 1, wherein a switching element is formed on the semiconductor chip. ２つの前記第１のリードフレームを具備し、
一方の前記第１のリードフレームには前記スイッチング素子が形成された半導体チップが搭載され、他方の前記第１のリードフレームには、前記スイッチング素子が形成された半導体チップを制御する制御用の半導体チップが搭載されたことを特徴とする請求項２に記載の半導体モジュール。 Comprising two said first lead frames;
A semiconductor chip on which the switching element is formed is mounted on one of the first lead frames, and a semiconductor for control that controls the semiconductor chip on which the switching element is formed on the other first lead frame. The semiconductor module according to claim 2, wherein a chip is mounted. 前記第２のリードフレームは、前記２つの前記第１のリードフレームの間に設置されたことを特徴とする請求項３に記載の半導体モジュール。   The semiconductor module according to claim 3, wherein the second lead frame is disposed between the two first lead frames. 前記第１のリードフレーム、前記第２のリードフレームの一端は、それぞれ前記モールド層から突出するように延伸して形成されたことを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体モジュール。   5. One end of each of the first lead frame and the second lead frame is formed by extending so as to protrude from the mold layer, respectively. The semiconductor module described in 1.
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