JP2010034350A - Semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置に関し、特に、金属接続板により半導体素子の電極とリードとが接続される半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which an electrode of a semiconductor element and a lead are connected by a metal connection plate.
図9を参照して、従来型の半導体装置100の構成について説明する。図9(A)は半導体装置100の平面図であり、図9(B)はその断面図である(特許文献1)。 With reference to FIG. 9, a configuration of a conventional semiconductor device 100 will be described. 9A is a plan view of the semiconductor device 100, and FIG. 9B is a cross-sectional view thereof (Patent Document 1).
図9(A)および図9(B)を参照して、半導体装置100は、半導体素子104と、半導体素子104が実装されるランド102と、半導体素子104と接続されて端部が外部に導出されるリード101A−101Dと、半導体素子104とリードとを接続する接続板105A、105Bと、これらを一体的に被覆する封止樹脂103とを備えた構成となっている。
9A and 9B, a semiconductor device 100 includes a semiconductor element 104, a land 102 on which the semiconductor element 104 is mounted, and an end connected to the semiconductor element 104 to the outside. The
半導体素子104は、バイポーラ型トランジスタやMOSFET等のディスクリート型のトランジスタであり、裏面の電極はランド102の上面に接続される。半導体素子104の上面に設けられた2つの電極は、各々が、接続板105A、105Bを経由して、リード101A、101Bに接続される。
The semiconductor element 104 is a discrete transistor such as a bipolar transistor or MOSFET, and the electrode on the back surface is connected to the upper surface of the land 102. The two electrodes provided on the upper surface of the semiconductor element 104 are connected to the
接続板105A、105Bは、厚みが0.5mm程度の銅などの金属から成る金属板である。抵抗値が小さい接続板105A、105Bを介して、半導体素子104とリード101A、101Bとを接続することにより、径が数十μm程度の金属細線と比較すると、オン抵抗を低くすることができる。
しかしながら、上記した構成の半導体装置100では、半導体素子104が動作することにより発生する熱が良好に外部に放出されずに、結果的に半導体素子104が過熱状態と成ってしまう問題があった。 However, in the semiconductor device 100 having the above-described configuration, there is a problem in that the heat generated by the operation of the semiconductor element 104 is not released to the outside and the semiconductor element 104 is overheated as a result.
具体的には、内蔵される半導体素子104として、大電流のスイッチングを行うパワー系の半導体素子を採用した場合、半導体装置の放熱性が十分でないと半導体素子104が過熱されてしまう問題が発生する。半導体装置100の放熱性を向上させる1つの方法として、熱伝導性に優れる粒子状のフィラーを封止樹脂103に充填して、封止樹脂103の熱抵抗を低減させる方法がある。しかしながら、フィラーが充填されたとしても、封止樹脂103の熱抵抗は、金属から成るアイランド102等と比較して非常に大きいため、放熱性は十分ではない。 Specifically, when a power semiconductor element that switches a large current is adopted as the built-in semiconductor element 104, there is a problem that the semiconductor element 104 is overheated if the heat dissipation of the semiconductor device is not sufficient. . As one method for improving the heat dissipation of the semiconductor device 100, there is a method of reducing the thermal resistance of the sealing resin 103 by filling the sealing resin 103 with a particulate filler having excellent thermal conductivity. However, even if the filler is filled, the thermal resistance of the sealing resin 103 is very large as compared with the island 102 made of metal, etc., and thus the heat dissipation is not sufficient.
更に、金属から成るランド102の下面を封止樹脂103から外部に露出させると、半導体素子104から発生した熱は、ランド102を経由して外部に放出される。しかしながら、この場合に於いても、半導体素子104の上面は厚い封止樹脂103により被覆されているので、半導体素子104から発生した熱の放熱が封止樹脂103により阻害される問題がある。 Further, when the lower surface of the land 102 made of metal is exposed to the outside from the sealing resin 103, the heat generated from the semiconductor element 104 is released to the outside via the land 102. However, even in this case, since the upper surface of the semiconductor element 104 is covered with the thick sealing resin 103, there is a problem that heat dissipation generated from the semiconductor element 104 is hindered by the sealing resin 103.
本発明は、上述した問題を鑑みて成されたものである。本発明の主な目的は、半導体素子から発生した熱を良好に外部に放出できる半導体装置を提供することにある。 The present invention has been made in view of the above-described problems. A main object of the present invention is to provide a semiconductor device capable of satisfactorily releasing heat generated from a semiconductor element to the outside.
本発明の半導体装置は、半導体素子と、前記半導体素子が主面に固着されるアイランドと、前記半導体素子と電気的に接続されて一部が外部に導出するリードと、一方が前記半導体素子の主面に形成された電極に接続され、他方が前記リードに接続された金属接続板と、前記半導体素子、前記アイランド、前記リードおよび前記金属接続板を被覆する封止樹脂と、を備え、前記金属接続板の一部分を前記封止樹脂から露出させることを特徴とする。 The semiconductor device of the present invention includes a semiconductor element, an island to which the semiconductor element is fixed to a main surface, a lead that is electrically connected to the semiconductor element and partially leads to the outside, and one of the semiconductor elements A metal connection plate connected to the electrode formed on the main surface and the other connected to the lead; and a sealing resin covering the semiconductor element, the island, the lead, and the metal connection plate, A part of the metal connection plate is exposed from the sealing resin.
更に本発明の半導体装置は、アイランドと、前記アイランドの第1主面に固着された第1半導体と、前記アイランドの第2主面に固着された第2半導体と、前記第1半導体または前記第2半導体と接続されて一端が外部に露出するリードと、前記アイランド、前記第1半導体素子、前記第2半導体素子および前記リードを被覆する封止樹脂と、を備え、前記アイランドの少なくとも一部分を前記封止樹脂の側方から外部に導出させることを特徴とする。 Furthermore, the semiconductor device of the present invention includes an island, a first semiconductor fixed to the first main surface of the island, a second semiconductor fixed to the second main surface of the island, the first semiconductor, or the first semiconductor. A lead that is connected to two semiconductors and has one end exposed to the outside; and a sealing resin that covers the island, the first semiconductor element, the second semiconductor element, and the lead; and at least a part of the island is It is characterized in that it is led out from the side of the sealing resin.
本発明の半導体装置によれば、半導体素子とリードとを接続させる金属接続板の一部を、全体を封止する封止樹脂から外部に露出させている。この様にすることで、半導体素子から発生した熱は、金属接続板を経由して良好に外部に放出され、結果的に半導体素子の過熱が防止される。 According to the semiconductor device of the present invention, a part of the metal connection plate for connecting the semiconductor element and the lead is exposed to the outside from the sealing resin for sealing the whole. By doing in this way, the heat generated from the semiconductor element is released to the outside satisfactorily through the metal connection plate, and as a result, overheating of the semiconductor element is prevented.
特に、アイランドの上面及び下面の両方に半導体素子を実装した場合、両半導体素子の動作に伴い発熱は大きくなるが、両半導体素子に接続する金属接続板を部分的に外部に露出させることにより、半導体素子の温度上昇を抑制している。 In particular, when semiconductor elements are mounted on both the upper and lower surfaces of the island, heat generation increases with the operation of both semiconductor elements, but by partially exposing the metal connection plate connected to both semiconductor elements to the outside, The temperature rise of the semiconductor element is suppressed.
図1を参照して、半導体装置10Aの構成を説明する。図1(A)は半導体装置10Aの斜視図であり、図1(B)は半導体装置10Aを上方から見た平面図であり、図1(C)は断面図である。 The configuration of the semiconductor device 10A will be described with reference to FIG. 1A is a perspective view of the semiconductor device 10A, FIG. 1B is a plan view of the semiconductor device 10A viewed from above, and FIG. 1C is a cross-sectional view.
図1(A)を参照して、半導体装置10Aは、半導体素子12Aと、半導体素子12Aが実装されるアイランド14と、半導体素子12Aと電気的に接続されたリード20A−20Eと、半導体素子12A等を封止する封止樹脂38と、半導体素子12Aとリードとを接続させる金属接続板16A等とを主要に有する構成となっている。ここでは、複数のリード20A、20B等をリード20と総称する。
Referring to FIG. 1A, a semiconductor device 10A includes a
半導体素子12Aとしては、上面および下面に電極が形成された素子が採用される。具体的には、MOSFET(Metal−Oxide Semiconductor Field Effect Transistor)、バイポーラトランジスタ、IGBT(Insulated Gate Bipolar Transistor)等が、半導体素子12Aとして採用可能である。例えば、半導体素子12AとしてMOSFETが採用されると、半導体素子12Aの上面にゲート電極およびソース電極が設けられ、下面にドレイン電極が設けられる。また、半導体素子12Aとしてバイポーラトランジスタが採用されると、半導体素子12Aの上面にベース電極およびエミッタ電極が設けられ、下面にコレクタ電極が設けられる。図1(C)に示すように、半導体素子12Aの下面の電極は、半田等の導電性固着材から成る接合材28を介してアイランド14の上面に接続される。またここで、半導体素子としてICが採用されても良い。
As the
図1(B)を参照して、半導体素子12Aの上面に形成された2つの電極は、金属接続板16Aを経由してリード20に接続される。具体的には、半導体素子12AがMOSFETの場合、半導体素子12Aの上面にはゲート電極とソース電極が設けられる。そして、半導体素子12Aのソース電極は金属接続板16Aを経由してリードの接続部26と接続される。一方、半導体素子12Aのゲート電極は、金属接続板16Bを経由してリードの接続部24と接続される。また、ソース電極はゲート電極よりも大電流が通過するので、ソース電極と接続される金属接続板16Aは、ゲート電極と接続される金属接続板16Bよりも大きく形成される。ここで、半導体素子12Aのゲート電極は、流れる電流が小さいので、必ずしも金属接続板16Bが使用される必要は無く、金属細線を介してリードと接続されても良い。
Referring to FIG. 1B, the two electrodes formed on the upper surface of the
アイランド14は、厚みが0.5mm程度の導電板をエッチング加工または打ち抜き加工することで形成される。アイランド14の平面的な大きさは、上面に実装される半導体素子12Aよりも若干大きい程度である。例えば、半導体素子12Aの平面的なサイズが5.0mm×5.0mmの場合は、アイランド14の平面的なサイズは5.5mm×5.5mm程度である。
The
リード20A−20Eは、アイランド14と同様の方法により形成され、一端が封止樹脂38の内部に位置し、他端が封止樹脂38から外部に露出している。封止樹脂38から露出する部分のリード20−20Eはガルウイング状に折り曲げ加工され、外側の端部の下面は、封止樹脂38の下面と同一平面上に位置している。
The leads 20 </ b> A to 20 </ b> E are formed by the same method as the
図1(B)を参照して、半導体装置10Aでは、装置全体を一体的に封止する四角形状の封止樹脂38の両側辺から複数のリード20A等が外部に導出されている。具体的には、封止樹脂38の左側の側辺から、4つのリード(リード20D、リード20C、リード、20B、リード20A)の端部が外部に導出している。そして、これらのリード20D等の右側の端部は、アイランド14に連続している。一方、封止樹脂38の右側の側辺からも、4つのリード(リード20H、リード20G、リード20F、リード20E)の端部が外部に露出している。そして、リード20Hの左側の端部は、他の部分よりも幅広に形成された接続部24であり、この接続部24の上面に金属接続板16Bが固着されている。また、他のリード(リード20G、リード20F、リード20E)の左側の端部は、一体的に接続部26と連続している。この接続部26の上面に金属接続板16Aが接続される。ここで、接続部24および接続部26と、アイランド14とは、同一平面上に配置されても良いし、アイランド14の方が接続部24等よりも上方に配置されても良いし下方に配置されても良い。
Referring to FIG. 1B, in the semiconductor device 10A, a plurality of
封止樹脂38は、トランスファーモールドにより形成される熱硬化性樹脂またはインジェクションモールドにより形成される熱可塑性樹脂からなり、リード20A−20Eの一部、アイランド14、半導体素子12A、金属接続板16A、16Bを被覆して一体的に支持している。ここで、酸化金属等から成る粒子状のフィラーが混入された樹脂材料を封止樹脂38の材料として採用しても良い。
The sealing resin 38 is made of a thermosetting resin formed by transfer molding or a thermoplastic resin formed by injection molding, part of the
図1(B)および図1(C)を参照して、本実施の形態では、半導体素子12Aの上面に設けられた電極とリードとを、金属接続板16A、16Bを経由して接続している。金属接続板16A、16Bは、厚みが0.1mm〜0.5mm程度の銅などを主体とする金属板を、所定形状に曲折加工して成形されている。従って、直径が数十μm程度の金属細線と比較すると、金属接続板16A、16Bの断面積は大きいので、オン抵抗が低減される。また、金属接続板16A、16Bの両端および封止樹脂38から露出する部分は、平坦面とされている。
Referring to FIGS. 1B and 1C, in the present embodiment, electrodes provided on the upper surface of
図1(C)を参照して、金属接続板16Aの左側の端部は、接合材32を介して半導体素子12Aの電極に接続される。そして、金属接続板16Aの右側の端部は、接合材30を介してリード20Fと連続する接続部26に接続される。ここで、接合材32、30としては、半田や導電性ペースト等の導電性のものが採用される。接合材32、30を介して固着する構造は、図1(B)に示す金属接続板16Bに関しても同様である。
Referring to FIG. 1C, the left end of the metal connection plate 16A is connected to the electrode of the
更に、本実施の形態では、金属接続板16A、16Bを部分的に外部に露出させている。図1(C)を参照すると、金属接続板16Aの中間部の上面が、封止樹脂38の上面から露出している。そして、金属接続板16Aが露出する部分と封止樹脂38の上面とは同一平面上に位置している。この様に、金属接続板16Aの上面を部分的に封止樹脂38から外部に露出させることで、半導体素子12Aから発生した熱は、金属接続板16Aを経由して外部に放出され、半導体素子12Aの過熱が防止される。更に、本実施の形態では、半導体素子12Aのゲート電極と接続される金属接続板16Bの中間部も、封止樹脂38の上面から外部に露出している。
Furthermore, in the present embodiment, the
更にまた、図1(C)を参照すると、アイランド14の下面は封止樹脂38により被覆されているが、アイランド14の下面を封止樹脂38から外部に露出させても良い。この様にすることで、半導体素子12Aから発生した熱がアイランド14を経由して外部に放出されるので、半導体装置10Aの放熱性が更に向上される。更にまた、封止樹脂38の上面にヒートシンクを当接させると、金属接続板16Aおよびヒートシンクを経由して更に効率的に放熱性を向上させることができる。
1C, the lower surface of the
図2を参照して、他の形態の半導体装置10Bの構成を説明する。図2(A)は半導体装置10Bの断面図であり、図2(B)は半導体装置10Bを下方から見た平面図である。半導体装置10Bの基本的な構成は、上記した半導体装置10Aと同様である。半導体装置10Bでは、アイランド14の下面に半導体素子12Aが実装され、金属接続板16C、16Dが、封止樹脂38の下面から露出している。
With reference to FIG. 2, a configuration of another form of semiconductor device 10B will be described. 2A is a cross-sectional view of the semiconductor device 10B, and FIG. 2B is a plan view of the semiconductor device 10B viewed from below. The basic configuration of the semiconductor device 10B is the same as that of the semiconductor device 10A described above. In the semiconductor device 10 </ b> B, the semiconductor element 12 </ b> A is mounted on the lower surface of the
図2(A)を参照して、半導体装置10Bでは、平坦に成形されるリード20B、20Fの端部と、金属接続板16Cの露出面とが、封止樹脂38の下面と同一平面上に位置している。ここで、外部に露出するリード20B、20Fの端部を、金属接続板16Cの露出面よりも下方に位置させても良い。この様にすることで、半導体装置10Bを実装基板に実装した際に、下方に突出するリード20B、20Fの端部が実装基板に接触することで、封止樹脂38の下面から外部に露出する金属接続板16Cが実装基板から離間される。結果的に、金属接続板16Cと外部とのショートが防止される。
Referring to FIG. 2A, in semiconductor device 10B, the ends of
図2(B)を参照して、半導体素子12AとしてMOSFETが採用されると、その下面にはソース電極とゲート電極が設けられる。そして、半導体素子12Aのソース電極は、金属接続板16Cを介してリード20G−20Eの接続部26に接続される。また、半導体素子12Aのゲート電極は、金属接続板16Dを介してリード20Hの接続部24と接続される。ここで、半導体素子12Aのゲート電極と接続する金属接続板16Dに替えて金属細線が使用されても良い。
Referring to FIG. 2B, when a MOSFET is employed as the
図3を参照して、他の形態の半導体装置10Cの構成を説明する。図3(A)は半導体装置10Cの断面図であり、図3(B)は半導体装置10Cを上方から見た平面図であり、図3(C)は半導体装置10Cを下方から見た平面図である。 With reference to FIG. 3, the configuration of another form of semiconductor device 10C will be described. 3A is a cross-sectional view of the semiconductor device 10C, FIG. 3B is a plan view of the semiconductor device 10C viewed from above, and FIG. 3C is a plan view of the semiconductor device 10C viewed from below. It is.
これらの図に示す半導体装置10Cの基本的な構成は上記した半導体装置10Aと同様であり、相違点はアイランド14の上面および下面の両方に、重畳して半導体素子12Aおよび半導体素子12Bが固着されていることである。
The basic configuration of the semiconductor device 10C shown in these drawings is the same as that of the above-described semiconductor device 10A. The difference is that the
半導体素子12Aおよび半導体素子12Bとしては、上記したように、裏面に電極を備えたMOSFET等のディスクリートのトランジスタが採用される。半導体素子12Aおよび半導体素子12Bの組合せとしては、同種のトランジスタ(例えば両方ともMOSFET)でも良いし、異種のトランジスタ(例えばMOSFETとIGBT)でも良い。
As described above, as the
更に、半導体素子12Aおよび半導体素子12Bの両方を、半田等の導電性固着材を用いてアイランド14の上面および下面に固着しても良い。この様にすることで、半導体素子12Aの裏面電極と、半導体素子12Bの裏面電極とが、アイランド14を経由して接続される。更には、半導体素子12Aおよび半導体素子12Bのいずれか一方を、絶縁性接着材を介してアイランド14と接続すると、両素子を絶縁した状態でアイランド14に実装できる。更には、半導体素子12Aおよび半導体素子12Bの両方を、絶縁性の接合材を用いてアイランドに固着しても良い。
Furthermore, both the
MOSFETである半導体素子12A、12Bが、導電性固着材を介してアイランド14の両主面に実装されると、アイランド14に接続するリード20A−20Dを、両素子の共通したドレイン端子として用いることができる。同様に、図3(B)に示す半導体素子12Aのゲート電極を、金属接続板16Bを介してリード20Hの接続部24に接続する。更に、図3(C)に示す半導体素子12Bのゲート電極を、金属接続板16Dを介して、リード20Hの接続部24に接続する。この様にすると、リード20Hが両素子の共通なゲート端子となる。同様に、リード20G−20Eと連続する接続部26は、金属接続板16A、16Cを経由して、両半導体素子のソース電極と接続されて共通なソース端子を構成している。従って、半導体装置10Cは、全体として3つの端子(ゲート端子、ソース端子、ドレイン端子)を備えた構成となっている。このことから、リード20Hから制御信号が供給されると、半導体素子12Aと半導体素子12Bとは、同期してスイッチング動作を行う。そして、リード20G−20Eおよびリード20A−20Dを通過する主電流が、半導体素子12A、12Bによりスイッチング制御される。
When the
半導体装置10Cでは、図3(A)を参照して、封止樹脂38の上面および下面の両方から、金属接続板16Aおよび金属接続板16Cの主面を露出させている。従って、2つの金属接続板16A、16Cを経由して放熱されるため、半導体素子12A、12Bの過熱が防止される効果が大きくなる。また、上記したように、半導体素子12Aと半導体素子12Bとは、リード20Hから供給される制御信号に基づいて同期してオン−オフ動作を行い同時に発熱するため、1つの半導体素子が内蔵された場合と比較すると発熱量が倍となる。しかしながら、本実施の形態では、金属接続板16A、16Cを経由して個別に外部に熱を放出させているので、両半導体素子の過熱が防止されている。
In semiconductor device 10C, referring to FIG. 3A, the main surfaces of metal connection plate 16A and
図4を参照して、他の形態の半導体装置10Dの構成を説明する。図4(A)は半導体装置10Dの断面図であり、図4(B)は半導体装置10Dを上方から見た平面図であり、図4(C)は変形例を示す平面図である。半導体装置10Dの基本的な構成は、上記した半導体装置10Cと同様であり、相違点はアイランド14の一部分が封止樹脂38の側方から外部に導出している点にある。
With reference to FIG. 4, a configuration of another form of semiconductor device 10D will be described. 4A is a cross-sectional view of the semiconductor device 10D, FIG. 4B is a plan view of the semiconductor device 10D viewed from above, and FIG. 4C is a plan view showing a modification. The basic configuration of the semiconductor device 10D is the same as that of the semiconductor device 10C described above, and the difference is that a part of the
図4(A)および図4(B)を参照して、ランド14の左端は、封止樹脂38の左側の側面から外部に導出している。そして、封止樹脂38の外部に位置するアイランド14の左側側辺から、リード20D−20Aが分岐している。この様にすることで、半導体素子12Aおよび半導体素子12Bから発生した熱が、アイランド14を経由して外部に伝導されるので、装置全体の放熱性を向上させることができる。特に、図4(A)を参照すると、アイランド14には、上下両主面に固着された2つの半導体素子から発生する熱が伝導されるので、アイランド14は高温と成りやすい条件である。しかしながら、係る構成にすることで、アイランド14を経由して放熱が良好となり、半導体素子12A、12Bの過熱が抑制される。
4A and 4B, the left end of the
図4(C)を参照すると、アイランド14の左側の端部が封止樹脂38の側面から外部に露出し、アイランドの端部が接続用の端子として機能している。即ち、図4(A)を参照すると、封止樹脂38から外部に露出するアイランド14がガルウイング形状に構成される。そして、半導体装置10Dを実装基板等に実装する際には、アイランド14の端部に半田を付着して実装される。この様にすることで、アイランド14を経由して多量の熱エネルギーが外部に放出されるので、回路装置10D全体の放熱性が更に向上される。
Referring to FIG. 4C, the left end of the
図5から図8を参照して、次に、上記した構成の半導体装置の製造方法を説明する。なお、以下の説明では、図1に構造を示した半導体装置10Aの製造方法を説明する。 Next, a method for manufacturing the semiconductor device having the above-described configuration will be described with reference to FIGS. In the following description, a method for manufacturing the semiconductor device 10A whose structure is shown in FIG. 1 will be described.
先ず、図5を参照して、リードフレーム50を加工することにより、複数のユニット54を設ける。図5(A)はリードフレーム50全体を示す平面図であり、図5(B)は1つのユニット54を斜め上方から見た斜視図である。
First, referring to FIG. 5, a plurality of
図5(A)を参照して、厚みが例えば0.5mm程度の銅から成る導電板に対して、プレス加工やエッチングを行うことで、数個〜数百個のユニット54が外枠52の内部に設けられたリードフレーム50を形成する。ここでユニットとは、1つの半導体装置を構成する要素単位である。この図では、額縁状の外枠52と連結された7個のユニット54が図示されているが、外枠52の内部にマトリックス状に多数個のユニット54が設けられても良い。
With reference to FIG. 5 (A), several to several hundred
図5(B)を参照して、ユニット54は、アイランド14およびリード20A−20Eを具備している。具体的には、中央部に四角形状のアイランド14が配置されている。そして、アイランド14の左側側辺から連続して外側に4本のリード(リード20A−20D)が延在している。更に、アイランド14の右側には、4本のリード(リード20E−20H)が配置されている。そして、リード20E、20F、20Gの左側の端部は接続部26に連続している。また、リード20Hの左側の端部は、幅広の接続部24として形成されている。
Referring to FIG. 5B, the
図6(A)および図6(B)を参照して、次に、各ユニット54毎に半導体素子12Aを接続する。半導体素子12Aの固着は、半田等の導電性接合材またはエポキシ樹脂等の絶縁性接合材を介して行われる。また、共晶結合により半導体素子12Aの裏面がアイランド14の上面に固着されても良い。ここで、半導体素子12Aとしては、上記したように、MOSFET、バイポーラトランジスタ、IGBT、IC、LSI、ダイオード等が採用できる。本工程では、リードフレーム50の全てのユニット54に対して、一括して半導体素子12Aのダイボンディングが行われる。
Next, referring to FIG. 6A and FIG. 6B, the semiconductor element 12 </ b> A is connected for each
図7(A)および図7(B)を参照して、次に、各ユニット54の半導体素子12Aを電気的に接続する。
Next, referring to FIGS. 7A and 7B, the
図7(B)を参照すると、半導体素子12AとしてMOSFETが採用された場合、半導体素子12Aのソース電極は、金属接続板16Aを経由して接続部26に接続される。また、半導体素子12Aのゲート電極は、金属接続板16Bを経由して接続部24に接続される。金属接続板16A、16Bの接続は、半田または導電性ペーストを用いて行われる。例えば、半田を用いて金属接続板16Aを固着する場合は、半導体素子12Aの電極および接続部26の上面に半田ペーストを塗布し、この半田ペーストに金属接続板16Aを載置し、この状態で加熱処理して半田ペーストを溶融させる。
Referring to FIG. 7B, when a MOSFET is employed as the
図8を参照して、次に、各ユニットの半導体素子12Aを樹脂モールドする。図8(A)は本工程を示す断面図であり、図8(B)は平面図である。
Referring to FIG. 8, next, the
本工程では、モールド金型を使用したトランスファーモールドにより各ユニットを樹脂封止している。モールド金型60は、上金型62と下金型64とから成り、両者を当接することにより形成されるキャビティ66の内部に、アイランド14、半導体素子12Aおよび金属接続板16Aが収納される。そして、液状または半固形状の封止樹脂をキャビティ66に充填して加熱硬化することより、アイランド14、半導体素子12Aおよび金属接続板16Aは樹脂封止される。
In this step, each unit is resin-sealed by transfer molding using a mold. The mold 60 includes an upper mold 62 and a lower mold 64, and the
ここで、金属接続板16Aを部分的に外部に露出させるために、金属接続板16Aの上面は部分的に上金型62の内壁に接触している。この様にすることで、上金型62の内壁に接触する部分の金属接続板16Aは封止樹脂により被覆されずに外部に露出する。また、上金型62と接触することによる金属接続板16Aの損傷を防止するために、上金型62の内壁を樹脂膜等により被覆しても良い。このことにより、上金型62の内壁を被覆する樹脂膜に金属接続板16Aの上面が接触するので、本工程に於ける金属接続板16Aの破損が防止される。 Here, in order to partially expose the metal connection plate 16 </ b> A to the outside, the upper surface of the metal connection plate 16 </ b> A partially contacts the inner wall of the upper mold 62. By doing in this way, the metal connection plate 16 </ b> A in contact with the inner wall of the upper mold 62 is exposed to the outside without being covered with the sealing resin. In order to prevent damage to the metal connection plate 16A due to contact with the upper mold 62, the inner wall of the upper mold 62 may be covered with a resin film or the like. As a result, the upper surface of the metal connection plate 16A comes into contact with the resin film covering the inner wall of the upper mold 62, thereby preventing the metal connection plate 16A from being damaged in this step.
図8(B)に本工程が終了した後のリードフレーム50の平面図を示す。各ユニット54のアイランドおよび半導体素子は封止樹脂38により被覆され、多数のリードが封止樹脂38の側辺から露出している。更に、各ユニット54の封止樹脂38の上面からは、金属接続板16A、16Bが部分的に露出している。
FIG. 8B shows a plan view of the
上記工程が終了した後は、露出するリードをメッキ膜により被覆する工程、各ユニットのリードをリードフレーム50から分離させる工程、各ユニットの電気的特性を測定する工程等を経て、図1に示す半導体装置10Aが製造される。
After the above steps are completed, the steps of covering the exposed leads with a plating film, separating the leads of each unit from the
ここで、図2に示した半導体装置10Bを製造する場合は、図7に示す各ユニット54のアイランド14の下面に半導体素子12Aを実装し、接続部24、26の下面と半導体素子12Aとを、金属接続板16A、16Bを介して接続する。更に、図8を参照して、下金型64の下面に金属接続板16Aを接触させた状態で、樹脂封止を行う。
Here, when the semiconductor device 10B shown in FIG. 2 is manufactured, the
更に、図3に示した半導体装置10Cを製造する場合は、図7に示すアイランド14の上面および下面の両方に半導体素子を固着し、接続部24、26の上下主面と両半導体素子とを金属接続板により接続する。更に、図8を参照して、上金型62および下金型64の内壁の両方に、金属接続板を部分的に接触させた状態で樹脂封止を行う。
Further, when the semiconductor device 10C shown in FIG. 3 is manufactured, the semiconductor elements are fixed to both the upper surface and the lower surface of the
10A、10B、10C、10D 半導体装置
12A、12B 半導体素子
14 アイランド
16A、16B、16C、16D 金属接続板
20、20A、20B、20C、20D、20E、20F、20G、20H リード
24 接続部
26 接続部
28 接合材
30 接合材
32 接合材
38 封止樹脂
50 リードフレーム
52 外枠
54 ユニット
60 モールド金型
62 上金型
64 下金型
66 キャビティ
10A, 10B, 10C,
Claims (5)
前記半導体素子が主面に固着されるアイランドと、
前記半導体素子と電気的に接続されて一部が外部に導出するリードと、
一方が前記半導体素子の主面に形成された電極に接続され、他方が前記リードに接続された金属接続板と、
前記半導体素子、前記アイランド、前記リードおよび前記金属接続板を被覆する封止樹脂と、を備え、
前記金属接続板の一部分を前記封止樹脂から露出させることを特徴とする半導体装置。 A semiconductor element;
An island where the semiconductor element is fixed to the main surface;
A lead that is electrically connected to the semiconductor element and partially leads to the outside;
One is connected to the electrode formed on the main surface of the semiconductor element, the other is connected to the lead metal connection plate,
A sealing resin that covers the semiconductor element, the island, the lead, and the metal connection plate;
A semiconductor device, wherein a portion of the metal connection plate is exposed from the sealing resin.
前記第1半導体素子の第1主電極は第1金属接続板を介して第1リードと接続され、
前記第2半導体素子の第1主電極は第2金属接続板を介して前記第1リードと接続され、
前記第1金属接続板の一部分が前記封止樹脂の一主面から外部に露出し、前記第2金属板の一部分が前記封止樹脂の他主面から外部に露出する、ことを特徴とする請求項1記載の半導体装置。 A first semiconductor element and a second semiconductor element are superimposed and fixed on one main surface and the other main surface of the island,
A first main electrode of the first semiconductor element is connected to a first lead through a first metal connection plate;
A first main electrode of the second semiconductor element is connected to the first lead through a second metal connection plate;
A part of the first metal connection plate is exposed to the outside from one main surface of the sealing resin, and a part of the second metal plate is exposed to the outside from the other main surface of the sealing resin. The semiconductor device according to claim 1.
前記第2半導体素子の制御電極は、第4金属接続板を経由して前記第3リードに接続され、
前記第3金属接続板および前記第4金属接続板の一部を前記封止樹脂から外部に露出させることを特徴とする請求項3記載の半導体装置。 The control electrode of the first semiconductor element is connected to a third lead via a third metal connection plate,
The control electrode of the second semiconductor element is connected to the third lead via a fourth metal connection plate,
4. The semiconductor device according to claim 3, wherein a part of the third metal connection plate and the fourth metal connection plate are exposed to the outside from the sealing resin.
前記アイランドの第1主面に固着された第1半導体と、
前記アイランドの第2主面に固着された第2半導体と、
前記第1半導体または前記第2半導体と接続されて一端が外部に露出するリードと、
前記アイランド、前記第1半導体素子、前記第2半導体素子および前記リードを被覆する封止樹脂と、を備え、
前記アイランドの少なくとも一部分を前記封止樹脂の側方から外部に導出させることを特徴とする半導体装置。 The island,
A first semiconductor fixed to the first main surface of the island;
A second semiconductor fixed to the second main surface of the island;
A lead connected to the first semiconductor or the second semiconductor and having one end exposed to the outside;
A sealing resin that covers the island, the first semiconductor element, the second semiconductor element, and the lead;
A semiconductor device, wherein at least a part of the island is led out from a side of the sealing resin.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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JP2010034350A true JP2010034350A (en) | 2010-02-12 |
Family
ID=41738475
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008195786A Pending JP2010034350A (en) | 2008-07-30 | 2008-07-30 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010034350A (en) |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110704 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120807 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120821 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130212 |