JP2004349300A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にIGBTやダイオードなどが形成された半導体ペレットを有した半導体装置であって、半導体ペレット上の電極と基板等の接続構造に関する。
【0002】
【従来の技術】
図12に、従来の技術の半導体装置の要部断面図を示す。セラミック基板901の上面に、第1の銅板902,第2の銅板903及び第3の銅板904が接合され、セラミック基板901の下面に、第4の銅板905が形成されている。セラミック基板901の上面に形成された第1の銅板902上には、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal Oxide Semiconductor FieldEffect Transistor)やダイオードなどの半導体素子が形成された第1の半導体ペレット906及び第2の半導体ペレット907が半田付けされて搭載されている。また、セラミック基板901の下面に形成された第4の銅板905下には、ヒートシンクとなるベース板908が半田付けされて搭載されている。また、ポリフェニレンサルファイド(PPS)などからなる樹脂ケース909が、ベース板908の周囲に接着されており、ベース板908の下面を露出するよう形成され、セラミック基板901や半導体ペレット906,907等を覆っている。樹脂ケース909は、内壁に信号端子910が埋め込み形成されており、信号端子910は、半導体素子に形成された制御電極やセンス用電極と、ワイヤを介して接続されている。
【0003】
また、第1及び第2の半導体ペレット906,907の表面に形成された主電極(図示しない)は、複数のワイヤ911を介して、それぞれ接続されている。また、第2の半導体ペレット907の表面に形成された主電極(図示しない)は、セラミック基板901の上面に形成された第3の銅板904と、複数のワイヤ912を介して接続されている。また、第3の銅板904上には、パッケージの外部に引き出す外部端子913が接続されている。外部端子913は、パッケージの外部において、樹脂ケース909側に折り曲げられており、外部端子913の端部に形成されたねじ用開口部914に、ねじを挿入して固定することができる。第3の銅板904上に形成された外部端子913は、素子の出力端子数に応じて、複数設けることも可能である。図9に示した半導体装置には、出力端子が2つ設けられている。
【0004】
半導体ペレットの上部には、信号端子910に固定されたプリント基板915が設けられており、プリント基板915上には、信号用コネクタ端子916が形成されている。信号用コネクタ端子916は、樹脂ケース909の外に露出して形成されている。
【0005】
この半導体装置では、半導体素子として主にMOSFETが搭載されている場合には、例えば耐圧は100V程度であり、電気自動車用発電機などの用途に使用され、半導体素子として主にIGBTが搭載されている場合には、例えば耐圧は600V程度であり、モーター駆動用インバータなどの用途に使用される。このような半導体装置を400Aで駆動する場合、セラミック基板901上に半導体ペレットが4つ設けられているとすると、1つの半導体ペレットあたり、100Aの電流が流れることになる。主電極上に接続されているワイヤは、電流量を稼ぐために、複数本形成されているが、例えば、10本のワイヤが形成されている場合、一本あたりに流れる電流は、10Aである。複数のワイヤ911,912は、長さの異なるワイヤを用い、限られたスペース内に収まるよう形成されている。このように、複数のワイヤを用いて電極及び基板を接続した半導体装置の例として、特許文献1が知られている。
【0006】
【特許文献1】
特開平11−74433号公報(図1)
【0007】
【発明が解決しようとする課題】
半導体ペレット上の主電極間や、主電極と外部端子や基板等を接続するワイヤは、本数が多く、大型の半導体モジュールでは、ワイヤの総数が数百〜千本以上にのぼるため、ワイヤのボンディング接続に時間がかかり大幅なコストアップにつながっているという問題があった。また、接続個所が多いため、断線、ショートなどの欠陥が生じるという問題があった。
【0008】
本発明は、上記した問題点を解決すべくなされたもので、半導体ペレットの表面に設けられた主電極間や、主電極と基板等を接続する際の配線の信頼性を向上した半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置の一形態は、表面に電極が形成された1または複数の半導体ペレットと、
第1主面上に、非導電層パターン及び非導電層パターンの間に形成された導電層を有し、この第1主面が、前記電極と対向するよう前記電極上に設けられ、前記導電層を介して、前記電極と接続された接続プレートとを具備したことを特徴としている。
【0010】
また、上記した目的を達成するための本発明の半導体装置の製造方法の一形態は、複数の半導体ペレットの表面に電極を形成する工程と、
接続プレートの第1主面上に非導電層パターンを形成し、前記非導電層パターンの間に導電層を形成する工程と、
前記接続プレートの前記第1主面が、前記電極と対向するよう前記電極上に配置し、前記導電層を介して、前記電極と前記接続プレートとを接続する工程とを具備している。
【0011】
上記した本発明の形態によれば、半導体ペレットの表面に設けられた電極間や、電極と基板等を接続する際の配線の信頼性を向上することができる。
【0012】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
(第1の実施の形態)
図1及び図2に本発明の第1の実施の形態に係る半導体装置を示す。図1(a)に、本実施の形態の半導体装置の平面図を示し、図1(b)に、図1(a)に示した本実施の形態の半導体装置のA−Aにおける要部断面図を示す。セラミック基板101の上面に、銅からなる第1の導電板102,第2の導電板103及び第3の導電板104が接合され、セラミック基板101の下面に、銅からなる第4の導電板105が形成されている。セラミック基板101の上面に形成された第1の導電板102上には、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal OxideSemiconductor Field Effect Transistor)やダイオードなどの半導体素子が形成された第1の半導体ペレット106及び第2の半導体ペレット107が半田付け等されて搭載されている。半導体ペレットの枚数は、4枚、6枚でもよく、特に限定されない。セラミック基板の上面及び下面に形成された導電板とセラミック基板は接合されており、ここでは、これらを総称し、単に基板と呼ぶ。
【0013】
また、セラミック基板101の下面に形成された第4の導電板105下には、ヒートシンクとなるベース板108が半田付け等されて搭載されている。また、ポリフェニレンサルファイド(PPS)などからなる樹脂ケース109が、ベース板108の周囲に接着され、ベース板108の下面を露出するよう形成されており、また、セラミック基板101や半導体ペレット106,107等を覆っている。樹脂ケース109は、内壁に信号端子110が埋め込み形成されており、信号端子110は、半導体素子に形成された制御電極やセンス用電極(図示しない)と、ワイヤを介して接続されている。ワイヤと信号端子110は、超音波ボンディング、半田接合などによって接続されている。
【0014】
また、第1及び第2の半導体ペレット106,107の表面に形成された主電極(図示しない)は、接続プレート111と電気的に接続されている。ここで、第1及び第2の半導体ペレット106,107に対応するよう、主電極と接続された接続プレート111の領域を主電極部と呼ぶ。また、この接続プレート111を介して、第2の半導体ペレット107の表面に形成された主電極(図示しない)とセラミック基板101の上面に形成された第2の導電板103とが接続されている。ここで、第2の導電板103と接続された接続プレート111の領域を端子部と呼ぶ。半田レジストパターン112及び複数の半田層113が形成された接続プレート111は、第1及び第2の半導体ペレット106,107上の主電極と半田層113を介して接続されている。
【0015】
また、第2の導電板103上には、パッケージの外部に引き出す外部端子114が接続されている。外部端子114は、パッケージの外部において、樹脂ケース109側に折り曲げられており、外部端子114の端部に形成されたねじ用開口部115に、ねじを挿入して固定することができる。また、第3の導電板104上にもパッケージの外部に引き出す外部端子116が接続されている。外部端子は、素子の出力端子数に応じて、複数設けることも可能である。図1に示した半導体装置には、出力端子が2つ設けられている。外部端子の固定方法について、外部端子の端部を折り曲げ、ねじ用開口部にねじを挿入することによって固定する方法を記載したが、特にこれに限定されない。
【0016】
また、半導体ペレットの上部には、信号端子110に固定されたプリント基板117が設けられており、プリント基板117上には、信号用コネクタ端子118が形成されている。信号用コネクタ端子118は、樹脂ケース109の外に露出して形成されている。
【0017】
接続プレート111は、図2(a)に示すように、あらかじめ半田レジストを塗布し、主電極と接続される予定個所をエッチングして複数の開口部119を形成することによって、任意の間隔をもった半田レジストパターン112を形成する。続いて、図2(b)に示すように、開口部119に半田層113を形成した後、加熱溶融し、図2(c)に示すように、例えば半球状の半田層113を複数形成している。ここで、エッチングによって開口部119を有する半田レジストパターン112を形成したが、穴のあいたマスクパターンを形成し、マスクパターン上に半田レジストを塗布して半田レジストパターン112を形成してもかまわない。
【0018】
半導体ペレットの表面に設けられた主電極間や、主電極と基板を接続するために設けられた、接続プレート111の表面には、半田層113が間隔をもって形成されているため、特に半導体ペレットの表面と平行な方向に働く応力を緩和することができ、温度サイクル試験などの熱による劣化を抑止することができる。
【0019】
なお、主電極と接続プレートを、ペースト状の導電性接着剤で接合した場合は、半導体ペレットの表面と平行な方向に働く応力を緩和することができないため、温度サイクル試験などの熱による劣化が生じる。
【0020】
また、ここでは、半田層113は、ある程度の厚さをもって形成している。ある程度の厚さを有した半田層113を形成することによって、横方向に加えて、縦方向にも空間を設けることができ、さらに応力を低減し、熱による劣化を抑止することができる。好ましい半田層113の厚さは、0.15mm以上0.35mm以下である。半田レジストパターン112の厚さは、0.1mm以上0.3mm以下が好ましい。半田レジストパターン112の厚さが0.1mmより薄いと、十分な厚さの半田層113を形成することができないため、好ましくない。一方、半田レジストパターン112の厚さが0.3mmより厚いと、良好なパターンの半田レジストパターン112が形成しにくくなり、好ましくない。また、半田層113の形状は、半球状に限定されない。
【0021】
また、接続プレートと半導体ペレット及び導電板を接続する際の応力の緩和に関する問題は、半導体ペレットと接続する接続プレートの面積が大きい半導体装置で特に問題となる。つまり、本実施の形態に示したように、複数の半導体ペレットを有した接続プレートの面積が大きい半導体装置に、本実施の形態を適用すると有効である。
【0022】
本実施の形態によれば、接続プレートを用いて、半導体ペレットの表面に設けられた主電極間や、主電極と基板を接続しているため、断線、ショートなど欠陥の発生を低減することができ、電気抵抗を低減するとともに、配線の信頼性を向上することができる。また、あらかじめ半田層が形成された接続プレートを用いて接続しているため、組み立ての容易化をはかることができ、スループットを向上することができる。
【0023】
(第2の実施の形態)
図3に本発明の第2の実施の形態に係る半導体装置を示す。図3(a)に、本実施の形態の半導体装置の平面図を示し、図3(b)に、図3(a)に示した本実施の形態の半導体装置のA−Aにおける要部断面図を示す。セラミック基板101の上面に、銅からなる第1の導電板102,第2の導電板103及び第3の導電板104が接合され、セラミック基板101の下面に、銅からなる第4の導電板105が形成されている。セラミック基板101の上面に形成された第1の導電板102上には、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やダイオードなどの半導体素子が形成された第1の半導体ペレット106及び第2の半導体ペレット107が半田付け等されて搭載されている。半導体ペレットの枚数は、4枚、6枚でもよく、特に限定されない。セラミック基板の上面及び下面に形成された導電板とセラミック基板は接合されており、ここでは、これらを総称し、単に基板と呼ぶ。
【0024】
また、セラミック基板101の下面に形成された第4の導電板105下には、ヒートシンクとなるベース板108が半田付け等されて搭載されている。また、ポリフェニレンサルファイド(PPS)などからなる樹脂ケース109が、ベース板108の周囲に接着され、ベース板108の下面を露出するよう形成されており、また、セラミック基板101や半導体ペレット106,107等を覆っている。樹脂ケース109は、内壁に信号端子110が埋め込み形成されており、信号端子110は、半導体素子に形成された制御電極やセンス用電極(図示しない)と、ワイヤを介して接続されている。ワイヤと信号端子110は、超音波ボンディング、半田接合などによって接続されている。
【0025】
また、第1及び第2の半導体ペレット106,107の表面に形成された主電極(図示しない)は、接続プレート301と電気的に接続されている。ここで、第1及び第2の半導体ペレット106,107に対応するよう、主電極と接続された接続プレート301の領域を主電極部と呼ぶ。また、この接続プレート301を介して、第2の半導体ペレット107の表面に形成された主電極(図示しない)とセラミック基板101の上面に形成された第2の導電板103とが接続されている。ここで、第2の導電板103と接続された接続プレート301の領域を端子部と呼ぶ。半田レジストパターン112及び複数の半田層113が形成された接続プレート301は、第1及び第2の半導体ペレット106,107上の主電極と半田層113を介して接続されている。接続プレート301上に、半田レジストパターン112及び複数の半田層113を形成する方法は、図2と同じであるため、説明を省略する。
【0026】
また、第2の導電板103に接続された接続プレート301の端子部は、延在して形成され、第2の導電板103からパッケージの外部に引き出すために形成される外部端子と一体化して形成されている。接続プレートの端部に形成された外部端子部302は、パッケージの外部において、樹脂ケース109側に折り曲げられており、外部端子部302の端部に形成されたねじ用開口部115に、ねじを挿入して固定することができる。また、第3の導電板104上にもパッケージの外部に引き出す外部端子116が接続されている。外部端子は、素子の出力端子数に応じて、複数設けることも可能である。図3に示した半導体装置には、出力端子が2つ設けられている。外部端子の固定方法について、外部端子部の端部を折り曲げ、ねじ用開口部にねじを挿入することによって固定する方法を記載したが、特にこれに限定されない。
【0027】
また、半導体ペレットの上部には、信号端子110に固定されたプリント基板117が設けられており、プリント基板117上には、信号用コネクタ端子118が形成されている。信号用コネクタ端子118は、樹脂ケース109の外に露出して形成されている。
【0028】
半導体ペレットの表面に設けられた主電極間や、主電極と基板を接続するために設けられた、接続プレート301の表面には、半田層113が間隔をもって形成されているため、特に半導体ペレットの表面と平行な方向に働く応力を緩和することができ、温度サイクル試験などの熱による劣化を抑止することができる。
【0029】
なお、主電極と接続プレートを、ペースト状の導電性接着剤で接合した場合は、半導体ペレットの表面と平行な方向に働く応力を緩和することができないため、温度サイクル試験などの熱による劣化が生じる。
【0030】
また、ここでは、半田層113は、ある程度の厚さをもって形成している。ある程度の厚さを有した半田層113を形成することによって、横方向に加えて、縦方向にも空間を設けることができ、さらに応力を低減し、熱による劣化を抑止することができる。好ましい半田層113の厚さは、0.15mm以上0.35mm以下である。半田レジストパターン112の厚さは、0.1mm以上0.3mm以下が好ましい。半田レジストパターン112の厚さが0.1mmより薄いと、十分な厚さの半田層113を形成することができないため、好ましくない。一方、半田レジストパターン112の厚さが0.3mmより厚いと、良好なパターンの半田レジストパターン112が形成しにくくり、好ましくない。また、半田層113の形状は、半球状に限定されない。
【0031】
また、接続プレートと半導体ペレット及び導電板を接続する際の応力の緩和に関する問題は、半導体ペレットと接続する接続プレートの面積が大きい半導体装置で特に問題となる。つまり、本実施の形態に示したように、複数の半導体ペレットを有した接続プレートの面積が大きい半導体装置に、本実施の形態を適用すると有効である。
【0032】
本実施の形態によれば、接続プレートを用いて、半導体ペレットの表面に設けられた主電極間や、主電極と基板を接続しているため、断線、ショートなど欠陥の発生を低減することができ、電気抵抗を低減するとともに配線の信頼性を向上することができる。また、接続プレートと外部端子を一体化して形成しているため、電気抵抗やインダクタンスをより低減することができる。また、あらかじめ半田層が形成された接続プレートを用いて接続しているため、組み立ての容易化をはかることができ、スループットを向上することができる。
【0033】
(第3の実施の形態)
図4乃至図6に本発明の第3の実施の形態に係る半導体装置を示す。図4(a)に、本実施の形態の半導体装置の平面図を示し、図4(b)に、図4(a)に示した本実施の形態の半導体装置のA−Aにおける要部断面図を示す。セラミック基板101の上面に、銅からなる第1の導電板102,第2の導電板103及び第3の導電板104が接合され、セラミック基板101の下面に、銅からなる第4の導電板105が形成されている。セラミック基板101の上面に形成された第1の導電板102上には、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal OxideSemiconductor Field Effect Transistor)やダイオードなどの半導体素子が形成された第1の半導体ペレット106及び第2の半導体ペレット107が半田付け等されて搭載されている。半導体ペレットの枚数は、4枚、6枚でもよく、特に限定されない。セラミック基板の上面及び下面に形成された導電板とセラミック基板は接合されており、ここでは、これらを総称し、単に基板と呼ぶ。
【0034】
また、セラミック基板101の下面に形成された第4の導電板105下には、ヒートシンクとなるベース板108が半田付け等されて搭載されている。また、ポリフェニレンサルファイド(PPS)などからなる樹脂ケース109が、ベース板108の周囲に接着され、ベース板108の下面を露出するよう形成されており、また、セラミック基板101や半導体ペレット106,107等を覆っている。樹脂ケース109は、内壁に信号端子110が埋め込み形成されており、信号端子110は、半導体素子に形成された制御電極やセンス用電極(図示しない)と、ワイヤを介して接続されている。ワイヤと信号端子110は、超音波ボンディング、半田接合などによって接続されている。
【0035】
また、第1及び第2の半導体ペレット106,107の表面に形成された主電極(図示しない)は、接続プレート401と電気的に接続されている。ここで、第1及び第2の半導体ペレット106,107に対応するよう、主電極と接続された接続プレート401の領域を主電極部と呼ぶ。また、この接続プレート401を介して、第2の半導体ペレット107の表面に形成された主電極(図示しない)とセラミック基板101の上面に形成された第2の導電板103とが接続されている。ここで、第2の導電板103と接続された接続プレート401の領域を端子部と呼ぶ。半田レジストパターン112及び複数の半田層113が形成された接続プレート401は、第1及び第2の半導体ペレット106,107上の主電極と半田層113を介して接続されている。接続プレート401上に、半田レジストパターン112及び複数の半田層113を形成する方法は、図2と同じであるため、説明を省略する。
【0036】
また、第2の導電板103上には、パッケージの外部に引き出す外部端子114が接続されている。外部端子114は、パッケージの外部において、樹脂ケース109側に折り曲げられており、外部端子114の端部に形成されたねじ用開口部115に、ねじを挿入して固定することができる。また、第3の導電板104上にもパッケージの外部に引き出す外部端子116が接続されている。外部端子は、素子の出力端子数に応じて、複数設けることも可能である。図4に示した半導体装置には、出力端子が2つ設けられている。外部端子の固定方法について、外部端子の端部を折り曲げ、ねじ用開口部にねじを挿入することによって固定する方法を記載したが、特にこれに限定されない。
【0037】
また、半導体ペレットの上部には、信号端子110に固定されたプリント基板117が設けられており、プリント基板117上には、信号用コネクタ端子118が形成されている。信号用コネクタ端子118は、樹脂ケース109の外に露出して形成されている。
【0038】
半導体ペレットの表面に設けられた主電極間や、主電極と基板を接続するために設けられた、接続プレート401の表面には、半田層113が間隔をもって形成されているため、特に半導体ペレットの表面と平行な方向に働く応力を緩和することができ、温度サイクル試験などの熱による劣化を抑止することができる。
【0039】
なお、主電極と接続プレートを、ペースト状の導電性接着剤で接合した場合は、半導体ペレットの表面と平行な方向に働く応力を緩和することができないため、温度サイクル試験などの熱による劣化が生じる。
【0040】
また、ここでは、半田層113は、ある程度の厚さをもって形成している。ある程度の厚さを有した半田層113を形成することによって、横方向に加えて、縦方向にも空間を設けることができ、さらに応力を低減し、熱による劣化を抑止することができる。好ましい半田層113の厚さは、0.15mm以上0.35mm以下である。半田レジストパターン112の厚さは、0.1mm以上0.3mm以下が好ましい。半田レジストパターン112の厚さが0.1mmより薄いと、十分な厚さの半田層113を形成することができないため、好ましくない。一方、半田レジストパターン112の厚さが0.3mmより厚いと、良好なパターンの半田レジストパターン112が形成しにくくなり、好ましくない。また、半田層113の形状は、半球状に限定されない。
【0041】
また、図5に示すように、接続プレートを接続して固定したとき、半田層と半導体ペレットの界面付近に比較的大きな応力が生じ、接続プレートと第2の導電板の界面付近に比較的小さな応力が生じるため、半導体ペレット表面の主電極上に形成された接続プレートの主電極部と、第2の導電板上に形成された接続プレートの端子部との間に、基板表面と平行方向の大きな応力が発生する。そこで、この応力を緩和するために、図4に示すように、接続プレート401の主電極部と、接続プレート401の端子部との間に、断面をコの字形状に形成し、上に突出した凸部を有する応力緩和部402を形成している。応力緩和部402の断面の形状は、コの字形状に限定されず、角に丸みをもったU字形状であってもよい。突出した部分の高さLは、接続プレートの厚さdの3〜5倍程度が好ましい。
【0042】
また、図6に示すように、接続プレート601の応力緩和部602を形成する際、上に突出したコの字形状を2つ形成しても良い。この場合、突出した部分の高さLは、接続プレート601の厚さdの1.5(3/2)〜2.5(5/2)倍程度が好ましい。断面のコの字形状は2つに限定されず、複数形成してもよい。また、Uの字形状であってもよい。
【0043】
また、接続プレートと半導体ペレット及び導電板を接続する際の応力の緩和に関する問題は、半導体ペレットと接続する接続プレートの面積が大きい半導体装置で特に問題となる。つまり、本実施の形態に示したように、複数の半導体ペレットを有した接続プレートの面積が大きい半導体装置に、本実施の形態を適用すると有効である。
【0044】
本実施の形態によれば、接続プレートを用いて、半導体ペレットの表面に設けられた主電極間や、主電極と基板を接続しているため、断線、ショートなど欠陥の発生を低減することができ、電気抵抗を低減するとともに配線の信頼性を向上することができる。また、接続プレートに応力緩和部を設けることによって、接続プレートにかかる応力による断線、未接続など欠陥の発生を低減することができ、配線の信頼性をさらに向上することができる。また、あらかじめ半田層が形成された接続プレートを用いて接続しているため、組み立ての容易化をはかることができ、スループットを向上することができる。
【0045】
(第4の実施の形態)
図7及び図8に本発明の第4の実施の形態に係る半導体装置を示す。図7(a)に、本実施の形態の半導体装置の平面図を示し、図7(b)に、図7(a)に示した本実施の形態の半導体装置のA−Aにおける要部断面図を示す。セラミック基板101の上面に、銅からなる第1の導電板102,第2の導電板103及び第3の導電板104が接合され、セラミック基板101の下面に、銅からなる第4の導電板105が形成されている。セラミック基板101の上面に形成された第1の導電板102上には、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal OxideSemiconductor Field Effect Transistor)やダイオードなどの半導体素子が形成された第1の半導体ペレット106及び第2の半導体ペレット107が半田付け等されて搭載されている。半導体ペレットの枚数は、4枚、6枚でもよく、特に限定されない。セラミック基板の上面及び下面に形成された導電板とセラミック基板は接合されており、ここでは、これらを総称し、単に基板と呼ぶ。
【0046】
また、セラミック基板101の下面に形成された第4の導電板105下には、ヒートシンクとなるベース板108が半田付け等されて搭載されている。また、ポリフェニレンサルファイド(PPS)などからなる樹脂ケース109が、ベース板108の周囲に接着され、ベース板108の下面を露出するよう形成されており、また、セラミック基板101や半導体ペレット106,107等を覆っている。樹脂ケース109は、内壁に信号端子110が埋め込み形成されており、信号端子110は、半導体素子に形成された制御電極やセンス用電極(図示しない)と、ワイヤを介して接続されている。ワイヤと信号端子110は、超音波ボンディング、半田接合などによって接続されている。
【0047】
また、第1及び第2の半導体ペレット106,107の表面に形成された主電極(図示しない)は、接続プレート701と電気的に接続されている。ここで、第1及び第2の半導体ペレット106,107に対応するよう、主電極と接続された接続プレート701の領域を主電極部と呼ぶ。また、この接続プレート701を介して、第2の半導体ペレット107の表面に形成された主電極(図示しない)とセラミック基板101の上面に形成された第2の導電板103とが接続されている。ここで、第2の導電板103と接続された接続プレート701の領域を端子部と呼ぶ。半田レジストパターン112及び複数の半田層113が形成された接続プレート701は、第1及び第2の半導体ペレット106,107上の主電極と半田層113を介して接続されている。接続プレート701上に、半田レジストパターン112及び複数の半田層113を形成する方法は、図2と同じであるため、説明を省略する。
【0048】
また、第2の導電板103に接続された接続プレート701の端子部は、延在して形成され、第2の導電板103からパッケージの外部に引き出すために形成される外部端子と一体化して形成されている。接続プレート701の端部に形成された外部端子部702は、パッケージの外部において、樹脂ケース109側に折り曲げられており、外部端子部702の端部に形成されたねじ用開口部115に、ねじを挿入して固定することができる。また、第3の導電板104上にもパッケージの外部に引き出す外部端子116が接続されている。外部端子は、素子の出力端子数に応じて、複数設けることも可能である。図7に示した半導体装置には、出力端子が2つ設けられている。外部端子の固定方法について、外部端子の端部を折り曲げ、ねじ用開口部にねじを挿入することによって固定する方法を記載したが、特にこれに限定されない。
【0049】
また、半導体ペレットの上部には、信号端子110に固定されたプリント基板117が設けられており、プリント基板117上には、信号用コネクタ端子118が形成されている。信号用コネクタ端子118は、樹脂ケース109の外に露出して形成されている。
【0050】
半導体ペレットの表面に設けられた主電極間や、主電極と基板を接続するために設けられた、接続プレート701の表面には、半田層113が間隔をもって形成されているため、特に半導体ペレットの表面と平行な方向に働く応力を緩和することができ、温度サイクル試験などの熱による劣化を抑止することができる。
【0051】
なお、主電極と接続プレートを、ペースト状の導電性接着剤で接合した場合は、半導体ペレットの表面と平行な方向に働く応力を緩和することができないため、温度サイクル試験などの熱による劣化が生じる。
【0052】
また、ここでは、半田層113は、ある程度の厚さをもって形成している。ある程度の厚さを有した半田層113を形成することによって、横方向に加えて、縦方向にも空間を設けることができ、さらに応力を低減し、熱による劣化を抑止することができる。好ましい半田層113の厚さは、0.15mm以上0.35mm以下である。半田レジストパターン112の厚さは、0.1mm以上0.3mm以下が好ましい。半田レジストパターン112の厚さが0.1mmより薄いと、十分な厚さの半田層113を形成することができないため、好ましくない。一方、半田レジストパターン112の厚さが0.3mmより厚いと、良好なパターンの半田レジストパターン112が形成しにくくなり、好ましくない。また、半田層113の形状は、半球状に限定されない。
【0053】
また、前記したように、接続プレートを接続して固定したとき、半田層と半導体ペレットの界面付近に比較的大きな応力が生じ、接続プレートと第2の導電板の界面付近に比較的小さな応力が生じるため、半導体ペレット表面の主電極上に形成された接続プレートの主電極部と、第2の導電板上に形成された接続プレートの端子部との間に、基板表面と平行方向の大きな応力が発生する。特に、外部端子を一体化して形成している場合には、接続プレートの大きさがより大きくなる上、固着部分が増加するため、接続プレートに、さらに大きな応力が発生する。
【0054】
そこで、この応力を緩和するために、図7に示すように、接続プレートの主電極部と、接続プレートの端子部との間に、断面をコの字形状に形成し、上に突出した凸部を有する応力緩和部703を形成している。応力緩和部703の断面の形状は、コの字形状に限定されず、角に丸みをもったU字形状であってもよい。突出した部分の高さLは、接続プレートの厚さdの3〜5倍程度が好ましい。
【0055】
また、接続プレートと半導体ペレット及び導電板を接続する際の応力の緩和に関する問題は、半導体ペレットと接続する接続プレートの面積が大きい半導体装置で特に問題となる。つまり、本実施の形態に示したように、複数の半導体ペレットを有した接続プレートの面積が大きい半導体装置に、本実施の形態を適用すると有効である。
【0056】
本実施の形態によれば、接続プレートを用いて、半導体ペレットの表面に設けられた主電極間や、主電極と基板を接続しているため、断線、ショートなど欠陥の発生を低減することができ、電気抵抗を低減するとともに配線の信頼性を向上することができる。また、接続プレートと外部端子を一体化して形成しているため、電気抵抗やインダクタンスをより低減することができる。また、接続プレートに応力緩和部を設けることによって、接続プレートにかかる応力による断線、未接続など欠陥の発生をより低減することができ、配線の信頼性をさらに向上することができる。また、あらかじめ半田層が形成された接続プレートを用いて接続しているため、組み立ての容易化をはかることができ、スループットを向上することができる。
【0057】
(第5の実施の形態)
図8乃至図10に本発明の第1の実施の形態に係る半導体装置を示す。図8(a)に、本実施の形態の半導体装置の平面図を示し、図9(b)に、図8(a)に示した本実施の形態の半導体装置のA−Aにおける要部断面図を示す。セラミック基板101の上面に、銅からなる第1の導電板102,第2の導電板103及び第3の導電板104が接合され、セラミック基板101の下面に、銅からなる第4の導電板105が形成されている。セラミック基板101の上面に形成された第1の導電板102上には、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やダイオードなどの半導体素子が形成された第1の半導体ペレット106及び第2の半導体ペレット107が半田付け等されて搭載されている。半導体ペレットの枚数は、4枚、6枚でもよく、特に限定されない。セラミック基板の上面及び下面に形成された導電板とセラミック基板は接合されており、ここでは、これらを総称し、単に基板と呼ぶ。
【0058】
また、セラミック基板101の下面に形成された第4の導電板105下には、ヒートシンクとなるベース板108が半田付け等されて搭載されている。また、ポリフェニレンサルファイド(PPS)などからなる樹脂ケース109が、ベース板108の周囲に接着され、ベース板108の下面を露出するよう形成されており、また、セラミック基板101や半導体ペレット106,107等を覆っている。樹脂ケース109は、内壁に信号端子110が埋め込み形成されており、信号端子110は、半導体素子に形成された制御電極やセンス用電極(図示しない)と、ワイヤを介して接続されている。ワイヤと信号端子110は、超音波ボンディング、半田接合などによって接続されている。
【0059】
また、第1及び第2の半導体ペレット106,107の表面に形成された主電極(図示しない)は、接続プレート801と電気的に接続されている。ここで、第1及び第2の半導体ペレット106,107に対応するよう、主電極と接続された接続プレート801の領域を主電極部と呼ぶ。また、この接続プレート801を介して、第2の半導体ペレット107の表面に形成された主電極(図示しない)とセラミック基板101の上面に形成された第2の導電板103とが接続されている。ここで、第2の導電板103と接続された接続プレート801の領域を端子部と呼ぶ。半田レジストパターン112及び複数の半田層113が形成された接続プレート801は、第1及び第2の半導体ペレット106,107上の主電極と半田層113を介して接続されている。接続プレート801上に、半田レジストパターン112及び複数の半田層113を形成する方法は、図2と同じであるため、説明を省略する。
【0060】
図9(a)に、接続プレートの平面図を示し、図9(b)に、図9(a)に示した接続プレートのB−Bにおける要部断面図を示す。接続プレート801には、1以上のスリット804を形成し、続いて、図2に示すように、あらかじめ任意の間隔をもって形成された半田層113が形成されている。図9(a)では、スリット804上に半田層113が一列に形成されているが、二列以上であってもかまわない。
【0061】
半田レジストパターン112及び複数の半田層113が形成された接続プレート801は、第1及び第2の半導体ペレット106,107上の主電極と接続して形成されている。
【0062】
また、第2の導電板103に接続された接続プレート801の端子部は、延在して形成され、第2の導電板103からパッケージの外部に引き出すために形成される外部端子と一体化して形成されている。接続プレート801の端部に形成された外部端子部802は、パッケージの外部で、樹脂ケース109側に折り曲げられており、外部端子部802の端部に形成されたねじ用開口部115に、ねじを挿入して固定することができる。また、第3の導電板104上にもパッケージの外部に引き出す外部端子116が接続されている。外部端子は、素子の出力端子数に応じて、複数設けることも可能である。図8に示した半導体装置には、出力端子が2つ設けられている。外部端子の固定方法について、外部端子の端部を折り曲げ、ねじ用開口部にねじを挿入することによって固定する方法を記載したが、特にこれに限定されない。
【0063】
また、半導体ペレットの上部には、信号端子110に固定されたプリント基板117が設けられており、プリント基板117上には、信号用コネクタ端子118が形成されている。信号用コネクタ端子118は、樹脂ケース109の外に露出して形成されている。
【0064】
半導体ペレットの表面に設けられた主電極間や、主電極と基板を接続するために設けられた、接続プレート801の表面には、半田層113が間隔をもって形成されているため、特に半導体ペレットの表面と平行な方向に働く応力を緩和することができ、温度サイクル試験などの熱による劣化を抑止することができる。なお、主電極と接続プレートを、ペースト状の導電性接着剤で接合した場合は、半導体ペレットの表面と平行な方向に働く応力を緩和することができないため、温度サイクル試験などの熱による劣化が生じる。
【0065】
また、ここでは、半田層113は、ある程度の厚さをもって形成している。ある程度の厚さを有した半田層113を形成することによって、横方向に加えて、縦方向にも空間を設けることができ、さらに応力を低減し、熱による劣化を抑止することができる。好ましい半田層113の厚さは、0.15mm以上0.35mm以下である。半田レジストパターン112の厚さは、0.1mm以上0.3mm以下が好ましい。半田レジストパターン112の厚さが0.1mmより薄いと、十分な厚さの半田層113を形成することができないため、好ましくない。一方、半田レジストパターン112の厚さが0.3mmより厚いと、良好なパターンの半田レジストパターン112が形成しにくくなり、好ましくない。また、半田層113の形状は、半球状に限定されない。
【0066】
また、前記したように、接続プレートを接続して固定したとき、半田層と半導体ペレットの界面付近に比較的大きな応力が生じ、接続プレートと第2の導電板の界面付近に比較的小さな応力が生じるため、半導体ペレット表面の主電極上に形成された接続プレートの主電極部と、第2の導電板上に形成された接続プレートの端子部との間に、基板表面と平行方向の大きな応力が発生する。特に、外部端子を一体化して形成している場合には、接続プレートが大きくなる上、固着部分が増加するため、接続プレートにより大きな応力が発生する。
【0067】
そこで、この応力を緩和するために、図8に示すように、接続プレートの主電極部と、接続プレートの端子部との間に、断面をコの字形状に形成し、上に突出した凸部を有する応力緩和部803を形成している。応力緩和部803の形状は、コの字形状に限定されず、U字形状であってもよい。突出した部分の高さLは、接続プレートの厚さdの3〜5倍程度が好ましい。
【0068】
また、図9に示すように、スリット804を形成することによって、応力を緩和するための空間を設けることができ、基板表面と平行方向、かつスリット804に対して垂直方向の応力を緩和することができる。したがって、応力緩和部803とスリット804によって、基板表面と平行方向に働く応力を十分に緩和することができる。
【0069】
また、図10に示すように、接続プレート811の応力緩和部813を形成する際、上に突出したコの字形状を2つ形成しても良い。この場合、突出した部分の高さLは、接続プレートの厚さdの1.5(3/2)〜2.5(5/2)倍程度が好ましい。コの字形状は2つに限定されず、複数形成してもよい。また、Uの字形状であってもよい。ここでは、接続プレート811の端部に、外部端子部812が形成されている。
【0070】
また、図11に示すように、接続プレート821の応力緩和部823を形成する際、上に突出したコの字形状を、第1及び第2の半導体ペレット106,107表面の主電極上にそれぞれ形成された、接続プレートの主電極部の間に形成し、かつ、第2の半導体ペレット107表面の主電極上に形成された接続プレート821の主電極部と第2の導電板104上に形成された接続プレート821の端子部との間に形成しても良い。この場合、突出した部分の高さLは、接続プレートの厚さdの1.5(3/2)〜2.5(5/2)倍程度が好ましい。コの字形状は2つに限定されず、複数形成してもよい。また、Uの字形状であってもよい。ここでは、接続プレート821の端部に、外部端子部822が形成されている。
【0071】
また、接続プレートと半導体ペレット及び導電板を接続する際の応力の緩和に関する問題は、半導体ペレットと接続する接続プレートの面積が大きい半導体装置で特に問題となる。つまり、本実施の形態に示したように、複数の半導体ペレットを有した接続プレートの面積が大きい半導体装置に、本実施の形態を適用すると有効である。
【0072】
本実施の形態によれば、接続プレートを用いて、半導体ペレットの表面に設けられた主電極間や、主電極と基板を接続しているため、断線、ショートなど欠陥の発生を低減することができ、電気抵抗を低減するとともに配線の信頼性を向上することができる。また、接続プレートと外部端子を一体化して形成しているため、電気抵抗やインダクタンスをより低減することができる。また、接続プレートに応力緩和部を設けるとともに、スリットを設けることによって、接続プレートにかかる応力による断線、未接続など欠陥の発生をより低減することができ、配線の信頼性をさらに向上することができる。また、あらかじめ半田層が形成された接続プレートを用いて接続しているため、組み立ての容易化をはかることができ、スループットを向上することができる。
【0073】
以上、第1乃至第5の実施の形態では、半田レジストパターンの複数の開口部に半田層を形成することによって、任意の間隔をもった複数の半田層を形成したが、これに限定されず、ポリイミドテープに複数の開口部を形成し、この開口部に半田層を形成することによって、任意の間隔をもった複数の半田層を形成してもかまわない。ポリイミドテープに開口部を形成する際には、露光工程ではなく、型抜きプレスによって加工することができるため、工程をより容易化することができる。また、ポリイミドテープでは、厚さの調節が容易である。
【0074】
さらに、半田レジストの代わりに、プラスチック板に複数の開口部を形成し、半田層を形成して任意の間隔をもって形成された複数の半田層を形成してもかまわない。この場合、プラスチック板は、例えば、エポキシ系接着剤などによって、接続プレートに固定される。また、接着剤で固定したプラスチック板は、一定以上の厚さにおいて、厚さの調節が容易である。
【0075】
また、第1乃至第5の実施の形態を、種々組み合わせて実施することも可能である。例えば、第5の実施の形態では、外部端子と一体化し、応力緩和部を設けた接続プレートにスリットを形成した例を記載したが、第1または第2の実施の形態に記載した例のように、応力緩和部を設けていない接続プレートにスリットを形成してもよいし、第1または第3の実施の形態に記載した例のように、外部端子と一体化していない接続プレートにスリットを形成してもよい。また、半導体素子が形成された半導体ペレットを例に記載したが、半導体チップであってもよい。
【0076】
【発明の効果】
以上詳述したように、本発明によれば、半導体ペレットの表面に設けられた電極間や、電極と基板等を接続する際の配線の信頼性を向上することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置を示す平面図及び要部断面図である。
【図2】本発明の第1の実施の形態に係る半導体装置の一部を示す要部断面図である。
【図3】本発明の第2の実施の形態に係る半導体装置を示す平面図及び要部断面図である。
【図4】本発明の第3の実施の形態に係る半導体装置を示す平面図及び要部断面図である。
【図5】本発明の第3の実施の形態に係る半導体装置の一部を示す要部断面図である。
【図6】本発明の第3の実施の形態に係る半導体装置の一部を示す要部断面図である。
【図7】本発明の第4の実施の形態に係る半導体装置を示す平面図及び要部断面図である。
【図8】本発明の第5の実施の形態に係る半導体装置を示す平面図及び要部断面図である。
【図9】本発明の第5の実施の形態に係る半導体装置の一部を示す要部断面図である。
【図10】本発明の第5の実施の形態に係る半導体装置の一部を示す要部断面図である。
【図11】本発明の第5の実施の形態に係る半導体装置の一部を示す要部断面図である。
【図12】従来の技術の半導体装置を示す平面図及び要部断面図である。
【符号の説明】
101…セラミック基板
102…第1の導電板
103…第2の導電板
104…第3の導電板
105…第4の導電板
106…第1の半導体ペレット
107…第2の半導体ペレット
108…ベース板
109…樹脂ケース
110…信号端子
111,301,401,501,601,701,801,811,821…接続プレート
112…半田レジストパターン
113…半田層
114,116…外部端子
115…ねじ用開口部
117…プリント基板
118…信号用コネクタ端子
119…開口部
402,602,703,803,813,823…応力緩和部
302,702,802,812,822…外部端子部
804…スリット
901…セラミック基板
902…第1の銅板
903…第2の銅板
904…第3の銅板
905…第4の銅板
906…第1の半導体ペレット
907…第2の半導体ペレット
908…ベース板
909…樹脂ケース
910…信号端子
911,912…複数のワイヤ
913…外部端子
914…ねじ用開口部
915…プリント基板
916…信号用コネクタ端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a semiconductor pellet in which an IGBT, a diode, or the like is formed, and a connection structure between an electrode on the semiconductor pellet and a substrate.
[0002]
[Prior art]
FIG. 12 is a cross-sectional view of a main part of a conventional semiconductor device. A
[0003]
In addition, main electrodes (not shown) formed on the surfaces of the first and
[0004]
A printed
[0005]
In this semiconductor device, when a MOSFET is mainly mounted as a semiconductor element, for example, the withstand voltage is about 100 V, which is used for an electric vehicle generator and the like, and an IGBT is mainly mounted as a semiconductor element. In such a case, for example, the withstand voltage is about 600 V and is used for applications such as a motor drive inverter. When such a semiconductor device is driven at 400 A, if four semiconductor pellets are provided on the
[0006]
[Patent Document 1]
Japanese Patent Laid-Open No. 11-74433 (FIG. 1)
[0007]
[Problems to be solved by the invention]
There are many wires that connect the main electrodes on the semiconductor pellet, and between the main electrodes and external terminals, substrates, etc. In large-sized semiconductor modules, the total number of wires is several hundred to 1,000 or more. There was a problem that it took a long time and led to a significant cost increase. In addition, since there are many connection points, there is a problem that defects such as disconnection and short circuit occur.
[0008]
The present invention has been made to solve the above-described problems, and a semiconductor device having improved wiring reliability between main electrodes provided on the surface of a semiconductor pellet or between the main electrode and a substrate is provided. The purpose is to provide.
[0009]
[Means for Solving the Problems]
One mode of the semiconductor device of the present invention for achieving the above-described object is one or more semiconductor pellets having electrodes formed on the surface,
A conductive layer formed between the non-conductive layer pattern and the non-conductive layer pattern is provided on the first main surface, and the first main surface is provided on the electrode so as to face the electrode. A connection plate connected to the electrode via a layer is provided.
[0010]
Moreover, one form of the manufacturing method of the semiconductor device of this invention for achieving the above-mentioned object is a step of forming electrodes on the surfaces of a plurality of semiconductor pellets,
Forming a non-conductive layer pattern on the first main surface of the connection plate, and forming a conductive layer between the non-conductive layer patterns;
The first main surface of the connection plate is disposed on the electrode so as to face the electrode, and includes a step of connecting the electrode and the connection plate via the conductive layer.
[0011]
According to the embodiment of the present invention described above, it is possible to improve the reliability of the wiring between the electrodes provided on the surface of the semiconductor pellet, or when connecting the electrode and the substrate.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(First embodiment)
1 and 2 show a semiconductor device according to the first embodiment of the present invention. FIG. 1A is a plan view of the semiconductor device according to the present embodiment, and FIG. 1B is a cross-sectional view taken along the line AA of the semiconductor device according to the present embodiment shown in FIG. The figure is shown. A first
[0013]
A
[0014]
Further, main electrodes (not shown) formed on the surfaces of the first and
[0015]
On the second
[0016]
A printed
[0017]
As shown in FIG. 2A, the
[0018]
Since the
[0019]
Note that when the main electrode and the connection plate are joined with a paste-like conductive adhesive, the stress acting in the direction parallel to the surface of the semiconductor pellet cannot be relieved, so deterioration due to heat such as a temperature cycle test may occur. Arise.
[0020]
Here, the
[0021]
Further, the problem relating to the relaxation of stress when connecting the connection plate to the semiconductor pellet and the conductive plate becomes a problem particularly in a semiconductor device having a large area of the connection plate connected to the semiconductor pellet. That is, as shown in this embodiment, it is effective to apply this embodiment to a semiconductor device having a large connection plate area having a plurality of semiconductor pellets.
[0022]
According to the present embodiment, the connection plate is used to connect between the main electrodes provided on the surface of the semiconductor pellet or between the main electrode and the substrate, thereby reducing the occurrence of defects such as disconnection and short circuit. In addition, the electrical resistance can be reduced and the reliability of the wiring can be improved. In addition, since connection is performed using a connection plate in which a solder layer is formed in advance, assembly can be facilitated and throughput can be improved.
[0023]
(Second Embodiment)
FIG. 3 shows a semiconductor device according to the second embodiment of the present invention. 3A is a plan view of the semiconductor device of the present embodiment, and FIG. 3B is a cross-sectional view of the main part taken along the line AA of the semiconductor device of the present embodiment shown in FIG. The figure is shown. A first
[0024]
A
[0025]
Further, main electrodes (not shown) formed on the surfaces of the first and
[0026]
In addition, the terminal portion of the
[0027]
A printed
[0028]
Since the
[0029]
Note that when the main electrode and the connection plate are joined with a paste-like conductive adhesive, the stress acting in the direction parallel to the surface of the semiconductor pellet cannot be relieved, so deterioration due to heat such as a temperature cycle test may occur. Arise.
[0030]
Here, the
[0031]
Further, the problem relating to the relaxation of stress when connecting the connection plate to the semiconductor pellet and the conductive plate becomes a problem particularly in a semiconductor device having a large area of the connection plate connected to the semiconductor pellet. That is, as shown in this embodiment, it is effective to apply this embodiment to a semiconductor device having a large connection plate area having a plurality of semiconductor pellets.
[0032]
According to the present embodiment, the connection plate is used to connect between the main electrodes provided on the surface of the semiconductor pellet or between the main electrode and the substrate, thereby reducing the occurrence of defects such as disconnection and short circuit. In addition, the electrical resistance can be reduced and the reliability of the wiring can be improved. Moreover, since the connection plate and the external terminal are integrally formed, the electric resistance and the inductance can be further reduced. In addition, since connection is performed using a connection plate in which a solder layer is formed in advance, assembly can be facilitated and throughput can be improved.
[0033]
(Third embodiment)
4 to 6 show a semiconductor device according to the third embodiment of the present invention. FIG. 4A shows a plan view of the semiconductor device of the present embodiment, and FIG. 4B shows a cross-sectional view of the main part at AA of the semiconductor device of the present embodiment shown in FIG. The figure is shown. A first
[0034]
A
[0035]
A main electrode (not shown) formed on the surfaces of the first and
[0036]
On the second
[0037]
A printed
[0038]
Since the
[0039]
Note that when the main electrode and the connection plate are joined with a paste-like conductive adhesive, the stress acting in the direction parallel to the surface of the semiconductor pellet cannot be relieved, so deterioration due to heat such as a temperature cycle test may occur. Arise.
[0040]
Here, the
[0041]
As shown in FIG. 5, when the connection plate is connected and fixed, a relatively large stress is generated near the interface between the solder layer and the semiconductor pellet, and a relatively small stress is generated near the interface between the connection plate and the second conductive plate. Since stress is generated, a connection between the main electrode portion of the connection plate formed on the main electrode on the surface of the semiconductor pellet and the terminal portion of the connection plate formed on the second conductive plate is parallel to the substrate surface. A large stress is generated. Therefore, in order to relieve the stress, as shown in FIG. 4, a cross section is formed in a U shape between the main electrode portion of the connection plate 401 and the terminal portion of the connection plate 401, and protrudes upward. The
[0042]
Moreover, as shown in FIG. 6, when forming the
[0043]
Further, the problem relating to the relaxation of stress when connecting the connection plate to the semiconductor pellet and the conductive plate becomes a problem particularly in a semiconductor device having a large area of the connection plate connected to the semiconductor pellet. That is, as shown in this embodiment, it is effective to apply this embodiment to a semiconductor device having a large connection plate area having a plurality of semiconductor pellets.
[0044]
According to the present embodiment, the connection plate is used to connect between the main electrodes provided on the surface of the semiconductor pellet or between the main electrode and the substrate, thereby reducing the occurrence of defects such as disconnection and short circuit. In addition, the electrical resistance can be reduced and the reliability of the wiring can be improved. In addition, by providing the connection plate with a stress relaxation portion, it is possible to reduce the occurrence of defects such as disconnection and non-connection due to the stress applied to the connection plate, and to further improve the reliability of the wiring. In addition, since connection is performed using a connection plate in which a solder layer is formed in advance, assembly can be facilitated and throughput can be improved.
[0045]
(Fourth embodiment)
7 and 8 show a semiconductor device according to the fourth embodiment of the present invention. FIG. 7A shows a plan view of the semiconductor device of the present embodiment, and FIG. 7B shows a cross-sectional view of the main part taken along line AA of the semiconductor device of the present embodiment shown in FIG. The figure is shown. A first
[0046]
A
[0047]
Further, main electrodes (not shown) formed on the surfaces of the first and
[0048]
In addition, the terminal portion of the connection plate 701 connected to the second
[0049]
A printed
[0050]
Since the solder layers 113 are formed at intervals on the surface of the connection plate 701 provided between the main electrodes provided on the surface of the semiconductor pellet or for connecting the main electrode and the substrate, the semiconductor pellet is particularly formed. Stress acting in a direction parallel to the surface can be relaxed, and deterioration due to heat such as a temperature cycle test can be suppressed.
[0051]
Note that when the main electrode and the connection plate are joined with a paste-like conductive adhesive, the stress acting in the direction parallel to the surface of the semiconductor pellet cannot be relieved, so deterioration due to heat such as a temperature cycle test may occur. Arise.
[0052]
Here, the
[0053]
As described above, when the connection plate is connected and fixed, a relatively large stress is generated near the interface between the solder layer and the semiconductor pellet, and a relatively small stress is generated near the interface between the connection plate and the second conductive plate. Therefore, a large stress parallel to the substrate surface is generated between the main electrode portion of the connection plate formed on the main electrode on the surface of the semiconductor pellet and the terminal portion of the connection plate formed on the second conductive plate. Will occur. In particular, when the external terminals are formed integrally, the size of the connection plate becomes larger and the number of fixed portions increases, so that a larger stress is generated on the connection plate.
[0054]
Therefore, in order to relieve this stress, as shown in FIG. 7, the cross section is formed in a U shape between the main electrode portion of the connection plate and the terminal portion of the connection plate, and the protrusion protruding upward is formed. A
[0055]
Further, the problem relating to the relaxation of stress when connecting the connection plate to the semiconductor pellet and the conductive plate becomes a problem particularly in a semiconductor device having a large area of the connection plate connected to the semiconductor pellet. That is, as shown in this embodiment, it is effective to apply this embodiment to a semiconductor device having a large connection plate area having a plurality of semiconductor pellets.
[0056]
According to the present embodiment, the connection plate is used to connect between the main electrodes provided on the surface of the semiconductor pellet or between the main electrode and the substrate, thereby reducing the occurrence of defects such as disconnection and short circuit. In addition, the electrical resistance can be reduced and the reliability of the wiring can be improved. Moreover, since the connection plate and the external terminal are integrally formed, the electric resistance and the inductance can be further reduced. In addition, by providing the connection plate with the stress relaxation portion, it is possible to further reduce the occurrence of defects such as disconnection and unconnection due to the stress applied to the connection plate, and to further improve the reliability of the wiring. In addition, since connection is performed using a connection plate in which a solder layer is formed in advance, assembly can be facilitated and throughput can be improved.
[0057]
(Fifth embodiment)
8 to 10 show a semiconductor device according to the first embodiment of the present invention. FIG. 8A shows a plan view of the semiconductor device according to the present embodiment, and FIG. 9B shows a cross-sectional view taken along the line AA of the semiconductor device according to the present embodiment shown in FIG. The figure is shown. A first
[0058]
A
[0059]
Further, main electrodes (not shown) formed on the surfaces of the first and
[0060]
FIG. 9A shows a plan view of the connection plate, and FIG. 9B shows a cross-sectional view of the main part at BB of the connection plate shown in FIG. 9A. One or
[0061]
The
[0062]
In addition, the terminal portion of the
[0063]
A printed
[0064]
Since the
[0065]
Here, the
[0066]
As described above, when the connection plate is connected and fixed, a relatively large stress is generated near the interface between the solder layer and the semiconductor pellet, and a relatively small stress is generated near the interface between the connection plate and the second conductive plate. Therefore, a large stress parallel to the substrate surface is generated between the main electrode portion of the connection plate formed on the main electrode on the surface of the semiconductor pellet and the terminal portion of the connection plate formed on the second conductive plate. Will occur. In particular, when the external terminals are integrally formed, the connection plate becomes large and the fixing portion increases, so that a large stress is generated by the connection plate.
[0067]
Therefore, in order to relieve this stress, as shown in FIG. 8, a cross section is formed in a U shape between the main electrode portion of the connection plate and the terminal portion of the connection plate, and the protrusion protruding upward is formed. A
[0068]
Further, as shown in FIG. 9, by forming the
[0069]
Moreover, as shown in FIG. 10, when forming the
[0070]
Further, as shown in FIG. 11, when the
[0071]
Further, the problem relating to the relaxation of stress when connecting the connection plate to the semiconductor pellet and the conductive plate becomes a problem particularly in a semiconductor device having a large area of the connection plate connected to the semiconductor pellet. That is, as shown in this embodiment, it is effective to apply this embodiment to a semiconductor device having a large connection plate area having a plurality of semiconductor pellets.
[0072]
According to the present embodiment, the connection plate is used to connect between the main electrodes provided on the surface of the semiconductor pellet or between the main electrode and the substrate, thereby reducing the occurrence of defects such as disconnection and short circuit. In addition, the electrical resistance can be reduced and the reliability of the wiring can be improved. Moreover, since the connection plate and the external terminal are integrally formed, the electric resistance and the inductance can be further reduced. In addition to providing a stress relief portion on the connection plate and providing a slit, it is possible to further reduce the occurrence of defects such as disconnection and unconnection due to the stress applied to the connection plate, and to further improve the reliability of the wiring. it can. In addition, since connection is performed using a connection plate in which a solder layer is formed in advance, assembly can be facilitated and throughput can be improved.
[0073]
As described above, in the first to fifth embodiments, a plurality of solder layers having arbitrary intervals are formed by forming solder layers in a plurality of openings of the solder resist pattern. However, the present invention is not limited to this. Alternatively, a plurality of solder layers having arbitrary intervals may be formed by forming a plurality of openings in the polyimide tape and forming a solder layer in the openings. When the opening is formed in the polyimide tape, it can be processed not by an exposure process but by a die-cutting press, so that the process can be made easier. Moreover, with a polyimide tape, the thickness can be easily adjusted.
[0074]
Furthermore, instead of the solder resist, a plurality of openings may be formed in the plastic plate, a solder layer may be formed, and a plurality of solder layers formed at arbitrary intervals may be formed. In this case, the plastic plate is fixed to the connection plate with, for example, an epoxy adhesive. Further, the thickness of the plastic plate fixed with an adhesive can be easily adjusted at a certain thickness or more.
[0075]
The first to fifth embodiments can be implemented in various combinations. For example, in the fifth embodiment, the example in which the slit is formed in the connection plate integrated with the external terminal and provided with the stress relaxation portion is described. However, as in the example described in the first or second embodiment. In addition, a slit may be formed in the connection plate not provided with the stress relaxation portion, or the connection plate that is not integrated with the external terminal as in the example described in the first or third embodiment. It may be formed. Moreover, although the semiconductor pellet in which the semiconductor element was formed was described as an example, it may be a semiconductor chip.
[0076]
【The invention's effect】
As described in detail above, according to the present invention, it is possible to improve the reliability of the wiring between the electrodes provided on the surface of the semiconductor pellet or when connecting the electrode and the substrate.
[Brief description of the drawings]
FIGS. 1A and 1B are a plan view and a cross-sectional view of main parts showing a semiconductor device according to a first embodiment of the invention. FIGS.
FIG. 2 is a fragmentary cross-sectional view showing a part of the semiconductor device according to the first embodiment of the present invention;
FIGS. 3A and 3B are a plan view and a main part sectional view showing a semiconductor device according to a second embodiment of the invention. FIGS.
FIGS. 4A and 4B are a plan view and a main part sectional view showing a semiconductor device according to a third embodiment of the invention. FIGS.
FIG. 5 is a fragmentary sectional view showing a part of a semiconductor device according to a third embodiment of the present invention;
FIG. 6 is a fragmentary cross-sectional view showing a part of a semiconductor device according to a third embodiment of the present invention.
FIGS. 7A and 7B are a plan view and a cross-sectional view of main parts showing a semiconductor device according to a fourth embodiment of the invention. FIGS.
FIGS. 8A and 8B are a plan view and a main part sectional view showing a semiconductor device according to a fifth embodiment of the invention. FIGS.
FIG. 9 is a fragmentary cross-sectional view showing a part of a semiconductor device according to a fifth embodiment of the present invention;
FIG. 10 is a fragmentary cross-sectional view showing a part of a semiconductor device according to a fifth embodiment of the present invention;
FIG. 11 is a fragmentary cross-sectional view showing a part of a semiconductor device according to a fifth embodiment of the present invention;
12A and 12B are a plan view and a cross-sectional view of a main part showing a conventional semiconductor device.
[Explanation of symbols]
101 ... Ceramic substrate
102: First conductive plate
103 ... Second conductive plate
104. Third conductive plate
105. Fourth conductive plate
106: First semiconductor pellet
107: second semiconductor pellet
108 ... Base plate
109 ... Resin case
110: Signal terminal
111, 301, 401, 501, 601, 701, 801, 811, 821 ... connection plate
112 ... Solder resist pattern
113 ... Solder layer
114, 116 ... external terminals
115 ... Screw opening
117 ... Printed circuit board
118 ... Signal connector terminal
119 ... opening
402,602,703,803,813,823 ... Stress relaxation part
302, 702, 802, 812, 822 ... external terminal portion
804 ... Slit
901 ... Ceramic substrate
902 ... First copper plate
903 ... Second copper plate
904 ... Third copper plate
905 ... Fourth copper plate
906: First semiconductor pellet
907 ... Second semiconductor pellet
908 ... Base plate
909 ... Resin case
910 ... Signal terminal
911, 912 ... a plurality of wires
913: External terminal
914 ... Screw opening
915 ... Printed circuit board
916 ... Connector terminal for signal
Claims (17)
第1主面上に、非導電層パターン及び非導電層パターンの間に形成された導電層を有し、この第1主面が、前記電極と対向するよう前記電極上に設けられ、前記導電層を介して、前記電極と接続された接続プレートとを具備した半導体装置。One or more semiconductor pellets having electrodes formed on the surface;
A conductive layer formed between the non-conductive layer pattern and the non-conductive layer pattern is provided on the first main surface, and the first main surface is provided on the electrode so as to face the electrode. A semiconductor device comprising a connection plate connected to the electrode through a layer.
前記ベース板上に形成された第1の導電板と、
前記第1の導電板上に形成された第1の基板と、
前記第1の基板上に形成された1または複数の第2の導電板と、
前記第2の導電板上に搭載され、表面に電極が形成された1または複数の半導体ペレットと、
前記第1の基板上に形成された第3の導電板と、
前記第3の導電板上に形成された外部端子と、
前記第3の導電板上に形成され、かつ、第1主面上に、非導電層パターン及び非導電層パターンの間に形成された導電層を有し、この第1主面が、前記電極と対向するよう前記電極上に設けられ、前記導電層を介して、前記電極と接続された接続プレートと、
前記ベース板の表面及び前記外部端子の一端が露出するように形成された樹脂ケースとを具備した半導体装置。A base plate,
A first conductive plate formed on the base plate;
A first substrate formed on the first conductive plate;
One or more second conductive plates formed on the first substrate;
One or more semiconductor pellets mounted on the second conductive plate and having electrodes formed on the surface;
A third conductive plate formed on the first substrate;
An external terminal formed on the third conductive plate;
A conductive layer formed on the third conductive plate and formed between the non-conductive layer pattern and the non-conductive layer pattern on the first main surface, the first main surface being the electrode A connection plate provided on the electrode so as to face the electrode and connected to the electrode via the conductive layer;
A semiconductor device comprising: a resin case formed such that a surface of the base plate and one end of the external terminal are exposed.
前記接続プレートには、前記電極と接続されている領域に、前記第2の導電板から前記第3の導電板への方向と平行に、1または複数のスリットが設けられていることを特徴とする請求項2に記載の半導体装置。The second conductive plate and the third conductive plate are juxtaposed,
The connection plate is provided with one or a plurality of slits in a region connected to the electrode in parallel with a direction from the second conductive plate to the third conductive plate. The semiconductor device according to claim 2.
前記電極部と前記端子部との間、または、前記電極部間に、応力緩和部が形成されていることを特徴とする請求項2または3に記載の半導体装置。The connection plate has one or more electrode portions connected to electrodes corresponding to the one or more semiconductor pellets at one end and a terminal portion connected to the third conductive plate at the other end. Is formed,
The semiconductor device according to claim 2, wherein a stress relaxation portion is formed between the electrode portion and the terminal portion or between the electrode portions.
接続プレートの第1主面上に非導電層パターンを形成し、前記非導電層パターンの間に導電層を形成する工程と、
前記接続プレートの前記第1主面が、前記電極と対向するよう前記電極上に配置し、前記導電層を介して、前記電極と前記接続プレートとを接続する工程とを具備した半導体装置の製造方法。Forming an electrode on the surface of a plurality of semiconductor pellets;
Forming a non-conductive layer pattern on the first main surface of the connection plate, and forming a conductive layer between the non-conductive layer patterns;
The first main surface of the connection plate is disposed on the electrode so as to face the electrode, and the semiconductor device includes a step of connecting the electrode and the connection plate via the conductive layer Method.
第1の基板に形成された第1の導電板下に、ベース板を形成する工程と、
前記第2の導電板上に、表面に電極が形成された複数の半導体ペレットを形成する工程と、
接続プレートの第1主面上に非導電層パターンを形成し、前記非導電層パターンの間に導電層を形成した後、前記接続プレートの前記第1主面が、前記電極と対向するよう前記電極上に配置し、前記導電層を介して、前記電極と前記接続プレートとを接続する工程と、
前記第3の導電板上に外部端子を形成する工程と、
前記ベース板の表面及び前記外部端子の一端が露出するように樹脂ケースを形成する工程とを具備した半導体装置の製造方法。Forming a first conductive plate under the first substrate, and forming one or more second conductive plates and a third conductive plate on the first substrate;
Forming a base plate under the first conductive plate formed on the first substrate;
Forming a plurality of semiconductor pellets having electrodes formed on the surface thereof on the second conductive plate;
After forming a non-conductive layer pattern on the first main surface of the connection plate and forming a conductive layer between the non-conductive layer patterns, the first main surface of the connection plate is opposed to the electrode. Disposing on the electrode and connecting the electrode and the connection plate via the conductive layer;
Forming an external terminal on the third conductive plate;
Forming a resin case so that the surface of the base plate and one end of the external terminal are exposed.
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