JP2005064441A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To secure high reliability without spoiling heat emissivity. <P>SOLUTION: In a semiconductor device, a lead frame 6 functioning as a current path and a heat radiation path for radiating the heat of a semiconductor chip 1 has a stress dispersion shape part for cutting off or dispersing stress applied to the join layer or corner part near a chip join plane 7 as a join plane for a join layer 8 fixed to the surface of the semiconductor chip 1 or a wiring board 2, or nearby a corner part where stress is converged. This stress dispersion shape part cuts off or disperses at least part of the stress to reduce stress effect of thermal stress, generated by the heat generation of the semiconductor chip 1, on the brittle or soft join layer. The stress dispersion shape part includes, for example, a slit shape, a chamfered shape, a bored shape, etc., to cut off or reduce transmission of stress. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体装置に関し、特に半導体チップの上面と配線基板との間を平板状あるいはブロック状のリードフレームによって接合してなる半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which an upper surface of a semiconductor chip and a wiring board are joined by a flat or block lead frame.

近年、電力変換装置の小型化・高密度化が進んできている。ＩＧＢＴ（Insulated GateBipolar Transistor）に代表されるパワーモジュールは、このような電力変換用途のスイッチングデバイスとして用いられている。   In recent years, power converters have been reduced in size and density. A power module represented by an IGBT (Insulated Gate Bipolar Transistor) is used as a switching device for such power conversion applications.

パワーモジュールを実装した半導体装置の構造について説明する。図１３は、従来のパワーモジュールを実装した半導体装置の構造を示す断面図である。
従来の半導体装置は、良伝導体の材質で作られた放熱ベース３の上に半導体チップ１を固着した配線基板２が固着されて配置され、単体のモジュールが形成される。このような単体のモジュールが外部ケース４に収納され、半導体装置が構成される。また、半導体チップ１の表面電極からは、通常アルミワイヤ５などが接合され、回路パターンを有する配線基板２との間の導通を保持する構造を有する。このアルミワイヤ５には放熱上の効果は無く、半導体チップ１に発生した熱は、配線基板２に固着された下部の電極面および配線基板２を介して放熱ベース３に放熱される。 A structure of a semiconductor device mounted with a power module will be described. FIG. 13 is a cross-sectional view showing the structure of a semiconductor device on which a conventional power module is mounted.
In a conventional semiconductor device, a wiring board 2 to which a semiconductor chip 1 is fixed is fixedly disposed on a heat dissipation base 3 made of a good conductor material, thereby forming a single module. Such a single module is housed in the outer case 4 to constitute a semiconductor device. In addition, an aluminum wire 5 or the like is usually joined from the surface electrode of the semiconductor chip 1 and has a structure for maintaining electrical connection with the wiring board 2 having a circuit pattern. The aluminum wire 5 has no heat dissipation effect, and heat generated in the semiconductor chip 1 is radiated to the heat dissipation base 3 through the lower electrode surface fixed to the wiring board 2 and the wiring board 2.

このようなパワーモジュールでは、中小容量のモジュールはチップサイズが年々小型化する傾向が顕著であるため、実装上の配線密度が限界に達しつつある。また、大容量のモジュールは大定格動作の必要からチップの発熱密度が著しく増大する傾向にある。   In such a power module, since the small and medium capacity modules tend to have a smaller chip size year by year, the wiring density on mounting is reaching its limit. In addition, a module having a large capacity has a tendency that the heat generation density of the chip is remarkably increased due to the necessity of a large rated operation.

このため、良伝導性のリードフレームをチップ上面電極に固着させ、導通と放熱の双方の機能を付加する試みがなされている（たとえば、特許文献１参照。）。この構成は、チップ表面を冷却できる他、複数のアルミワイヤを接合する工程を、単一の部材をチップに接合する工程に集約できるという利点がある。   For this reason, an attempt has been made to attach a highly conductive lead frame to the chip upper surface electrode and to add both functions of conduction and heat dissipation (for example, see Patent Document 1). In addition to cooling the chip surface, this configuration has the advantage that the process of bonding a plurality of aluminum wires can be integrated into the process of bonding a single member to the chip.

また、チップの発熱によって、チップとチップ上面電極に固着される金属リードとの間の熱膨張差により両者の接合部に発生する熱応力を低減させるため、金属リードに低熱膨張率の部材を張り合わせ、熱膨張率の差を小さくする半導体装置も提案されている（たとえば、特許文献２参照。）。
特開２０００−１５６４３９号公報（段落番号〔００１６〕〜〔００２０〕、図１） 特開平９−６４２５８号公報（段落番号［００１８］〜［００２７］、図１） Also, in order to reduce the thermal stress generated at the joint between the chip and the metal lead fixed to the chip upper surface electrode due to the heat generated by the chip, a member with a low coefficient of thermal expansion is bonded to the metal lead. A semiconductor device that reduces the difference in coefficient of thermal expansion has also been proposed (see, for example, Patent Document 2).
JP 2000-156439 A (paragraph numbers [0016] to [0020], FIG. 1) JP-A-9-64258 (paragraph numbers [0018] to [0027], FIG. 1)

しかし、従来のリードフレーム構造を有する半導体装置では、放熱性を損なうことなく、長期に渡る使用環境温度の変化（熱サイクル）に対する信頼性を確保することが難しいという問題点があった。   However, a conventional semiconductor device having a lead frame structure has a problem that it is difficult to ensure reliability against a long-term change in operating environment temperature (thermal cycle) without impairing heat dissipation.

上記の説明のように、リードフレームは、熱伝導率が高く、導電性も備えた、例えば銅などの材質で形成されており、半導体チップ上面の表面電極と放熱板上とを接合する平板状またはブロック状の形状を有する。また、リードフレーム／半導体チップ間およびリードフレーム／放熱板間は、はんだなどの接合層によって接合されている。   As described above, the lead frame is formed of a material such as copper having high thermal conductivity and conductivity, and is a flat plate shape that joins the surface electrode on the upper surface of the semiconductor chip and the heat sink. Or it has a block shape. In addition, the lead frame / semiconductor chip and the lead frame / heat sink are joined by a joining layer such as solder.

しかしながら、半導体チップを形成するシリコンの線膨張係数と、銅などを材料とするリードフレームの線膨張係数には差がある。このため、半導体チップの動作時および使用環境温度の変化（冷熱繰り返し）によって、線膨張係数の差異に起因する熱応力作用が発生する。この熱応力作用によるせん断効果によって接合層に生じる熱歪みが増大し、疲労破壊が早期に生じやすくなるという問題点がある。   However, there is a difference between the linear expansion coefficient of silicon forming a semiconductor chip and the linear expansion coefficient of a lead frame made of copper or the like. For this reason, the thermal stress action resulting from the difference in a linear expansion coefficient generate | occur | produces at the time of operation | movement of a semiconductor chip, and the change of use environment temperature (cooling repetition). There is a problem that thermal strain generated in the bonding layer increases due to the shear effect due to the thermal stress action, and fatigue failure is likely to occur at an early stage.

特に、放熱性を向上させるためには、リードフレームの形状を平板状からブロック状にするなどして体積を増加させることが必要で、リードフレームは剛的な構造になる傾向がある。この場合、リードフレーム自体の体積効果で半導体チップとの接面部などに、熱サイクルに伴う熱変形時、膨張時に圧縮応力、収縮時に引っ張り応力が生じる。この熱変形時の応力と、上記のせん断効果との複合作用が働き、動作上の寿命がさらに損なわれる場合もある。このように、放熱性向上のためにリードフレームの体積を増やそうとすると、信頼性を低下させてしまうという問題点がある。   In particular, in order to improve heat dissipation, it is necessary to increase the volume by changing the shape of the lead frame from a flat plate shape to a block shape, and the lead frame tends to have a rigid structure. In this case, the volume effect of the lead frame itself causes a compressive stress at the time of thermal deformation, expansion at the time of expansion, and tensile stress at the time of contraction at the contact surface portion with the semiconductor chip. The combined action of the stress at the time of thermal deformation and the above-mentioned shearing effect may work, and the operational life may be further impaired. As described above, if the volume of the lead frame is increased in order to improve heat dissipation, there is a problem that reliability is lowered.

以上のように、熱サイクルによる負荷によって、リードフレームとの接合層に生じる歪みで接合層などの疲労が促進され、その結果として実機動作時の信頼性が低下するという問題があった。   As described above, there is a problem that the fatigue of the bonding layer and the like is accelerated by the strain generated in the bonding layer with the lead frame due to the load due to the thermal cycle, and as a result, the reliability during operation of the actual machine is lowered.

本発明はこのような点に鑑みてなされたものであり、リードフレームの利点である放熱性を損なうことなく高信頼性が確保可能な半導体装置を提供することを目的とする。   The present invention has been made in view of these points, and an object of the present invention is to provide a semiconductor device that can ensure high reliability without impairing heat dissipation, which is an advantage of a lead frame.

本発明では上記課題を解決するために、半導体チップの上面と配線基板との間を平板状あるいはブロック状のリードフレームによって接合してなる半導体装置において、前記リードフレームは、前記リードフレームを前記半導体チップまたは前記配線基板表面に固着する接合層と接する接合面近傍、角部、もしくは前記リードフレーム途中に前記半導体チップからの熱によって生じる応力を遮断あるいは分散させる応力分散形状部を設け、前記応力の作用によって前記接合層に生じる熱歪みを低減させることを特徴とする半導体装置、が提供される。   In the present invention, in order to solve the above-described problem, in the semiconductor device in which the upper surface of the semiconductor chip and the wiring substrate are joined by a flat or block lead frame, the lead frame includes the lead frame connected to the semiconductor. A stress distribution shape portion for blocking or dispersing stress generated by heat from the semiconductor chip is provided in the vicinity of the bonding surface in contact with the chip or the bonding layer fixed to the surface of the wiring board, at the corner, or in the middle of the lead frame, There is provided a semiconductor device characterized in that thermal strain generated in the bonding layer by action is reduced.

このような半導体装置によれば、半導体チップの上面と配線基板との間を接合し、電流経路と、半導体チップが発生する熱を放熱する放熱経路を形成するリードフレームに対し、リードフレームを半導体チップまたは配線基板表面に固着する脆弱な接合層との接合面近傍、応力が集中する角部、もしくは熱応力による変形が生じるリードフレームの途中部分に、接合層あるいは角部にかかる応力を遮断あるいは分散させる応力分散形状部を設ける。接合面近傍に設けられた応力分散形状部は、接合層との接合面近傍にかかる応力を遮断あるいは分散させる。また、角部に設けられた応力分散形状部は、角部にかかる応力を分散させる。さらに、リードフレーム途中に設けられた応力分散形状部は、リードフレーム自体の熱変形効果によって接合層に及ぼす作用を吸収あるいは分散する。それぞれの応力分散形状部の作用、もしくは、これらの相乗作用によって、半導体チップの発熱によって生じる熱応力が、脆弱もしくは軟質な接合層に及ぼす応力効果を低減させる。   According to such a semiconductor device, the lead frame is a semiconductor with respect to the lead frame which joins between the upper surface of the semiconductor chip and the wiring substrate and forms a current path and a heat dissipation path for radiating heat generated by the semiconductor chip. Cut off the stress applied to the bonding layer or corner near the bonding surface with the weak bonding layer that adheres to the surface of the chip or wiring board, at the corner where stress is concentrated, or at the middle of the lead frame where deformation due to thermal stress occurs. A stress dispersion shape portion to be dispersed is provided. The stress distribution shape portion provided in the vicinity of the bonding surface blocks or disperses the stress applied in the vicinity of the bonding surface with the bonding layer. Moreover, the stress dispersion | distribution shape part provided in the corner | angular part disperse | distributes the stress concerning a corner | angular part. Furthermore, the stress distribution shape portion provided in the middle of the lead frame absorbs or disperses the action exerted on the bonding layer by the thermal deformation effect of the lead frame itself. By the action of each stress dispersion shape portion or a synergistic action thereof, the stress effect that the thermal stress generated by the heat generation of the semiconductor chip exerts on the fragile or soft bonding layer is reduced.

また、上記課題を解決するために、リードフレームが、前記半導体チップまたは前記配線基板表面に固着される接合面に対して、前記接合面の角部もしくは全周が面取りされていることを特徴とする半導体装置、が提供される。   In order to solve the above-mentioned problem, the lead frame is characterized in that corners or the entire circumference of the bonding surface are chamfered with respect to the bonding surface fixed to the surface of the semiconductor chip or the wiring board. A semiconductor device is provided.

このような半導体装置によれば、応力が集中するリードフレームの接合面に対する角部に関して、角部もしくは全周に応力を分散させる面取り加工を施す。このようにして、角部を除去することにより、応力が角部に集中するのを回避し、半導体チップの発熱によって生じる熱応力が及ぼす応力効果を低減させる。   According to such a semiconductor device, a chamfering process is performed to disperse the stress in the corner portion or the entire circumference with respect to the corner portion of the lead frame where the stress is concentrated. In this way, by removing the corners, the stress is prevented from concentrating on the corners, and the stress effect exerted by the thermal stress generated by the heat generation of the semiconductor chip is reduced.

また、上記課題を解決するために、リードフレームが、前記半導体チップの上面および配線基板上に接合されるスタッド状電極と、前記半導体チップ上面の前記スタッド状電極と前記配線基板上の前記スタッド状電極により前記半導体チップ上方に固定される導電板と、を具備し、前記スタッド状電極と前記半導体チップもしくは前記配線基板との間を接合して電気的配線を構成し、前記半導体チップあるいは前記配線基板に前記スタッド状電極を固着する接合層にかかる応力を遮断あるいは分散させる応力分散形状部を前記スタッド状電極もしくは前記導電板に設けたことを特徴とする半導体装置、が提供される。   In order to solve the above-mentioned problem, a lead frame is connected to the upper surface of the semiconductor chip and the wiring substrate, the stud-shaped electrode bonded to the upper surface of the semiconductor chip, the stud-shaped electrode on the upper surface of the semiconductor chip, A conductive plate fixed above the semiconductor chip by an electrode, and an electrical wiring is formed by joining between the stud-shaped electrode and the semiconductor chip or the wiring substrate, and the semiconductor chip or the wiring There is provided a semiconductor device characterized in that a stress distribution shape portion for interrupting or dispersing stress applied to a bonding layer for fixing the stud-like electrode to a substrate is provided on the stud-like electrode or the conductive plate.

このような半導体装置によれば、スタッド状電極と導電板とによってリードフレームの電気的配線および放熱経路が構成される。なお、このスタッド状電極もしくは導電板には、応力を遮断あるいは分散させる応力分散形状部が設けられている。   According to such a semiconductor device, the electrical wiring and the heat radiation path of the lead frame are configured by the stud-like electrode and the conductive plate. The stud-like electrode or conductive plate is provided with a stress dispersion shape portion that blocks or disperses stress.

これにより、応力を遮断あるいは応力の集中を回避し、半導体チップの発熱によって生じる熱応力が、脆弱もしくは軟質な接合層に及ぼす応力効果を低減させる。また、リードフレームをスタッド状電極と導電板の分離構造としたことにより、量産が容易になる。   As a result, the stress is blocked or the concentration of stress is avoided, and the stress effect that the thermal stress generated by the heat generation of the semiconductor chip exerts on the fragile or soft bonding layer is reduced. Moreover, mass production is facilitated by providing the lead frame with a structure in which the stud-like electrode and the conductive plate are separated.

また、本発明では上記問題を解決するために、リードフレームが、半導体チップ側の接合面と配線基板側の接合面とを接続するリードフレームの長手方向に対して水平に、高伝導性の非鉄材料と、高伝導性で低膨張係数を有する重金属材料の複数の異種金属が積層された構造をとることを特徴とする半導体装置、が提供される。   Further, in the present invention, in order to solve the above problem, the lead frame is a highly conductive non-ferrous metal in a horizontal direction with respect to the longitudinal direction of the lead frame connecting the bonding surface on the semiconductor chip side and the bonding surface on the wiring board side. There is provided a semiconductor device having a structure in which a material and a plurality of different kinds of heavy metal materials having high conductivity and low expansion coefficient are stacked.

このような半導体装置によれば、リードフレームの長手方向に対して水平に、線膨張係数の異なる異種金属が積層される。これにより、主にリードフレームの長手方向と配線基板の線膨張係数差を低減することが可能となり、接合層に対する熱応力が低減される。   According to such a semiconductor device, dissimilar metals having different linear expansion coefficients are stacked horizontally with respect to the longitudinal direction of the lead frame. As a result, it is possible to reduce the difference in the linear expansion coefficient between the longitudinal direction of the lead frame and the wiring board, thereby reducing the thermal stress on the bonding layer.

本発明に係る半導体装置は、リードフレームの接合層との接合面近傍や角部、リードフレーム途中などに応力を遮断あるいは分散させる応力分散形状部を設けることによって、応力効果が接合層に集中するのを防ぎ、脆弱もしくは軟質な接合層に関する応力作用を減じる。また、本発明は、リードフレームに部分的に応力分散形状部を設けるだけであるので、その放熱性を維持することができる。これにより、放熱性を損なうことなく高信頼性を確保することができるという利点がある。   In the semiconductor device according to the present invention, the stress effect is concentrated on the bonding layer by providing a stress distribution shape portion that blocks or disperses the stress in the vicinity of the bonding surface of the lead frame with the bonding layer, in the corner, or in the middle of the lead frame. And reduce stress effects on brittle or soft joint layers. Further, according to the present invention, the heat dissipating property can be maintained because the lead frame is only partially provided with the stress distribution shape portion. Thereby, there exists an advantage that high reliability can be ensured, without impairing heat dissipation.

また、リードフレームを低膨張係数の複数の異種金属を積層させた構造とすることによって、線膨張係数のミスマッチによる熱応力を低減させる。これにより、接合層に対する熱応力を低減させ、信頼性を向上させることができるという利点がある。   Further, by making the lead frame have a structure in which a plurality of dissimilar metals having a low expansion coefficient are laminated, thermal stress due to mismatch of linear expansion coefficients is reduced. Thereby, there exists an advantage that the thermal stress with respect to a joining layer can be reduced and reliability can be improved.

本発明において、半導体チップ上面あるいは配線基板上面との接合面近傍、角部、もしくはリードフレーム途中に、応力を遮断あるいは分散させる応力分散形状部を設けることにより、リードフレームを形成する剛的な導体に発生する熱応力作用を脆弱もしくは軟質な接合層に対して低減させる。応力分散形状部として、例えば、応力のかかる経路を遮断する溝状あるいはスリット状の形状や、応力のかかる方向を分散する曲面状の形状などが挙げられる。また、リードフレームを低膨張係数の異なる素材を積層させることによって、線膨張係数差を低減させ、接合層に対する熱応力を低減させる。なお、配線基板は、絶縁基板上に形成された回路パターンを備え、半導体チップの裏面からと、放熱経路であるリードフレームを介して伝わる半導体チップの熱の放熱を図る。   In the present invention, a rigid conductor that forms a lead frame by providing a stress distribution shape portion that blocks or disperses stress in the vicinity of the joint surface with the upper surface of the semiconductor chip or the upper surface of the wiring substrate, in the corner, or in the middle of the lead frame. This reduces the thermal stress effect generated in the fragile or soft bonding layer. Examples of the stress dispersion shape portion include a groove shape or a slit shape that blocks a path where stress is applied, and a curved shape that disperses a direction where stress is applied. Also, by laminating materials with different low expansion coefficients on the lead frame, the difference in linear expansion coefficient is reduced and the thermal stress on the bonding layer is reduced. The wiring board includes a circuit pattern formed on the insulating substrate, and radiates heat of the semiconductor chip transmitted from the back surface of the semiconductor chip through the lead frame that is a heat dissipation path.

まず、本発明が適用される半導体装置における配線形態について説明する。図１は、本発明を適用した半導体装置の概略構成を示す断面図である。
本発明が適用される半導体装置は、放熱のための放熱ベース３の上に接合する配線基板２上に半導体チップ１が固着され、単体モジュールが形成される。この半導体チップ１の表面電極は、はんだ層などの接合層によって接合するリードフレーム６を介して配線基板２上の回路パターンに接合する。さらに、このような構成の単体モジュールが外部ケース４に収納されるパッケージ構造がとられる。 First, a wiring configuration in a semiconductor device to which the present invention is applied will be described. FIG. 1 is a cross-sectional view showing a schematic configuration of a semiconductor device to which the present invention is applied.
In a semiconductor device to which the present invention is applied, a semiconductor chip 1 is fixed on a wiring substrate 2 bonded on a heat dissipation base 3 for heat dissipation, and a single module is formed. The surface electrode of the semiconductor chip 1 is bonded to a circuit pattern on the wiring board 2 via a lead frame 6 bonded by a bonding layer such as a solder layer. Further, a package structure in which the single module having such a configuration is accommodated in the outer case 4 is employed.

半導体チップ１は、パワーモジュールで、運転時（大電流通電時）において、大きな熱が発生するという特徴を有する。
配線基板２は、セラミックなどの絶縁材質で形成され、両面に図示しない金属層が形成されており、うち半導体チップ１が搭載される面の金属層は、回路パターンとして形成されている。また、配線基板２の半導体チップ１の非搭載面の金属層は、放熱ベース３に接合され、接合する半導体チップ１の裏面および放熱経路であるリードフレーム６より伝導される半導体チップ１の熱を放熱ベース３へ伝える。 The semiconductor chip 1 is a power module and has a feature that large heat is generated during operation (when a large current is applied).
The wiring board 2 is formed of an insulating material such as ceramic, and a metal layer (not shown) is formed on both surfaces, and the metal layer on the surface on which the semiconductor chip 1 is mounted is formed as a circuit pattern. Further, the metal layer on the non-mounting surface of the semiconductor chip 1 of the wiring board 2 is bonded to the heat dissipation base 3, and the heat of the semiconductor chip 1 conducted from the back surface of the semiconductor chip 1 to be bonded and the lead frame 6 that is the heat dissipation path. Tell the heat dissipation base 3.

放熱ベース３は、主として金属が用いられ、配線基板２を介して伝導された半導体チップ１の熱を放熱する。なお、放熱ベース３には、カーボンが用いられる場合もある。
外部ケース４は、モジュールを内部に収納するケースで、放熱ベース３の配線基板２が接合されていない面を露出させた状態で、上記の構成のモジュールを格納する。モジュールが複数収納される場合もある。 The heat dissipation base 3 is mainly made of metal and dissipates heat of the semiconductor chip 1 conducted through the wiring board 2. Note that carbon may be used for the heat dissipation base 3.
The outer case 4 is a case for housing the module therein, and stores the module having the above-described configuration in a state where the surface of the heat dissipation base 3 where the wiring board 2 is not bonded is exposed. Multiple modules may be stored.

上記のごとく構成されたモジュールの放熱ベース３を図示しないヒートシンクに固定することにより、放熱ベース３へ導かれた熱を効果的に放熱させる。
リードフレーム６は、図の例では、熱伝導性と導電性を兼ね備えたブロック状の良伝導体で形成されており、半導体チップ１の上面と配線基板２との間を接合する。また、図の例のブロック状リードフレーム６は、半導体チップ１の表面電極と接合して半導体チップ１上に突き出した構造をとる電極部６ａと、配線基板２の回路パターンと接合して配線基板２上に突き出した電極部６ｂと、電極部６ａと電極部６ｂとを接合して半導体チップ１および配線基板２上に配置されるはり部６ｃとを有する。ここで、リードフレーム６が接合層を介して半導体チップ１と接合する面をチップ接合面７、同様に配線基板２と接合する面を基板接合面８とする。また、チップ接合面７と基板接合面８とを接続する経路全体（電極部６ａ、電極部６ｂおよびはり部６ｃから構成される）を継ぎ手部とし、チップ接合面７と基板接合面８とを接続する方向をリードフレームの長手方向とする。 By fixing the heat dissipation base 3 of the module configured as described above to a heat sink (not shown), the heat guided to the heat dissipation base 3 is effectively dissipated.
In the example shown in the figure, the lead frame 6 is formed of a block-like good conductor having both thermal conductivity and conductivity, and joins the upper surface of the semiconductor chip 1 and the wiring substrate 2. Also, the block-shaped lead frame 6 in the example shown in the drawing is bonded to the surface electrode of the semiconductor chip 1 and protruded on the semiconductor chip 1 and to the circuit pattern of the wiring board 2 to be connected to the wiring board. 2 and a beam portion 6c arranged on the semiconductor chip 1 and the wiring substrate 2 by joining the electrode portion 6a and the electrode portion 6b. Here, a surface where the lead frame 6 is bonded to the semiconductor chip 1 via the bonding layer is referred to as a chip bonding surface 7, and similarly a surface where the lead frame 6 is bonded to the wiring substrate 2 is referred to as a substrate bonding surface 8. Further, the entire path connecting the chip bonding surface 7 and the substrate bonding surface 8 (comprising the electrode portion 6a, the electrode portion 6b, and the beam portion 6c) is used as a joint portion, and the chip bonding surface 7 and the substrate bonding surface 8 are connected to each other. The connecting direction is the longitudinal direction of the lead frame.

このようなリードフレーム６は、半導体チップ１の表面電極と配線基板２の回路パターンを電気的に接続する配線経路として機能するとともに、半導体チップ１の熱を配線基板２の回路パターンに伝える放熱経路として機能する。   Such a lead frame 6 functions as a wiring path for electrically connecting the surface electrode of the semiconductor chip 1 and the circuit pattern of the wiring board 2 and also dissipates heat of the semiconductor chip 1 to the circuit pattern of the wiring board 2. Function as.

本発明では、リードフレーム６のチップ接合面７あるいは基板接合面８の近傍、角部、あるいはリードフレーム６の途中に、半導体チップ１が発生する熱により生じる応力を遮断あるいは分散させる応力分散形状部を設ける。応力分散形状部は実施の形態に応じて異なるため、図１には図示せず、以下の個々の実施の形態の説明において詳細に説明する。   In the present invention, the stress distribution shape portion that blocks or disperses the stress generated by the heat generated by the semiconductor chip 1 in the vicinity of the chip bonding surface 7 or the substrate bonding surface 8 of the lead frame 6, in the corner, or in the middle of the lead frame 6. Is provided. Since the stress distribution shape portion varies depending on the embodiment, it is not shown in FIG. 1 and will be described in detail in the following description of each embodiment.

また、図に示した配線は、半導体チップ１の表面電極と配線基板との間の電流経路としての構成であるが、本発明は剛的な導体の応力作用を脆弱もしくは軟質の接合部分（接合層）に対して低減させる機能を付与するものであるから、図示した形式の配線形態に限定されず、例えば、半導体チップ１と接合される部分の他端を外部ケース４の外に張り出して外部電極とする構成、配線基板２上の回路パターン電極同士の配線などに関しても適用が可能であり、適用対象の接合物には限定を受けない。   In addition, the wiring shown in the figure is configured as a current path between the surface electrode of the semiconductor chip 1 and the wiring substrate. For example, the other end of the portion to be joined to the semiconductor chip 1 is projected outside the external case 4 and is externally provided. The present invention can also be applied to the configuration of electrodes, the wiring between circuit pattern electrodes on the wiring board 2, and the like, and there is no limitation on the joined object.

以下、本発明の実施の形態を図面を参照して詳細に説明する。本発明の実施の形態を示した図面では、図１に示した半導体装置のリードフレーム部分を取り出して示しているが、特に断らないかぎり、他の構成は図１と同様である。また、以下では、接合形式がはんだの例を挙げて説明するが、本発明は、接合材料が導電性接着材、あるいは、ろう材の場合、さらに超音波接合などによる直接拡散接合の形態をとる場合についても適用が可能である。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawing showing the embodiment of the present invention, the lead frame portion of the semiconductor device shown in FIG. 1 is taken out and shown, but the other configurations are the same as those in FIG. 1 unless otherwise specified. In the following description, the bonding type is described by taking an example of solder. However, in the case where the bonding material is a conductive adhesive or brazing material, the present invention takes the form of direct diffusion bonding by ultrasonic bonding or the like. It can also be applied to cases.

本発明の第１の実施の形態について説明する。図２は、本発明の第１の実施の形態の半導体装置のリードフレームの形状を示した側面図と底面図である。（Ａ）はリードフレームを横から見た側面図、（Ｂ）はリードフレームを下方（Ａ−Ａ’方向）から見た底面図である。図１と同じものには同じ番号を付し、説明は省略する。   A first embodiment of the present invention will be described. 2A and 2B are a side view and a bottom view showing the shape of the lead frame of the semiconductor device according to the first embodiment of the present invention. (A) is the side view which looked at the lead frame from the side, (B) is the bottom view which looked at the lead frame from the lower part (A-A 'direction). The same parts as those in FIG.

第１の実施の形態のリードフレーム６１は、リードフレームの接合面（チップ接合面７と基板接合面８）に関する角部に対して面取り加工が施された形状を有している。図の例のリードフレーム６１では、電極部６ａの角形のチップ接合面７の４角に対して面取り部９ａ、９ｂ、９ｃ、９ｄが設けられ、同様に、電極部６ｂの角形の基板接合面８の４角に対して面取り部９ａ’、９ｂ’、９ｃ’、９ｄ’が設けられている。また、電極部６ａ、６ｂの垂直方向に対しても角部の面取りが行われており、電極部６ａ、６ｂは、角部が取り除かれた棒状の形状をしている。   The lead frame 61 according to the first embodiment has a shape in which chamfering is performed on corner portions of the lead frame bonding surfaces (chip bonding surface 7 and substrate bonding surface 8). In the illustrated lead frame 61, chamfered portions 9a, 9b, 9c, and 9d are provided for the four corners of the rectangular chip bonding surface 7 of the electrode portion 6a. Similarly, the rectangular substrate bonding surface of the electrode portion 6b is provided. Chamfered portions 9 a ′, 9 b ′, 9 c ′, and 9 d ′ are provided for the four corners. Also, the corner portions are chamfered in the vertical direction of the electrode portions 6a and 6b, and the electrode portions 6a and 6b have a rod-like shape with the corner portions removed.

リードフレームは、はんだなどの延性傾向に富んだ軟質の導電材料により形成された接合層が、チップ接合面７および基板接合面８と、半導体チップ１もしくは配線基板２に挟み込まれ、互いが固着された状態で機能する。ヒートサイクルなどの実験から、半導体チップとリードフレームとの線膨張係数の差異で発生する熱応力作用で生じるせん断効果によって、特に角部に関して熱歪みによるはんだ接合層の疲労破壊が生じ易く、クラック進展の起点となることが知られている。   In the lead frame, a bonding layer formed of a soft conductive material having a high ductility tendency, such as solder, is sandwiched between the chip bonding surface 7 and the substrate bonding surface 8 and the semiconductor chip 1 or the wiring substrate 2 and fixed to each other. It functions in the state. From experiments such as heat cycle, the shear effect caused by the thermal stress caused by the difference in coefficient of linear expansion between the semiconductor chip and the lead frame tends to cause fatigue failure of the solder joint layer due to thermal strain, especially at the corners, and crack progress It is known to be the starting point of

第１の実施の形態のリードフレーム６１では、接合面に対して丸み付けなどの面取り加工を施した面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’を具備することで、角部における応力集中を回避することができ、接合層の疲労によるクラックの発生の危険性を低減させ、モジュールの信頼性を向上させることができる。   The lead frame 61 of the first embodiment includes chamfered portions 9a, 9b, 9c, 9d, 9a ′, 9b ′, 9c ′, and 9d ′ in which chamfering processing such as rounding is performed on the joint surface. Thus, stress concentration at the corners can be avoided, the risk of cracking due to fatigue of the bonding layer can be reduced, and the reliability of the module can be improved.

また、半導体チップの電極パターンは通常角型状であるため、上記の形状は有効接合面積を十分に保った状態で放熱、通電作用を損なうことなく、モジュールの信頼性を向上させることができる。   In addition, since the electrode pattern of the semiconductor chip is usually rectangular, the above-described shape can improve the reliability of the module without impairing heat dissipation and energization while maintaining a sufficient effective bonding area.

なお、上記では、接合面の角部近傍に対して面取りを行ったが、十分な有効接合面積が保てれば、面取りは接合面の全周に対して行われても良い。
次に、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態の半導体装置のリードフレームの形状を示した側面図である。図１、図２と同じものには同じ番号を付し、説明は省略する。 In the above description, the chamfering is performed on the vicinity of the corner portion of the bonding surface. However, the chamfering may be performed on the entire circumference of the bonding surface as long as a sufficient effective bonding area is maintained.
Next, a second embodiment of the present invention will be described. FIG. 3 is a side view showing the shape of the lead frame of the semiconductor device according to the second embodiment of the present invention. The same components as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof is omitted.

第２の実施の形態のリードフレーム６２は、電極部６ａのチップ接合面７の上方で接合面に近い位置に、チップ接合面７に対して水平方向に切り込みを入れてスリット部１０ａを形成している。また、図の例では、電極部６ｂの基板接合面８の上方近傍にも同様のスリット部１０ｂが形成されている。このスリット部１０ａ、１０ｂは、電極部の角部近傍の一部、あるいは、全周に対して、スリット部１０ａ、１０ｂ上方からかかる応力が下部へ伝達されるのを遮断するものである。さらに、図の例では、電極部に対して第１の実施の形態で適用された面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’も設けられている。   In the lead frame 62 of the second embodiment, a slit portion 10a is formed by cutting in the horizontal direction with respect to the chip joint surface 7 at a position close to the joint surface above the chip joint surface 7 of the electrode portion 6a. ing. In the example shown in the figure, a similar slit portion 10b is also formed near the upper portion of the substrate bonding surface 8 of the electrode portion 6b. The slit portions 10a and 10b block transmission of stress applied from above the slit portions 10a and 10b to the lower part of a part of the vicinity of the corners of the electrode portion or the entire circumference. Further, in the example shown in the figure, chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', and 9d' applied to the electrode portion in the first embodiment are also provided.

リードフレームは、良好に放熱を行うことが求められる性質上、十分な体積で固有の熱容量を稼ぐことが必要となる。この場合、半導体チップ１上方の電極部６ａは、半導体チップ１に固着した状態で下面のみが拘束を受ける。このため、熱変形が生じた場合自体の体積効果でチップ接合面７の外周部に対し、膨張時に圧縮応力、収縮時に引っ張り応力が過大に生じ、先に記したせん断作用との複合作用で動作上の寿命を損なう場合がある。   The lead frame is required to obtain a specific heat capacity with a sufficient volume due to the property that heat dissipation is required. In this case, only the lower surface of the electrode portion 6 a above the semiconductor chip 1 is restrained while being fixed to the semiconductor chip 1. Therefore, when thermal deformation occurs, the volume effect of the chip itself causes excessive compression stress at the time of expansion and tensile stress at the time of contraction to the outer peripheral portion of the chip bonding surface 7, and operates in a combined action with the shearing action described above. It may impair the upper lifespan.

加えて、半導体チップ１の下側の構成は、通常、線膨張係数の大きさが放熱ベース３＞配線基板２＞半導体チップ１の関係が成り立つ。このため、これらの間で上記の説明と同様の熱変形が生じるため、上側構造と下側構造が反発してそりを生じる状態が発生し、結果としてリードフレームと半導体チップ１との接合部に関する熱歪みが増大する場合がある。   In addition, the lower configuration of the semiconductor chip 1 generally has a relationship in which the coefficient of linear expansion is such that the heat dissipation base 3> the wiring board 2> the semiconductor chip 1. For this reason, since the same thermal deformation as described above occurs between them, the upper structure and the lower structure are repelled to cause warpage, resulting in a connection between the lead frame and the semiconductor chip 1. Thermal distortion may increase.

第２の実施の形態のリードフレーム６２では、チップ接合面７に近い位置にスリット部１０ａを具備することで電極部６ａの熱変形による応力効果を遮断し、接合部付近の剛性を下げることで接合部に及ぼす応力効果を減じる。同様に、基板接合面８に近い位置にスリット部１０ｂを具備することで、電極部６ｂにも同様の作用を生じさせる。その結果として、はんだ接合部の熱歪みを低減させることができ、モジュールの信頼性が向上する。さらに、第１の実施の形態の面取り部を設けることにより、角部に集中する応力を分散させ、モジュールの信頼性をさらに向上させることができる。   In the lead frame 62 of the second embodiment, the slit portion 10a is provided at a position close to the chip bonding surface 7, thereby blocking the stress effect due to thermal deformation of the electrode portion 6a and reducing the rigidity in the vicinity of the bonding portion. Reduce the stress effect on the joint. Similarly, by providing the slit portion 10b at a position close to the substrate bonding surface 8, the electrode portion 6b has the same effect. As a result, the thermal distortion of the solder joint can be reduced, and the reliability of the module is improved. Furthermore, by providing the chamfered portion of the first embodiment, it is possible to disperse the stress concentrated on the corner portion and further improve the reliability of the module.

また、スリットは底部形状が鋭角状の場合、却って直下の接合面が熱変形時の屈曲点となるおそれがあるので、底部を面取りしてＲ加工をすることによって、十分にそのような作用を緩和することが望ましい。   In addition, when the bottom shape of the slit is an acute angle shape, there is a possibility that the joint surface immediately below becomes a bending point at the time of thermal deformation. Therefore, by chamfering the bottom portion and performing R processing, such an effect can be sufficiently obtained. It is desirable to mitigate.

なお、この場合、スリットで応力効果が遮断された部分も、伝熱上の容量体としての機能は損なわず、有効に作用する。
次に、本発明の第３の実施の形態について説明する。図４は、本発明の第３の実施の形態の半導体装置のリードフレームの形状を示した側面図である。図１、図２、図３と同じものには同じ番号を付し、説明は省略する。 In this case, the portion where the stress effect is blocked by the slit also functions effectively without impairing the function as a capacitive body in heat transfer.
Next, a third embodiment of the present invention will be described. FIG. 4 is a side view showing the shape of the lead frame of the semiconductor device according to the third embodiment of the present invention. The same components as those in FIGS. 1, 2, and 3 are denoted by the same reference numerals, and description thereof is omitted.

第３の実施の形態のリードフレーム６３は、電極部６ａと電極部６ｂとを接続するはり部６ｃの電極部近傍に溝部１１ａ、１１ｂが設けられている。図の例では、さらに、上記の説明の面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’とスリット部１０ａ、１０ｂが設けられている。   The lead frame 63 of the third embodiment is provided with groove portions 11a and 11b in the vicinity of the electrode portion of the beam portion 6c that connects the electrode portion 6a and the electrode portion 6b. In the illustrated example, the chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', 9d' and the slit portions 10a, 10b described above are further provided.

溝部１１ａ、１１ｂは、はり部６ｃの長手方向に対して垂直に溝が形成される形状で、溝部１１ａは電極部６ａ側、溝部１１ｂは電極部６ｂ側に設けられる。溝部１１ａ、１１ｂによって、はり部６ｃの長手方向に生じる応力を低減させるばね効果を生じる。   The groove portions 11a and 11b are formed in a shape perpendicular to the longitudinal direction of the beam portion 6c. The groove portion 11a is provided on the electrode portion 6a side, and the groove portion 11b is provided on the electrode portion 6b side. The groove portions 11a and 11b produce a spring effect that reduces the stress generated in the longitudinal direction of the beam portion 6c.

リードフレームは、モジュールの熱変形時において、上記の説明の接合部近傍での応力作用に加え、中央のはり部６ｃを含めた全体で伸縮する作用がある。この伸縮作用が、結果として接合部分に関して偶力効果を生じさせ、応力作用を増大させる要因となる。   When the module is thermally deformed, the lead frame has an effect of expanding and contracting as a whole including the central beam portion 6c in addition to the stress action in the vicinity of the joint portion described above. This expansion / contraction action results in a couple effect on the joint portion, which increases the stress action.

第３の実施の形態のリードフレーム６３では、溝部１１ａ、１１ｂを設けることによって、はり部６ｃの長手方向にばね効果を生じさせることで偶力作用を減少させ、接合部に関する応力作用を減ずることで、信頼性を向上させることができる。また、ばね効果を生じさせるためには、電極部６ａ、６ｂに近いはり部６ｃの根元付近に溝部１１ａ、１１ｂを設けることが望ましい。さらに、第１の実施の形態の面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’とスリット部１０ａ、１０ｂを加えることにより、第１の実施の形態および第２の実施の形態の効果も相乗される。   In the lead frame 63 of the third embodiment, by providing the groove portions 11a and 11b, a spring effect is generated in the longitudinal direction of the beam portion 6c, thereby reducing the couple action and reducing the stress action regarding the joint portion. Thus, reliability can be improved. Moreover, in order to produce a spring effect, it is desirable to provide the groove parts 11a and 11b near the base of the beam part 6c close to the electrode parts 6a and 6b. Furthermore, by adding the chamfered portions 9a, 9b, 9c, 9d, 9a ′, 9b ′, 9c ′, 9d ′ and the slit portions 10a, 10b of the first embodiment, the first embodiment and the second embodiment are added. The effects of the embodiments are also synergistic.

なお、上記の説明では、溝部１１ａ、１１ｂを設けることによりばね効果を生じさせるとしたが、はり部６ｃに凸状あるいは凹状の曲げ加工を施すことにより、同様の効果を得ることができる。曲げ形状も、溝部１１ａ、１１ｂと同様に、はり部６ｃの根元付近に、はり部６ｃの長手方向に対して垂直に設けられる。また、リードフレーム６３が、電極部６ａ、６ｂおよびはり部６ｃから成る橋状の形状ではない場合には、全体の継ぎ手部の任意の位置に溝部１１ａ、１１ｂが設けられる。   In the above description, the spring effect is generated by providing the groove portions 11a and 11b. However, the same effect can be obtained by bending the beam portion 6c into a convex shape or a concave shape. Similarly to the groove portions 11a and 11b, the bent shape is also provided near the base of the beam portion 6c and perpendicular to the longitudinal direction of the beam portion 6c. Further, when the lead frame 63 does not have a bridge-like shape composed of the electrode portions 6a and 6b and the beam portion 6c, the groove portions 11a and 11b are provided at arbitrary positions of the entire joint portion.

次に、本発明の第４の実施の形態について説明する。図５は、本発明の第４の実施の形態の半導体装置のリードフレームの形状を示した上面図と側面図である。（Ａ）は、リードフレームを上方から見た上面図、（Ｂ）は横から見た側面図である。図１、図２と同じものには同じ番号を付し、説明は省略する。   Next, a fourth embodiment of the present invention will be described. FIG. 5 is a top view and a side view showing the shape of the lead frame of the semiconductor device according to the fourth embodiment of the present invention. (A) is a top view of the lead frame as viewed from above, and (B) is a side view as viewed from the side. The same components as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof is omitted.

第４の実施の形態のリードフレーム６４は、電極部６ａのチップ接合面７上方に段差状に削られた段差状肉抜き部１２ａが設けられ、電極部６ｂの基板接合面８上方に段差状肉抜き部１２ｂが設けられた形状を備える。図の例では、さらに、上記の説明の面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’も設けられている。段差状肉抜き部１２ａ、１２ｂでは、リードフレーム６４の電極部６ａ、６ｂの上方が、垂直方向に段差状に削られており、電極部６ａ、６ｂの体積が減少されている。   The lead frame 64 of the fourth embodiment is provided with a stepped portion 12a cut in a step shape above the chip bonding surface 7 of the electrode portion 6a, and a stepped shape above the substrate bonding surface 8 of the electrode portion 6b. It has a shape provided with a lightening portion 12b. In the illustrated example, the chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', and 9d' described above are also provided. In the stepped hollow portions 12a and 12b, the upper portions of the electrode portions 6a and 6b of the lead frame 64 are cut in a stepped shape in the vertical direction, and the volumes of the electrode portions 6a and 6b are reduced.

リードフレームでは、熱変形が生じた場合に、電極部６ａ、６ｂの形状による体積効果によって、応力作用が増大する。
第４の実施の形態では、電極部６ａ、６ｂに設けた段差状肉抜き部１２ａ、１２ｂによって電極部６ａ、６ｂの体積を減少させ、体積効果による応力作用を低減させることができる。さらに、体積が減少したことにより、剛性が低減され、はり部６ｃに起因して生じる応力効果をも低減させることができる。このように、偶力効果と体積効果の双方による応力作用を低減させることが可能であり、結果的にモジュールの信頼性を向上させることができる。さらに、第１の実施の形態の面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’が加えられたことにより、第１の実施の形態の効果も相乗される。 In the lead frame, when thermal deformation occurs, the stress action increases due to the volume effect due to the shape of the electrode portions 6a and 6b.
In the fourth embodiment, the volume of the electrode portions 6a and 6b can be reduced by the stepped thinned portions 12a and 12b provided in the electrode portions 6a and 6b, so that the stress action due to the volume effect can be reduced. Furthermore, since the volume is reduced, the rigidity is reduced, and the stress effect caused by the beam portion 6c can also be reduced. In this way, it is possible to reduce the stress action due to both the couple effect and the volume effect, and as a result, the reliability of the module can be improved. Furthermore, by adding the chamfered portions 9a, 9b, 9c, 9d, 9a ′, 9b ′, 9c ′, and 9d ′ of the first embodiment, the effects of the first embodiment are also synergized.

なお、図に示した構造は、モジュールの基板を含む下側構造との線膨張係数のミスマッチ傾向が非常に大きいか、外側部もしくは内側部に偏ってクラックが発生する傾向がある場合に、接合部に生じる応力作用をバランスさせ、部分的な応力集中を防ぐ作用を持ち、結果として実モジュールの寿命を向上させる効果も有する。   It should be noted that the structure shown in the figure is bonded when the mismatch tendency of the linear expansion coefficient with the lower structure including the module substrate is very large, or when the crack tends to occur on the outer side or the inner side. It has the effect of balancing the stress action generated in the part and preventing partial stress concentration, and as a result, improving the life of the actual module.

また、上記の説明の肉抜き形状は、段差状のほかに、接合面上方を直線状に削った形状あるいは曲線状に削った形状をとることもできる。以下、曲線状に削った肉抜き形状について説明する。   In addition to the stepped shape, the cutout shape described above may take a shape obtained by cutting the upper surface of the joint into a straight line or a curved shape. Hereinafter, the cut-out shape cut into a curved shape will be described.

図６は、本発明の第４の実施の形態の半導体装置のリードフレームの別の例を示した上面図と側面図である。（Ａ）は、リードフレームを上方から見た上面図、（Ｂ）は横から見た側面図である。図１、図２と同じものには同じ番号を付し、説明は省略する。   6A and 6B are a top view and a side view showing another example of the lead frame of the semiconductor device according to the fourth embodiment of the present invention. (A) is a top view of the lead frame as viewed from above, and (B) is a side view as viewed from the side. The same components as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof is omitted.

第４の実施の形態の別の例であるリードフレーム６５は、図５に示した段差状肉抜き部１２ａに替わって、電極部６ａの角形の１辺ごとに曲線状肉抜き部１３ａ、１３ｂ、１３ｃ、１３ｄが設けられている。同様に、段差状肉抜き部１２ｂに替わって、電極部６ｂの角形の１辺ごとに曲線状肉抜き部１３ａ’、１３ｂ’、１３ｃ’、１３ｄ’が設けられている。さらに、図の例では、電極部に対して第１の実施の形態で適用された面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’も設けられている。   A lead frame 65, which is another example of the fourth embodiment, replaces the stepped portion 12a shown in FIG. 5 with a curved portion 13a, 13b for each square side of the electrode portion 6a. , 13c, 13d are provided. Similarly, instead of the stepped thinned portion 12b, curved thinned portions 13a ', 13b', 13c ', and 13d' are provided for each square side of the electrode portion 6b. Further, in the example shown in the figure, chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', and 9d' applied to the electrode portion in the first embodiment are also provided.

このように形状を曲線状にした場合にも、段差状の場合と同様に、偶力効果と体積効果の双方による応力作用を低減させることが可能であり、結果的にモジュールの信頼性を向上させることができる。さらに、第１の実施の形態の面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’が加えられたことにより、第１の実施の形態の効果も相乗される。   Even when the shape is curved like this, it is possible to reduce the stress action due to both the couple effect and the volume effect, as in the case of the stepped shape, resulting in improved module reliability. Can be made. Furthermore, by adding the chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', 9d' of the first embodiment, the effects of the first embodiment are also synergized.

なお、図６の例の構造は、リードフレームをさらに柔構造にできるものであり、上側構造の主として体積効果による応力効果が接合部に影響する作用を低減させる効果を有する。   Note that the structure of the example of FIG. 6 can further make the lead frame a flexible structure, and has the effect of reducing the effect of the stress effect due to the volume effect of the upper structure mainly on the joint.

次に、本発明の第５の実施の形態について説明する。図７は、本発明の第５の実施の形態の半導体装置のリードフレームの形状を示した側面図である。図１、図２と同じものには同じ番号を付し、説明は省略する。   Next, a fifth embodiment of the present invention will be described. FIG. 7 is a side view showing the shape of the lead frame of the semiconductor device according to the fifth embodiment of the present invention. The same components as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof is omitted.

第５の実施の形態のリードフレーム６６は、電極部６ａ、６ｂ、あるいは、はり部６ｃに、ザグリ状あるいは突き抜け状の穴加工部１４ａ、１４ｂ、１４ｃが設けられた形状をとる。穴加工が施される位置は、上記の第２の実施の形態のスリット部、第３の実施の形態のはり部の溝部、あるいは第４の実施の形態の肉抜き部についての説明で指定された箇所に行われる。すなわち、チップ接合面７あるいは基板接合面８の上方の近い位置に穴加工部１４ａ、はり部６ｃの電極部６ａ、６ｂに近い根元の位置に穴加工部１４ｂ、あるいは、電極部６ａ、６ｂの上方の位置に穴加工部１４ｃが設けられる。さらに、図の例では、電極部に対して第１の実施の形態で適用された面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’も設けられている。   The lead frame 66 of the fifth embodiment has a shape in which counterbore-shaped or punched-out hole processed portions 14a, 14b, 14c are provided in the electrode portions 6a, 6b or the beam portion 6c. The position where the hole machining is performed is specified in the description of the slit portion of the second embodiment, the groove portion of the beam portion of the third embodiment, or the hollow portion of the fourth embodiment. To be done. That is, the hole processed portion 14a near the upper position of the chip bonding surface 7 or the substrate bonding surface 8 and the hole processed portion 14b or the electrode portions 6a, 6b at the base position close to the electrode portions 6a, 6b of the beam portion 6c. A hole processing portion 14c is provided at an upper position. Further, in the example shown in the figure, chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', and 9d' applied to the electrode portion in the first embodiment are also provided.

小容量モジュールの場合は、部材が小径化するため、上記の説明の第２から第４の実施の形態のリードフレームに関する外形の加工が困難な場合が生じる。そこで、第５の実施の形態のリードフレーム６６では、それぞれの作用が効果的に働く位置に穴加工を施す。この場合、穴形状は任意であるが、接合面近傍に関する加工について、固着対象が比較的脆弱な部材である場合、鋭角形状の部分が存在すると局所的な応力集中が伝達されるため、円形の加工を行うことが望ましい。   In the case of a small capacity module, since the diameter of the member is reduced, it may be difficult to process the outer shape of the lead frame according to the second to fourth embodiments described above. Therefore, in the lead frame 66 of the fifth embodiment, holes are drilled at positions where the respective actions are effective. In this case, the hole shape is arbitrary, but for processing related to the vicinity of the joint surface, if the object to be fixed is a relatively fragile member, local stress concentration is transmitted if there is an acute-angled portion, so a circular shape It is desirable to perform processing.

このように、接合部近傍の穴加工部１４ａである場合には、第２の実施の形態と同等の効果、はり部６ｃの根元付近の穴加工部１４ｂである場合には、第３の実施の形態と同等の効果、および電極部６ａ、６ｂの上方の穴加工部１４ｃである場合には、第４の実施の形態と同等の効果、を得ることができる。さらに、第１の実施の形態の面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’が加えられたことにより、第１の実施の形態の効果も相乗される。   Thus, in the case of the hole processing portion 14a near the joint portion, the same effect as in the second embodiment, and in the case of the hole processing portion 14b near the base of the beam portion 6c, the third embodiment. In the case of the hole machining part 14c above the electrode parts 6a and 6b, the same effect as that of the fourth embodiment can be obtained. Furthermore, by adding the chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', 9d' of the first embodiment, the effects of the first embodiment are also synergized.

なお、穴加工は、例えば、第２の実施の形態のスリット部に関する代用であればザグリ状の加工が望ましく、第３の実施の形態の溝部に関する代用であれば突き抜け状に近い加工が望ましい。   For example, if the hole processing is a substitute for the slit portion of the second embodiment, a counterbore shape is desirable, and if it is a substitute for the groove portion of the third embodiment, a punch-through processing is desirable.

次に、本発明の第６の実施の形態について説明する。図８は、本発明の第６の実施の形態の半導体装置のリードフレームの形状を示した側面図と底面図である。（Ａ）はリードフレームを横から見た側面図、（Ｂ）はリードフレームを下方から見た底面図である。図１、図２と同じものには同じ番号を付し、説明は省略する。さらに、図の例では、電極部に対して第１の実施の形態で適用された面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’も設けられている。   Next, a sixth embodiment of the present invention will be described. FIG. 8 is a side view and a bottom view showing the shape of the lead frame of the semiconductor device according to the sixth embodiment of the present invention. (A) is the side view which looked at the lead frame from the side, (B) is the bottom view which looked at the lead frame from the lower part. The same components as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof is omitted. Further, in the example shown in the figure, chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', and 9d' applied to the electrode portion in the first embodiment are also provided.

第６の実施の形態のリードフレーム６７は、電極部６ａについてチップ接合面７より上方を幅広の形状とし、同様に、電極部６ｂについて基板接合面８より上方を幅広の形状としている。さらに、図の例では、電極部に対して第１の実施の形態で適用された面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’も設けられている。   The lead frame 67 of the sixth embodiment has a wide shape above the chip bonding surface 7 with respect to the electrode portion 6a, and similarly has a wide shape above the substrate bonding surface 8 with respect to the electrode portion 6b. Further, in the example shown in the figure, chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', and 9d' applied to the electrode portion in the first embodiment are also provided.

このように、半導体チップ１の大きさにより決定されるチップ接合面７に対して、上方の部分を幅広の形状とすることにより、チップサイズ小径化に起因する発熱密度増大もしくはパターン、その他の要素で発生するジュール発熱源のような対象からの放熱効率を向上させることができる。この場合、熱源からの距離に従い伝熱有効面積を拡大する形状のため、熱流の広がり角が大きく取れ、結果、実施の熱抵抗が低減し、放熱効率が向上する。さらに、第１の実施の形態の面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’が加えられたことにより、第１の実施の形態の効果も相乗される。   In this way, by forming the upper portion with a wide shape with respect to the chip bonding surface 7 determined by the size of the semiconductor chip 1, an increase in heat generation density or pattern due to the reduction in the chip size diameter, and other factors It is possible to improve the heat radiation efficiency from the object such as the Joule heat source generated in the above. In this case, since the heat transfer effective area is expanded according to the distance from the heat source, the spread angle of the heat flow can be increased, and as a result, the implemented thermal resistance is reduced and the heat radiation efficiency is improved. Furthermore, by adding the chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', 9d' of the first embodiment, the effects of the first embodiment are also synergized.

また、上記の説明のように、リードフレームは良導体であることが必要であるが、一般に、良導性の材質は線膨張係数が大きくなる傾向が避けられない。そこで、応力を低減させるには、リードフレームの素材が低剛性であることが望ましい。   In addition, as described above, the lead frame needs to be a good conductor, but generally, a good conductivity material inevitably tends to have a large coefficient of linear expansion. Therefore, in order to reduce the stress, it is desirable that the material of the lead frame has low rigidity.

このために好適な材料としては銅、アルミニウムなどが挙げられる。これら高純度の非鉄材料に関しては、焼きなましにより材料が軟化する作用が顕著であるため、高温の熱処理をあらかじめストレスフリーで作用させ、軟化させることで降伏点応力が減少する性質を利用して見かけの剛性を低下させることが可能である。   For this purpose, suitable materials include copper and aluminum. For these high-purity non-ferrous materials, the effect of softening the material due to annealing is remarkable, so it is apparent that the high-temperature heat treatment is applied in a stress-free manner in advance, and the yield point stress is reduced by softening. It is possible to reduce the rigidity.

これにより、モジュール動作の熱変形時にリードフレーム部材内部応力が減じることで接合層への応力作用を低減し、結果としてはんだの歪み量が減少し、モジュールの寿命が向上する。   As a result, the stress acting on the bonding layer is reduced by reducing the internal stress of the lead frame member during the thermal deformation of the module operation. As a result, the amount of solder distortion is reduced and the life of the module is improved.

また、このような良伝導性の軟金属を焼鈍することで軟化させた材質を用いることによりリードフレームの剛性を低下させる手法と、上記の説明の第１、第２、第３、第４、第５および第６の実施の形態の形状を組み合わせることにより、さらに、接合層への応力作用を低減し、モジュールの信頼性を向上させることができる。   In addition, a method of reducing the rigidity of the lead frame by using a material softened by annealing such a highly conductive soft metal, and the first, second, third, fourth, By combining the shapes of the fifth and sixth embodiments, the stress action on the bonding layer can be further reduced, and the reliability of the module can be improved.

なお、モジュールの製作は熱履歴が作用する工程が多いため、品質の安定上、フルアニールした材質を用いることが望ましい。
また、本発明では、リードフレームの素材を低剛性にするばかりでなく、半導体チップあるいは配線基板などの低線膨張係数素材とリードフレームとの線膨張係数差によるバイメタル効果によって生じる熱応力を低減させるため、リードフレームに線膨張係数差を低減させる素材を用いる。 It should be noted that since the module is manufactured in many steps where a thermal history acts, it is desirable to use a fully annealed material in order to stabilize the quality.
In addition, the present invention not only makes the lead frame material low in rigidity, but also reduces the thermal stress caused by the bimetallic effect due to the difference in linear expansion coefficient between the low thermal expansion coefficient material such as a semiconductor chip or a wiring board and the lead frame. Therefore, a material that reduces the difference in linear expansion coefficient is used for the lead frame.

図９は、本発明の第７の実施の形態の半導体装置のリードフレームを示した側面図である。
第７の実施の形態のリードフレーム６８は、継ぎ手部（図の例では、はり部６ｃと、はり部６ｃと接続する電極部６ａ、６ｂの上部）に、異種素材積層層２１が設けられる。 FIG. 9 is a side view showing a lead frame of the semiconductor device according to the seventh embodiment of the present invention.
In the lead frame 68 of the seventh embodiment, the dissimilar material laminated layer 21 is provided at the joint portion (in the example shown in the figure, the beam portion 6c and the electrode portions 6a and 6b connected to the beam portion 6c).

異種素材積層層２１は、リードフレーム６８の長手方向に水平に、線膨張係数の異なる素材を積層した構成をとる。例えば、積層材として、高伝導性の銅もしくは銅合金、またはアルミニウムもしくはアルミニウム合金と、低線膨張係数のモリブデン、もしくはタングステンのいずれか一方、もしくは双方の銅合金との組み合わせを用いる。   The dissimilar material laminated layer 21 has a structure in which materials having different linear expansion coefficients are laminated horizontally in the longitudinal direction of the lead frame 68. For example, a highly conductive copper or copper alloy, or aluminum or an aluminum alloy and molybdenum or tungsten having a low linear expansion coefficient, or a combination of both copper alloys is used as the laminated material.

これにより、継ぎ手部の実質の線膨張係数を高伝導性の銅、アルミ材より低減させることができ、チップ接合面７に接する接合層あるいは基板接合面８に接する接合層の熱膨張とバランスをとることが可能となる。このように、主として、リードフレーム６８の長手方向と配線基板の線膨張係数差を低減させることで、結果的に接合層に対する熱応力を低減させ、信頼性を向上させることができる。なお、放熱、導電性の効果は減じることがない。   As a result, the substantial linear expansion coefficient of the joint portion can be reduced from that of highly conductive copper or aluminum, and the thermal expansion and balance of the bonding layer in contact with the chip bonding surface 7 or the bonding layer in contact with the substrate bonding surface 8 can be balanced. It is possible to take. Thus, mainly by reducing the difference in the linear expansion coefficient between the longitudinal direction of the lead frame 68 and the wiring board, the thermal stress on the bonding layer can be reduced as a result, and the reliability can be improved. Note that the effects of heat dissipation and conductivity are not reduced.

ここで、異種素材積層層２１の積層は、各層が強固に結合されていることが前提となる。この種の積層の形態は、互いの層が拡散された状態の直接結合状態であればよく、具体的には、部材加工前後の超音波接合または熱圧着、板状素材の熱間、冷間圧延による直接接合方法などがある。量産性の観点からは、異種材接合後に一括して打ち抜く成形が可能な後者が好適である。   Here, the lamination of the dissimilar material lamination layers 21 is based on the premise that the layers are firmly bonded. This type of layering may be a direct bonding state in which the layers are diffused. Specifically, ultrasonic bonding or thermocompression bonding before and after the member processing, hot or cold of the plate material There are direct joining methods by rolling. From the viewpoint of mass productivity, the latter, which can be formed by stamping together after dissimilar materials, is preferable.

直接接合方法によれば、比較的容易な加工で所望の機能を実現できるという特徴がある。例えば、モリブデン−銅−モリブデン−銅の４層の積層材を熱間圧延などで製造し、所望の長さと幅で各層が互いに接合された圧延材を打ち抜き、最後に側面部の肉抜き部を打ち抜き、もしくは研削加工することでリードフレーム６８を成形加工することができる。   The direct bonding method has a feature that a desired function can be realized by relatively easy processing. For example, a laminated material of four layers of molybdenum-copper-molybdenum-copper is manufactured by hot rolling or the like, and a rolled material in which each layer is bonded to each other with a desired length and width is punched. The lead frame 68 can be molded by punching or grinding.

さらに、第１の実施の形態の面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’が加えられたことにより、第１の実施の形態の効果も相乗される。また、上記の説明の第２、第３、第４、第５のおよび第６の実施の形態の継ぎ手部に、この異種素材積層層２１を設けることもでき、これにより、第２、第３、第４、第５のおよび第６の実施の形態による効果に異種素材積層層２１による線膨張係数差の低減効果を相乗させることができる。   Furthermore, by adding the chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', 9d' of the first embodiment, the effects of the first embodiment are also synergized. Further, the dissimilar material laminate layer 21 can be provided in the joint portion of the second, third, fourth, fifth and sixth embodiments described above, whereby the second, third, The effect of reducing the difference in linear expansion coefficient by the dissimilar material laminate layer 21 can be synergized with the effects of the fourth, fifth, and sixth embodiments.

また、上記の説明では、異種素材積層層２１を継ぎ手部に設けるとしたが、これを接合層と接する接合面との間に挿入することもできる。
図１０は、本発明の第８の実施の形態の半導体装置のリードフレームを示した側面図である。図９と同じものには同じ番号を付し、説明は省略する。 Further, in the above description, the dissimilar material laminated layer 21 is provided in the joint portion, but it can be inserted between the joining surface contacting the joining layer.
FIG. 10 is a side view showing the lead frame of the semiconductor device according to the eighth embodiment of the present invention. The same parts as those in FIG.

第８の実施の形態のリードフレーム６９は、図９に示した第７の実施の形態のリードフレーム６８に加えて、チップ電極面に接して異種素材積層層２２が設けられる。
異種素材積層層２２は、異種素材積層層２１と同様に、線膨張係数の異なる素材が積層されており、主として半導体チップとの間に生じる線膨張係数のミスマッチによる熱応力を低減させることができる。この場合、異種素材積層層２２は、半導体チップとの接合層に接するチップ接合面７側に重金属などの低い線膨張係数を有する素材を用い、その上に高伝導性の非鉄金属を積層する。例えば、チップ接合面７側に、モリブデン、タングステンもしくはそれらの一方を含有する銅合金を用い、その上部に銅もしくは銅合金、またはアルミニウムもしくはアルミニウム合金を積層する。 In addition to the lead frame 68 of the seventh embodiment shown in FIG. 9, the lead frame 69 of the eighth embodiment is provided with a different material laminated layer 22 in contact with the chip electrode surface.
The dissimilar material laminate layer 22, like the dissimilar material laminate layer 21, is laminated with materials having different linear expansion coefficients, and can reduce thermal stress caused mainly by mismatch of the linear expansion coefficients generated with the semiconductor chip. . In this case, the dissimilar material laminate layer 22 uses a material having a low linear expansion coefficient such as heavy metal on the chip joint surface 7 side in contact with the joint layer with the semiconductor chip, and a highly conductive non-ferrous metal is laminated thereon. For example, molybdenum, tungsten, or a copper alloy containing one of them is used on the chip bonding surface 7 side, and copper or copper alloy, or aluminum or aluminum alloy is laminated thereon.

このような構成をとることにより、配線基板に固着された半導体チップとリードフレーム６９界面の線膨張係数差を減じ、接合層にかかる熱応力を低減させ、半導体装置の信頼性を向上させる。加えて、第７の実施の形態の異種素材積層層２１が設けられることにより、接合相手材との熱応力の緩和作用に加え、配線基板とリードフレーム６９の線膨張係数差で生じる熱応力の接合部への応力作用を減じることができる。さらに、第１の実施の形態の面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’が加えられたことにより、第１の実施の形態の効果も相乗される。また、上記の説明の第２、第３、第４、第５のおよび第６の実施の形態の継ぎ手部に、この異種素材積層層２２を設けることもでき、これにより、第２、第３、第４、第５のおよび第６の実施の形態による効果に異種素材積層層２２による線膨張係数差の低減効果を相乗させることができる。   By adopting such a configuration, the difference in linear expansion coefficient between the semiconductor chip fixed to the wiring board and the lead frame 69 is reduced, the thermal stress applied to the bonding layer is reduced, and the reliability of the semiconductor device is improved. In addition, by providing the dissimilar material laminated layer 21 of the seventh embodiment, in addition to the effect of relaxing the thermal stress with the bonding partner material, the thermal stress generated by the difference in the linear expansion coefficient between the wiring board and the lead frame 69 can be reduced. The stress effect on the joint can be reduced. Furthermore, by adding the chamfered portions 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', 9d' of the first embodiment, the effects of the first embodiment are also synergized. Further, the dissimilar material laminated layer 22 can be provided in the joint portion of the second, third, fourth, fifth and sixth embodiments described above, whereby the second, third, The effect of reducing the difference in linear expansion coefficient by the heterogeneous material laminate layer 22 can be synergized with the effect of the fourth, fifth and sixth embodiments.

ここで、打ち抜き加工などで成形されたリードフレーム６９は、表面をニッケル（Ｎｉ）、ニッケル（Ｎｉ）／金（Ａｕ）などでコーティング処理することで、はんだの濡れ性を向上させることができる。加えて、鉛フリーはんだ接合を行う際には、Ｓｎの組成比が大きい特徴を有するＳｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｚｎ系、Ｓｎ−Ｂｉ系などの組成に対して、上述のコーティングを用いることでＳｎの拡散を防ぐバリアメタルとして機能する。この結果、Ｓｎ以外の微小含有成分の凝集を防ぎ、はんだの経時脆化による早期破壊を防ぎ、元来有する低サイクル疲労強度を保障するため、信頼性確保に有効な手段となる。   Here, the lead frame 69 formed by stamping or the like can improve the wettability of the solder by coating the surface with nickel (Ni), nickel (Ni) / gold (Au), or the like. In addition, when performing lead-free solder bonding, the composition of Sn—Ag, Sn—Ag—Cu, Sn—Zn, Sn—Bi, etc., which has the characteristics of a large Sn composition ratio, By using the above-mentioned coating, it functions as a barrier metal that prevents Sn diffusion. As a result, aggregation of minute components other than Sn is prevented, premature breakage due to solder embrittlement is prevented, and low cycle fatigue strength inherently is ensured, which is an effective means for ensuring reliability.

上記の説明では、半導体チップとの接合面側に異種素材積層層２２を設けるとしたが、配線基板上にメタライズされた回路パタンとしての機能を有する薄層部に対する接合を行う場合に関し、メタライズされる金属自体の熱膨張は母材であるセラミックなどの線膨張係数を反映した変形量となるため、基板接合面８側にも同様の異種素材積層層を設けることによって、接合層に対する信頼性を向上させることができる。この際、パタンは下地の絶縁層に比較して薄ければ薄いほど効果が生じるため、特に薄いメタライズ層、もしくは蒸着した金属薄膜をパタンとする構成に関しては有効である。   In the above description, the dissimilar material laminated layer 22 is provided on the bonding surface side with the semiconductor chip. However, regarding the case of bonding to a thin layer portion having a function as a circuit pattern metallized on the wiring board, the layer is metallized. The thermal expansion of the metal itself is a deformation amount reflecting the linear expansion coefficient of the base material such as ceramic. Therefore, by providing a similar dissimilar material laminated layer on the substrate bonding surface 8 side, the reliability of the bonding layer can be improved. Can be improved. At this time, since the pattern is more effective as the pattern is thinner than the underlying insulating layer, the pattern is particularly effective in the case of using a thin metallized layer or a deposited metal thin film as a pattern.

また、チップ接合面７に関して銅合金を用いた場合、銅のはんだ層内に拡散で生成されるＣｕ−Ｓｎ合金は脆性傾向が強く、上述の組成を有する鉛フリーはんだのため、延性傾向を劣化させる要因となるが、表面処理を行うことで、リードフレーム６９から図示しないはんだ層へのバリアメタルとして同様に作用し、信頼性向上に効果を奏する。   Further, when a copper alloy is used for the chip bonding surface 7, the Cu-Sn alloy produced by diffusion in the copper solder layer has a strong tendency to be brittle, and the lead-free solder having the above composition deteriorates the ductility tendency. However, by performing the surface treatment, it acts in the same manner as a barrier metal from the lead frame 69 to a solder layer (not shown), and is effective in improving reliability.

なお、表面処理は電解、無電解めっきもしくはスパッタなどの蒸着成膜のいずれでもよい。また、このような表面処理を第７の実施の形態のリードフレーム６８にも施すことで、実装品質の向上と鉛フリーはんだ接合時の信頼性を向上させることができる。   The surface treatment may be any of vapor deposition film formation such as electrolysis, electroless plating or sputtering. Further, by applying such a surface treatment to the lead frame 68 of the seventh embodiment, it is possible to improve mounting quality and reliability at the time of lead-free solder bonding.

以上の実施の形態では、リードフレームが平面状あるいはブロック状の一体構造で構成されている場合に、接合部にかかる応力を低減させることが可能な形状について説明したが、リードフレームを分離構造とすることもできる。   In the above embodiment, when the lead frame has a planar or block-like integrated structure, the shape that can reduce the stress applied to the joint has been described. However, the lead frame has a separation structure. You can also

次に、分離構造を有する第９の実施の形態について説明する。図１１は、本発明の第９の実施の形態の半導体装置の分離型リードフレームの形状を示した上面図と側面図である。（Ａ）は、リードフレームを上方から見た上面図、（Ｂ）は横から見た側面図である。   Next, a ninth embodiment having a separation structure will be described. 11A and 11B are a top view and a side view showing the shape of the separated lead frame of the semiconductor device according to the ninth embodiment of the present invention. (A) is a top view of the lead frame as viewed from above, and (B) is a side view as viewed from the side.

第９の実施の形態のリードフレーム７０は、電極部として機能するスタッド状電極１６ａ、１６ｂと、スタッド状電極１６ａおよびスタッド状電極１６ｂの間を接合する導電板１７と、導電板１７をスタッド状電極に固定するネジ１８ａ、１８ｂと、を具備する。   The lead frame 70 of the ninth embodiment includes stud-like electrodes 16a and 16b that function as electrode portions, a conductive plate 17 that joins between the stud-like electrode 16a and the stud-like electrode 16b, and a conductive plate 17 that is stud-like. And screws 18a and 18b for fixing to the electrodes.

スタッド状電極１６ａ、１６ｂは、熱伝導性と導電性を兼ね備えた良伝導体で形成されており、回転対称性を備えたスタッド状の形状を有し、下面は、半導体チップ１または配線基板２と接合層を介して接合し、上面は、ネジ１８ａ、１８ｂによって導電板１７と接する。図の例では、スタッド状電極１６ａは、チップ接合面７を介して半導体チップ１と接合し、ネジ１８ａによって導電板１７と接する。一方、スタッド状電極１６ｂは、基板接合面８を介して配線基板２と接合し、ネジ１８ｂによって導電板１７と接する。また、このスタッド状電極１６ａ、１６ｂは、上記の説明の電極部６ａ、６ｂと同様に熱応力に応じた作用が働くため、図の例では、第１の実施の形態で示した面取り部９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’、および第２の実施の形態のスリット部１０ａ、１０ｂが全周に対して設けられている。なお、図の例では、面取り形状、スリット形状を設けるとしたが、さらに、第４の実施の形態の肉抜き形状、あるいは、第５の実施の形態のように、所定の位置に穴形状を設けることもできる。また、小容量のモジュールであれば、第６の実施の形態と同様に、スタッド状電極１６ａ、１６ｂの上部を幅広にすることができる。このように、スタッド状電極１６ａ、１６ｂに第１、第２、第４、第５および第６の実施の形態の形状を備えることにより、スタッド状電極１６ａ、１６ｂによって接合層にかかる熱応力を低減させることができる。   The stud-like electrodes 16a and 16b are formed of a good conductor having both thermal conductivity and conductivity, have a stud-like shape having rotational symmetry, and the lower surface is the semiconductor chip 1 or the wiring board 2 The upper surface is in contact with the conductive plate 17 by screws 18a and 18b. In the example shown in the figure, the stud-like electrode 16a is joined to the semiconductor chip 1 via the chip joining surface 7, and is brought into contact with the conductive plate 17 by the screw 18a. On the other hand, the stud-like electrode 16b is joined to the wiring board 2 through the board joining surface 8, and is brought into contact with the conductive plate 17 by screws 18b. In addition, since the stud-like electrodes 16a and 16b act according to thermal stress in the same manner as the electrode portions 6a and 6b described above, the chamfered portion 9a shown in the first embodiment is shown in the example of the figure. , 9b, 9c, 9d, 9a ′, 9b ′, 9c ′, 9d ′, and the slit portions 10a, 10b of the second embodiment are provided for the entire circumference. In the example shown in the figure, the chamfered shape and the slit shape are provided. However, as in the fourth embodiment, the hole shape is formed at a predetermined position as in the fifth embodiment. It can also be provided. Further, if the module has a small capacity, the upper portions of the stud-like electrodes 16a and 16b can be widened as in the sixth embodiment. Thus, by providing the stud-like electrodes 16a, 16b with the shapes of the first, second, fourth, fifth and sixth embodiments, the thermal stress applied to the bonding layer by the stud-like electrodes 16a, 16b can be reduced. Can be reduced.

導電板１７は、スタッド状電極１６ａ、１６ｂと同様に、熱伝導性と導電性を兼ね備えた良伝導体で形成される。また、長手方向の端近傍に、ネジ１８ａ、１８ｂを挿入するネジ穴部１７ａ、１７ｂが設けられており、ネジ穴部１７ａ、１７ｂに挿入されるネジ１８ａ、１８ｂによってスタッド状電極１６ａ、１６ｂに固定される。この導電板１７は、上記の説明のはり部１６ｃと同様に、熱変形時に接合層に対して偶力効果を生じさせる。このため、図示していないが、第３の実施の形態と同様に、導電板１７のスタッド状電極１６ａ、１６ｂと接続する根元付近に溝形状、凸状または凹状に曲げられた曲げ形状を設けることができる。また、第６の実施の形態と同様に、スタッド状電極１６ａ、１６ｂと接続する根元付近に穴形状が形成されてもよい。このようにすることで、第３の実施の形態と同様に、偶力効果を低減させ、接合層に関する応力作用を減ずることができる。   The conductive plate 17 is formed of a good conductor having both thermal conductivity and conductivity, like the stud-like electrodes 16a and 16b. Further, screw holes 17a and 17b for inserting screws 18a and 18b are provided in the vicinity of the ends in the longitudinal direction, and the stud-like electrodes 16a and 16b are formed by the screws 18a and 18b inserted into the screw holes 17a and 17b. Fixed. This conductive plate 17 causes a couple effect on the bonding layer at the time of thermal deformation, like the beam portion 16c described above. Therefore, although not shown, a bent shape bent in a groove shape, a convex shape or a concave shape is provided in the vicinity of the root of the conductive plate 17 connected to the stud-like electrodes 16a and 16b, as in the third embodiment. be able to. Further, similarly to the sixth embodiment, a hole shape may be formed in the vicinity of the root connected to the stud-like electrodes 16a and 16b. By doing in this way, like the third embodiment, the couple effect can be reduced, and the stress action relating to the bonding layer can be reduced.

ネジ１８ａ、１８ｂは、導電板１７をスタッド状電極１６ａ、１６ｂに固定する。
このような構成の第９の実施の形態の分離型リードフレームでは、スタッド状電極１６ａ、導電板１７、スタッド状電極１６ｂという経路で、電気的配線が構成されるとともに、放熱が行われる。このとき、放熱経路であるスタッド状電極１６ａ、１６ｂには、第１の実施の形態の面取り形状、第２の実施の形態のスリット形状、第４の実施の形態の肉抜き形状、第５の実施の形態の穴形状、第６の実施の形態の上部幅広形状のいずれか１つまたは複数の形状が設けられており、導電板１７には第３の実施の形態の溝形状または曲げ形状、第６の実施の形態の穴形状のいずれか１つまたは複数が設けられる。これらの作用により、接合層にかかる応力効果を低減させ、モジュールの信頼性を向上させることができる。 The screws 18a and 18b fix the conductive plate 17 to the stud-like electrodes 16a and 16b.
In the separated lead frame of the ninth embodiment having such a configuration, electrical wiring is formed and heat is radiated along the path of the stud-like electrode 16a, the conductive plate 17, and the stud-like electrode 16b. At this time, the stud-shaped electrodes 16a and 16b, which are heat radiation paths, are provided with a chamfered shape according to the first embodiment, a slit shape according to the second embodiment, a hollow shape according to the fourth embodiment, and a fifth shape. One or more shapes of the hole shape of the embodiment and the upper wide shape of the sixth embodiment are provided, and the conductive plate 17 has a groove shape or a bent shape of the third embodiment, Any one or more of the hole shapes of the sixth embodiment are provided. By these actions, the stress effect on the bonding layer can be reduced and the reliability of the module can be improved.

さらに、スタッド状電極１６ａ、１６ｂ、および導電板１７を良伝導性の軟金属を焼鈍することで軟化させた材質で形成することにより、剛性を低減させ、応力効果を低減させてもよい。また、第７の実施の形態および第８の実施の形態に示したように、継ぎ手部あるいは接合面に接するように異種素材積層層を設け、線膨張係数差で生じる熱応力の低減や接合する接合相手材との熱応力の緩和作用を加えることもできる。   Furthermore, the stud-like electrodes 16a and 16b and the conductive plate 17 may be formed of a material softened by annealing a highly conductive soft metal, thereby reducing the rigidity and reducing the stress effect. Further, as shown in the seventh and eighth embodiments, a dissimilar material laminated layer is provided so as to be in contact with the joint portion or the joint surface to reduce or join the thermal stress generated by the difference in linear expansion coefficient. It is also possible to add a thermal stress relaxation effect with the bonding partner material.

なお、部材の製作においては、このように分離構造にすると、スタッド部の形状が回転対称性を有し切削などの都合がよいため、部品点数が増える反面、量産性を向上させることができる。また、導電板１７は、ネジ１８ａ、１８ｂにより固定されるが、図に示したように、ネジ穴部１７ａ、１７ｂを縦溝状につけることで、はんだなどの接合実装時の位置決めを厳密にしなくても組み立てが可能であり、作業性を向上させることができる。   In the manufacture of the member, when the separation structure is used as described above, the shape of the stud portion is rotationally symmetric and convenient for cutting and the like. Therefore, the number of parts increases, but mass productivity can be improved. The conductive plate 17 is fixed by screws 18a and 18b. However, as shown in the figure, the screw holes 17a and 17b are formed in a vertical groove shape so that the positioning at the time of joint mounting of solder or the like can be strictly performed. Assembly is possible without it, and workability can be improved.

また、上記の説明では、半導体チップ１が１つの単体モジュール構成の場合について説明したが、本発明は、複数のモジュールから構成される場合についても適用することができる。   In the above description, the case where the semiconductor chip 1 has a single module configuration has been described. However, the present invention can also be applied to a case where the semiconductor chip 1 includes a plurality of modules.

以下、第９の実施の形態を複数モジュールから成る構成に適用した場合について説明する。図１２は、本発明の第１０の実施の形態の分離型リードフレームの形状を示す上面図である。図１１と同じものには同じ番号を付し、説明は省略する。図１２は、並列接続構成の例である。   Hereinafter, a case where the ninth embodiment is applied to a configuration including a plurality of modules will be described. FIG. 12 is a top view showing the shape of the separated lead frame according to the tenth embodiment of the present invention. The same components as those in FIG. 11 are denoted by the same reference numerals, and description thereof is omitted. FIG. 12 is an example of a parallel connection configuration.

第１０の実施の形態では、並列に接続される半導体チップ１ａと半導体チップ１ｂが同一装置内に配置されている。半導体チップ１ａは、スタッド状電極１６ａに接合し、スタッド状電極１６ａと配線パターン２ａに接合するスタッド電極１６ｂとが、導電板１７によって接続されて配線が行われる。半導体チップ１ｂは、スタッド状電極１６ｃに接合し、スタッド状電極１６ｃと配線パターン２ｂに接合するスタッド電極１６ｄとが、共通の導電板１７によって接続されて、配線が行われる。導電板１７は、２つの半導体チップ１ａ、１ｂに共通で、半導体チップ１ａに接合するスタッド状電極１６ａ、スタッド状電極１６ｂ、および半導体チップ１ｂに接合するスタッド状電極１６ｃ、スタッド状電極１６ｄに、それぞれネジ１８ａ、１８ｂ、１８ｃ、１８ｄによって固定される。   In the tenth embodiment, the semiconductor chip 1a and the semiconductor chip 1b connected in parallel are arranged in the same apparatus. The semiconductor chip 1a is joined to the stud-like electrode 16a, and the stud-like electrode 16a and the stud electrode 16b joined to the wiring pattern 2a are connected by the conductive plate 17 for wiring. The semiconductor chip 1b is joined to the stud-like electrode 16c, and the stud-like electrode 16c and the stud electrode 16d joined to the wiring pattern 2b are connected by the common conductive plate 17, and wiring is performed. The conductive plate 17 is common to the two semiconductor chips 1a and 1b. The stud-like electrode 16a and the stud-like electrode 16b joined to the semiconductor chip 1a, and the stud-like electrode 16c and the stud-like electrode 16d joined to the semiconductor chip 1b. It is fixed by screws 18a, 18b, 18c and 18d, respectively.

このように、半導体チップが並列接続される場合、導電板１７を共通にして、配線を行うことができる。   Thus, when the semiconductor chips are connected in parallel, wiring can be performed with the conductive plate 17 in common.

本発明を適用した半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device to which this invention is applied. 本発明の第１の実施の形態の半導体装置のリードフレームの形状を示した側面図と底面図である。FIG. 4 is a side view and a bottom view showing the shape of the lead frame of the semiconductor device according to the first embodiment of the present invention. 本発明の第２の実施の形態の半導体装置のリードフレームの形状を示した側面図である。It is the side view which showed the shape of the lead frame of the semiconductor device of the 2nd Embodiment of this invention. 本発明の第３の実施の形態の半導体装置のリードフレームの形状を示した側面図である。It is the side view which showed the shape of the lead frame of the semiconductor device of the 3rd Embodiment of this invention. 本発明の第４の実施の形態の半導体装置のリードフレームの形状を示した上面図と側面図である。FIG. 10 is a top view and a side view showing the shape of a lead frame of a semiconductor device according to a fourth embodiment of the present invention. 本発明の第４の実施の形態の半導体装置のリードフレームの別の例を示した上面図と側面図である。It is the top view and side view which showed another example of the lead frame of the semiconductor device of the 4th Embodiment of this invention. 本発明の第５の実施の形態の半導体装置のリードフレームの形状を示した側面図である。It is the side view which showed the shape of the lead frame of the semiconductor device of the 5th Embodiment of this invention. 本発明の第６の実施の形態の半導体装置のリードフレームの形状を示した側面図と底面図である。It is the side view and bottom view which showed the shape of the lead frame of the semiconductor device of the 6th Embodiment of this invention. 本発明の第７の実施の形態の半導体装置のリードフレームを示した側面図である。It is the side view which showed the lead frame of the semiconductor device of the 7th Embodiment of this invention. 本発明の第８の実施の形態の半導体装置のリードフレームを示した側面図である。It is the side view which showed the lead frame of the semiconductor device of the 8th Embodiment of this invention. 本発明の第９の実施の形態の半導体装置の分離型リードフレームの形状を示した上面図と側面図である。It is the top view and side view which showed the shape of the isolation | separation type lead frame of the semiconductor device of the 9th Embodiment of this invention. 本発明の第１０の実施の形態の分離型リードフレームの形状を示す上面図である。It is a top view which shows the shape of the separated type lead frame of the 10th Embodiment of this invention. 従来のパワーモジュールを実装した半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which mounted the conventional power module.

符号の説明Explanation of symbols

１ 半導体チップ
２ 配線基板
３ 放熱ベース
４ 外部ケース
６ リードフレーム
６ａ、６ｂ 電極部
６ｃ はり部
７ チップ接合面
８ 基板接合面
９ａ、９ｂ、９ｃ、９ｄ、９ａ’、９ｂ’、９ｃ’、９ｄ’ 面取り部
１０ａ、１０ｂ スリット部
１１ａ、１１ｂ 溝部
１２ａ、１２ｂ 段差状肉抜き部
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ａ’、１３ｂ’、１３ｃ’、１３ｄ’ 曲線状肉抜き部
１４ａ 穴加工部（スリット部）
１４ｂ 穴加工部（はり部）
１４ｃ 穴加工部（肉抜き部）
１６ａ、１６ｂ スタッド状電極
１７ 導電板
１７ａ、１７ｂ ネジ穴部（導電板）
１８ａ、１８ｂ ネジ
２１、２２ 異種素材積層層
６１ リードフレーム（第１の実施の形態）
６２ リードフレーム（第２の実施の形態）
６３ リードフレーム（第３の実施の形態）
６４ リードフレーム（第４の実施の形態）
６５ リードフレーム（第４の実施の形態の別の例）
６６ リードフレーム（第５の実施の形態）
６７ リードフレーム（第６の実施の形態）
６８ リードフレーム（第７の実施の形態）
６９ リードフレーム（第８の実施の形態）
７０ 分離型リードフレーム（第９の実施の形態）
DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Wiring board 3 Radiation base 4 Outer case 6 Lead frame 6a, 6b Electrode part 6c Beam part 7 Chip joint surface 8 Substrate joint surface 9a, 9b, 9c, 9d, 9a ', 9b', 9c ', 9d' Chamfered portion 10a, 10b Slit portion 11a, 11b Groove portion 12a, 12b Stepped portion 13a, 13b, 13c, 13d, 13a ', 13b', 13c ', 13d' Curved portion 14a Hole processing portion (slit portion) )
14b Hole processing part (beam part)
14c Hole processing part (thickening part)
16a, 16b Stud electrode 17 Conductive plate 17a, 17b Screw hole (conductive plate)
18a, 18b Screw 21, 22 Dissimilar material laminated layer 61 Lead frame (first embodiment)
62 Lead frame (second embodiment)
63 Lead frame (third embodiment)
64 Lead frame (fourth embodiment)
65 Lead frame (another example of the fourth embodiment)
66 Lead frame (fifth embodiment)
67 Lead frame (sixth embodiment)
68 Lead frame (seventh embodiment)
69 Lead frame (8th embodiment)
70 Separate type lead frame (9th embodiment)

Claims (22)

半導体チップの上面と配線基板との間を平板状あるいはブロック状のリードフレームによって接合してなる半導体装置において、
前記リードフレームは、前記リードフレームを前記半導体チップまたは前記配線基板表面に固着する接合層と接する接合面近傍、角部、もしくは前記リードフレーム途中に前記半導体チップからの熱によって生じる応力を遮断あるいは分散させる応力分散形状部を設け、前記応力の作用によって前記接合層に生じる熱歪みを低減させることを特徴とする半導体装置。 In a semiconductor device in which the upper surface of a semiconductor chip and a wiring board are joined by a flat or block lead frame,
The lead frame blocks or disperses stress generated by heat from the semiconductor chip in the vicinity of the bonding surface, in contact with the bonding layer that fixes the lead frame to the surface of the semiconductor chip or the wiring substrate, or in the middle of the lead frame. A semiconductor device characterized by providing a stress distribution shape portion to reduce thermal strain generated in the bonding layer by the action of the stress. 前記リードフレームは、前記応力分散形状部として、前記接合面に関する角部もしくは全周が面取りされていることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the lead frame is chamfered at the corner portion or the entire circumference with respect to the joint surface as the stress dispersion shape portion. 前記リードフレームは、前記応力分散形状部として、前記接合面近傍の全周もしくは角部近傍に前記接合面に対して水平方向に切り込みを入れたスリット形状を有することを特徴とする請求項１記載の半導体装置。   2. The lead frame according to claim 1, wherein the lead frame has a slit shape in which a cut is made in a horizontal direction with respect to the joint surface around the joint surface or in the vicinity of the corner portion as the stress dispersion shape portion. Semiconductor device. 前記リードフレームは、前記応力分散形状部として、前記リードフレーム途中に、前記リードフレームの長手方向に対して垂直方向に溝状に削られた溝形状、あるいは、凸状もしくは凹状に曲げられた曲げ形状を有することを特徴とする請求項１記載の半導体装置。   The lead frame has a groove shape that is cut into a groove shape in the direction perpendicular to the longitudinal direction of the lead frame, or a bent shape that is bent into a convex shape or a concave shape, as the stress distribution shape portion. The semiconductor device according to claim 1, wherein the semiconductor device has a shape. 前記リードフレームは、前記応力分散形状部として、前記接合面から上方の部分の一部もしくは全周が段差状、直線状もしくは曲線状に肉抜きされた肉抜き形状を有することを特徴とする請求項１記載の半導体装置。   The lead frame has, as the stress distribution shape portion, a hollow shape in which a part or the entire periphery of the upper portion from the joint surface is thinned into a stepped shape, a linear shape, or a curved shape. Item 14. A semiconductor device according to Item 1. 前記リードフレームは、前記応力分散形状部として、前記接合面近傍、もしくは前記リードフレーム途中に突き抜けもしくはザグリ状に穴が形成された穴あき形状を有することを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the lead frame has a perforated shape in the vicinity of the joint surface or in the middle of the lead frame or a hole formed in a counterbore shape as the stress distribution shape portion. . 前記穴あき形状の前記応力分散形状部は、前記接合面近傍で前記接合面に対して水平方向もしくは前記リードフレーム途中で前記リードフレームの長手方向に対して垂直方向、あるいはその双方に設けられることを特徴とする請求項６記載の半導体装置。   The perforated stress distribution portion is provided in the vicinity of the joint surface in the horizontal direction with respect to the joint surface, in the middle of the lead frame, in the direction perpendicular to the longitudinal direction of the lead frame, or both. The semiconductor device according to claim 6. 前記リードフレームの材質が、電気的および熱的に良伝導性の軟金属からなり、前記材質を焼鈍することで軟化させたことを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a material of the lead frame is made of a soft metal having good electrical and thermal conductivity, and the material is softened by annealing. 前記リードフレームは、前記接合面から上方を前記接合面より幅広にしたことを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the lead frame is wider than the joint surface above the joint surface. 前記リードフレームは、高伝導性の非鉄材料と、高伝導性で低膨張係数を有する重金属材料の複数の異種金属が積層された構成をとることを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the lead frame has a configuration in which a high conductivity non-ferrous material and a plurality of different kinds of heavy metal materials having a high conductivity and a low expansion coefficient are stacked. 半導体チップの上面と配線基板との間を平板状あるいはブロック状のリードフレームによって接合してなる半導体装置において、
前記リードフレームは、前記半導体チップまたは前記配線基板表面に固着される接合面に対して、前記接合面の角部もしくは全周が面取りされていることを特徴とする半導体装置。 In a semiconductor device in which the upper surface of a semiconductor chip and a wiring board are joined by a flat or block lead frame,
The semiconductor device according to claim 1, wherein the lead frame has chamfered corners or the entire circumference of the bonding surface with respect to the bonding surface fixed to the surface of the semiconductor chip or the wiring substrate. 半導体チップの上面と配線基板との間をリードフレームによって接合してなる半導体装置において、
前記リードフレームは、
前記半導体チップの上面および配線基板上に接合されるスタッド状電極と、
前記半導体チップの上面の前記スタッド状電極と前記配線基板上の前記スタッド状電極により前記半導体チップ上方に固定される導電板と、
を具備し、前記スタッド状電極と前記半導体チップもしくは前記配線基板との間を接合して電気的配線を構成し、前記半導体チップあるいは前記配線基板に前記スタッド状電極を固着する接合層にかかる応力を遮断あるいは分散させる応力分散形状部を前記スタッド状電極もしくは前記導電板に設けたことを特徴とする半導体装置。 In a semiconductor device in which the upper surface of a semiconductor chip and a wiring board are joined by a lead frame,
The lead frame is
A stud-like electrode bonded to the upper surface of the semiconductor chip and the wiring board;
A conductive plate fixed above the semiconductor chip by the stud-like electrode on the upper surface of the semiconductor chip and the stud-like electrode on the wiring board;
A stress applied to a bonding layer for bonding the stud-shaped electrode and the semiconductor chip or the wiring substrate to form an electrical wiring, and fixing the stud-shaped electrode to the semiconductor chip or the wiring substrate. A semiconductor device characterized in that a stress distribution shape portion that blocks or disperses is provided on the stud-like electrode or the conductive plate. 複数の前記半導体チップもしくは前記配線基板上に前記スタッド状電極に単一の前記導電板を固定することで配線を行うことを特徴とする請求項１２記載の半導体装置。   13. The semiconductor device according to claim 12, wherein wiring is performed by fixing the single conductive plate to the stud-like electrode on the plurality of semiconductor chips or the wiring substrate. 前記導電板あるいは前記スタッド状電極の材質が、電気的および熱的に良伝導性の軟金属からなり、前記材質を焼鈍することで軟化させたことを特徴とする請求項１２記載の半導体装置。   13. The semiconductor device according to claim 12, wherein a material of the conductive plate or the stud-like electrode is a soft metal having good electrical and thermal conductivity, and the material is softened by annealing. 前記スタッド状電極は、前記応力分散形状部として、前記半導体チップの上面もしくは前記配線基板の上面に接合される接合面に関する角部もしくは全周が面取りされた面取り形状、前記接合面近傍の全周もしくは角部近傍に前記接合面に対して水平方向が削られたスリット形状、前記接合面から上方の部分の一部もしくは全周が段差状、直線状もしくは曲線状に肉抜きされた肉抜き形状、前記接合面近傍に突き抜けもしくはザグリ状に穴が形成された穴あき形状、あるいは、前記接合面から上方を前記接合面より幅広にした幅広形状を有することを特徴とする請求項１２記載の半導体装置。   The stud-like electrode has, as the stress distribution shape portion, a chamfered shape in which corners or the entire circumference of the bonding surface bonded to the upper surface of the semiconductor chip or the upper surface of the wiring board are chamfered, and the entire circumference in the vicinity of the bonding surface. Alternatively, a slit shape in which the horizontal direction with respect to the joint surface is cut in the vicinity of the corner, and a part of or the entire circumference of the upper part from the joint surface is stepped, straightened, or curved. 13. The semiconductor according to claim 12, wherein the semiconductor has a perforated shape in which a hole is formed in the vicinity of the joint surface or a counterbore, or a wide shape in which the upper side from the joint surface is wider than the joint surface. apparatus. 前記導電板は、前記応力分散形状部として、前記スタッド状電極との接続部近傍が前記導電板の長手方向に対して垂直方向に溝状に削られた溝形状、凸状もしくは凹状に曲げられた曲げ形状、あるいは、突き抜けもしくはザグリ状に穴が形成された穴あき形状を有することを特徴とする請求項１２記載の半導体装置。   The conductive plate is bent into a groove shape, convex shape or concave shape in which the vicinity of the connecting portion with the stud-like electrode is cut into a groove shape in a direction perpendicular to the longitudinal direction of the conductive plate as the stress dispersion shape portion. 13. The semiconductor device according to claim 12, wherein the semiconductor device has a bent shape or a perforated shape in which a hole is formed in a penetrating or counterbore shape. 前記導電板および／または前記スタッド状電極は、高伝導性の非鉄材料と、高伝導性で低膨張係数を有する重金属材料の複数の異種金属が積層された構成をとることを特徴とする請求項１２記載の半導体装置。   The conductive plate and / or the stud-like electrode has a configuration in which a high conductivity non-ferrous material and a plurality of dissimilar metals of high conductivity and a heavy metal material having a low expansion coefficient are laminated. 12. The semiconductor device according to 12. 前記導電板および／または前記スタッド状電極の材質は、銅もしくは銅合金、
またはアルミニウムもしくはアルミニウム合金、
およびモリブデンもしくはタングステンもしくはそれらの一方もしくは双方を含有する銅合金であることを特徴とする請求項１２記載の半導体装置。 The material of the conductive plate and / or the stud-like electrode is copper or a copper alloy,
Or aluminum or aluminum alloy,
13. The semiconductor device according to claim 12, wherein the semiconductor device is a copper alloy containing molybdenum or tungsten or one or both of them. 半導体チップの上面と配線基板との間を平板状あるいはブロック状のリードフレームによって接合してなる半導体装置において、
前記リードフレームは、前記半導体チップ側の接合面と前記配線基板側の接合面とを接続する前記リードフレームの長手方向に対して水平に、高伝導性の非鉄材料と、高伝導性で低膨張係数を有する重金属材料の複数の異種金属が積層された構造をとることを特徴とする半導体装置。 In a semiconductor device in which the upper surface of a semiconductor chip and a wiring board are joined by a flat or block lead frame,
The lead frame has a high conductivity non-ferrous material and a high conductivity and low expansion horizontally with respect to the longitudinal direction of the lead frame connecting the bonding surface on the semiconductor chip side and the bonding surface on the wiring board side. A semiconductor device having a structure in which a plurality of dissimilar metals of a heavy metal material having a coefficient are stacked. 前記リードフレームは、前記接合面に接して、高伝導性の非鉄材料と、高伝導性で低膨張係数を有する重金属材料の複数の異種素材が積層された異種素材積層層が挿入されることを特徴とする請求項１９記載の半導体装置。   The lead frame is in contact with the joint surface, and is inserted with a dissimilar material laminate layer in which a plurality of dissimilar materials of a highly conductive non-ferrous material and a heavy metal material having a high conductivity and a low expansion coefficient are stacked. 20. The semiconductor device according to claim 19, wherein: 前記リードフレームの材質は、銅もしくは銅合金、
またはアルミニウムもしくはアルミニウム合金、
およびモリブデンもしくはタングステンもしくはそれらの一方もしくは双方を含有する銅合金であることを特徴とする請求項１９記載の半導体装置。 The lead frame material is copper or copper alloy,
Or aluminum or aluminum alloy,
20. The semiconductor device according to claim 19, which is a copper alloy containing molybdenum or tungsten or one or both of them. 前記リードフレームは、ニッケル（Ｎｉ）、ニッケル・金（Ｎｉ／Ａｕ）でコーティングされることを特徴とする請求項１９記載の半導体装置。
20. The semiconductor device according to claim 19, wherein the lead frame is coated with nickel (Ni) or nickel / gold (Ni / Au).
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