JP4885046B2 - Power semiconductor module - Google Patents
Power semiconductor module Download PDFInfo
- Publication number
- JP4885046B2 JP4885046B2 JP2007111578A JP2007111578A JP4885046B2 JP 4885046 B2 JP4885046 B2 JP 4885046B2 JP 2007111578 A JP2007111578 A JP 2007111578A JP 2007111578 A JP2007111578 A JP 2007111578A JP 4885046 B2 JP4885046 B2 JP 4885046B2
- Authority
- JP
- Japan
- Prior art keywords
- plate
- electrode
- circuit
- gate electrode
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 229910052751 metal Inorganic materials 0.000 claims description 42
- 239000002184 metal Substances 0.000 claims description 42
- 125000006850 spacer group Chemical group 0.000 claims description 27
- 239000011810 insulating material Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 17
- 239000011347 resin Substances 0.000 claims description 10
- 229920005989 resin Polymers 0.000 claims description 10
- 239000000919 ceramic Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000000843 powder Substances 0.000 claims description 2
- 238000007789 sealing Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 229910000881 Cu alloy Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- -1 and the like Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/84801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
本発明は、半導体スイッチング素子と還流ダイオードとが一体化された電力用半導体モジュールに関し、特に配線インダクタンスを低減した配線構造を有する半導体スイッチング素子と還流ダイオードとが一体化された電力用半導体モジュールに関するものである。 The present invention relates to a power semiconductor module in which a semiconductor switching element and a free wheel diode are integrated, and particularly to a power semiconductor module in which a semiconductor switching element having a wiring structure with reduced wiring inductance and a free wheel diode are integrated. It is.
電気自動車や産業用機器に用いられているモータの駆動装置であるインバータ装置等には、小型軽量化が要求されている。かかる駆動装置では、直流からモータを駆動する交流を得るために、大電流を高速スイッチングする必要があり、主に、IGBT(Insulated Gate Bipolar Transistor)半導体が用いられている。そして、IGBTの発生損失を低減させるため、電力用半導体装置であるインバータでは、用いられるモジュール内の配線インダクタンスを小さくすることが重要となっている。
半導体装置における配線インダクタンスを下げる方法として、トランジスタのコレクタに接続する回路面とエミッタに接続する回路面を近接すると同時に平行になるように配置することにより回路面から発生する磁界をキャンセルさせることが知られている(例えば、特許文献1参照)。
Inverter devices, which are motor drive devices used in electric vehicles and industrial equipment, are required to be small and light. In such a drive device, in order to obtain an alternating current for driving the motor from a direct current, it is necessary to switch a large current at a high speed, and an IGBT (Insulated Gate Bipolar Transistor) semiconductor is mainly used. And in order to reduce the generation | occurrence | production loss of IGBT, in the inverter which is a semiconductor device for electric power, it is important to make wiring inductance in the module used small.
As a method of reducing the wiring inductance in a semiconductor device, it is known that the circuit surface connected to the collector of the transistor and the circuit surface connected to the emitter are arranged close to each other and parallel to cancel the magnetic field generated from the circuit surface. (For example, refer to Patent Document 1).
上記のような構成を有する大電流を高速スイッチングする半導体装置として次のような半導体装置が開示されている。
それは、IGBTチップとダイオードチップとを用いた1相分の半導体回路において、絶縁基板上に正極ブスバーと出力ブスバーとが固定されており、正極ブスバー上には第1のIGBTチップのコレクタと第1のダイオードチップのアノードが接合され、出力ブスバー上には第2のIGBTチップのコレクタと第2のダイオードチップのアノードとが接合されている。
The following semiconductor device is disclosed as a semiconductor device having the above-described configuration for high-speed switching of a large current.
In a semiconductor circuit for one phase using an IGBT chip and a diode chip, a positive bus bar and an output bus bar are fixed on an insulating substrate, and the collector and first collector of the first IGBT chip are fixed on the positive bus bar. The anode of the diode chip is joined, and the collector of the second IGBT chip and the anode of the second diode chip are joined on the output bus bar.
第1のIGBTチップのエミッタと第1のダイオードチップのカソードとの各々が、隣接した出力ブスバーとアルミワイヤーボンドによりに接続されている。第1のIGBTチップと第1のダイオードチップとの上方には、絶縁物を用い、ワイヤーボンドを収納できる空隙をあけて、正極ブスバーと平行に、負極ブスバーが固定されている。第2のIGBTチップのエミッタと第2のダイオードチップのカソードとの各々は、負極ブスバーとアルミワイヤーボンドにより接続されている。IGBTチップのベースはゲート抵抗とアルミワイヤーボンドにより接続されている。このような構成により、IGBTのコレクタに接続する回路面とエミッタに接続する回路面とを近接させるとともに平行にして、インダクタンスの低減を図っている(例えば、特許文献2参照)。 Each of the emitter of the first IGBT chip and the cathode of the first diode chip is connected to the adjacent output bus bar by an aluminum wire bond. Above the first IGBT chip and the first diode chip, the negative electrode bus bar is fixed in parallel with the positive electrode bus bar by using an insulator and opening a space that can accommodate the wire bond. Each of the emitter of the second IGBT chip and the cathode of the second diode chip is connected to the negative bus bar by an aluminum wire bond. The base of the IGBT chip is connected to the gate resistor by an aluminum wire bond. With such a configuration, the circuit surface connected to the collector of the IGBT and the circuit surface connected to the emitter are placed close to each other in parallel to reduce inductance (for example, see Patent Document 2).
従来の大電流を高速スイッチングする半導体装置では、正極ブスバー上に搭載された第1のIGBTチップのエミッタと第1のダイオードチップのカソードとの各々を、隣接した出力ブスバーとワイヤーボンドにより接続している。そのため、ループ形状のワイヤーボンドを設けるための空間距離が必要なこと、ワイヤーボンドと負極ブスバーとの絶縁を確保するため、さらに空間距離が必要なこと等により、正極ブスバーと、その上方に平行に固定された負極ブスバーとの間隔を狭くできず、インダクタンスの低減に限界があるとの問題があった。
また、正極ブスバー上に搭載された第1のIGBTチップのエミッタと第1のダイオードチップのカソードとの各々と、隣接した出力ブスバーとの接続、ならびに、出力ブスバー上に搭載された第2のIGBTチップのエミッタと第2のダイオードチップのカソードとの各々と、負極ブスバーとの接続に、ループ形状のワイヤーボンドが用いられているので、やはり、インダクタンスの低減が制限されるとの問題があった。
In a conventional semiconductor device that switches high current at high speed, the emitter of the first IGBT chip and the cathode of the first diode chip mounted on the positive bus bar are connected to the adjacent output bus bar by wire bonding. Yes. Therefore, it is necessary to provide a space distance for providing a loop-shaped wire bond, to secure insulation between the wire bond and the negative electrode bus bar, and further to require a spatial distance, etc. There was a problem that the distance from the fixed negative bus bar could not be narrowed, and there was a limit in reducing inductance.
Further, each of the emitter of the first IGBT chip and the cathode of the first diode chip mounted on the positive bus bar and the connection to the adjacent output bus bar, and the second IGBT mounted on the output bus bar. Since a loop-shaped wire bond is used to connect each of the emitter of the chip and the cathode of the second diode chip and the negative bus bar, there is still a problem that the reduction of inductance is limited. .
また、従来の大電流を高速スイッチングする半導体装置では、正極ブスバーと出力ブスバーに各チップを接続する工程と、正極ブスバーに搭載されたチップと出力ブスバーとをワイヤーボンドで接続する工程と、正極ブスバーの上方に負極ブスバーを配置する工程と、出力ブスバーに搭載されたチップと負極ブスバーとをワイヤーボンドで接続する工程とからなる一連の工程が必要であり、工程が複雑であるとともに工程数が多く、生産性が低いとの問題があった。 In addition, in a conventional semiconductor device that switches a large current at high speed, a step of connecting each chip to the positive bus bar and the output bus bar, a step of connecting the chip mounted on the positive bus bar and the output bus bar by wire bonding, and a positive bus bar A series of processes consisting of a process of disposing a negative electrode bus bar above and a process of connecting the chip mounted on the output bus bar and the negative electrode bus bar by wire bonding is necessary, and the process is complicated and the number of processes is large. There was a problem with low productivity.
この発明は、上述のような課題を解決するためになされたもので、その目的は、IGBTチップのコレクタに接続された正極ブスバーに相当する回路とIGBTチップのエミッタに接続された負極ブスバーに相当する回路とを狭い間隔で平行に配置でき、配線インダクタンスのさらなる低減を可能にするとともに、ワイヤーボンドを用いない生産性に優れた電力用半導体モジュールを提供することである。 The present invention has been made to solve the above-described problems, and its purpose is equivalent to a circuit corresponding to a positive bus bar connected to the collector of the IGBT chip and a negative bus bar connected to the emitter of the IGBT chip. It is possible to provide a power semiconductor module that can be arranged in parallel with a narrow interval, enables further reduction of wiring inductance, and is excellent in productivity without using wire bonds.
本発明に係わる電力用半導体モジュールは、放熱金属板に絶縁材が接合された絶縁基板と、絶縁材の表面に、所定の間隔をあけて一列に設けられた負極電極と第1のゲート電極と正極電極と出力電極と第2のゲート電極と、正極電極に設けられた第1のIGBTチップと第1のダイオードチップと、出力電極に設けられた第2のIGBTチップと第2のダイオードチップと、第1のIGBTチップのエミッタ面と第1のダイオードチップのカソード面と出力電極とを接続する板状出力電極回路と、第1のIGBTチップのゲート面と第1のゲート電極とを接続する第1の板状ゲート電極回路と、第2のIGBTチップのゲート面と第2のゲート電極とを接続する第2の板状ゲート電極回路と、板状出力電極回路と第1の板状ゲート電極回路と第2の板状ゲート電極回路とに、第1の面を接して設けられた絶縁シートと、絶縁シートの第1の面と対向する第2の面に接して設けられ、且つ第2のIGBTチップのエミッタ面と第2のダイオードチップのカソード面と負極電極とを接続する板状負極電極回路とを備えたものである。 A power semiconductor module according to the present invention includes an insulating substrate in which an insulating material is bonded to a heat-dissipating metal plate, a negative electrode and a first gate electrode provided in a row at a predetermined interval on the surface of the insulating material. A positive electrode, an output electrode, a second gate electrode, a first IGBT chip and a first diode chip provided on the positive electrode, a second IGBT chip and a second diode chip provided on the output electrode; A plate-like output electrode circuit for connecting the emitter surface of the first IGBT chip, the cathode surface of the first diode chip, and the output electrode, and the gate surface of the first IGBT chip and the first gate electrode are connected. A first plate gate electrode circuit; a second plate gate electrode circuit connecting the gate surface of the second IGBT chip and the second gate electrode; a plate output electrode circuit; and a first plate gate. With electrode circuit An insulating sheet provided in contact with a first surface of the two plate-shaped gate electrode circuits, and a second IGBT chip provided in contact with a second surface opposite to the first surface of the insulating sheet. And a plate-like negative electrode circuit for connecting the cathode surface of the second diode chip and the negative electrode.
本発明に係わる電力用半導体モジュールでは、第1のIGBTチップのカソード面と接合する正極電極と第1のIGBTチップのエミッタ面と接合する板状出力電極回路とが平行に重ねられるとともに且つ非常に狭い間隔で配置され、第2のIGBTチップのカソード面と接合する出力電極と第2のIGBTチップのエミッタ面と接合する板状負極電極回路とが平行に重ねられるとともに且つ非常に狭い間隔で配置されているので、インダクタンスの低減効果を大きくできるとの効果が得られる。また、ワイヤーボンドを用いずに回路を構成するので、製造工程が多くならず、生産性を高くできるとの効果も得られる。 In the power semiconductor module according to the present invention, the positive electrode joined to the cathode surface of the first IGBT chip and the plate-like output electrode circuit joined to the emitter surface of the first IGBT chip are overlapped in parallel and very much. The output electrode joined to the cathode surface of the second IGBT chip and the plate-like negative electrode circuit joined to the emitter surface of the second IGBT chip are overlapped in parallel and arranged at a very narrow interval. As a result, the effect of reducing the inductance can be obtained. In addition, since the circuit is configured without using wire bonds, the number of manufacturing steps is not increased and the productivity can be increased.
実施の形態1.
図1は本発明の実施の形態1に係わる電力用半導体モジュールの断面模式図である。
図1に示すように、本実施の形態の電力用半導体モジュール100は、放熱金属板1に絶縁材2が接合された絶縁基板における絶縁材2の表面に、図面に向かって左側から、負極電極6と第1のゲート電極51と正極電極3と出力電極4と第2のゲート電極52とが所定の間隔をあけて設けられている。
ここで、電極とは、放熱金属板1上に絶縁材2を介して形成された絶縁基板上に金属をパターン化された電極を示しており、負極電極6と第1のゲート電極51と正極電極3と出力電極4と第2のゲート電極52がそれに当たる。
正極電極3には、第1のゲート電極51側に第1のIGBTチップ71が設けられ、出力電極4側に第1のダイオードチップ81が設けられている。出力電極4には、第2のゲート電極52側に第2のIGBTチップ72が設けられ、正極電極3側に第2のダイオードチップ82が設けられている。そして、第1のIGBTチップ71のコレクタ面と第1のダイオードチップ81のアノード面とが正極電極3と接しており、第2のIGBTチップ72のコレクタ面と第2のダイオードチップ82のアノード面とが出力電極4と接している。
FIG. 1 is a schematic cross-sectional view of a power semiconductor module according to
As shown in FIG. 1, the
Here, the electrode refers to an electrode obtained by patterning a metal on an insulating substrate formed on the heat-dissipating
In the
第1のIGBTチップ71のエミッタ面と第1のダイオードチップ81のカソード面と出力電極4とが、板状出力電極回路10で接続されている。出力電極4と板状出力電極回路10との接続は第1の金属スペーサ21を介しており、板状出力電極回路10は平面状となっている。第1のIGBTチップ71のゲート面と第1のゲート電極51とは、第1の板状ゲート電極回路31で接続されている。第1のゲート電極51と第1の板状ゲート電極回路31との接続も、第2の金属スペーサ22を介しており、第1の板状ゲート電極回路31も平面状となっている。そして、第2のIGBTチップ72のゲート面と第2のゲート電極52とは、第2の板状ゲート電極回路32で接続されている。第2のゲート電極52と第2の板状ゲート電極回路32との接続も、第3の金属スペーサ23を介しており、第2の板状ゲート電極回路32も平面状となっている。
絶縁シート13が、その第1の面を板状出力電極回路10と第1の板状ゲート電極回路31と第2の板状ゲート電極回路32とに接触させて、設けられている。
The emitter surface of the
An
板状負極電極回路9が、絶縁シート13の第1の面と対向する第2の面に接して設けられている。そして、板状負極電極回路9は、第2のIGBTチップ72のエミッタ面と第2のダイオードチップ82のカソード面と負極電極6とを、接続している。すなわち、第1の板状ゲート電極回路31と板状出力電極回路10と第2の板状ゲート電極回路32との各電極回路と、絶縁シート13と、板状負極電極回路9とが積層構造となっている。
そして、この積層構造における、板状負極電極回路9の負極電極6側の端部には絶縁シート13が設けられておらず、板状負極電極回路9と負極電極6とが第4の金属スペーサ24を介して接続されている。また、上記積層構造における、第2のゲート電極52側の、第2のIGBTチップ72のエミッタ面から第2のダイオードチップ82のカソード面までの範囲が投影される部分にも絶縁シート13は設けられておらず、板状負極電極回路9と、第2のIGBTチップ72のエミッタ面および第2のダイオードチップ82のカソード面とが、第5の金属スペーサ25を介して接続されている。
また、第2のゲート電極32側では、絶縁シート13は第2のゲート電極32の全てを覆うように設けられているが、板状負極電極回路9は、少なくとも第5の金属スペーサ25と接続される部分まであれば良い。
板状電極回路とは、絶縁シート13を介して上下に形成されたパターン化した一体物の板状の金属回路であり、絶縁シート13の第1の面には板状出力電極回路10、第1の板状ゲート電極回路31と第2の板状ゲート電極回路32が形成され、絶縁シート13の第2の面には板状負極電極回路9が形成されている。
金属スペーサとは、上記電極、IGBTチップのエミッタ面、ダイオードチップのカソード面と上記板状電極回路とを電気的に接続するために用いられる金属からなるものである。
The plate-like
And in this laminated structure, the
On the
The plate-like electrode circuit is a patterned unitary plate-like metal circuit formed up and down with the
The metal spacer is made of a metal used to electrically connect the electrode, the emitter surface of the IGBT chip, the cathode surface of the diode chip, and the plate electrode circuit.
また、正極電極3と出力電極4と負極電極6と第1のゲート電極51と第2のゲート電極52との各々に、正極電極端子53と出力電極端子54と負極電極端子55と第1のゲート電極端子56と第2のゲート電極端子57とが、絶縁基板に略垂直な方向に設けられている。
また、絶縁基板の周囲部に枠体15が固定されており、絶縁基板と枠体15とで形成された凹部には、各電極と各チップと各電極回路と各電極端子の根元部と絶縁基板の絶縁材2面とを封止する封止樹脂16が設けられている。
The
In addition, a
本実施の形態の電力用半導体モジュール100では、絶縁基板の金属板1に、例えば、熱伝導性に優れた銅やアルミニウムが用いられる。また、絶縁材2は、絶縁性を有するともに熱伝導性に優れた物が用いられる。例えば、熱伝導性に優れたアルミナ、窒化ケイ素、窒化アルミニウム等のセラミックス粉末の少なくとも1種類をエポキシ等の樹脂に分散させた絶縁材が挙げられ、これらの絶縁材は安価に製造できる。
各電極に用いられる金属としては、アルミニウム、銅、銅合金等が挙げられるが、熱伝導性から銅が好ましい。各電極の間隔は、用いられる半導体チップの駆動電圧と封止樹脂の絶縁特性とにより決定され、例えば、1200V系のIGBTチップとダイオードチップを用い、封止樹脂16にシリコーンゲルを用いた場合、2mm程度の電極間隔が必要となってくる。
また、電極の厚みは、厚いほど熱の拡散に有利ではあるが、モジュールサイズが大きくなるので、絶縁材2の熱伝導性を考慮して、適宜決められる。
In the
Examples of the metal used for each electrode include aluminum, copper, copper alloy, and the like, and copper is preferable from the viewpoint of thermal conductivity. The distance between the electrodes is determined by the driving voltage of the semiconductor chip used and the insulating characteristics of the sealing resin. For example, when a 1200 V IGBT chip and a diode chip are used and silicone gel is used for the sealing
In addition, the thicker the electrode, the more advantageous the heat diffusion, but the larger the module size, the more suitable the electrode thickness is determined in consideration of the thermal conductivity of the insulating material 2.
また、板状の各電極回路および各スペーサに用いられる金属としても、アルミニウム、銅、銅合金等が挙げられるが、電極に用いたのと同じ材質の金属を用いるのが好ましい。
また、各電極端子にも金属が用いられるが、特に電気抵抗の少ない銅合金が好ましい。本実施の形態では、各電極端子の形状としてピン構造が例示されているが、スプリング形状でも良い。各電極端子は、板状負極電極回路9とこれに積層される絶縁シート13とに設けられた電極通過孔36を通過して、各電極に接続されている。そして、この電極通過孔36と各電極の直径との間隔も、用いられる半導体チップの駆動電圧と封止樹脂の絶縁特性とにより決定され、例えば、1200V系のIGBTチップとダイオードチップを用い、封止樹脂16にシリコーンゲルを用いた場合、2mm程度の間隔が必要である。
Further, examples of the metal used for each plate-like electrode circuit and each spacer include aluminum, copper, copper alloy, etc., but it is preferable to use the same metal as that used for the electrode.
Moreover, although a metal is used also for each electrode terminal, a copper alloy with especially small electrical resistance is preferable. In the present embodiment, a pin structure is exemplified as the shape of each electrode terminal, but it may be a spring shape. Each electrode terminal passes through an
本実施の形態に係わる電力用半導体モジュールの製造方法の一例を説明する。
まず、絶縁材2の放熱金属板1が接合された面と対向する面に設けられた金属板をエッチング等により加工し、絶縁材2の面に正極電極3と出力電極4と負極電極6と第1のゲート電極51と第2のゲート電極52とを、所定の寸法と所定の間隔とで設け、電極基板とする。次に、電極基板における、正極電極3に第1のIGBTチップ71と第1のダイオードチップ81とをはんだ等の導電性接着剤で接合し、出力電極4に第2のIGBTチップ72と第2のダイオードチップ82とをはんだ等の導電性接着剤で接合する。さらに、各電極に電極端子を、はんだ等の導電性接着剤で接合する。
次に、シート状絶縁層の両面に金属板が接合された積層板を、エッチング等により加工し、シート状絶縁層の、一方の面に第1の板状ゲート電極回路31と板状出力電極回路10と第2の板状ゲート電極回路32とを形成し、他方の面に板状負極電極回路9を形成する。
An example of a method for manufacturing a power semiconductor module according to the present embodiment will be described.
First, a metal plate provided on the surface of the insulating material 2 opposite to the surface where the heat radiating
Next, the laminated plate in which the metal plates are bonded to both surfaces of the sheet-like insulating layer is processed by etching or the like, and the first plate-like
そして、各電極回路が形成された積層板のシート状絶縁層を加工して、絶縁シート13とする。それは、第1の板状ゲート電極回路31が設けられた側の端部にあるシート状絶縁層を切削により凹状に除去し、板状負極電極回路9の面を露出させることと、板状出力電極回路10と第2の板状ゲート電極回路32との間のシート状絶縁層とを切削により除去し、板状負極電極回路9の面が露出する開口を設けることである。さらに、絶縁シート13と板状負極電極回路9とに、各電極端子が貫通する電極通過孔36を形成する。
このようにして、第1の板状ゲート電極回路31と板状出力電極回路10と第2の板状ゲート電極回路32との各々と、絶縁シート13と、板状負極電極回路9とが、積層され一体化された回路基板35を得る。図2に、回路基板35の断面模式図(a)と上面模式図(b)と下面模式図(c)とを示す。
And the sheet-like insulating layer of the laminated board in which each electrode circuit was formed is processed into the insulating
In this way, each of the first plate-like
次に、正極電極3に第1のIGBTチップ71と第1のダイオードチップ81が設けられ、且つ出力電極4に第2のIGBTチップ72と第2のダイオードチップ82とが設けられた電極基板に、回路基板35を積層する。
そして、板状出力電極回路10を、第1のIGBTチップ71のエミッタ面と第1のダイオードチップ81のカソード面と出力電極4とに接合する。板状出力電極回路10と出力電極4との接合は第1の金属スペーサ21を介して行う。
また、第1の板状ゲート電極回路31を、第1のIGBTチップ71のゲート面と第1のゲート電極51とに接合し、第2の板状ゲート電極回路32を、第2のIGBTチップ72のゲート面と第2のゲート電極52とに接合する。第1の板状ゲート電極回路31と第1のゲート電極51との接合は第2の金属スペーサ22を介して行い、第2の板状ゲート電極回路32と第2のゲート電極52との接合は第3の金属スペーサ23を介して行う。
Next, an electrode substrate in which the
Then, the plate-like
Also, the first plate-like
また、板状負極電極回路9を、第2のIGBTチップ72のエミッタ面と第2のダイオードチップ82のカソード面と負極電極4とに接合する。板状負極電極回路9と負極電極6との接合は第4の金属スペーサ24を介して行い、板状負極電極回路9と第2のIGBTチップ72のエミッタ面および第2のダイオードチップ82のカソード面との接合は第5の金属スペーサ25を介して行う。
これら、各電極回路と、各電極、IGBTチップ、ダイオードチップ、各金属スペーサとの接合は、はんだ等の導電性接着剤で行われる。
The plate-like
These electrode circuits and each electrode, IGBT chip, diode chip, and each metal spacer are joined with a conductive adhesive such as solder.
次に、絶縁基板の周囲部に枠体15を接着固定し、絶縁基板と枠体15とで形成された凹部に、封止樹脂16を注入して、各電極と各チップと各電極回路と電極端子の根元部と絶縁基板の絶縁材2の面とを封止することにより、電力用半導体モジュール100が製造される。
Next, the
本実施の形態の電力用半導体モジュール100は、正極電極3にコレクタ面を接して設けられた第1のIGBTチップ71のエミッタ面に、出力電極4に接続する板状出力電極回路10が設けられているので、第1のIGBTチップ71のコレクタ回路である正極電極3とエミッタ回路である板状出力電極回路10とを、平行に重ねるとともに、非常に狭い間隔で配置でき、出力電極4にコレクタ面を接して設けられた第2のIGBTチップ72のエミッタ面に、負極電極6に接続する板状負極電極回路9が設けられているので、第2のIGBTチップ72のコレクタ回路である出力電極4とエミッタ回路である板状負極電極回路9とを、平行に重ねるとともに、非常に狭い間隔で配置でき、電力用半導体モジュールのインダクタンスを大きく低減できる。
また、電力用半導体装置に配線にワイヤーボンドが用いた場合、並列に多くのワイヤーボンドが必要であり製造工程が多くなるが、本実施の形態の電力用半導体モジュールでは、板状電極回路で配線回路を形成したワイヤーボンドを用いない構造であるので、製造工程が多くならず、生産性が優れている。
In the
In addition, when wire bonds are used for wiring in the power semiconductor device, many wire bonds are required in parallel and the manufacturing process increases, but in the power semiconductor module of the present embodiment, wiring is performed with a plate-like electrode circuit. Since the structure does not use a wire bond that forms a circuit, the number of manufacturing steps is not increased, and the productivity is excellent.
また、本実施の形態の電力用半導体モジュールには、配線回路に、上記製造方法に記載した、第1の板状ゲート電極回路31と板状出力電極回路10と第2の板状ゲート電極回路32との各電極回路と、絶縁シート13と、板状負極電極回路9とが積層され一体化した回路基板35を用いることができる。
この、一体化した回路基板35を用いた電力用半導体モジュールも、正極電極3と板状出力電極回路9とが平行に重なるとともに、且つ非常に狭い間隔で配置でき、出力電極4と板状負極電極回路9とが平行に重なるとともに、非常に狭い間隔で配置でき、インダクタンスの低減効果が大きい。さらに、正極電極3に第1のIGBTチップ71と第1のダイオードチップ81が設けられ、且つ出力電極4に第2のIGBTチップ72と第2のダイオードチップ82とが設けられた電極基板に、この一体化した回路基板35を重ねることにより、各電極と各半導体チップとの各々と、各電極回路とを、一括に接合でき、さらに製造工程が少なくなり、より生産性が優れている。
Further, in the power semiconductor module of the present embodiment, the first plate-like
Also in this power semiconductor module using the integrated
また、本実施の形態では、各電極回路と各電極との接合を、金属スペーサを介して行っているが、エッチングにより各電極を形成する時に、エッチング量を変化させて、各々、所望の厚みとして、金属スペーサを省いても良い。すなわち、金属スペーサが、板状負極電極回路9と第2のIGBTチップ72のエミッタ面および第2のダイオードチップ82のカソード面との接合に用いる1種類のみとなり、生産性が向上する。
Further, in this embodiment, each electrode circuit and each electrode are joined via a metal spacer. However, when each electrode is formed by etching, the etching amount is changed to each desired thickness. As a result, the metal spacer may be omitted. That is, only one type of metal spacer is used for joining the plate-like
実施の形態2.
図3は本発明の実施の形態2に係わる電力用半導体モジュールの断面模式図である。
図3に示すように、本実施の形態の電力用半導体モジュール200は、絶縁材2に熱抵抗の低いセラミックス板を用いた以外、実施の形態1の電力用半導体モジュールと同様である。
本実施の形態で用いられるセラミックス板には、例えば、アルミナ、窒化アルミニウム、窒化ケイ素等が挙げられる。
本実施の形態の電力用半導体モジュールも、各電極、半導体チップ、板状電極回路が実施の形態1の電力用半導体モジュールと同様であるので、インダクタンスの低減効果が大きく、生産性に優れている。また、絶縁材2にセラミックス板を用いているので、放熱性にも優れている。
Embodiment 2. FIG.
FIG. 3 is a schematic sectional view of a power semiconductor module according to Embodiment 2 of the present invention.
As shown in FIG. 3, the
Examples of the ceramic plate used in the present embodiment include alumina, aluminum nitride, silicon nitride, and the like.
Since the power semiconductor module of the present embodiment is similar to the power semiconductor module of the first embodiment in terms of each electrode, semiconductor chip, and plate electrode circuit, the inductance reduction effect is great and the productivity is excellent. . Moreover, since the ceramic board is used for the insulating material 2, it is excellent also in heat dissipation.
本発明に係わる電力用半導体モジュールは、モジュール内の配線インダクタンスが低く、発生損失が小さいので、電気自動車や産業用機器用の高効率なモータ駆動装置として有効に利用できる。 Since the power semiconductor module according to the present invention has low wiring inductance in the module and low generation loss, it can be effectively used as a highly efficient motor driving device for electric vehicles and industrial equipment.
1 放熱金属板、2 絶縁材、3 正極電極、4 出力電極、6 負極電極、
9 板状負極電極回路、10 板状出力電極回路、13 絶縁シート、
14 セラミックス板、15 樹脂枠体、16 封止樹脂、21 第1の金属スペーサ、
22 第2の金属スペーサ、23 第3の金属スペーサ、24 第4の金属スペーサ、
25 第5の金属スペーサ、31 第1の板状ゲート電極回路、
32 第2の板状ゲート電極回路、35 回路基板、36 電極通過孔、
51 第1のゲート電極、52 第2のゲート電極、53 正極電極端子、
54 出力電極端子、55 負極電極端子、56 第1のゲート電極端子、
57 第2のゲート電極端子、71 第1のIGBTチップ、
72 第2のIGBTチップ、81 第1のダイオードチップ、
82 第2のダイオードチップ、100,200 電力用半導体モジュール。
1 heat dissipation metal plate, 2 insulating material, 3 positive electrode, 4 output electrode, 6 negative electrode,
9 Plate-like negative electrode circuit, 10 Plate-like output electrode circuit, 13 Insulating sheet,
14 ceramic plate, 15 resin frame, 16 sealing resin, 21 first metal spacer,
22 second metal spacer, 23 third metal spacer, 24 fourth metal spacer,
25 5th metal spacer, 31 1st plate-shaped gate electrode circuit,
32 second plate-like gate electrode circuit, 35 circuit board, 36 electrode passage hole,
51 first gate electrode, 52 second gate electrode, 53 positive electrode terminal,
54 output electrode terminal, 55 negative electrode terminal, 56 first gate electrode terminal,
57 second gate electrode terminal, 71 first IGBT chip,
72 second IGBT chip, 81 first diode chip,
82 Second diode chip, 100, 200 Power semiconductor module.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007111578A JP4885046B2 (en) | 2007-04-20 | 2007-04-20 | Power semiconductor module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007111578A JP4885046B2 (en) | 2007-04-20 | 2007-04-20 | Power semiconductor module |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011267515A Division JP2012074730A (en) | 2011-12-07 | 2011-12-07 | Power semiconductor module |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008270527A JP2008270527A (en) | 2008-11-06 |
JP4885046B2 true JP4885046B2 (en) | 2012-02-29 |
Family
ID=40049640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007111578A Active JP4885046B2 (en) | 2007-04-20 | 2007-04-20 | Power semiconductor module |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4885046B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11764141B2 (en) | 2021-04-20 | 2023-09-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5293473B2 (en) * | 2009-07-16 | 2013-09-18 | 富士電機株式会社 | Semiconductor power module |
JP2012074730A (en) * | 2011-12-07 | 2012-04-12 | Mitsubishi Electric Corp | Power semiconductor module |
DE102012218868B3 (en) * | 2012-10-17 | 2013-11-07 | Semikron Elektronik Gmbh & Co. Kg | Power semiconductor module has first and second power semiconductor components that are arranged on common side with respect to first and second direct current (DC) voltage load power connection elements |
KR101482317B1 (en) | 2012-10-30 | 2015-01-13 | 삼성전기주식회사 | Unit power module and power module package comprising the same |
JP5704190B2 (en) * | 2013-06-13 | 2015-04-22 | 富士電機株式会社 | Semiconductor power module |
JP6274019B2 (en) * | 2014-06-03 | 2018-02-07 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
JP6358129B2 (en) | 2015-02-26 | 2018-07-18 | 株式会社デンソー | Power converter |
WO2017090413A1 (en) * | 2015-11-25 | 2017-06-01 | 三菱電機株式会社 | Power semiconductor device |
DE102019117476B4 (en) * | 2019-06-28 | 2024-03-14 | Semikron Elektronik Gmbh & Co. Kg | Power electronic switching device with a connection element |
-
2007
- 2007-04-20 JP JP2007111578A patent/JP4885046B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11764141B2 (en) | 2021-04-20 | 2023-09-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP2008270527A (en) | 2008-11-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4885046B2 (en) | Power semiconductor module | |
JP3847676B2 (en) | Power semiconductor device | |
JP7457812B2 (en) | Semiconductor Module | |
JP7519356B2 (en) | Semiconductor Device | |
JP4640213B2 (en) | Power semiconductor device and inverter bridge module using the same | |
JP2000164800A (en) | Semiconductor module | |
WO2015072105A1 (en) | Power module | |
WO2005119896A1 (en) | Inverter device | |
EP3522213B1 (en) | Semiconductor device | |
JP2012074730A (en) | Power semiconductor module | |
JP7060099B2 (en) | Semiconductor module | |
JP5811072B2 (en) | Power module | |
KR101734712B1 (en) | Power module | |
JP2019216189A (en) | Semiconductor device | |
JP4942629B2 (en) | Power semiconductor module | |
US11201099B2 (en) | Semiconductor device and method of manufacturing the same | |
KR101766082B1 (en) | Power module | |
JP7118204B1 (en) | semiconductor equipment | |
JP7074046B2 (en) | Semiconductor devices and their manufacturing methods | |
JP5682511B2 (en) | Semiconductor module | |
JP7147186B2 (en) | semiconductor equipment | |
JP2002076259A (en) | Power module | |
WO2023100980A1 (en) | Semiconductor module, power conversion device, and method for producing power conversion device | |
JP2013098343A (en) | Semiconductor device and method of manufacturing the same | |
JP7555262B2 (en) | Electrical circuit and power conversion device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100106 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111020 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111108 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111207 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141216 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4885046 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |