JP5704190B2 - Semiconductor power module - Google Patents

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Description

本発明は、半導体電力変換装置に用いる半導体パワーモジュールに関し、とくにその低インダクタンス化および低放射ノイズ化のための構造を実現するための半導体パワーモジュールに関する。   The present invention relates to a semiconductor power module used in a semiconductor power conversion device, and more particularly to a semiconductor power module for realizing a structure for reducing the inductance and radiation noise.

従来から、電力用半導体装置として電力用半導体素子とこの素子に逆並列に接続されたダイオードとを１アームとして複数個直列接続したもの、またはこれらをさらに複数個並列に接続して構成される半導体パワーモジュールが使用されている。   2. Description of the Related Art Conventionally, as a power semiconductor device, a power semiconductor element and a plurality of diodes connected in antiparallel to this element are connected in series as one arm, or a semiconductor configured by connecting a plurality of these in parallel. A power module is being used.

図３０は、従来の半導体パワーモジュールの一例を示す平面図である。
一般的な半導体パワーモジュール１０１は、第１の直流配線パターン１、第２の直流配線パターン２、および３つの交流配線パターン３１，３２，３３が絶縁性のセラミック基板４の同一主面に形成され、それぞれ所定位置に複数の半導体チップ１１ｓ，１１ｄなどが実装されたものである。また、セラミック基板４の裏面には、放熱体接続用パターンを介して放熱体５が接続されている。 FIG. 30 is a plan view showing an example of a conventional semiconductor power module.
In a general semiconductor power module 101, a first DC wiring pattern 1, a second DC wiring pattern 2, and three AC wiring patterns 31, 32, 33 are formed on the same main surface of an insulating ceramic substrate 4. A plurality of semiconductor chips 11s, 11d and the like are mounted at predetermined positions. In addition, a radiator 5 is connected to the back surface of the ceramic substrate 4 via a radiator connecting pattern.

セラミック基板４の表面に形成された直流配線パターン１上には、６個の半導体チップ１１ｓ，１１ｄ，１２ｓ，１２ｄ，１３ｓ，１３ｄが所定の位置に実装され、３つの交流配線パターン３１，３２，３３上には、それぞれ２個の半導体チップ３１ｓ〜３３ｓ，３１ｄ〜３３ｄが実装されている。半導体チップ１１ｓ〜１３ｓおよび３１ｓ〜３３ｓは、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体スイッチ素子であって、残りの半導体チップ１１ｄ〜１３ｄおよび３１ｄ〜３３ｄは、ＦＷＤ（フリーホイールダイオード）などの半導体スイッチ素子である。   On the DC wiring pattern 1 formed on the surface of the ceramic substrate 4, six semiconductor chips 11s, 11d, 12s, 12d, 13s, and 13d are mounted at predetermined positions, and three AC wiring patterns 31, 32, Two semiconductor chips 31 s to 33 s and 31 d to 33 d are mounted on 33. The semiconductor chips 11s to 13s and 31s to 33s are semiconductor switching elements such as IGBTs (insulated gate bipolar transistors), and the remaining semiconductor chips 11d to 13d and 31d to 33d are semiconductors such as FWDs (free wheel diodes). It is a switch element.

ＩＧＢＴである半導体チップ１１ｓ〜１３ｓおよび３１ｓ〜３３ｓは制御端子を備え、そこに外部から制御信号を供給するための配線ワイヤ５１〜５６が接続されている。また、直流配線パターン１からは、半導体パワーモジュール１００の外部に配置された直流電源の正極と接続するための引き出しワイヤ５７Ｐがボンディングされて引き出されている。   The semiconductor chips 11s to 13s and 31s to 33s, which are IGBTs, include control terminals, and wiring wires 51 to 56 for supplying control signals from the outside are connected thereto. Further, from the DC wiring pattern 1, a lead wire 57P for connecting to a positive electrode of a DC power source arranged outside the semiconductor power module 100 is bonded and drawn out.

交流配線パターン３１，３２，３３からは、半導体パワーモジュール１００の外部の負荷に接続するための引き出しワイヤ５７Ｕ〜５７Ｗが引き出されている。さらに、第２の直流配線パターン２からは、直流電源の負極と接続するための引き出しワイヤ５７Ｎがボンディングされて引き出されている。   From the AC wiring patterns 31, 32, and 33, lead wires 57 </ b> U to 57 </ b> W for connecting to an external load of the semiconductor power module 100 are drawn out. Furthermore, a lead wire 57N for connecting to the negative electrode of the DC power source is drawn out from the second DC wiring pattern 2 by bonding.

このうち、Ｕ相分の交流信号の出力回路要素を含む破線部分６０では、以下の内部配線によって半導体チップ１１ｓ，１１ｄと３１ｄ，３１ｓが第２の直流配線パターン２、および交流配線パターン３１に接続されている。すなわち、直流配線パターン１上の半導体チップ１１ｓと１１ｄは、交流配線用のワイヤ６１Ｕによって互いに接続されるとともに、交流配線用のワイヤ６２Ｕによって交流配線パターン３１の所定位置と接続されている。また、交流配線パターン３１上の半導体チップ３１ｓと３１ｄは、直流配線用のワイヤ６３Ｕによって互いに接続されるとともに、直流配線用のワイヤ６４Ｕによって第２の直流配線パターン２の所定位置と接続されている。なお、Ｖ，Ｗ相分の出力回路要素についても、同様の内部配線により接続されている。   Among these, in the broken line portion 60 including the output circuit element of the U-phase AC signal, the semiconductor chips 11s, 11d and 31d, 31s are connected to the second DC wiring pattern 2 and the AC wiring pattern 31 by the following internal wiring. Has been. That is, the semiconductor chips 11s and 11d on the DC wiring pattern 1 are connected to each other by the AC wiring wire 61U and to a predetermined position of the AC wiring pattern 31 by the AC wiring wire 62U. The semiconductor chips 31s and 31d on the AC wiring pattern 31 are connected to each other by a DC wiring wire 63U and are connected to a predetermined position of the second DC wiring pattern 2 by a DC wiring wire 64U. . Note that the output circuit elements for the V and W phases are also connected by the same internal wiring.

図３１は、図３０における破線部分の等価回路を示す回路図である。
いま、引き出しワイヤ５７Ｐおよび５７Ｎには、外部直流電源を接続して直流電圧が印加されるものとする。ここで、上アーム側の半導体チップ１１ｓ，１１ｄは、直流配線パターン１上で互いに逆並列に接続されている。すなわち、ＩＧＢＴのコレクタとＦＷＤのカソードが直流配線パターン１によって正極側の引き出しワイヤ５７Ｐに接続され、直流配線パターン１によって浮遊インダクタンスＬ１，Ｌ２が生じる。また、ＩＧＢＴのエミッタとＦＷＤのアノードは、半導体チップ１１ｓ，１１ｄの上面から交流配線用のワイヤ６２Ｕによって交流配線パターン３１に接続され、浮遊インダクタンスＬ３，Ｌ４，Ｌ５が生じる。同様に、下アーム側の半導体チップ３１ｓ，３１ｄと負極側の引き出しワイヤ５７Ｎなどとの入出力端子間でも、浮遊インダクタンスＬ６〜Ｌ９が生じる。 FIG. 31 is a circuit diagram showing an equivalent circuit of a broken line portion in FIG.
Now, it is assumed that a DC voltage is applied to the lead wires 57P and 57N by connecting an external DC power source. Here, the semiconductor chips 11 s and 11 d on the upper arm side are connected in reverse parallel to each other on the DC wiring pattern 1. That is, the collector of the IGBT and the cathode of the FWD are connected to the positive lead wire 57P by the DC wiring pattern 1, and the DC wiring pattern 1 generates the floating inductances L1 and L2. Also, the emitter of the IGBT and the anode of the FWD are connected to the AC wiring pattern 31 by the AC wiring wires 62U from the upper surfaces of the semiconductor chips 11s and 11d, and floating inductances L3, L4, and L5 are generated. Similarly, stray inductances L6 to L9 are also generated between the input / output terminals of the lower-arm-side semiconductor chips 31s and 31d and the negative-side lead wire 57N.

ここで、図示しないゲート駆動装置では、半導体チップ１１ｓ〜１３ｓおよび３１ｓ〜３３ｓのゲートに制御信号を与えて、ＩＧＢＴをオンオフ動作させることで、図示しない負荷に所望の出力電圧を出力できる。ところが、ＩＧＢＴがオフからオン、あるいはオンからオフに切換わる際には、主回路を流れる電流量が大きく変化する。この電流の時間変化率di/dtが大きいと、主回路配線に生じた浮遊インダクタンスＬ１〜Ｌ９によって大きなサージ電圧が発生する。ＩＧＢＴがオンからオフに切換わる際には、正極側のワイヤ５７Ｐ→第１の直流配線パターン１→半導体チップ１１ｄ（ＦＷＤ）→交流配線用のワイヤ６１Ｕ，６２Ｕ→交流配線パターン３１→半導体チップ３１ｓ（ＩＧＢＴ）→直流配線用のワイヤ６３Ｕ，６４Ｕ→第２の直流配線パターン２→負極側のワイヤ５７Ｎの経路を流れる電流が急変する。   Here, in a gate drive device (not shown), a desired output voltage can be output to a load (not shown) by applying a control signal to the gates of the semiconductor chips 11s to 13s and 31s to 33s to turn on / off the IGBT. However, when the IGBT is switched from OFF to ON or from ON to OFF, the amount of current flowing through the main circuit changes greatly. When the time change rate di / dt of this current is large, a large surge voltage is generated by the floating inductances L1 to L9 generated in the main circuit wiring. When the IGBT is switched from on to off, the positive-side wire 57P → first DC wiring pattern 1 → semiconductor chip 11d (FWD) → AC wiring wires 61U, 62U → AC wiring pattern 31 → semiconductor chip 31s. (IGBT) → DC wiring wires 63U, 64U → second DC wiring pattern 2 → current flowing through the negative electrode wire 57N changes suddenly.

したがって、上述した従来の半導体パワーモジュールでは、一つの出力回路要素でその電流経路が長くなれば浮遊インダクタンスＬが比例して大きくなって、大きなサージ電圧が発生する。他のＶ，Ｗ相分の出力回路要素においても、同様の理由からサージ電圧を避けることができない。   Therefore, in the above-described conventional semiconductor power module, if the current path becomes longer in one output circuit element, the floating inductance L increases proportionally, and a large surge voltage is generated. For the same reason, surge voltages cannot be avoided in the output circuit elements for the other V and W phases.

つぎに、浮遊インダクタンスの低減を可能にした別の従来技術について説明する。
図３２は、従来の半導体パワーモジュールの別の一例を示す平面図である。また、図３３には、図３２の半導体パワーモジュールのＸ−Ｘ断面構成を示している。 Next, another conventional technique that enables reduction of stray inductance will be described.
FIG. 32 is a plan view showing another example of a conventional semiconductor power module. FIG. 33 shows an XX cross-sectional configuration of the semiconductor power module of FIG.

図３２および図３３に示す半導体パワーモジュール１０２において、第１の直流配線パターン１には、半導体チップ１１ｓ，１１ｄなどとともに、そのチップ未実装部分にセラミック基板９が接合されている。そして、この第１の直流配線パターン１の上方に、セラミック基板９を介して第２の直流配線パターン２が配置されている。その他の構成は図３０に示した半導体パワーモジュール１０１と同一の構成であり、ここでは対応する符号を付けてそれらの説明を省略する。   In the semiconductor power module 102 shown in FIGS. 32 and 33, the ceramic substrate 9 is bonded to the first DC wiring pattern 1 together with the semiconductor chips 11s and 11d and the chip unmounted portion. A second DC wiring pattern 2 is arranged above the first DC wiring pattern 1 via a ceramic substrate 9. The other configuration is the same as that of the semiconductor power module 101 shown in FIG. 30, and the corresponding reference numerals are given here, and the description thereof is omitted.

半導体パワーモジュール１０２では、直流電源の正極と接続された引き出しワイヤ５７Ｐからの電流が直流配線パターン１のチップ未実装部分を図３２の下から上に流れる。これに対して、直流配線パターン２の電流はセラミック基板９を介して平行かつ反対方向に流れることになる。そのため、２つの直流配線パターン１，２を近接させて配置すれば、そこに発生する磁束が相互に打消されるから、浮遊インダクタンスを低減することができる（例えば特許文献１参照）。   In the semiconductor power module 102, the current from the lead wire 57P connected to the positive electrode of the DC power source flows from the bottom of FIG. On the other hand, the current of the DC wiring pattern 2 flows in parallel and in the opposite direction through the ceramic substrate 9. Therefore, if the two DC wiring patterns 1 and 2 are arranged close to each other, the magnetic flux generated there is canceled out, so that the stray inductance can be reduced (see, for example, Patent Document 1).

上述した従来技術によれば、セラミック基板９の厚さを例えば０．２〜０．３ｍｍ程度まで薄くすることによって、２つの直流配線パターン１，２のチップ未実装部における浮遊インダクタンスが半分程度まで低減される。ところが、半導体パワーモジュール１０２の浮遊インダクタンスの大半（２/３〜３/４程度）を占めるチップ実装部での浮遊インダクタンスは変化しない。したがって、半導体パワーモジュール１０２の全体のインダクタンス低減としては、１/１０〜１/５程度にとどまる。   According to the above-described prior art, by reducing the thickness of the ceramic substrate 9 to about 0.2 to 0.3 mm, for example, the floating inductance in the chip unmounted portion of the two DC wiring patterns 1 and 2 is reduced to about half. Reduced. However, the stray inductance in the chip mounting portion that occupies most of the stray inductance (about 2/3 to 3/4) of the semiconductor power module 102 does not change. Therefore, the overall inductance reduction of the semiconductor power module 102 is only about 1/10 to 1/5.

そこで、このような半導体パワーモジュール１０２において、さらにチップ実装部での浮遊インダクタンスを低減するには、例えば直流配線用のワイヤ６３Ｕ，６４Ｕや交流配線用のワイヤ６１Ｕ，６２Ｕを互いに近接して配置することが必要となる。しかし、製造工程などでの振動等によって、配線用のワイヤ形状を一意に決めることは困難であり、またワイヤ相互間での干渉にも考慮しなければならず、ワイヤの近接配置によって浮遊インダクタンスを低減することが容易ではない。   Thus, in such a semiconductor power module 102, in order to further reduce the floating inductance in the chip mounting portion, for example, the DC wiring wires 63U and 64U and the AC wiring wires 61U and 62U are arranged close to each other. It will be necessary. However, it is difficult to uniquely determine the wire shape for wiring due to vibrations in the manufacturing process, etc., and interference between wires must be taken into account. It is not easy to reduce.

つぎに、チップ実装部での浮遊インダクタンスの低減を可能にした別の従来技術について説明する。
図３４は、従来の半導体パワーモジュールの異なる例を示す平面図、図３５は、図３４の半導体パワーモジュールのＸ−Ｘ断面構成を示す断面図である。 Next, another conventional technique that can reduce the stray inductance in the chip mounting portion will be described.
FIG. 34 is a plan view showing a different example of the conventional semiconductor power module, and FIG. 35 is a cross-sectional view showing the XX cross-sectional configuration of the semiconductor power module of FIG.

図３４および図３５に示す半導体パワーモジュール１０３では、直流配線用の導体バー８１〜８６が半導体チップ３１ｓ〜３３ｓ，３１ｄ〜３３ｄを第２の直流配線パターン２に接続するように構成されている。これらの直流配線用の導体バー８１〜８６は、第２の直流配線パターン２側が絶縁性の支持台２ａによって、交流配線パターン３１，３２，３３側では絶縁性の支持台３ａによって、それぞれ共通に保持されている。このとき、Ｕ相分の出力回路の導体バー８１，８２では、その両端に第２の直流配線パターン２との間を接続する直流配線用のワイヤ６５Ｕ，６７Ｕ、および半導体チップ３１ｓのエミッタ端子との間を接続する直流配線用のワイヤ６６Ｕ，６８Ｕがそれぞれボンディングされる。また、Ｖ，Ｗ相分の出力回路の導体バー８３〜８６についても、同様にワイヤなどにより接続されている。ここでは、直流配線用の導体バー８１〜８６が図３０に示した半導体パワーモジュール１０１における直流配線用のワイヤ６３Ｕ，６４Ｕなどの代わりに用いられている以外は同一の構成であり、対応する符号を付けてそれらの説明を省略する。   In the semiconductor power module 103 shown in FIG. 34 and FIG. 35, the DC wiring conductor bars 81 to 86 are configured to connect the semiconductor chips 31 s to 33 s and 31 d to 33 d to the second DC wiring pattern 2. These DC wiring conductor bars 81 to 86 are commonly used by the insulating support base 2a on the second DC wiring pattern 2 side and by the insulating support base 3a on the AC wiring patterns 31, 32, 33 side. Is retained. At this time, in the conductor bars 81 and 82 of the U-phase output circuit, the DC wiring wires 65U and 67U connecting the second DC wiring pattern 2 to both ends thereof, and the emitter terminal of the semiconductor chip 31s Wires 66U and 68U for direct current wiring that connect the two are bonded to each other. Similarly, the conductor bars 83 to 86 of the output circuits for the V and W phases are also connected by wires or the like. Here, the DC wiring conductor bars 81 to 86 have the same configuration except that they are used instead of the DC wiring wires 63U and 64U in the semiconductor power module 101 shown in FIG. The description is omitted.

半導体パワーモジュール１０３では、製造工程などで振動等があっても直流配線用の導体バー８１〜８６はその形状に変化が生じない。したがって、直流配線用のワイヤ６３Ｕ，６４Ｕに代えて導体バー８１〜８６を用いたことで、交流配線用のワイヤ６１Ｕ，６２Ｕなどの上方に直流配線用の導体バー８１〜８６を近接配置すれば、浮遊インダクタンスを低減することが可能となる（例えば、特許文献２参照）。   In the semiconductor power module 103, the shape of the conductor bars 81 to 86 for DC wiring does not change even if there is vibration or the like in the manufacturing process. Therefore, by using the conductor bars 81 to 86 instead of the DC wiring wires 63U and 64U, the DC wiring conductor bars 81 to 86 are arranged close to each other above the AC wiring wires 61U and 62U. Thus, stray inductance can be reduced (see, for example, Patent Document 2).

ところが、交流配線用のワイヤ６１Ｕ，６２Ｕとの空間的な距離を小さくして直流配線用の導体バー８１〜８６を配置すると、直流配線用のワイヤ６６Ｕ，６８Ｕと導体バー８１，８２の間での干渉が懸念される。そのため、導体バー８１〜８６と半導体チップ３１ｓのエミッタ端子との間を接続するワイヤ６６Ｕ，６８Ｕとを５〜１０ｍｍ程度までしか近接できず、交流配線用のワイヤ６１Ｕ，６２Ｕとの間で生じる浮遊インダクタンスを十分に低減することが容易ではない。   However, when the DC wiring conductor bars 81 to 86 are arranged with the spatial distance from the AC wiring wires 61U and 62U being reduced, between the DC wiring wires 66U and 68U and the conductor bars 81 and 82, respectively. There is concern about interference. Therefore, the wires 66U and 68U connecting the conductor bars 81 to 86 and the emitter terminal of the semiconductor chip 31s can be brought close to each other only to about 5 to 10 mm, and floating generated between the wires 61U and 62U for AC wiring. It is not easy to sufficiently reduce the inductance.

つぎに、配線用のワイヤとの干渉を除去するようにした、さらに別の従来技術について説明する。
図３６は、従来の半導体パワーモジュールのさらに別の一例を示す断面図である。 Next, still another conventional technique for eliminating interference with wiring wires will be described.
FIG. 36 is a cross-sectional view showing still another example of a conventional semiconductor power module.

この半導体パワーモジュール１０４は、第１のセラミック基板４の上面に第２の直流配線パターン２だけを配置し、この第２の直流配線パターン２上で第２のセラミック基板９を介して第１の直流配線パターン１を配置したものである。また、第２のセラミック基板９の表面に、第１の直流配線パターン１と交流配線パターン３１〜３３が接合され、第２の直流配線パターン２の裏面に第１のセラミック基板４が接合される。さらに、第１のセラミック基板４の裏面には、放熱体接続用パターン６を介して放熱体５が接続されている。ここでは、第２のセラミック基板９の裏面に第２の直流配線パターン２を設けていることによって、図３５に示す半導体パワーモジュール１０３の導体バー８１〜８６を不要にしている。その他は図３５の半導体パワーモジュール１０３と同一の構成であって、対応する符号を付けてそれらの説明を省略する。   In this semiconductor power module 104, only the second DC wiring pattern 2 is arranged on the upper surface of the first ceramic substrate 4, and the first DC wiring pattern 2 is disposed on the second DC wiring pattern 2 via the second ceramic substrate 9. A DC wiring pattern 1 is arranged. Further, the first DC wiring pattern 1 and the AC wiring patterns 31 to 33 are bonded to the surface of the second ceramic substrate 9, and the first ceramic substrate 4 is bonded to the back surface of the second DC wiring pattern 2. . Further, a heat radiator 5 is connected to the back surface of the first ceramic substrate 4 through a heat radiator connection pattern 6. Here, by providing the second DC wiring pattern 2 on the back surface of the second ceramic substrate 9, the conductor bars 81 to 86 of the semiconductor power module 103 shown in FIG. 35 are unnecessary. The rest of the configuration is the same as that of the semiconductor power module 103 of FIG. 35, and the corresponding reference numerals are given and description thereof is omitted.

半導体パワーモジュール１０４では、第２の直流配線パターン２が第２のセラミック基板９を介して第１の直流配線パターン１と近接して配置されるから、配線用のワイヤの干渉を考慮せずに浮遊インダクタンスを低減できる（例えば、特許文献３参照）。   In the semiconductor power module 104, the second DC wiring pattern 2 is disposed in close proximity to the first DC wiring pattern 1 via the second ceramic substrate 9, so that the interference of wiring wires is not considered. The stray inductance can be reduced (see, for example, Patent Document 3).

特許２７２５９５４号公報（段落番号［００２４］〜［００６６］、図１など）Japanese Patent No. 2725954 (paragraph numbers [0024] to [0066], FIG. 1 etc.) 特許３６２９２２２号公報（段落番号［００１０］〜［００５６］、図１など）Japanese Patent No. 3629222 (paragraph numbers [0010] to [0056], FIG. 1, etc.) 特許３６３５０２０号公報（段落番号［００２３］〜［００５１］、図１など）Japanese Patent No. 363520 (paragraph numbers [0023] to [0051], FIG. 1, etc.)

上述した図３６に示す従来技術において、第２の配線パターン２の熱抵抗が第１、第２のセラミック基板４，９の熱抵抗に比べ小さく無視できると仮定し、半導体チップ１１ｓ，３１ｄなどの冷却性能について検討する。図３０〜３５に記載された半導体チップ１１ｓ，３１ｄなどは第１のセラミック基板４を介して放熱体５に接続された構造であるのに対し、図３６に示された半導体チップ１１ｓ，３１ｄなどは第２のセラミック基板９と第１のセラミック基板４を介して放熱体５と接続される構造である。したがって、これらのセラミック基板４，９の厚さが同一であると仮定すると、図３６に示す半導体パワーモジュール１０４の熱抵抗は、図３０〜３５に示す半導体パワーモジュール１０１〜１０３と比較して２倍の大きさになる。これは、半導体パワーモジュール１０４で同一の損失が発生した場合に、半導体パワーモジュール１０１〜１０３に比べて温度上昇が２倍になることを意味するから、冷却性能が悪化していることを示している。   In the above-described prior art shown in FIG. 36, it is assumed that the thermal resistance of the second wiring pattern 2 is small and negligible compared to the thermal resistance of the first and second ceramic substrates 4 and 9, and the semiconductor chips 11s, 31d, etc. Consider cooling performance. The semiconductor chips 11s, 31d and the like described in FIGS. 30 to 35 have a structure connected to the heat radiator 5 via the first ceramic substrate 4, whereas the semiconductor chips 11s, 31d and the like shown in FIG. Is a structure connected to the radiator 5 via the second ceramic substrate 9 and the first ceramic substrate 4. Therefore, assuming that the ceramic substrates 4 and 9 have the same thickness, the thermal resistance of the semiconductor power module 104 shown in FIG. 36 is 2 in comparison with the semiconductor power modules 101 to 103 shown in FIGS. Double the size. This means that when the same loss occurs in the semiconductor power module 104, the temperature rise is doubled compared to the semiconductor power modules 101 to 103, so that the cooling performance is deteriorated. Yes.

このように、半導体パワーモジュール１０１は、配線パターンが長く浮遊インダクタンスが大きいためサージ電圧が大きくなって、半導体チップの耐圧を超えるサージ電圧が印加されると半導体チップを破壊するという問題があった。   As described above, the semiconductor power module 101 has a problem that the wiring pattern is long and the floating inductance is large, so that the surge voltage becomes large, and the semiconductor chip is destroyed when a surge voltage exceeding the breakdown voltage of the semiconductor chip is applied.

また、半導体パワーモジュール１０２は、第１および第２の直流配線パターンを近接させることで、チップ未実装部の浮遊インダクタンスが低減できるものの、半導体パワーモジュールの浮遊インダクタンスの大半を占めるチップ実装部の浮遊インダクタンスを低減できないため、インダクタンス低減効果が不十分であるという問題があった。   In addition, although the semiconductor power module 102 can reduce the stray inductance of the non-chip mounted portion by bringing the first and second DC wiring patterns close to each other, the floating of the chip mounted portion occupying most of the stray inductance of the semiconductor power module. Since the inductance cannot be reduced, there is a problem that the effect of reducing the inductance is insufficient.

また、半導体パワーモジュール１０３は、正極側の直流配線パターンの半導体チップ実装部分の上に、負極側に導体バーを実装させることで、チップ実装部での浮遊インダクタンスの低減を試みているが、十分なインダクタンス低減効果を得られないという問題があった。   In addition, the semiconductor power module 103 attempts to reduce the floating inductance in the chip mounting portion by mounting a conductor bar on the negative electrode side on the semiconductor chip mounting portion of the DC wiring pattern on the positive electrode side. There has been a problem that a significant effect of reducing inductance cannot be obtained.

さらに、これらの半導体パワーモジュール１０１〜１０３では、いずれも半導体チップがセラミック基板を介し放熱体に接続されるため、冷却性能は良いが、上記のように浮遊インダクタンスが大きいためサージ電圧が大きいという問題がある。   Further, in these semiconductor power modules 101 to 103, since the semiconductor chip is connected to the radiator via the ceramic substrate, the cooling performance is good, but the problem is that the surge voltage is large due to the large floating inductance as described above. There is.

以上のように、従来の半導体パワーモジュール１０１〜１０４は、いずれも浮遊インダクタンスの低減と冷却性能の向上を同時に実現できないという問題があった。
本発明はこのような点に鑑みてなされたものであり、半導体チップの放熱構造を変えることなくチップ実装部分の浮遊インダクタンスの低減が可能な半導体パワーモジュールを提供することを目的とする。 As described above, each of the conventional semiconductor power modules 101 to 104 has a problem that it is impossible to simultaneously reduce stray inductance and improve cooling performance.
The present invention has been made in view of these points, and an object of the present invention is to provide a semiconductor power module capable of reducing the floating inductance of the chip mounting portion without changing the heat dissipation structure of the semiconductor chip.

本発明では、上記問題を解決するために、第１の直流配線パターンの所定位置に第１のスイッチング素子および第１のダイオードの半導体チップが実装され、交流配線パターンの所定位置に第２のスイッチング素子および第２のダイオードの半導体チップが実装される半導体パワーモジュールが提供される。この半導体パワーモジュールは、前記第１の直流配線パターンと前記交流配線パターンとが同一平面に接合された第１の絶縁基板と、前記第１の絶縁基板上であって前記第１の直流配線パターンに近接して配置された第２の直流配線パターンと、前記第１の直流配線パターンに実装された前記第１のダイオードを前記交流配線パターンと電気的に接続する第１の接続導体と、前記交流配線パターンに実装された前記第２のスイッチング素子を前記第２の直流配線パターンと電気的に接続する第２の接続導体と、前記第１の直流配線パターンに実装された前記第１のスイッチング素子を前記交流配線パターンと電気的に接続する第３の接続導体と、前記交流配線パターンに実装された前記第２のダイオードを前記第２の直流配線パターンと電気的に接続する第４の接続導体と、一方の平面には前記第１または第３の接続導体が接合されるとともに、他方の平面に前記第２または第４の接続導体が接合された第２の絶縁基板と、を備え、前記第１の直流配線パターンおよび前記交流配線パターンが配置される方向に対して直交する一の方向に、前記第１の直流配線パターンでは前記第１のダイオードおよび前記第１のスイッチング素子がこの順に配置されるとともに、前記交流配線パターンでは前記第２のスイッチング素子および前記第２のダイオードがこの順に配置されており、前記第２の絶縁基板は、その表面および裏面に前記第１の接続導体および前記第２の接続導体が平面視で重ならないようにずらした状態に近接して配置されるとともに、前記第３の接続導体および前記第４の接続導体が平面視で重ならないようにずらした状態に近接して配置されていることを特徴とする。 In the present invention, in order to solve the above problem, the first switching element and the semiconductor chip of the first diode are mounted at a predetermined position of the first DC wiring pattern, and the second switching is performed at the predetermined position of the AC wiring pattern. A semiconductor power module on which the element and the semiconductor chip of the second diode are mounted is provided. The semiconductor power module includes: a first insulating substrate in which the first DC wiring pattern and the AC wiring pattern are joined in the same plane; and the first DC wiring pattern on the first insulating substrate. A second direct current wiring pattern disposed in proximity to the first direct current wiring pattern; a first connection conductor that electrically connects the first diode mounted on the first direct current wiring pattern to the alternating current wiring pattern; and A second connection conductor for electrically connecting the second switching element mounted on the AC wiring pattern to the second DC wiring pattern; and the first switching mounted on the first DC wiring pattern. A third connection conductor that electrically connects an element to the AC wiring pattern, and the second diode mounted on the AC wiring pattern is electrically connected to the second DC wiring pattern. A second connection conductor connected to the second connection conductor, and the first or third connection conductor joined to one plane and the second or fourth connection conductor joined to the other plane. An insulating substrate, and in a direction perpendicular to a direction in which the first DC wiring pattern and the AC wiring pattern are arranged, in the first DC wiring pattern, the first diode and the first 1 switching elements are arranged in this order, and in the AC wiring pattern, the second switching elements and the second diodes are arranged in this order, and the second insulating substrate is arranged on the front surface and the back surface thereof. together with the first connection conductor and the second connecting conductor is disposed close to a state shifted so as not to overlap in plan view, the third connection conductor and the fourth Characterized in that the connecting conductors are arranged in proximity to the state shifted so as not to overlap in plan view.

第１の直流配線パターンの半導体チップ実装部分に、第２の絶縁基板を配置した構造となるため、第２の絶縁基板の表面と裏面での配線パターンに逆方向の電流が流れる。このため、スイッチング動作で発生する磁束を相互に打消させ浮遊インダクタンスを低減できる。   Since the second insulating substrate is disposed on the semiconductor chip mounting portion of the first DC wiring pattern, a reverse current flows through the wiring pattern on the front surface and the back surface of the second insulating substrate. For this reason, the magnetic flux generated by the switching operation can be canceled out and the stray inductance can be reduced.

また、直流配線パターンの半導体チップ実装部分に、第２の絶縁基板に設けた配線パターンと平行方向に切込みを設ける。これにより、第１の直流配線パターンと第２の絶縁基板に設けた配線パターンに逆方向の電流が流れるようになって、浮遊インダクタンスを低減できる。   Further, the semiconductor chip mounting portion of the DC wiring pattern is cut in a direction parallel to the wiring pattern provided on the second insulating substrate. As a result, a current in the reverse direction flows through the first DC wiring pattern and the wiring pattern provided on the second insulating substrate, and the stray inductance can be reduced.

本発明によれば、浮遊インダクタンスの低減と冷却性能の向上を両立することができる。これによりサージ電圧や過熱による半導体チップの破壊がない半導体パワーモジュールを提供することができる。また、電流経路を近接することで半導体パワーモジュールから発生する放射ノイズを低減できる。   According to the present invention, both reduction of stray inductance and improvement of cooling performance can be achieved. Thereby, it is possible to provide a semiconductor power module in which the semiconductor chip is not destroyed by surge voltage or overheating. Also, radiation noise generated from the semiconductor power module can be reduced by bringing the current paths close to each other.

この発明の第１の実施形態である半導体パワーモジュールの主要部分の断面構成を示す断面図である。It is sectional drawing which shows the cross-sectional structure of the principal part of the semiconductor power module which is 1st Embodiment of this invention. 第１の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図である。It is a top view which shows the whole structure of the semiconductor power module corresponding to 1st Embodiment. 図２の半導体パワーモジュールのＹ−Ｙ断面構成を示す断面図である。It is sectional drawing which shows the YY cross-section structure of the semiconductor power module of FIG. 第１の実施形態の半導体パワーモジュールにおける図２の破線部分の等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of the broken-line part of FIG. 2 in the semiconductor power module of 1st Embodiment. 第２の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図である。It is a top view which shows the whole structure of the semiconductor power module corresponding to 2nd Embodiment. 図５の半導体パワーモジュールのＹ−Ｙ断面構成を示す断面図である。It is sectional drawing which shows the YY cross-section structure of the semiconductor power module of FIG. 第３の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図である。It is a top view which shows the whole structure of the semiconductor power module corresponding to 3rd Embodiment. 図７の半導体パワーモジュールのＹ−Ｙ断面構成を示す断面図である。It is sectional drawing which shows the YY cross-section structure of the semiconductor power module of FIG. 第４の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図である。It is a top view which shows the whole structure of the semiconductor power module corresponding to 4th Embodiment. 図９の半導体パワーモジュールのＸ−Ｘ断面構成を示す断面図である。It is sectional drawing which shows the XX cross-section structure of the semiconductor power module of FIG. この発明の第５の実施形態である半導体パワーモジュールの主要部分の断面構成を示す断面図である。It is sectional drawing which shows the cross-sectional structure of the principal part of the semiconductor power module which is the 5th Embodiment of this invention. 第５の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図である。It is a top view which shows the whole structure of the semiconductor power module corresponding to 5th Embodiment. 図１１の半導体パワーモジュールのＺ１−Ｚ１断面構成を示す断面図である。It is sectional drawing which shows the Z1-Z1 cross-sectional structure of the semiconductor power module of FIG. 図１１の半導体パワーモジュールのＺ２−Ｚ２断面構成を示す断面図である。It is sectional drawing which shows the Z2-Z2 cross-sectional structure of the semiconductor power module of FIG. 図１１の半導体パワーモジュールのＺ３−Ｚ３断面構成を示す断面図である。It is sectional drawing which shows the Z3-Z3 cross-section of the semiconductor power module of FIG. 図１１の半導体パワーモジュールのＺ４−Ｚ４断面構成を示す断面図である。It is sectional drawing which shows the Z4-Z4 cross-section structure of the semiconductor power module of FIG. 第５の実施形態の半導体パワーモジュールにおける図１２の破線部分の等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of the broken-line part of FIG. 12 in the semiconductor power module of 5th Embodiment. この発明の第６の実施形態である半導体パワーモジュールの主要部分の断面構成を示す断面図である。It is sectional drawing which shows the cross-sectional structure of the principal part of the semiconductor power module which is the 6th Embodiment of this invention. 第６の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図である。It is a top view which shows the whole structure of the semiconductor power module corresponding to 6th Embodiment. 図１８の半導体パワーモジュールのＺ１−Ｚ１断面構成を示す断面図である。It is sectional drawing which shows the Z1-Z1 cross-section structure of the semiconductor power module of FIG. 図１８の半導体パワーモジュールのＺ２−Ｚ２断面構成を示す断面図である。It is sectional drawing which shows the Z2-Z2 cross-section structure of the semiconductor power module of FIG. 図１８の半導体パワーモジュールのＺ３−Ｚ３断面構成を示す断面図である。It is sectional drawing which shows the Z3-Z3 cross-section of the semiconductor power module of FIG. 図１８の半導体パワーモジュールのＺ４−Ｚ４断面構成を示す断面図である。It is sectional drawing which shows the Z4-Z4 cross-section of the semiconductor power module of FIG. この発明の第７の実施形態である半導体パワーモジュールの主要部分の断面構成を示す断面図である。It is sectional drawing which shows the cross-sectional structure of the principal part of the semiconductor power module which is the 7th Embodiment of this invention. この発明の第８の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図である。It is a top view which shows the whole structure of the semiconductor power module corresponding to 8th Embodiment of this invention. 図２５の半導体パワーモジュールのＹ−Ｙ断面構成を示す断面図である。It is sectional drawing which shows the YY cross-section structure of the semiconductor power module of FIG. 第９の実施形態に係る半導体パワーモジュールの全体構成を示す平面図である。It is a top view which shows the whole structure of the semiconductor power module which concerns on 9th Embodiment. 導体バーの組立て工程を説明する図である。It is a figure explaining the assembly process of a conductor bar. 別の導体バーの組立て工程を説明する図である。It is a figure explaining the assembly process of another conductor bar. 従来の半導体パワーモジュールの一例を示す平面図である。It is a top view which shows an example of the conventional semiconductor power module. 図３０における破線部分の等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of the broken-line part in FIG. 従来の半導体パワーモジュールの別の一例を示す平面図である。It is a top view which shows another example of the conventional semiconductor power module. 図３２の半導体パワーモジュールのＸ−Ｘ断面構成を示す断面図である。It is sectional drawing which shows the XX cross-section structure of the semiconductor power module of FIG. 従来の半導体パワーモジュールの異なる例を示す平面図である。It is a top view which shows the example from which the conventional semiconductor power module differs. 図３４の半導体パワーモジュールのＸ−Ｘ断面構成を示す断面図である。It is sectional drawing which shows the XX cross-section structure of the semiconductor power module of FIG. 従来の半導体パワーモジュールのさらに別の一例を示す断面図である。It is sectional drawing which shows another example of the conventional semiconductor power module.

以下、この発明の半導体パワーモジュールについて、いくつかの実施形態について、図面を参照しながら説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態である半導体パワーモジュールの主要部分の断面構成を示す断面図である。 Hereinafter, several embodiments of the semiconductor power module of the present invention will be described with reference to the drawings.
[First Embodiment]
FIG. 1 is a cross-sectional view showing the cross-sectional structure of the main part of the semiconductor power module according to the first embodiment of the present invention.

半導体パワーモジュール１１１は、複数の回路パターンが積層された複合基板を有する半導体装置である。第１の直流配線パターン１、第２の直流配線パターン２および交流配線パターン３は、セラミック基板などからなる第１の絶縁基板４の同一平面上に、それぞれ互いに所定間隔をもって接合された回路パターンである。第１の直流配線パターン１および交流配線パターン３のそれぞれ所定位置には、複数の半導体チップ１１ｄ，３１ｓなどが実装され、それらの半導体チップ１１ｄ，３１ｓからの発熱を逃がすための放熱体５を有している。この放熱体５は、第１の絶縁基板４の裏面に形成された放熱体接続用パターン６を介して接着され、複数の半導体チップ１１ｄ，３１ｓとは反対側で放熱用基板を構成している。   The semiconductor power module 111 is a semiconductor device having a composite substrate in which a plurality of circuit patterns are stacked. The first DC wiring pattern 1, the second DC wiring pattern 2, and the AC wiring pattern 3 are circuit patterns bonded to each other at a predetermined interval on the same plane of the first insulating substrate 4 made of a ceramic substrate or the like. is there. A plurality of semiconductor chips 11d, 31s and the like are mounted at predetermined positions of the first DC wiring pattern 1 and the AC wiring pattern 3, respectively, and a heat dissipating body 5 is provided for releasing heat generated from the semiconductor chips 11d, 31s. doing. The heat dissipating body 5 is bonded via a heat dissipating body connection pattern 6 formed on the back surface of the first insulating substrate 4, and constitutes a heat dissipating substrate on the side opposite to the plurality of semiconductor chips 11d and 31s. .

ここで、第２の直流配線パターン２は第１の絶縁基板４上で第１の直流配線パターン１に近接して配置され、半導体チップ１１ｄ，３１ｓの上方でそれらを接続する第１の接続導体７および第２の接続導体８が配置されている。第１の接続導体７は、第１の直流配線パターン１に実装された半導体チップ１１ｄなどを、隣接する交流配線パターン３の所定位置と電気的に接続するものである。第２の接続導体８は、交流配線パターン３に実装された半導体チップ３１ｓなどを、第１の直流配線パターン１を跨いで第２の直流配線パターン２と電気的に接続するものである。これら第１の接続導体７および第２の接続導体８は、セラミック基板などからなる第２の絶縁基板９の表裏面にそれぞれ接合されることによって、互いに絶縁された状態で、かつ近接して配置される。   Here, the second direct current wiring pattern 2 is disposed on the first insulating substrate 4 in the vicinity of the first direct current wiring pattern 1, and the first connection conductors connecting them above the semiconductor chips 11d and 31s. 7 and the second connection conductor 8 are arranged. The first connection conductor 7 is for electrically connecting the semiconductor chip 11d and the like mounted on the first DC wiring pattern 1 to a predetermined position of the adjacent AC wiring pattern 3. The second connection conductor 8 is for electrically connecting the semiconductor chip 31 s and the like mounted on the AC wiring pattern 3 to the second DC wiring pattern 2 across the first DC wiring pattern 1. The first connection conductor 7 and the second connection conductor 8 are arranged in close proximity to each other by being bonded to the front and back surfaces of the second insulating substrate 9 made of a ceramic substrate or the like. Is done.

いま、半導体チップ１１ｄがＦＷＤを構成する半導体スイッチ素子であって、半導体チップ３１ｓがＩＧＢＴを構成する半導体スイッチ素子であるとする。半導体パワーモジュール１１１の外部に延びる引き出しワイヤ５７Ｐは、第１の直流配線パターン１に一端がボンディングされ、他端が図示しない直流電源の正極と接続されている。この引き出しワイヤ５７Ｐにより、第１の直流配線パターン１を介して半導体チップ１１ｄのカソード電極に直流電源が供給される。半導体チップ１１ｄは、その上面のアノード電極が導電性の支持部材７ａを介して第１の接続導体７の一端と電気的に接続されるとともに、導電性の支持部材７ｂを介して第１の接続導体７の他端が、交流配線パターン３の所定位置と電気的に接続される。   Now, it is assumed that the semiconductor chip 11d is a semiconductor switch element constituting an FWD, and the semiconductor chip 31s is a semiconductor switch element constituting an IGBT. The lead wire 57P extending to the outside of the semiconductor power module 111 has one end bonded to the first DC wiring pattern 1 and the other end connected to a positive electrode of a DC power source (not shown). A DC power supply is supplied to the cathode electrode of the semiconductor chip 11d through the first DC wiring pattern 1 by the lead wire 57P. In the semiconductor chip 11d, the anode electrode on the upper surface thereof is electrically connected to one end of the first connection conductor 7 via the conductive support member 7a, and the first connection via the conductive support member 7b. The other end of the conductor 7 is electrically connected to a predetermined position of the AC wiring pattern 3.

また、交流配線パターン３に配置された半導体チップ３１ｓには、その上面に位置するゲート電極（制御電極）に制御信号用の配線ワイヤ５４が接続され、そのエミッタ電極が導電性の支持部材８ａを介して第２の接続導体８の一端と電気的に接続される。また、交流配線パターン３からは、引き出しワイヤ５７Ｕを介して１相分の交流出力が取り出される。第２の接続導体８の他端は、導電性の支持部材８ｂを介して第２の直流配線パターン２の所定位置と電気的に接続される。第２の直流配線パターン２には、半導体パワーモジュール１１１の外部に延びる引き出しワイヤ５７Ｎの一端がボンディングされ、その他端が図示しない直流電源の負極と接続されている。こうして、半導体チップ１１ｄ，３１ｓなどを含む半導体装置は、半導体パワーモジュール１１１の外部直流電源から直流電源を供給するようにしている。   Further, in the semiconductor chip 31s arranged in the AC wiring pattern 3, a control signal wiring wire 54 is connected to the gate electrode (control electrode) located on the upper surface thereof, and the emitter electrode is connected to the conductive support member 8a. And is electrically connected to one end of the second connection conductor 8. Further, the AC output for one phase is taken out from the AC wiring pattern 3 through the lead wire 57U. The other end of the second connection conductor 8 is electrically connected to a predetermined position of the second DC wiring pattern 2 via a conductive support member 8b. One end of a lead wire 57N extending outside the semiconductor power module 111 is bonded to the second DC wiring pattern 2, and the other end is connected to a negative electrode of a DC power source (not shown). Thus, the semiconductor device including the semiconductor chips 11d, 31s and the like is configured to supply the DC power from the external DC power supply of the semiconductor power module 111.

なお、第２の絶縁基板９は支持部材７ａ，７ｂ，８ａ，８ｂによって水平に支持されている。
図２は、第１の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図であり、図３は、図２の半導体パワーモジュールのＹ−Ｙ断面構成を示す断面図である。 Note that the second insulating substrate 9 is horizontally supported by support members 7a, 7b, 8a, and 8b.
FIG. 2 is a plan view showing the overall configuration of the semiconductor power module corresponding to the first embodiment, and FIG. 3 is a cross-sectional view showing the YY cross-sectional configuration of the semiconductor power module of FIG.

第１の絶縁基板４の表面には、図２に示すように、負極側の第２の直流配線パターン２と正極側の第１の直流配線パターン１を構成する直流配線パターン部１０が左右位置に縦長に、並べて形成されている。また、この直流配線パターン部１０の右側には、３つの直流配線パターン部１１〜１３が接続するように形成され、さらにそれらの右側には、それぞれに対応する交流配線パターン３１〜３３が、所定距離だけ離間して形成されている。こうして、図３に示すようなスリット（切込み）Ｓ１とＳ２が、直流配線パターン部１１〜１３の間に設けられ、同様のスリットで３つの直流配線パターン部１１〜１３と交流配線パターン３１〜３３とが第１の絶縁基板４の表面に離間して配置される。   On the surface of the first insulating substrate 4, as shown in FIG. 2, the DC wiring pattern portion 10 constituting the second DC wiring pattern 2 on the negative electrode side and the first DC wiring pattern 1 on the positive electrode side is positioned in the left and right positions. Are arranged side by side vertically. In addition, three DC wiring pattern portions 11 to 13 are formed on the right side of the DC wiring pattern portion 10 so as to be connected, and AC wiring patterns 31 to 33 corresponding to the DC wiring pattern portions 11 to 33 are respectively provided on the right side thereof. They are separated by a distance. Thus, slits (cuts) S1 and S2 as shown in FIG. 3 are provided between the DC wiring pattern portions 11 to 13, and the three DC wiring pattern portions 11 to 13 and the AC wiring patterns 31 to 33 are formed in the same slit. Are spaced apart from each other on the surface of the first insulating substrate 4.

ここで、直流配線パターン部１１〜１３にはそれぞれ１組ずつＩＧＢＴ１１ｓ〜１３ｓとＦＷＤ１１ｄ〜１３ｄが実装され、交流配線パターン３１〜３３にはそれぞれ１組ずつＩＧＢＴ３１ｓ〜３３ｓとＦＷＤ３１ｄ〜３３ｄが実装されている。ＦＷＤ１１ｄ〜１３ｄの上面にはそれぞれアノード電極が形成されていて、図３に示すように、導電性の支持部材７１ａ，７３ａ，７５ａによって第１の接続導体７１，７３，７５と接続される。第１の接続導体７１，７３，７５は、ＦＷＤ１１ｄ〜１３ｄと交流配線パターン３１〜３３とを電気的に接続する交流配線となる。一方、第２の接続導体８１，８３，８５は、それぞれ第２の絶縁基板９１，９３，９５を介して第１の接続導体７１，７３，７５の上方で並行するように接合されている。図２に示すように、これらの第２の接続導体８１，８３，８５がＩＧＢＴ３１ｓ〜３３ｓと第２の直流配線パターン２とを電気的に接続する直流配線となる。   Here, one set of IGBTs 11s to 13s and FWDs 11d to 13d are mounted on the DC wiring pattern portions 11 to 13, respectively, and one set of IGBTs 31s to 33s and FWDs 31d to 33d are mounted on the AC wiring patterns 31 to 33, respectively. Yes. As shown in FIG. 3, anode electrodes are respectively formed on the upper surfaces of the FWDs 11d to 13d, and are connected to the first connection conductors 71, 73, and 75 by conductive support members 71a, 73a, and 75a. The first connection conductors 71, 73, 75 are AC wirings that electrically connect the FWDs 11 d to 13 d and the AC wiring patterns 31 to 33. On the other hand, the second connection conductors 81, 83, 85 are joined in parallel above the first connection conductors 71, 73, 75 via the second insulating substrates 91, 93, 95, respectively. As shown in FIG. 2, these second connection conductors 81, 83, 85 serve as DC wirings that electrically connect the IGBTs 31 s to 33 s and the second DC wiring pattern 2.

直流配線パターン部１１〜１３に実装されたＩＧＢＴ１１ｓ〜１３ｓは、その上面にそれぞれエミッタ電極が形成されていて、導電性の支持部材７２ａ，７４ａ，７６ａにより、第３の接続導体７２，７４，７６と接続される。この第３の接続導体７２，７４，７６が、ＩＧＢＴ１１ｓ〜１３ｓと交流配線パターン３１〜３３とを電気的に接続する交流配線となる。一方、第４の接続導体８２，８４，８６は、第２の絶縁基板９２，９４，９６を介して第３の接続導体７２，７４，７６の上方で並行するように接合されている。図２に示すように、これらの第４の接続導体８２，８４，８６がＦＷＤ３１ｄ〜３３ｄと第２の直流配線パターン２を接続する直流配線となる。   The IGBTs 11s to 13s mounted on the DC wiring pattern portions 11 to 13 have emitter electrodes formed on the upper surfaces thereof, and third connection conductors 72, 74, and 76 are formed by conductive support members 72a, 74a, and 76a. Connected. The third connection conductors 72, 74, and 76 serve as AC wirings that electrically connect the IGBTs 11s to 13s and the AC wiring patterns 31 to 33. On the other hand, the fourth connection conductors 82, 84, 86 are joined in parallel above the third connection conductors 72, 74, 76 via the second insulating substrates 92, 94, 96. As shown in FIG. 2, these fourth connection conductors 82, 84, 86 serve as DC wiring that connects the FWDs 31 d to 33 d and the second DC wiring pattern 2.

さらに、制御信号用の配線ワイヤ５１〜５６からは、ＩＧＢＴ１１ｓ〜１３ｓとＩＧＢＴ３１ｓ〜３３ｓに制御信号を与える。半導体パワーモジュール１１１には、その外部から引き出しワイヤ５７Ｐ，５７Ｎによって直流電源が接続される。そして、半導体パワーモジュール１１１の交流配線パターン３１〜３３には、引き出しワイヤ５７Ｕ，５７Ｖ，５７Ｗによって外部負荷が接続される。   Furthermore, control signals are given to the IGBTs 11 s to 13 s and the IGBTs 31 s to 33 s from the control signal wiring wires 51 to 56. A direct current power source is connected to the semiconductor power module 111 from the outside by lead wires 57P and 57N. An external load is connected to the AC wiring patterns 31 to 33 of the semiconductor power module 111 by lead wires 57U, 57V, and 57W.

図４は、第１の実施形態の半導体パワーモジュールにおける図２の破線部分の等価回路を示す回路図である。
図４に示す半導体パワーモジュール１１１の等価回路は、９つの浮遊インダクタンスＬ１〜Ｌ９を含み、図２の破線部分６０に相当するＵ相分の交流信号の出力回路要素が示されている。浮遊インダクタンスＬ１は、各相に共通のものであって、その大きさは引き出しワイヤ５７Ｐが接続される直流配線パターン部１０によって決まる。浮遊インダクタンスＬ２は、直流配線パターン部１０から延びる直流配線パターン部１１の大きさによって決まる。浮遊インダクタンスＬ２を介して接続されたＦＷＤ１１ｄは、そのアノード電極側に第１の接続導体７１による浮遊インダクタンスＬ３が形成される。このＦＷＤ１１ｄとは逆並列に接続されたＩＧＢＴ１１ｓは、そのエミッタ電極側に第３の接続導体７２による浮遊インダクタンスＬ４が形成される。 FIG. 4 is a circuit diagram showing an equivalent circuit of the broken line portion of FIG. 2 in the semiconductor power module of the first embodiment.
The equivalent circuit of the semiconductor power module 111 shown in FIG. 4 includes nine stray inductances L1 to L9, and shows an output circuit element for an AC signal for the U phase corresponding to the broken line portion 60 in FIG. The stray inductance L1 is common to each phase, and its size is determined by the DC wiring pattern portion 10 to which the lead wire 57P is connected. The floating inductance L2 is determined by the size of the DC wiring pattern portion 11 extending from the DC wiring pattern portion 10. The FWD 11d connected via the floating inductance L2 has a floating inductance L3 formed by the first connection conductor 71 on the anode electrode side. The IGBT 11s connected in antiparallel with the FWD 11d has a floating inductance L4 formed by the third connection conductor 72 on the emitter electrode side.

浮遊インダクタンスＬ５，Ｌ６は、引き出しワイヤ５７Ｕを介して接続される外部負荷との間に発生するものであって、その大きさは、交流配線パターン３１の大きさによって決まる。交流配線パターン３１上に実装されたＩＧＢＴ３１ｓとＦＷＤ３１ｄは、それぞれエミッタ電極およびアノード電極が第２の接続導体８１および第４の接続導体８２によって第２の直流配線パターン２に接続されるため、それぞれ浮遊インダクタンスＬ７，Ｌ８が形成される。また、浮遊インダクタンスＬ９は、引き出しワイヤ５７Ｎを接続する第２の直流配線パターン２によって、その大きさが決まる。   The floating inductances L5 and L6 are generated between the external load connected via the lead wire 57U, and the size thereof is determined by the size of the AC wiring pattern 31. The IGBT 31s and the FWD 31d mounted on the AC wiring pattern 31 are respectively floating because the emitter electrode and the anode electrode are connected to the second DC wiring pattern 2 by the second connection conductor 81 and the fourth connection conductor 82, respectively. Inductances L7 and L8 are formed. The size of the floating inductance L9 is determined by the second DC wiring pattern 2 connecting the lead wire 57N.

この半導体パワーモジュール１１１は、ＩＧＢＴ１１ｓ〜１３ｓとＩＧＢＴ３１ｓ〜３３ｓが制御信号によってスイッチング動作することで、所定の交流出力を負荷に供給できる。そして、ＩＧＢＴ３１ｓがオンからオフに切換わる際には、以下の第１の経路を流れている電流が急変する。また、ＩＧＢＴ１１ｓがオンからオフに切換わる際には、以下の第２の経路を流れる電流が急変する。   The semiconductor power module 111 can supply a predetermined AC output to a load by switching the IGBTs 11s to 13s and the IGBTs 31s to 33s according to a control signal. And when IGBT31s switches from ON to OFF, the electric current which is flowing through the following 1st paths changes suddenly. Further, when the IGBT 11s is switched from on to off, the current flowing through the second path described below changes suddenly.

第１の経路：引き出しワイヤ５７Ｐ−直流配線パターン部１０−直流配線パターン部１１−ＦＷＤ１１ｄ−第１の接続導体７１−交流配線パターン３１−ＩＧＢＴ３１ｓ−第２の接続導体８１−第２の直流配線パターン２−引き出しワイヤ５７Ｎ
第２の経路：引き出しワイヤ５７Ｐ−直流配線パターン部１０−直流配線パターン部１１−ＩＧＢＴ１１ｓ−第３の接続導体７２−交流配線パターン３１−ＦＷＤ３１ｄ−第４の接続導体８２−第２の直流配線パターン２−引き出しワイヤ５７Ｎ
ＩＧＢＴ１２ｓ，１３ｓ，３２ｓ，３３ｓを含む他の相の交流信号出力回路においても同様の関係で、ＩＧＢＴ１２ｓ，１３ｓ，３２ｓ，３３ｓのスイッチング時には、それらに対向するＦＷＤ１２ｄ，１３ｄ，３２ｄ，３３ｄには急変する大きさで電流が流れる。そこで、これらのＩＧＢＴ１１ｓ〜１３ｓと３１ｓ〜３３ｓに対向配置されたＦＷＤ１１ｄ〜１３ｄと３１ｄ〜３３ｄに流れる電流の経路に着目して、それらの配線を近接して配置することによって、浮遊インダクタンスを低減するようにしている。 First path: Lead wire 57P—DC wiring pattern portion 10—DC wiring pattern portion 11—FWD 11d—first connection conductor 71—AC wiring pattern 31—IGBT 31s—second connection conductor 81—second DC wiring pattern 2-Drawer wire 57N
Second path: Lead wire 57P-DC wiring pattern portion 10-DC wiring pattern portion 11-IGBT 11s-third connection conductor 72-AC wiring pattern 31-FWD 31d-fourth connection conductor 82-second DC wiring pattern 2-Drawer wire 57N
In the AC signal output circuits of other phases including the IGBTs 12s, 13s, 32s, and 33s, when switching the IGBTs 12s, 13s, 32s, and 33s, the FWDs 12d, 13d, 32d, and 33d that face each other change suddenly. Current flows in the size. Therefore, paying attention to the path of the current flowing through the FWDs 11d to 13d and 31d to 33d arranged opposite to the IGBTs 11s to 13s and 31s to 33s, the wirings are arranged close to each other to reduce the floating inductance. I am doing so.

具体的には、図３に示すように、第２の絶縁基板９１〜９６によって、第２の接続導体８１，８３，８５、第４の接続導体８２，８４，８６と第１の接続導体７１，７３，７５、第３の接続導体７２，７４，７６との間の絶縁を保持しつつ、相互の空間的な位置関係が近接した状態に保持している。   Specifically, as shown in FIG. 3, the second connection conductors 81, 83, 85, the fourth connection conductors 82, 84, 86 and the first connection conductor 71 are formed by the second insulating substrates 91 to 96. , 73, 75 and the third connection conductors 72, 74, 76, while maintaining the insulation between the third connection conductors 72, 74, 76, the spatial positional relationship between them is kept close.

上述したように、第１の実施形態の半導体パワーモジュール１１１では、交流配線用の導体７１〜７６と直流配線用の導体８１〜８６とを、第２の絶縁基板９１〜９６を介して近接配置することができる。これにより、図４に示す浮遊インダクタンスＬ３と浮遊インダクタンスＬ７が、破線Ｍ１で示すように磁気的に結合されるとともに、浮遊インダクタンスＬ４と浮遊インダクタンスＬ８が、破線Ｍ２に示すように磁気的に結合される。そして、交流配線用の導体７１〜７６を流れる電流方向は、直流配線用の導体８１〜８６を流れる電流とは逆方向であるので、半導体パワーモジュール１１１全体の浮遊インダクタンスを低減できる。   As described above, in the semiconductor power module 111 of the first embodiment, the AC wiring conductors 71 to 76 and the DC wiring conductors 81 to 86 are disposed close to each other via the second insulating substrates 91 to 96. can do. As a result, the floating inductance L3 and the floating inductance L7 shown in FIG. 4 are magnetically coupled as indicated by the broken line M1, and the floating inductance L4 and the floating inductance L8 are magnetically coupled as indicated by the broken line M2. The Since the direction of current flowing through the AC wiring conductors 71 to 76 is opposite to the direction of current flowing through the DC wiring conductors 81 to 86, the floating inductance of the entire semiconductor power module 111 can be reduced.

また、第１の直流配線パターン１を構成する半導体チップの実装部分となる直流配線パターン部１１〜１３には、直流配線用の導体８１〜８６と平行するスリット（切込み）Ｓ１とＳ２が設けられている。そのため、直流配線パターン部１１〜１３の電流経路を、それぞれ第２の接続導体８１，８３，８５、第４の接続導体８２，８４，８６の直下に導くことができる。したがって、そこに発生する浮遊インダクタンスＬ２と浮遊インダクタンスＬ７が、図４に破線Ｍ４で示すように磁気的に結合されるとともに、浮遊インダクタンスＬ２と浮遊インダクタンスＬ８が、破線Ｍ５に示すように磁気的に結合される。そして、直流配線パターン部１１〜１３を流れる電流方向は、交流配線用の導体７１〜７６を流れる電流とは逆方向であるので、スイッチング電流により発生する磁束が相互に打消されることになって、さらに浮遊インダクタンスを低減できる。   In addition, slits (cuts) S <b> 1 and S <b> 2 parallel to the DC wiring conductors 81 to 86 are provided in the DC wiring pattern portions 11 to 13 which are mounting portions of the semiconductor chip constituting the first DC wiring pattern 1. ing. Therefore, the current paths of the DC wiring pattern portions 11 to 13 can be guided directly below the second connection conductors 81, 83, 85 and the fourth connection conductors 82, 84, 86, respectively. Therefore, the stray inductance L2 and the stray inductance L7 generated there are magnetically coupled as shown by the broken line M4 in FIG. 4, and the stray inductance L2 and the stray inductance L8 are magnetically coupled as shown by the broken line M5. Combined. And since the direction of the current flowing through the DC wiring pattern portions 11 to 13 is opposite to the direction of the current flowing through the AC wiring conductors 71 to 76, the magnetic flux generated by the switching current is mutually canceled. Further, stray inductance can be reduced.

一般に、第１の実施形態の半導体パワーモジュール１１１では、その発生する放射ノイズはスイッチング時の電流経路を囲む面積(放射面積)に比例することが知られている。したがって、半導体パワーモジュール１１１では第１の直流配線パターン１と交流配線パターン３１〜３３を近接配置したことにより、スイッチング時の電流経路を囲む面積が小さくなる。このため、浮遊インダクタンスだけでなく、放射ノイズも低減できる。また、半導体パワーモジュール１１１によれば、浮遊インダクタンスの低減と冷却性能の向上とを両立させることができる。これによりサージ電圧や過熱による半導体チップの破壊がない半導体装置を提供することができる。
［第２の実施形態］
図５は、第２の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図であり、図６は、図５の半導体パワーモジュールのＹ−Ｙ断面構成を示す断面図である。 Generally, in the semiconductor power module 111 of the first embodiment, it is known that the generated radiation noise is proportional to the area (radiation area) surrounding the current path during switching. Therefore, in the semiconductor power module 111, since the first DC wiring pattern 1 and the AC wiring patterns 31 to 33 are arranged close to each other, the area surrounding the current path during switching is reduced. For this reason, not only stray inductance but also radiation noise can be reduced. Moreover, according to the semiconductor power module 111, both reduction of stray inductance and improvement of cooling performance can be achieved. Thereby, it is possible to provide a semiconductor device in which the semiconductor chip is not destroyed by a surge voltage or overheating.
[Second Embodiment]
FIG. 5 is a plan view showing an overall configuration of a semiconductor power module corresponding to the second embodiment, and FIG. 6 is a cross-sectional view showing a YY cross-sectional configuration of the semiconductor power module of FIG.

第２の実施形態の半導体パワーモジュール１１２では、第１の実施形態における第２の絶縁基板９１，９３，９５に第３の接続導体７２，７４，７６を追加して配置するとともに、第２の接続導体８１，８３，８５が第４の接続導体８２，８４，８６にも相当するものとして配置されている。これにより、第２の絶縁基板９２，９４，９６を構成するセラミック基板が省略できる。その他の構成は、第１の実施形態と同一であるので、図６および図５では対応する番号を付けてそれらの説明を省略する。   In the semiconductor power module 112 of the second embodiment, the third connection conductors 72, 74, and 76 are additionally arranged on the second insulating substrates 91, 93, and 95 in the first embodiment, and the second The connection conductors 81, 83, 85 are arranged as corresponding to the fourth connection conductors 82, 84, 86. Thereby, the ceramic substrate constituting the second insulating substrates 92, 94, 96 can be omitted. Since other configurations are the same as those of the first embodiment, corresponding numbers are assigned in FIGS. 6 and 5 and description thereof is omitted.

以上、第２の実施形態によれば、直流配線用の導体である第２の接続導体８１，８３，８５を隣接する第４の接続導体８２，８４，８６と共通化することで、部品点数を少なくして工程を簡素化できる。また、第１の実施形態で使用していた第２の絶縁基板９１〜９６のうち、絶縁基板９２，９４，９６を用いずに、第２の絶縁基板９１，９３，９５を構成するセラミック基板を、第２の絶縁基板９２，９４，９６を構成するセラミック基板に相当するように共用しても、第２の接続導体８１，８３，８５と第１の接続導体７１，７３，７５、第３の接続導体７２，７４，７６との間の絶縁性能、あるいは空間的な位置関係は変更されない。したがって、第２の実施形態の半導体パワーモジュール１１２によれば、少ない部品点数で第１の実施形態と同様の浮遊インダクタンス低減効果やノイズ低減効果を得ることができる。
［第３の実施形態］
図７は、第３の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図であり、図８は、図７の半導体パワーモジュールのＹ−Ｙ断面構成を示す断面図である。 As described above, according to the second embodiment, the second connection conductors 81, 83, 85, which are DC wiring conductors, are shared with the adjacent fourth connection conductors 82, 84, 86, thereby increasing the number of parts. Can be simplified and the process can be simplified. Of the second insulating substrates 91 to 96 used in the first embodiment, the ceramic substrates constituting the second insulating substrates 91, 93, and 95 without using the insulating substrates 92, 94, and 96 are used. Is used so as to correspond to the ceramic substrate constituting the second insulating substrates 92, 94, 96, the second connecting conductors 81, 83, 85 and the first connecting conductors 71, 73, 75, The insulation performance between the three connection conductors 72, 74, and 76 or the spatial positional relationship is not changed. Therefore, according to the semiconductor power module 112 of the second embodiment, the same floating inductance reduction effect and noise reduction effect as those of the first embodiment can be obtained with a small number of components.
[Third Embodiment]
FIG. 7 is a plan view showing the overall configuration of the semiconductor power module corresponding to the third embodiment, and FIG. 8 is a cross-sectional view showing the YY cross-sectional configuration of the semiconductor power module of FIG.

第３の実施形態では、第２の実施形態における３枚の第２の絶縁基板９１，９３，９５のうち、一枚だけ（第２の絶縁基板９として示している。）を使用して、半導体パワーモジュール１１３が構成される。すなわち、第２の接続導体８１，８３，８５、および第１の接続導体７１，７３，７５と第３の接続導体７２，７４，７６が、第２の絶縁基板９の上に配置されている。その他の構成は、図５に示す第２の実施形態と同一であるので、図８および図７では対応する番号を付けてそれらの説明を省略する。   In the third embodiment, only one (shown as the second insulating substrate 9) is used among the three second insulating substrates 91, 93, and 95 in the second embodiment. A semiconductor power module 113 is configured. That is, the second connection conductors 81, 83, 85, the first connection conductors 71, 73, 75 and the third connection conductors 72, 74, 76 are disposed on the second insulating substrate 9. . Since the other configuration is the same as that of the second embodiment shown in FIG. 5, in FIG. 8 and FIG.

以上、第３の実施形態によれば、一枚のセラミック基板を利用して第２の絶縁基板９を構成した場合でも、第２の接続導体８１，８３，８５、および第１の接続導体７１，７３，７５と第３の接続導体７２，７４，７６の間の絶縁性能、あるいは空間的な位置関係は変更されない。また、所定の接続導体が形成された第２の絶縁基板９を一枚だけ実装すれば、ＩＧＢＴ１１ｓ〜１３ｓ，３１ｓ〜３３ｓやＦＷＤ１１ｄ〜１３ｄ，３１ｄ〜３３ｄなどの半導体チップの配線ができ上がるため、その組立て工数を少なくすることが可能である。したがって、第３の実施形態によれば、少ない組立て工数で第１、２の実施形態の半導体パワーモジュールと同様に、浮遊インダクタンスを低減し、そのノイズ低減効果を得ることができる。
［第４の実施形態］
図９は、第４の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図であり、図１０は、図９の半導体パワーモジュールのＸ−Ｘ断面構成を示す断面図である。 As described above, according to the third embodiment, even when the second insulating substrate 9 is configured using a single ceramic substrate, the second connection conductors 81, 83, 85 and the first connection conductor 71 are configured. , 73, 75 and the third connecting conductors 72, 74, 76 are not changed in insulation performance or spatial positional relationship. Further, if only one second insulating substrate 9 on which a predetermined connection conductor is formed is mounted, semiconductor chip wiring such as IGBTs 11s to 13s, 31s to 33s, FWDs 11d to 13d, and 31d to 33d is completed. It is possible to reduce assembly man-hours. Therefore, according to the third embodiment, as with the semiconductor power modules of the first and second embodiments, the stray inductance can be reduced and the noise reduction effect can be obtained with a small number of assembly steps.
[Fourth Embodiment]
FIG. 9 is a plan view showing an overall configuration of a semiconductor power module corresponding to the fourth embodiment, and FIG. 10 is a sectional view showing an XX cross-sectional configuration of the semiconductor power module of FIG.

図９の半導体パワーモジュール１１４では、裏面に第１の直流配線パターン１として直流配線パターン部１０が接合され、表面に第２の直流配線パターン２が接合された第３の絶縁基板９７が使用されている。この第３の絶縁基板９７によって、第２の直流配線パターン２が第１の直流配線パターン１の上面に配置される。   In the semiconductor power module 114 of FIG. 9, a third insulating substrate 97 in which the DC wiring pattern portion 10 is bonded to the back surface as the first DC wiring pattern 1 and the second DC wiring pattern 2 is bonded to the front surface is used. ing. The second DC wiring pattern 2 is arranged on the upper surface of the first DC wiring pattern 1 by the third insulating substrate 97.

このように、第４の実施形態の半導体パワーモジュール１１４は、第１の実施形態で左右に並べて配置されていた第１、第２の直流配線パターン１，２を、第３の絶縁基板９７を介して上下方向に配置したものである。これにより、半導体パワーモジュール１１４では、直流配線パターン部１０およびこれに接続する直流配線パターン部１１〜１３と、交流配線パターン３１〜３３だけが、第１の絶縁基板４上の同一平面に接合されることになる。これによって、スイッチング時の電流経路を囲む面積がさらに小さくなる。その他の構成は第１の実施形態と同一であるので、図９および図１０では対応する番号を付けてそれらの説明を省略する。   As described above, the semiconductor power module 114 of the fourth embodiment uses the first and second DC wiring patterns 1 and 2 arranged side by side in the first embodiment as the third insulating substrate 97. Are arranged in the vertical direction. Thereby, in the semiconductor power module 114, only the DC wiring pattern portion 10, the DC wiring pattern portions 11 to 13 connected thereto, and the AC wiring patterns 31 to 33 are bonded to the same plane on the first insulating substrate 4. Will be. This further reduces the area surrounding the current path during switching. Since other configurations are the same as those of the first embodiment, corresponding numbers are assigned in FIGS. 9 and 10 and description thereof is omitted.

以上、第４の実施形態によれば、第２の直流配線パターン２の位置を変更しても、第１の接続導体７１，７３，７５および第３の接続導体７２，７４，７６と第２の接続導体８１，８３，８５および第４の接続導体８２，８４，８６との間の絶縁性能、あるいは空間的な位置関係は変更されない。したがって、第４の実施形態の半導体パワーモジュール１１４によれば、第１および第２の直流配線パターン１，２の浮遊インダクタンスを確実に低減でき、上述した第２、第３の実施形態と同様の浮遊インダクタンス低減効果やノイズ低減効果を得ることができる。   As described above, according to the fourth embodiment, even if the position of the second DC wiring pattern 2 is changed, the first connection conductors 71, 73, 75 and the third connection conductors 72, 74, 76 and the second The insulation performance or the spatial positional relationship between the connection conductors 81, 83, 85 and the fourth connection conductors 82, 84, 86 is not changed. Therefore, according to the semiconductor power module 114 of the fourth embodiment, the stray inductance of the first and second DC wiring patterns 1 and 2 can be reliably reduced, which is the same as in the second and third embodiments described above. A floating inductance reduction effect and a noise reduction effect can be obtained.

なお、ここまで説明した第１ないし第４の実施形態において、ＩＧＢＴ１１ｓ〜１３ｓとＩＧＢＴ３１ｓ〜３３ｓをＭＯＳＦＥＴやバイポーラトランジスタ等に置き換えても、それらの接続に用いられる交流配線用の導体７（第１の接続導体７１，７３，７５および第３の接続導体７２，７４，７６）と直流配線用の導体８（第２の接続導体８１，８３，８５および第４の接続導体８２，８４，８６）との間の絶縁性能、あるいは空間的な位置関係は変わらない。また、第１ないし第４の実施形態において、ＩＧＢＴ３１ｓ〜３３ｓとＦＷＤ１１ｄ〜１３ｄだけをそれぞれＭＯＳＦＥＴやバイポーラトランジスタ等に置き換えて、残りのＦＷＤ３１ｄ〜３３ｄとＩＧＢＴ１１ｓ〜１３ｓを省略する場合でも、第１の接続導体７１，７３，７５と第２の接続導体８１，８３，８５との間の絶縁性能、あるいは空間的な位置関係は変わらない。したがって、半導体チップとしてＭＯＳＦＥＴやバイポーラトランジスタ等を使用した半導体装置についても、同様に浮遊インダクタンスの低減効果やノイズ低減効果を実現することができる。
［第５の実施形態］
図１１は、この発明の第５の実施形態である半導体パワーモジュールの主要部分の断面構成を示す断面図、図１２は、第５の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図である。 In the first to fourth embodiments described so far, even if the IGBTs 11 s to 13 s and the IGBTs 31 s to 33 s are replaced with MOSFETs, bipolar transistors, or the like, the conductor 7 for the AC wiring used for the connection thereof (the first one) Connecting conductors 71, 73, 75 and third connecting conductors 72, 74, 76) and DC wiring conductor 8 (second connecting conductors 81, 83, 85 and fourth connecting conductors 82, 84, 86) The insulation performance between them or the spatial positional relationship does not change. In the first to fourth embodiments, even when only the IGBTs 31s to 33s and the FWDs 11d to 13d are replaced with MOSFETs, bipolar transistors, and the like, respectively, and the remaining FWDs 31d to 33d and the IGBTs 11s to 13s are omitted, the first connection is performed. The insulation performance or the spatial positional relationship between the conductors 71, 73, 75 and the second connection conductors 81, 83, 85 does not change. Therefore, a floating inductance reduction effect and a noise reduction effect can be realized in the same manner for a semiconductor device using a MOSFET or a bipolar transistor as a semiconductor chip.
[Fifth Embodiment]
FIG. 11 is a cross-sectional view showing the cross-sectional structure of the main part of the semiconductor power module according to the fifth embodiment of the present invention, and FIG. 12 is a plan view showing the overall structure of the semiconductor power module corresponding to the fifth embodiment. It is.

図１１は、図１２に示す半導体パワーモジュール１１５のＸ−Ｘ断面構成を示すものであって、第１の実施形態（図１）で説明したものと同様に、複数の回路パターンが積層された複合基板を有する半導体装置である。   FIG. 11 shows an XX cross-sectional configuration of the semiconductor power module 115 shown in FIG. 12, and a plurality of circuit patterns are stacked in the same manner as described in the first embodiment (FIG. 1). A semiconductor device having a composite substrate.

すなわち、図１１に示す第１の直流配線パターン１、第２の直流配線パターン２および交流配線パターン３は、セラミック基板などからなる第１の絶縁基板４の同一平面上に、それぞれ互いに所定間隔をもって接合された回路パターンである。これらの回路パターンのうち、第１の直流配線パターン１および交流配線パターン３のそれぞれ所定位置には、複数の半導体チップ１１ｄ，３１ｓなどが実装され、さらに半導体チップ１１ｄ，３１ｓからの発熱を逃がすための放熱体５を有している。この放熱体５は、第１の絶縁基板４の裏面に形成された放熱体接続用パターン６を介して接着され、複数の半導体チップ１１ｄ，３１ｓとは反対側で放熱用基板を構成している。   That is, the first DC wiring pattern 1, the second DC wiring pattern 2, and the AC wiring pattern 3 shown in FIG. 11 are respectively arranged on the same plane of the first insulating substrate 4 made of a ceramic substrate or the like at a predetermined interval. This is a joined circuit pattern. Among these circuit patterns, a plurality of semiconductor chips 11d, 31s and the like are mounted at predetermined positions of the first DC wiring pattern 1 and the AC wiring pattern 3, respectively, in order to release heat generated from the semiconductor chips 11d, 31s. The radiator 5 is provided. The heat dissipating body 5 is bonded via a heat dissipating body connection pattern 6 formed on the back surface of the first insulating substrate 4, and constitutes a heat dissipating substrate on the side opposite to the plurality of semiconductor chips 11d and 31s. .

第１の絶縁基板４の表面には、図１２に示すように、負極側の第２の直流配線パターン２と第１の直流配線パターン１を構成する正極側の直流配線パターン部１０が、左右位置に並べられて縦長に形成されている。また、直流配線パターン部１０の右側には、３つの直流配線パターン部１１〜１３が接続するように形成され、さらにそれらの右側には、それぞれに対応する交流配線パターン３１〜３３が、所定距離だけ離間して形成されている。ここで、直流配線パターン部１１〜１３には、半導体チップとして１組ずつＩＧＢＴ１１ｓ〜１３ｓとＦＷＤ１１ｄ〜１３ｄがそれぞれ実装され、交流配線パターン３１〜３３にもそれぞれ１組ずつＩＧＢＴ３１ｓ〜３３ｓとＦＷＤ３１ｄ〜３３ｄが実装されている。   On the surface of the first insulating substrate 4, as shown in FIG. 12, the second DC wiring pattern 2 on the negative electrode side and the DC wiring pattern portion 10 on the positive electrode side constituting the first DC wiring pattern 1 are left and right. It is arranged in a position and formed vertically. Further, three DC wiring pattern portions 11 to 13 are formed on the right side of the DC wiring pattern portion 10 so as to be connected, and AC wiring patterns 31 to 33 corresponding to the respective DC wiring pattern portions 11 to 13 are provided at predetermined distances on the right side thereof. Only spaced apart. Here, one set of IGBTs 11s to 13s and FWDs 11d to 13d as semiconductor chips are mounted on the DC wiring pattern portions 11 to 13, respectively, and one set of IGBTs 31s to 33s and FWDs 31d to 33d are also mounted on the AC wiring patterns 31 to 33, respectively. Has been implemented.

半導体パワーモジュール１１５の第１の実施形態のものと異なる点は、第２の絶縁基板９（９１〜９６）が、第１の絶縁基板４の上面でその主面が垂直となるように配置されていることである。第２の直流配線パターン２は第１の絶縁基板４上で第１の直流配線パターン１の直流配線パターン部１０に近接して配置されている。第１の接続導体７１，７３，７５は、直流配線パターン部１１〜１３に実装されたＦＷＤ１１ｄ〜１３ｄを隣接する交流配線パターン３の所定位置と電気的に接続するものである。そして、第３の接続導体７２，７４，７６は、直流配線パターン部１１〜１３に実装されたＩＧＢＴ１１ｓ〜１３ｓを隣接する交流配線パターン３の所定位置と電気的に接続するものである。また、第２の接続導体８１，８３，８５は、交流配線パターン３に実装されたＩＧＢＴ３１ｓ〜３３ｓを、第１の直流配線パターン１を跨いで第２の直流配線パターン２の所定位置と電気的に接続するものである。そして、第４の接続導体８２，８４，８６は、交流配線パターン３に実装されたＦＷＤ３１ｄ〜３３ｄを、第１の直流配線パターン１を跨いで第２の直流配線パターン２の所定位置と電気的に接続するものである。   The semiconductor power module 115 is different from that of the first embodiment in that the second insulating substrate 9 (91 to 96) is arranged such that its main surface is vertical on the upper surface of the first insulating substrate 4. It is that. The second DC wiring pattern 2 is arranged on the first insulating substrate 4 in proximity to the DC wiring pattern portion 10 of the first DC wiring pattern 1. The first connection conductors 71, 73, and 75 electrically connect the FWDs 11 d to 13 d mounted on the DC wiring pattern portions 11 to 13 to predetermined positions of the adjacent AC wiring pattern 3. The third connection conductors 72, 74, and 76 electrically connect the IGBTs 11 s to 13 s mounted on the DC wiring pattern portions 11 to 13 to predetermined positions of the adjacent AC wiring pattern 3. In addition, the second connection conductors 81, 83, 85 are electrically connected to the predetermined positions of the second DC wiring pattern 2 across the first DC wiring pattern 1 so that the IGBTs 31 s to 33 s mounted on the AC wiring pattern 3 are straddled. To connect to. The fourth connection conductors 82, 84, and 86 are electrically connected to predetermined positions of the second DC wiring pattern 2 across the FDCs 31 d to 33 d mounted on the AC wiring pattern 3 across the first DC wiring pattern 1. To connect to.

なお、図１１には半導体チップ１１ｄ，３１ｓの上方でそれらを接続する第２の接続導体８だけが示され、第１の接続導体は第２の絶縁基板９の後ろ側に配置されているため、図示されていない。その他の構成は、第１の実施形態と同一であるので、図１１および図１２では対応する番号を付けてそれらの説明を省略する。   Note that FIG. 11 shows only the second connection conductor 8 that connects the semiconductor chips 11 d and 31 s above the semiconductor chips 11 d and 31 s, and the first connection conductor is disposed behind the second insulating substrate 9. Not shown. Since other configurations are the same as those of the first embodiment, corresponding numbers are assigned in FIGS. 11 and 12 and description thereof is omitted.

図１３は、図１１の半導体パワーモジュールのＺ１−Ｚ１断面構成を示す断面図である。
ここでは、半導体パワーモジュール１１５における直流配線用の導体８と負極側の直流配線パターン２との接続状態を示す。すなわち、第２の接続導体８１，８３，８５が負極側の直流配線パターン２と導電性の支持部材８１ｂ，８３ｂ，８５ｂによって接続され、第４の接続導体８２，８４，８６が負極側の直流配線パターン２と導電性の支持部材８２ｂ，８４ｂ，８６ｂによって接続されている。 13 is a cross-sectional view showing a Z1-Z1 cross-sectional configuration of the semiconductor power module of FIG.
Here, a connection state between the DC wiring conductor 8 and the negative DC wiring pattern 2 in the semiconductor power module 115 is shown. That is, the second connection conductors 81, 83, and 85 are connected to the negative-side DC wiring pattern 2 by the conductive support members 81b, 83b, and 85b, and the fourth connection conductors 82, 84, and 86 are connected to the negative-side DC. It is connected to the wiring pattern 2 by conductive support members 82b, 84b, 86b.

図１４は、図１１の半導体パワーモジュールのＺ２−Ｚ２断面構成を示す断面図である。
半導体パワーモジュール１１５の第２の接続導体８１，８３，８５は、それぞれ第２の絶縁基板９１，９３，９５を挟んで接合された第１の接続導体７１，７３，７５と並行して配置され、第２の絶縁基板９１，９３，９５によって第１の絶縁基板４に対して垂直に保持されている。第４の接続導体８２，８４，８６も、それぞれ第２の絶縁基板９２，９４，９６を挟んで接合された第３の接続導体７２，７４，７６と並行して配置され、同様に垂直に保持されている。ここに示すスリット（切込み）Ｓ１とＳ２は、第１の絶縁基板４の表面に配置された直流配線パターン部１１〜１３の間に設けられており、同様のスリットが交流配線パターン３１〜３３の間にも設けられている。 FIG. 14 is a cross-sectional view showing a Z2-Z2 cross-sectional configuration of the semiconductor power module of FIG.
The second connection conductors 81, 83, 85 of the semiconductor power module 115 are arranged in parallel with the first connection conductors 71, 73, 75 joined with the second insulating substrates 91, 93, 95 interposed therebetween. The second insulating substrates 91, 93 and 95 are held perpendicular to the first insulating substrate 4. The fourth connection conductors 82, 84, and 86 are also arranged in parallel with the third connection conductors 72, 74, and 76 joined with the second insulating substrates 92, 94, and 96 interposed therebetween, and are also vertically Is retained. The slits (cuts) S <b> 1 and S <b> 2 shown here are provided between the DC wiring pattern portions 11 to 13 arranged on the surface of the first insulating substrate 4, and the same slits are provided for the AC wiring patterns 31 to 33. It is also provided in between.

ここでは、第１の接続導体７１，７３，７５が直流配線パターン部１１〜１３のＦＷＤ１１ｄ〜１３ｄと導電性の支持部材７１ａ，７３ａ，７５ａによって接続され、第３の接続導体７２，７４，７６が直流配線パターン部１１〜１３のＩＧＢＴ１１ｓ〜１３ｓと導電性の支持部材７２ａ，７４ａ，７６ａによって接続されている。   Here, the first connection conductors 71, 73, and 75 are connected to the FWDs 11d to 13d of the DC wiring pattern portions 11 to 13 by the conductive support members 71a, 73a, and 75a, and the third connection conductors 72, 74, and 76 are connected. Are connected to the IGBTs 11s to 13s of the DC wiring pattern portions 11 to 13 by conductive support members 72a, 74a and 76a.

図１５は、図１１の半導体パワーモジュールのＺ３−Ｚ３断面構成を示す断面図である。
ここでは、半導体パワーモジュール１１５における交流配線用の導体７と交流配線パターン３１〜３３との接続状態を示す。すなわち、第１の接続導体７１，７３，７５が交流配線パターン３１〜３３と導電性の支持部材７１ｂ，７３ｂ，７５ｂによって接続され、第３の接続導体７２，７４，７６が交流配線パターン３１〜３３と導電性の支持部材７２ｂ，７４ｂ，７６ｂによって接続されている。 FIG. 15 is a cross-sectional view showing a Z3-Z3 cross-sectional configuration of the semiconductor power module of FIG.
Here, a connection state between the AC wiring conductor 7 and the AC wiring patterns 31 to 33 in the semiconductor power module 115 is shown. That is, the first connection conductors 71, 73, 75 are connected to the AC wiring patterns 31-33 by the conductive support members 71b, 73b, 75b, and the third connection conductors 72, 74, 76 are connected to the AC wiring patterns 31-31. 33 and conductive support members 72b, 74b, and 76b.

第２の絶縁基板９１〜９６、第２の接続導体８１，８３，８５および第４の接続導体８２，８４，８６との位置関係などは、図１４に示すＺ２−Ｚ２断面構成と同じである。
図１６は、図１１の半導体パワーモジュールのＺ４−Ｚ４断面構成を示す断面図である。 The positional relationship between the second insulating substrates 91 to 96, the second connection conductors 81, 83, 85, and the fourth connection conductors 82, 84, 86 is the same as the Z2-Z2 cross-sectional configuration shown in FIG. .
FIG. 16 is a cross-sectional view showing a Z4-Z4 cross-sectional configuration of the semiconductor power module of FIG.

ここでは、半導体パワーモジュール１１５における直流配線用の導体８と交流配線パターン３１〜３３上の半導体チップ３１ｓ〜３３ｓ，３１ｄ〜３３ｄとの接続状態を示す。すなわち、第２の接続導体８１，８３，８５が交流配線パターン３１〜３３のＩＧＢＴ３１ｓ〜３３ｓと導電性の支持部材８１ａ，８３ａ，８５ａによって接続され、第４の接続導体８２，８４，８６が交流配線パターン３１〜３３のＦＷＤ３１ｄ〜３３ｄと導電性の支持部材８２ａ，８４ａ，８６ａによって接続されている。   Here, the connection state between the conductor 8 for DC wiring in the semiconductor power module 115 and the semiconductor chips 31s to 33s and 31d to 33d on the AC wiring patterns 31 to 33 is shown. That is, the second connection conductors 81, 83, 85 are connected to the IGBTs 31s-33s of the AC wiring patterns 31-33 by the conductive support members 81a, 83a, 85a, and the fourth connection conductors 82, 84, 86 are AC. The wiring patterns 31 to 33 are connected to the FWDs 31d to 33d by conductive support members 82a, 84a, and 86a.

図１７は、第５の実施形態の半導体パワーモジュールにおける図１２の破線部分の等価回路を示す回路図である。
この等価回路は、浮遊インダクタンスＬ１〜Ｌ６，Ｌ７１，Ｌ７２，Ｌ８１，Ｌ８２およびＬ９を含み、図２の破線部分６０に相当するＵ相分の交流信号の出力回路要素が示されている。 FIG. 17 is a circuit diagram showing an equivalent circuit of the broken line portion of FIG. 12 in the semiconductor power module of the fifth embodiment.
This equivalent circuit includes stray inductances L1 to L6, L71, L72, L81, L82, and L9, and shows an output circuit element for an AC signal corresponding to the U-phase corresponding to the broken line portion 60 in FIG.

浮遊インダクタンスＬ１は、各相に共通のものであって、その大きさは引き出しワイヤ５７Ｐが接続される直流配線パターン部１０によって決まる。浮遊インダクタンスＬ２は、直流配線パターン部１０から延びる直流配線パターン部１１の大きさによって決まる。浮遊インダクタンスＬ２を介して接続されたＦＷＤ１１ｄは、そのアノード電極側に第１の接続導体７１による浮遊インダクタンスＬ３が形成される。このＦＷＤ１１ｄとは逆並列に接続されたＩＧＢＴ１１ｓは、そのエミッタ電極側に第３の接続導体７２による浮遊インダクタンスＬ４が形成される。   The stray inductance L1 is common to each phase, and its size is determined by the DC wiring pattern portion 10 to which the lead wire 57P is connected. The floating inductance L2 is determined by the size of the DC wiring pattern portion 11 extending from the DC wiring pattern portion 10. The FWD 11d connected via the floating inductance L2 has a floating inductance L3 formed by the first connection conductor 71 on the anode electrode side. The IGBT 11s connected in antiparallel with the FWD 11d has a floating inductance L4 formed by the third connection conductor 72 on the emitter electrode side.

浮遊インダクタンスＬ５，Ｌ６は、引き出しワイヤ５７Ｕを介して接続される外部負荷との間に発生するものであって、その大きさは、交流配線パターン３１の大きさによって決まる。交流配線パターン３１上に実装されたＩＧＢＴ３１ｓとＦＷＤ３１ｄは、それぞれエミッタ電極およびアノード電極が第２の接続導体８１および第４の接続導体８２によって第２の直流配線パターン２に接続されるため、それぞれ直列の浮遊インダクタンスＬ７１，Ｌ７２と浮遊インダクタンスＬ８１，Ｌ８２が形成される。   The floating inductances L5 and L6 are generated between the external load connected via the lead wire 57U, and the size thereof is determined by the size of the AC wiring pattern 31. The IGBT 31s and FWD 31d mounted on the AC wiring pattern 31 are respectively connected in series because the emitter electrode and the anode electrode are connected to the second DC wiring pattern 2 by the second connecting conductor 81 and the fourth connecting conductor 82, respectively. Floating inductances L71 and L72 and floating inductances L81 and L82 are formed.

浮遊インダクタンスＬ７１は、第２の接続導体８１のうち、第１の接続導体７１に面している部分によって形成され、浮遊インダクタンスＬ７２は、第２の接続導体８１のうち、第１の接続導体７１に面していない部分によって形成される。また、浮遊インダクタンスＬ８１は、第４の接続導体８２のうち、第３の接続導体７２に面している部分によって形成され、浮遊インダクタンスＬ８２は、第４の接続導体８２のうち、第３の接続導体７２に面していない部分によって形成される。なお、浮遊インダクタンスＬ９は、引き出しワイヤ５７Ｎを接続する第２の直流配線パターン２によって、その大きさが決まる。   The stray inductance L71 is formed by a portion of the second connection conductor 81 facing the first connection conductor 71, and the stray inductance L72 is the first connection conductor 71 of the second connection conductor 81. It is formed by the part which does not face. The stray inductance L81 is formed by a portion of the fourth connection conductor 82 facing the third connection conductor 72, and the stray inductance L82 is the third connection of the fourth connection conductor 82. It is formed by a portion not facing the conductor 72. The size of the floating inductance L9 is determined by the second DC wiring pattern 2 connecting the lead wire 57N.

この半導体パワーモジュール１１５は、ＩＧＢＴ１１ｓ〜１３ｓとＩＧＢＴ３１ｓ〜３３ｓが制御信号によってスイッチング動作することで、所定の交流出力を負荷に供給できる。そして、ＩＧＢＴ３１ｓがオンからオフに切換わる際には、以下の第１の経路を流れている電流が急変する。また、ＩＧＢＴ１１ｓがオンからオフに切換わる際には、以下の第２の経路を流れる電流が急変する。   The semiconductor power module 115 can supply a predetermined AC output to a load by switching operations of the IGBTs 11 s to 13 s and the IGBTs 31 s to 33 s according to a control signal. And when IGBT31s switches from ON to OFF, the electric current which is flowing through the following 1st paths changes suddenly. Further, when the IGBT 11s is switched from on to off, the current flowing through the second path described below changes suddenly.

第１の経路：引き出しワイヤ５７Ｐ−直流配線パターン部１０−直流配線パターン部１１−ＦＷＤ１１ｄ−第１の接続導体７１−交流配線パターン３１−ＩＧＢＴ３１ｓ−第２の接続導体８１−第２の直流配線パターン２−引き出しワイヤ５７Ｎ
第２の経路：引き出しワイヤ５７Ｐ−直流配線パターン部１０−直流配線パターン部１１−ＩＧＢＴ１１ｓ−第３の接続導体７２−交流配線パターン３１−ＦＷＤ３１ｄ−第４の接続導体８２−第２の直流配線パターン２−引き出しワイヤ５７Ｎ
ＩＧＢＴ１２ｓ，１３ｓ，３２ｓ，３３ｓを含む他の相の交流信号出力回路においても同様の関係で、ＩＧＢＴ１２ｓ，１３ｓ，３２ｓ，３３ｓのスイッチング時には、それらに対向するＦＷＤ１２ｄ，１３ｄ，３２ｄ，３３ｄには急変する大きさで電流が流れる。そこで、これらのＩＧＢＴ１１ｓ〜１３ｓと３１ｓ〜３３ｓに対向配置されたＦＷＤ１１ｄ〜１３ｄおよび３１ｄ〜３３ｄを流れる電流経路に着目して、それらの配線を近接して配置することによって、浮遊インダクタンスを低減するようにしている。 First path: Lead wire 57P—DC wiring pattern portion 10—DC wiring pattern portion 11—FWD 11d—first connection conductor 71—AC wiring pattern 31—IGBT 31s—second connection conductor 81—second DC wiring pattern 2-Drawer wire 57N
Second path: Lead wire 57P-DC wiring pattern portion 10-DC wiring pattern portion 11-IGBT 11s-third connection conductor 72-AC wiring pattern 31-FWD 31d-fourth connection conductor 82-second DC wiring pattern 2-Drawer wire 57N
In the AC signal output circuits of other phases including the IGBTs 12s, 13s, 32s, and 33s, when switching the IGBTs 12s, 13s, 32s, and 33s, the FWDs 12d, 13d, 32d, and 33d that face each other change suddenly. Current flows in the size. Therefore, paying attention to the current paths that flow through the FWDs 11d to 13d and 31d to 33d arranged to face these IGBTs 11s to 13s and 31s to 33s, the stray inductance is reduced by arranging these wirings close to each other. I have to.

具体的には、図１１に示すように、第１の絶縁基板４の上面でその主面が垂直となるように配置された第２の絶縁基板９１〜９６によって、第２の接続導体８１，８３，８５、および第４の接続導体８２，８４，８６と、第１の接続導体７１，７３，７５、および第３の接続導体７２，７４，７６との間の絶縁を保持しつつ、相互の空間的な位置関係が近接した状態に保持している。   Specifically, as shown in FIG. 11, the second connecting conductors 81, 96 are provided by second insulating substrates 91 to 96 arranged so that the main surface thereof is vertical on the upper surface of the first insulating substrate 4. 83, 85, and the fourth connection conductors 82, 84, 86 and the first connection conductors 71, 73, 75 and the third connection conductors 72, 74, 76, while maintaining insulation. Are kept close to each other.

上述したように、第５の実施形態の半導体パワーモジュール１１５では、交流配線用の導体７１〜７６と直流配線用の導体８１〜８６とは、厚みが数百μ程度と薄い第２の絶縁基板９１〜９６を介して近接配置することができる。これにより、図１７に示す浮遊インダクタンスＬ３と浮遊インダクタンスＬ７１が、破線Ｍ１で示すように磁気的に結合されるとともに、浮遊インダクタンスＬ４と浮遊インダクタンスＬ８１が、破線Ｍ２に示すように磁気的に結合される。そして、交流配線用の導体７１〜７６を流れる電流方向は、直流配線用の導体８１〜８６を流れる電流とは逆方向であるので、半導体パワーモジュール１１１全体の浮遊インダクタンスを低減できる。   As described above, in the semiconductor power module 115 of the fifth embodiment, the AC wiring conductors 71 to 76 and the DC wiring conductors 81 to 86 are thin and have a thickness of about several hundred μm. It can arrange | position in close proximity through 91-96. As a result, the floating inductance L3 and the floating inductance L71 shown in FIG. 17 are magnetically coupled as indicated by a broken line M1, and the floating inductance L4 and the floating inductance L81 are magnetically coupled as indicated by a broken line M2. The Since the direction of current flowing through the AC wiring conductors 71 to 76 is opposite to the direction of current flowing through the DC wiring conductors 81 to 86, the floating inductance of the entire semiconductor power module 111 can be reduced.

また、第１の直流配線パターン１を構成する半導体チップの実装部分となる直流配線パターン部１１〜１３には、直流配線用の導体８１〜８６と平行するスリット（切込み）Ｓ１とＳ２が設けられている。そのため、第１の直流配線パターン１を流れる電流経路を第２の直流配線パターン２側に導くことができる。したがって、そこに発生する浮遊インダクタンスＬ１と浮遊インダクタンスＬ９が、図１７に破線Ｍ３で示すように磁気的に結合されるとともに、浮遊インダクタンスＬ２と浮遊インダクタンスＬ７２，Ｌ８２が、それぞれ破線Ｍ４，Ｍ５に示すように磁気的に結合される。そして、直流配線パターン部１１〜１３を流れる電流方向は、交流配線用の導体７１〜７６を流れる電流とは逆方向であるので、スイッチング電流により発生する磁束が相互に打消されることになって、さらに浮遊インダクタンスを低減できる。   In addition, slits (cuts) S <b> 1 and S <b> 2 parallel to the DC wiring conductors 81 to 86 are provided in the DC wiring pattern portions 11 to 13 which are mounting portions of the semiconductor chip constituting the first DC wiring pattern 1. ing. Therefore, the current path flowing through the first DC wiring pattern 1 can be guided to the second DC wiring pattern 2 side. Therefore, the stray inductance L1 and the stray inductance L9 generated there are magnetically coupled as shown by the broken line M3 in FIG. 17, and the stray inductance L2 and the stray inductances L72 and L82 are shown by the broken lines M4 and M5, respectively. Are magnetically coupled. And since the direction of the current flowing through the DC wiring pattern portions 11 to 13 is opposite to the direction of the current flowing through the AC wiring conductors 71 to 76, the magnetic flux generated by the switching current is mutually canceled. Further, stray inductance can be reduced.

一般に、第５の実施形態の半導体パワーモジュール１１５でも、その発生する放射ノイズはスイッチング時の電流経路を囲む面積(放射面積)に比例することが知られている。したがって、半導体パワーモジュール１１５で第１の直流配線パターン１と交流配線パターン３１〜３３を近接配置したことにより、スイッチング時の電流経路を囲む面積が小さくなる。このため、浮遊インダクタンスだけでなく、放射ノイズも低減できる。また、半導体パワーモジュール１１５によれば、浮遊インダクタンスの低減と冷却性能の向上とを両立させることができる。これによりサージ電圧や過熱による半導体チップの破壊がない半導体装置を提供することができる。
［第６の実施形態］
図１８は、この発明の第６の実施形態である半導体パワーモジュールの主要部分の断面構成を示す断面図であり、図１９は、第６の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図である。 Generally, also in the semiconductor power module 115 of the fifth embodiment, it is known that the generated radiation noise is proportional to the area (radiation area) surrounding the current path during switching. Therefore, by arranging the first DC wiring pattern 1 and the AC wiring patterns 31 to 33 close to each other in the semiconductor power module 115, the area surrounding the current path during switching is reduced. For this reason, not only stray inductance but also radiation noise can be reduced. Further, according to the semiconductor power module 115, both reduction of stray inductance and improvement of cooling performance can be achieved. Thereby, it is possible to provide a semiconductor device in which the semiconductor chip is not destroyed by a surge voltage or overheating.
[Sixth Embodiment]
FIG. 18 is a cross-sectional view showing the cross-sectional configuration of the main part of the semiconductor power module according to the sixth embodiment of the present invention, and FIG. 19 shows the overall configuration of the semiconductor power module corresponding to the sixth embodiment. It is a top view.

図１８に示す半導体パワーモジュール１１６の断面図は、図１９のＸ−Ｘ断面構成であって、第１の絶縁基板４には第１の直流配線パターン１、第２の直流配線パターン２および交流配線パターン３が設けられている。第１の直流配線パターン１の直流配線パターン部１１〜１３には、それぞれ１組ずつＩＧＢＴ１１ｓ〜１３ｓとＦＷＤ１１ｄ〜１３ｄが実装され、直流配線パターン部１１〜１３の第２の接続導体８（８１，８３，８５）の直下で、その近接する位置には、図１８の断面図に示すような絶縁体９００が設けられている。この絶縁体９００は、後述する図２１における絶縁体９０１〜９０３などとして明示されている。   The cross-sectional view of the semiconductor power module 116 shown in FIG. 18 is the XX cross-sectional configuration of FIG. 19, and the first DC wiring pattern 1, the second DC wiring pattern 2, and the AC are formed on the first insulating substrate 4. A wiring pattern 3 is provided. One set of IGBTs 11s to 13s and FWDs 11d to 13d are mounted on the DC wiring pattern parts 11 to 13 of the first DC wiring pattern 1, respectively, and the second connection conductors 8 (81, 81, 81) of the DC wiring pattern parts 11 to 13 are mounted. 83 and 85), an insulator 900 as shown in the cross-sectional view of FIG. 18 is provided at a position adjacent thereto. The insulator 900 is clearly shown as insulators 901 to 903 in FIG.

また、第１の直流配線パターン１の直流配線パターン部１１〜１３との接続部分には、図１９に示すように、第２の接続導体８１，８３，８５と直交する方向で切込みＳ３が形成されている。第６の実施形態では、第５の実施形態における第２の接続導体８１，８３，８５に第２の絶縁基板９１，９３，９５を介して第３の接続導体７２，７４，７６を配置することで、第４の接続導体８２，８４，８６を省略している。その他の構成は、図１１などに示す第５の実施形態と同一であるので、図１８および図１９では対応する番号を付けてそれらの説明を省略する。   Further, as shown in FIG. 19, a cut S3 is formed in the connection portion between the first DC wiring pattern 1 and the DC wiring pattern portions 11 to 13 in a direction orthogonal to the second connection conductors 81, 83, and 85. Has been. In the sixth embodiment, the third connection conductors 72, 74, and 76 are arranged on the second connection conductors 81, 83, and 85 in the fifth embodiment via the second insulating substrates 91, 93, and 95, respectively. Thus, the fourth connection conductors 82, 84, 86 are omitted. Since the other configuration is the same as that of the fifth embodiment shown in FIG. 11 and the like, the corresponding numbers are assigned in FIGS. 18 and 19 and the description thereof is omitted.

図２０は、図１８の半導体パワーモジュールのＺ１−Ｚ１断面構成を示す断面図である。
ここでは、半導体パワーモジュール１１６における直流配線用の導体８と負極側の直流配線パターン２との接続状態を示す。すなわち、第２の接続導体８１が負極側の直流配線パターン２と導電性の支持部材８１ｂ，８２ｂによって左右側で接続され、第２の接続導体８３が負極側の直流配線パターン２と導電性の支持部材８３ｂ，８４ｂによって左右側で接続され、第２の接続導体８５が負極側の直流配線パターン２と導電性の支持部材８５ｂ，８６ｂによって左右側で接続されている。 20 is a cross-sectional view showing a Z1-Z1 cross-sectional configuration of the semiconductor power module of FIG.
Here, a connection state between the DC wiring conductor 8 and the negative DC wiring pattern 2 in the semiconductor power module 116 is shown. That is, the second connecting conductor 81 is connected to the negative-side DC wiring pattern 2 on the left and right sides by the conductive support members 81b and 82b, and the second connecting conductor 83 is electrically connected to the negative-side DC wiring pattern 2. The left and right sides are connected by support members 83b and 84b, and the second connection conductor 85 is connected to the DC wiring pattern 2 on the negative side and the left and right sides by conductive support members 85b and 86b.

図２１は、図１８の半導体パワーモジュールのＺ２−Ｚ２断面構成を示す断面図である。
第２の接続導体８１，８３，８５は、それぞれ第２の絶縁基板９１と９２，９３と９４，９５と９６によって挟まれた状態で第１の絶縁基板４に対して垂直に保持され、さらに絶縁体９０１〜９０３によってそれぞれ直流配線パターン部１１〜１３と確実に絶縁されている。 FIG. 21 is a cross-sectional view showing a Z2-Z2 cross-sectional configuration of the semiconductor power module of FIG.
The second connection conductors 81, 83, 85 are held perpendicular to the first insulating substrate 4 in a state sandwiched between the second insulating substrates 91, 92, 93, 94, 95, 96, respectively. The insulators 901 to 903 are reliably insulated from the DC wiring pattern portions 11 to 13 respectively.

図２２は、図１８の半導体パワーモジュールのＺ３−Ｚ３断面構成を示す断面図である。
ここでは、半導体パワーモジュール１１６における交流配線用の導体７と交流配線パターン３１〜３３との接続状態を示す。すなわち、第１の接続導体７１，７３，７５が交流配線パターン３１〜３３と導電性の支持部材７１ｂ，７３ｂ，７５ｂによって接続され、第３の接続導体７２，７４，７６が交流配線パターン３１〜３３と導電性の支持部材７２ｂ，７４ｂ，７６ｂによって接続されている。第１の接続導体７１，７３，７５と第３の接続導体７２，７４，７６の間には、それぞれ第２の絶縁基板９１〜９６を介して第２の接続導体８１，８３，８５が保持されている。 FIG. 22 is a cross-sectional view showing a Z3-Z3 cross-sectional configuration of the semiconductor power module of FIG.
Here, a connection state between the AC wiring conductor 7 and the AC wiring patterns 31 to 33 in the semiconductor power module 116 is shown. That is, the first connection conductors 71, 73, 75 are connected to the AC wiring patterns 31-33 by the conductive support members 71b, 73b, 75b, and the third connection conductors 72, 74, 76 are connected to the AC wiring patterns 31-31. 33 and conductive support members 72b, 74b, and 76b. Between the first connection conductors 71, 73, 75 and the third connection conductors 72, 74, 76, the second connection conductors 81, 83, 85 are held via the second insulating substrates 91-96, respectively. Has been.

図２３は、図１８の半導体パワーモジュールのＺ４−Ｚ４断面構成を示す断面図である。
ここでは、半導体パワーモジュール１１６における直流配線用の導体８として各相で共通に設けられた第２の接続導体８１，８３，８５と、交流配線パターン３１〜３３上の半導体チップ３１ｓ〜３３ｓおよび３１ｄ〜３３ｄとの接続状態を示している。 FIG. 23 is a cross-sectional view showing a Z4-Z4 cross-sectional configuration of the semiconductor power module of FIG.
Here, the second connection conductors 81, 83, 85 provided in common in each phase as the DC wiring conductor 8 in the semiconductor power module 116, and the semiconductor chips 31 s to 33 s and 31 d on the AC wiring patterns 31 to 33. The connection state with ~ 33d is shown.

こうして、第１の直流配線パターン１には切込みＳ３が設けられることによって、第１の直流配線パターン１の直流配線パターン部１１〜１３を流れる電流の経路を、それぞれ第２の接続導体８１，８３，８５の下に導くことができる。これにより、図１７に示す浮遊インダクタンスＬ２と浮遊インダクタンスＬ７２および浮遊インダクタンスＬ２と浮遊インダクタンスＬ８２が、それぞれ破線Ｍ４，Ｍ５に示すように磁気的に結合される。また、直流配線パターン部１１〜１３を流れる電流は、第２の接続導体８１，８３，８５を流れる電流方向とは逆方向であるから、スイッチング電流により発生する磁束が相互に打消され、浮遊インダクタンスを低減することができる。   Thus, by providing the cut S3 in the first DC wiring pattern 1, the path of the current flowing through the DC wiring pattern portions 11 to 13 of the first DC wiring pattern 1 is set to the second connection conductors 81 and 83, respectively. , 85 can be led. Thereby, the stray inductance L2 and stray inductance L72 and the stray inductance L2 and stray inductance L82 shown in FIG. 17 are magnetically coupled as indicated by broken lines M4 and M5, respectively. In addition, since the current flowing through the DC wiring pattern portions 11 to 13 is in the direction opposite to the direction of the current flowing through the second connection conductors 81, 83, and 85, the magnetic flux generated by the switching current is canceled out and the floating inductance Can be reduced.

さらに、直流配線パターン部１１〜１３に絶縁体９０１〜９０３を設けることによって、第２の接続導体８１，８３，８５を直流配線パターン部１１〜１３と近接して設けることが可能になる。しかも、これらの絶縁体９０１〜９０３の厚さは、数百μ程度まで薄くできる。したがって、浮遊インダクタンスＬ２と浮遊インダクタンスＬ７２および浮遊インダクタンスＬ８２との磁気的な結合を強め、浮遊インダクタンスの低減効果をさらに高めることができる。   Furthermore, by providing the insulators 901 to 903 in the DC wiring pattern portions 11 to 13, the second connection conductors 81, 83, and 85 can be provided close to the DC wiring pattern portions 11 to 13. In addition, the thickness of these insulators 901 to 903 can be reduced to about several hundred μm. Therefore, the magnetic coupling between the stray inductance L2, the stray inductance L72, and the stray inductance L82 can be strengthened, and the stray inductance reduction effect can be further enhanced.

以上、第６の実施形態によれば、直流配線用の導体である第２の接続導体８１，８３，８５を隣接する第４の接続導体８２，８４，８６と共通化することで、部品点数を少なくして工程を簡素化できる。そして、これらを共通化しても、第２の接続導体８１，８３，８５と第１の接続導体７１，７３，７５、第３の接続導体７２，７４，７６との間の絶縁性能、あるいは空間的な位置関係は変更されない。したがって、第２の実施形態の半導体パワーモジュール１１２によれば、少ない部品点数で第５の実施形態と同様の浮遊インダクタンス低減効果やノイズ低減効果を得ることができる。
［第７の実施形態］
図２４は、この発明の第７の実施形態である半導体パワーモジュールの主要部分の断面構成を示す断面図である。 As described above, according to the sixth embodiment, the second connection conductors 81, 83, 85 that are DC wiring conductors are shared with the adjacent fourth connection conductors 82, 84, 86, thereby increasing the number of parts. Can be simplified and the process can be simplified. Even if these are made common, the insulation performance between the second connection conductors 81, 83, 85 and the first connection conductors 71, 73, 75, the third connection conductors 72, 74, 76, or the space The positional relationship is not changed. Therefore, according to the semiconductor power module 112 of the second embodiment, the same floating inductance reduction effect and noise reduction effect as those of the fifth embodiment can be obtained with a small number of components.
[Seventh Embodiment]
FIG. 24 is a cross-sectional view showing the cross-sectional structure of the main part of the semiconductor power module according to the seventh embodiment of the present invention.

図２４には、この半導体パワーモジュール１１７の、第６の実施形態を示す図２１に相当する断面を示している。半導体パワーモジュール１１７が第６の実施形態と異なるのは、第１の絶縁基板４の上面でその主面が垂直となるように配置された第２の接続導体８１，８３，８５の上下左右が一様に、絶縁層９１０，９３０，９５０によって覆われていることである。   FIG. 24 shows a cross section of the semiconductor power module 117 corresponding to FIG. 21 showing the sixth embodiment. The semiconductor power module 117 is different from the sixth embodiment in that the upper and lower sides and the right and left sides of the second connection conductors 81, 83, and 85 arranged so that the main surface is vertical on the upper surface of the first insulating substrate 4. It is uniformly covered with insulating layers 910, 930, and 950.

すなわち、第７の実施形態では、第２の接続導体８１，８３，８５が絶縁層９１０，９３０，９５０によって包まれており、その両側面に第１の接続導体７１，７３，７５と第３の接続導体７２，７４，７６が配置されている。その他の構成は、図１１などに示す第５の実施形態と同一であるので、図２４では対応する番号を付けてそれらの説明を省略する。   That is, in the seventh embodiment, the second connection conductors 81, 83, and 85 are surrounded by the insulating layers 910, 930, and 950, and the first connection conductors 71, 73, and 75 Connecting conductors 72, 74, and 76 are arranged. Since other configurations are the same as those of the fifth embodiment shown in FIG. 11 and the like, the corresponding numbers are given in FIG. 24 and their descriptions are omitted.

以上、第７の実施形態の半導体パワーモジュール１１７では、第６の実施形態で使用されていた第２の絶縁基板９１〜９６および絶縁体９０１〜９０３に代えて、厚さ数百μ程度の絶縁層９１０，９３０，９５０を利用した点に特徴があり、これにより半導体パワーモジュール１１７の構成部品の点数を減らすことができる。また、こうした絶縁層９１０，９３０，９５０を使用しても、第２の接続導体８１，８３，８５と第１の接続導体７１，７３，７５、第３の接続導体７２，７４，７６との間の絶縁性能、あるいは空間的な位置関係は変更されない。したがって、第７の実施形態の半導体パワーモジュール１１７によれば、少ない部品点数で第１の実施形態と同様の浮遊インダクタンス低減効果やノイズ低減効果を得ることができる。
［第８の実施形態］
図２５は、この発明の第８の実施形態に対応する半導体パワーモジュールの全体構成を示す平面図であり、図２６は、図２５の半導体パワーモジュールのＹ−Ｙ断面構成を示す断面図である。 As described above, in the semiconductor power module 117 of the seventh embodiment, instead of the second insulating substrates 91 to 96 and the insulators 901 to 903 used in the sixth embodiment, an insulation with a thickness of about several hundred μm is used. This is characterized in that the layers 910, 930, and 950 are used, whereby the number of components of the semiconductor power module 117 can be reduced. Even when such insulating layers 910, 930, and 950 are used, the second connection conductors 81, 83, and 85, the first connection conductors 71, 73, and 75, and the third connection conductors 72, 74, and 76 are connected. The insulation performance between them or the spatial positional relationship is not changed. Therefore, according to the semiconductor power module 117 of the seventh embodiment, the same floating inductance reduction effect and noise reduction effect as those of the first embodiment can be obtained with a small number of components.
[Eighth Embodiment]
FIG. 25 is a plan view showing the overall configuration of a semiconductor power module corresponding to the eighth embodiment of the present invention, and FIG. 26 is a cross-sectional view showing the YY cross-sectional configuration of the semiconductor power module of FIG. .

図２５の半導体パワーモジュール１１８では、裏面に第１の直流配線パターン１の直流配線パターン部１０が接合され、表面に第２の直流配線パターン２が接合された第３の絶縁基板９７が使用されている。この第３の絶縁基板９７によって、第２の直流配線パターン２が第１の直流配線パターン１の上面に配置される。   In the semiconductor power module 118 of FIG. 25, a third insulating substrate 97 in which the DC wiring pattern portion 10 of the first DC wiring pattern 1 is bonded to the back surface and the second DC wiring pattern 2 is bonded to the front surface is used. ing. The second DC wiring pattern 2 is arranged on the upper surface of the first DC wiring pattern 1 by the third insulating substrate 97.

このように、第８の実施形態の半導体パワーモジュール１１８は、第５ないし第７の実施形態で左右に並べて配置されていた第１、第２の直流配線パターン１，２を、第３の絶縁基板９７を介して上下方向に配置したものである。これにより、半導体パワーモジュール１１８では、直流配線パターン部１０およびこれに接続する直流配線パターン部１１〜１３と、交流配線パターン３１〜３３だけが、第１の絶縁基板４上の同一平面に接合されることになる。これによって、スイッチング時の電流経路を囲む面積がさらに小さくなる。その他の構成は第１の実施形態と同一であるので、図２５および図２６では対応する番号を付けてそれらの説明を省略する。   As described above, the semiconductor power module 118 of the eighth embodiment replaces the first and second DC wiring patterns 1 and 2 arranged side by side in the fifth to seventh embodiments with the third insulation. It is arranged in the vertical direction through the substrate 97. Thereby, in the semiconductor power module 118, only the DC wiring pattern portion 10, the DC wiring pattern portions 11 to 13 connected thereto, and the AC wiring patterns 31 to 33 are joined to the same plane on the first insulating substrate 4. Will be. This further reduces the area surrounding the current path during switching. Since other configurations are the same as those of the first embodiment, corresponding numbers are assigned in FIGS. 25 and 26, and description thereof is omitted.

以上、第８の実施形態によれば、第２の直流配線パターン２の位置を変更しても、第１の接続導体７１，７３，７５および第３の接続導体７２，７４，７６と第２の接続導体８１，８３，８５および第４の接続導体８２，８４，８６との間の絶縁性能、あるいは空間的な位置関係は変更されない。したがって、第８の実施形態の半導体パワーモジュール１１８によれば、第１および第２の直流配線パターン１，２の浮遊インダクタンスを確実に低減でき、上述した第５ないし第７の実施形態と同様の浮遊インダクタンス低減効果やノイズ低減効果を得ることができる。
［第９の実施形態］
図２７は、第９の実施形態に係る半導体パワーモジュールの全体構成を示す平面図である。 As described above, according to the eighth embodiment, even if the position of the second DC wiring pattern 2 is changed, the first connection conductors 71, 73, 75 and the third connection conductors 72, 74, 76 and the second The insulation performance or the spatial positional relationship between the connection conductors 81, 83, 85 and the fourth connection conductors 82, 84, 86 is not changed. Therefore, according to the semiconductor power module 118 of the eighth embodiment, the stray inductance of the first and second DC wiring patterns 1 and 2 can be reliably reduced, which is the same as in the fifth to seventh embodiments described above. A floating inductance reduction effect and a noise reduction effect can be obtained.
[Ninth Embodiment]
FIG. 27 is a plan view showing the overall configuration of the semiconductor power module according to the ninth embodiment.

第９の実施形態では、第２の直流配線パターン２を第１の直流配線パターン１と交流配線パターン３との中間位置に配置している。さらに、この半導体パワーモジュール１１９では、図１２に示した第５の実施形態における第１の接続導体７１，７３，７５に第２の絶縁基板９１，９３，９５を介して、第２の接続導体８１，８３，８５を配置することで、第４の接続導体８２，８４，８６を省略している。   In the ninth embodiment, the second DC wiring pattern 2 is disposed at an intermediate position between the first DC wiring pattern 1 and the AC wiring pattern 3. Further, in this semiconductor power module 119, the second connection conductor is connected to the first connection conductors 71, 73, 75 in the fifth embodiment shown in FIG. 12 via the second insulating substrates 91, 93, 95. By arranging 81, 83, 85, the fourth connection conductors 82, 84, 86 are omitted.

ここでは、第２の接続導体８１，８３，８５、第４の接続導体８２，８４，８６を共通化しても、第１の接続導体７１，７３，７５および第３の接続導体７２，７４，７６と第２の接続導体８１，８３，８５との間の絶縁や空間的な位置関係は変わらない。したがって、第９の実施形態によれば少ない部品点数で、第５の実施形態と同様の浮遊インダクタンス低減効果やノイズ低減効果を得ることができる。   Here, even if the second connection conductors 81, 83, 85 and the fourth connection conductors 82, 84, 86 are shared, the first connection conductors 71, 73, 75 and the third connection conductors 72, 74, The insulation and the spatial positional relationship between 76 and the second connection conductors 81, 83, 85 are not changed. Therefore, according to the ninth embodiment, the same floating inductance reduction effect and noise reduction effect as those of the fifth embodiment can be obtained with a small number of components.

なお、ここまで説明した第５ないし第９の実施形態において、ＩＧＢＴ１１ｓ〜１３ｓとＩＧＢＴ３１ｓ〜３３ｓをＭＯＳＦＥＴやバイポーラトランジスタ等に置き換えても、それらの接続に用いられる交流配線用の導体７（第１の接続導体７１，７３，７５および第３の接続導体７２，７４，７６）と直流配線用の導体８（第２の接続導体８１，８３，８５および第４の接続導体８２，８４，８６）との間の絶縁性能、あるいは空間的な位置関係は変わらない。また、第５ないし第９の実施形態において、ＩＧＢＴ３１ｓ〜３３ｓとＦＷＤ１１ｄ〜１３ｄだけをそれぞれＭＯＳＦＥＴやバイポーラトランジスタ等に置き換えて、残りのＦＷＤ３１ｄ〜３３ｄとＩＧＢＴ１１ｓ〜１３ｓを省略する場合でも、第１の接続導体７１，７３，７５と第２の接続導体８１，８３，８５との間の絶縁性能、あるいは空間的な位置関係は変わらない。したがって、半導体チップとしてＭＯＳＦＥＴやバイポーラトランジスタ等を使用した半導体装置についても、同様に浮遊インダクタンスの低減効果やノイズ低減効果を実現することができる。   In the fifth to ninth embodiments described so far, even if the IGBTs 11 s to 13 s and the IGBTs 31 s to 33 s are replaced with MOSFETs, bipolar transistors, or the like, the conductor 7 for the AC wiring used for the connection (the first one) Connecting conductors 71, 73, 75 and third connecting conductors 72, 74, 76) and DC wiring conductor 8 (second connecting conductors 81, 83, 85 and fourth connecting conductors 82, 84, 86) The insulation performance between them or the spatial positional relationship does not change. In the fifth to ninth embodiments, even when only the IGBTs 31s to 33s and the FWDs 11d to 13d are replaced with MOSFETs, bipolar transistors, and the like, respectively, and the remaining FWDs 31d to 33d and the IGBTs 11s to 13s are omitted, the first connection is performed. The insulation performance or the spatial positional relationship between the conductors 71, 73, 75 and the second connection conductors 81, 83, 85 does not change. Therefore, a floating inductance reduction effect and a noise reduction effect can be realized in the same manner for a semiconductor device using a MOSFET or a bipolar transistor as a semiconductor chip.

さらに、配線パターンの熱抵抗はセラミック基板の熱抵抗に比べ小さく無視できると仮定し、半導体チップの冷却性能について検討する。第５ないし第９の実施形態に記載された半導体チップは第１の絶縁基板４を介して放熱体５に接続されている構造であり、従来技術として説明したものと同等な熱抵抗を実現できる。したがって、第５ないし第９の実施形態に記載した半導体装置では、従来技術に記載された半導体チップと同等の冷却性能が維持できる。
［第１０の実施形態］
つぎに、第６、第７、第８の実施形態で説明したような、第２の接続導体８１，８３，８５と第１の接続導体７１，７３，７５および第３の接続導体７２，７４，７６を一体化した配線部材について、その製作工程を説明する。 Furthermore, it is assumed that the thermal resistance of the wiring pattern is negligible compared to the thermal resistance of the ceramic substrate, and the cooling performance of the semiconductor chip is examined. The semiconductor chip described in the fifth to ninth embodiments has a structure connected to the radiator 5 via the first insulating substrate 4 and can realize a thermal resistance equivalent to that described as the prior art. . Therefore, the semiconductor device described in the fifth to ninth embodiments can maintain the same cooling performance as that of the semiconductor chip described in the prior art.
[Tenth embodiment]
Next, as described in the sixth, seventh, and eighth embodiments, the second connection conductors 81, 83, 85, the first connection conductors 71, 73, 75, and the third connection conductors 72, 74 are provided. , 76 will be described for the manufacturing process.

図２８は、導体バーの組立て工程を説明する図である。図２８において破線部は谷折線、一点破線は山折線を示す。
図２８（Ａ）に示す形状に切断された板状の導体８０を、同図（Ｂ）に示すように折り曲げ加工をする。これにより、導体８０が第２の接続導体８１と導電性の支持部材８１ａ，８１ｂとして一体に成型できる。 FIG. 28 is a diagram illustrating the assembly process of the conductor bar. In FIG. 28, a broken line portion indicates a valley fold line, and a one-dot broken line indicates a mountain fold line.
The plate-like conductor 80 cut into the shape shown in FIG. 28A is bent as shown in FIG. Thereby, the conductor 80 can be integrally molded as the second connection conductor 81 and the conductive support members 81a and 81b.

図２８（Ｃ）に示す形状に切断された板状の導体７０Ｒ，７０Ｌを、同図（Ｄ）に示すように折り曲げ加工をする。これにより、導体７０Ｒ，７０Ｌがそれぞれ第１の接続導体７１と導電性の支持部材７１ａ，７１ｂ、および第３の接続導体７２と導電性の支持部材７２ａ，７２ｂとして一体に成型できる。   The plate-like conductors 70R and 70L cut into the shape shown in FIG. 28C are bent as shown in FIG. Thereby, the conductors 70R and 70L can be integrally molded as the first connection conductor 71 and the conductive support members 71a and 71b, and the third connection conductor 72 and the conductive support members 72a and 72b, respectively.

その後、図２８（Ｅ）に示す形状の絶縁基板９０を用意して、折り曲げ加工済みの導体８０の両面に接合したうえで、さらに絶縁基板９０の両側にそれぞれ折り曲げ加工済みの導体７０Ｒ，７０Ｌを接合する。こうして、各相Ｕ，Ｖ，Ｗの配線用接続導体をそれぞれ一体化した配線用の導体バーとして組み立てることができる。   After that, an insulating substrate 90 having the shape shown in FIG. 28E is prepared and bonded to both sides of the conductor 80 that has been bent, and then the conductors 70R and 70L that have been bent are respectively attached to both sides of the insulating substrate 90. Join. In this way, the wiring connection conductors of the phases U, V, and W can be assembled as integrated wiring conductor bars.

なお、折り曲げ加工より先に接合加工を行ってもよく、絶縁基板９０はセラミック基板以外の絶縁物であってもよい。
図２９は、別の導体バーの組立て工程を説明する図である。 Note that the joining process may be performed prior to the bending process, and the insulating substrate 90 may be an insulator other than the ceramic substrate.
FIG. 29 is a diagram for explaining an assembly process of another conductor bar.

図２９では、同図（Ｃ）に示すように、一枚の板状の導体７０Ｗを折り曲げ加工することにより、第１の接続導体７１と第３の接続導体７２を一体のものとして成型している。この場合には、一体化した接続導体７０Ｗを、同図（Ｅ）に示す形状の絶縁基板９０の両側を跨ぐように配置すれば良い。第５および第９の実施形態に用いられる導体バーも、同様な構成により一体化した配線部材として組み立てることができる。   In FIG. 29, the first connecting conductor 71 and the third connecting conductor 72 are integrally formed by bending a single plate-like conductor 70W as shown in FIG. Yes. In this case, the integrated connection conductor 70W may be disposed so as to straddle both sides of the insulating substrate 90 having the shape shown in FIG. The conductor bar used in the fifth and ninth embodiments can also be assembled as an integrated wiring member with the same configuration.

以上、この発明の実施形態によれば、配線部材の一体化により半導体パワーモジュールの部品数を低減できる。また、部品数の低減により位置決め等の工程を少なくでき、生産コストを抑えることができる。   As described above, according to the embodiment of the present invention, the number of components of the semiconductor power module can be reduced by integrating the wiring members. In addition, the number of parts can be reduced, so that the number of steps such as positioning can be reduced, and the production cost can be reduced.

１ 第１の直流配線パターン
２ 第２の直流配線パターン
３，３１〜３３ 交流配線パターン
４ 第１の絶縁基板（セラミック基板）
５ 放熱体
６ 放熱体接続用パターン
７，７１，７３，７５ 第１の接続導体(交流配線用の導体)
８，８１，８３，８５ 第２の接続導体(直流配線用の導体)
９，９１〜９６ 第２の絶縁基板（セラミック基板）
１０，１１〜１３ 直流配線パターン部
１１ｓ〜１３ｓ，３１ｓ〜３３ｓ ＩＧＢＴ(半導体チップ)
１１ｄ〜１３ｄ，３１ｄ〜３３ｄ ＦＷＤ(半導体チップ)
５１〜５６ 制御信号用の配線ワイヤ
５７Ｎ，５７Ｐ，５７Ｕ，５７Ｖ，５７Ｗ 引き出しワイヤ
６１Ｕ，６２Ｕ 交流配線用のワイヤ
６３Ｕ，６４Ｕ 直流配線用のワイヤ
７１ａ〜７６ａ，７１ｂ〜７６ｂ，８１ａ〜８６ａ，８１ｂ〜８６ｂ 導電性の支持部材
７２，７４，７６ 第３の接続導体(交流配線用の導体)
８２，８４，８６ 第４の接続導体(直流配線用導体)
Ｌ１〜Ｌ９ モジュール内の浮遊インダクタンス DESCRIPTION OF SYMBOLS 1 1st DC wiring pattern 2 2nd DC wiring pattern 3,31-33 AC wiring pattern 4 1st insulating substrate (ceramic substrate)
5 Radiator 6 Radiator connection pattern 7, 71, 73, 75 First connection conductor (conductor for AC wiring)
8, 81, 83, 85 Second connection conductor (conductor for DC wiring)
9, 91-96 Second insulating substrate (ceramic substrate)
10, 11-13 DC wiring pattern part 11s-13s, 31s-33s IGBT (semiconductor chip)
11d-13d, 31d-33d FWD (semiconductor chip)
51-56 Wiring wires for control signals 57N, 57P, 57U, 57V, 57W Lead wires 61U, 62U Wires for AC wiring 63U, 64U Wires for DC wiring 71a-76a, 71b-76b, 81a-86a, 81b- 86b Conductive support member 72, 74, 76 Third connection conductor (conductor for AC wiring)
82, 84, 86 Fourth connecting conductor (DC wiring conductor)
L1 to L9 Stray inductance in the module

Claims (8)

第１の直流配線パターンの所定位置に第１のスイッチング素子および第１のダイオードの半導体チップが実装され、交流配線パターンの所定位置に第２のスイッチング素子および第２のダイオードの半導体チップが実装される半導体パワーモジュールにおいて、
前記第１の直流配線パターンと前記交流配線パターンとが同一平面に接合された第１の絶縁基板と、
前記第１の絶縁基板上であって前記第１の直流配線パターンに近接して配置された第２の直流配線パターンと、
前記第１の直流配線パターンに実装された前記第１のダイオードを前記交流配線パターンと電気的に接続する第１の接続導体と、
前記交流配線パターンに実装された前記第２のスイッチング素子を前記第２の直流配線パターンと電気的に接続する第２の接続導体と、
前記第１の直流配線パターンに実装された前記第１のスイッチング素子を前記交流配線パターンと電気的に接続する第３の接続導体と、
前記交流配線パターンに実装された前記第２のダイオードを前記第２の直流配線パターンと電気的に接続する第４の接続導体と、
一方の平面には前記第１または第３の接続導体が接合されるとともに、他方の平面に前記第２または第４の接続導体が接合された第２の絶縁基板と、
を備え、
前記第１の直流配線パターンおよび前記交流配線パターンが配置される方向に対して直交する一の方向に、前記第１の直流配線パターンでは前記第１のダイオードおよび前記第１のスイッチング素子がこの順に配置されるとともに、前記交流配線パターンでは前記第２のスイッチング素子および前記第２のダイオードがこの順に配置されており、
前記第２の絶縁基板は、その表面および裏面に前記第１の接続導体および前記第２の接続導体が平面視で重ならないようにずらした状態に近接して配置されるとともに、前記第３の接続導体および前記第４の接続導体が平面視で重ならないようにずらした状態に近接して配置されていることを特徴とする半導体パワーモジュール。 The first switching element and the first diode semiconductor chip are mounted at predetermined positions of the first DC wiring pattern, and the second switching element and the second diode semiconductor chip are mounted at predetermined positions of the AC wiring pattern. In the semiconductor power module
A first insulating substrate in which the first DC wiring pattern and the AC wiring pattern are joined in the same plane;
A second DC wiring pattern disposed on the first insulating substrate and proximate to the first DC wiring pattern;
A first connection conductor for electrically connecting the first diode mounted on the first DC wiring pattern to the AC wiring pattern;
A second connection conductor for electrically connecting the second switching element mounted on the AC wiring pattern to the second DC wiring pattern;
A third connection conductor for electrically connecting the first switching element mounted on the first DC wiring pattern to the AC wiring pattern;
A fourth connection conductor for electrically connecting the second diode mounted on the AC wiring pattern to the second DC wiring pattern;
A second insulating substrate in which the first or third connection conductor is bonded to one plane and the second or fourth connection conductor is bonded to the other plane;
With
In the first DC wiring pattern, the first diode and the first switching element are arranged in this order in a direction orthogonal to the direction in which the first DC wiring pattern and the AC wiring pattern are arranged. And the second switching element and the second diode are arranged in this order in the AC wiring pattern,
The second insulating substrate is disposed close to the front and back surfaces of the second insulating substrate so that the first connecting conductor and the second connecting conductor are shifted so as not to overlap with each other in plan view . A semiconductor power module, wherein the connection conductor and the fourth connection conductor are arranged close to each other so as not to overlap in plan view . 前記第１の接続導体が第１の導電性支持部材を介して前記第１のダイオードと電気的に接続され、
前記第２の接続導体が第２の導電性支持部材を介して前記第２のスイッチング素子と電気的に接続され、
前記第３の接続導体が第３の導電性支持部材を介して前記第１のスイッチング素子と電気的に接続され、
前記第４の接続導体が第４の導電性支持部材を介して前記第２のダイオードと電気的に接続されていることを特徴とする請求項１記載の半導体パワーモジュール。 The first connection conductor is electrically connected to the first diode via a first conductive support member;
The second connection conductor is electrically connected to the second switching element via a second conductive support member;
The third connection conductor is electrically connected to the first switching element via a third conductive support member;
2. The semiconductor power module according to claim 1, wherein the fourth connection conductor is electrically connected to the second diode through a fourth conductive support member. 前記半導体チップは、前記第１のスイッチング素子と前記第１のダイオードとが逆並列に接続され、前記第２のスイッチング素子と前記第２のダイオードとが逆並列に接続されたものであることを特徴とする請求項１記載の半導体パワーモジュール。   In the semiconductor chip, the first switching element and the first diode are connected in antiparallel, and the second switching element and the second diode are connected in antiparallel. The semiconductor power module according to claim 1. 前記第２の絶縁基板は、前記第１の絶縁基板とその上面で並行するように配置されており、
前記第１の接続導体が前記第２の絶縁基板の裏面に接合され、前記第１の接続導体を媒介として、前記第１の直流配線パターンに実装された前記第１のダイオードが前記交流配線パターンと電気的に接続されていることを特徴とする請求項３記載の半導体パワーモジュール。 The second insulating substrate is disposed so as to be parallel to the first insulating substrate and the upper surface thereof,
The first connection conductor is bonded to the back surface of the second insulating substrate, and the first diode mounted on the first DC wiring pattern is connected to the AC wiring pattern through the first connection conductor. The semiconductor power module according to claim 3, wherein the semiconductor power module is electrically connected to the semiconductor power module. 前記第２の絶縁基板の裏面には、前記第１の接続導体とは独立して前記第３の接続導体がさらに接合され、前記第１の直流配線パターンに実装された前記第１のスイッチング素子が、前記第３の接続導体を媒介として前記交流配線パターンと電気的に接続されていることを特徴とする請求項４記載の半導体パワーモジュール。 The first switching element, wherein the third connecting conductor is further joined to the back surface of the second insulating substrate independently of the first connecting conductor, and is mounted on the first DC wiring pattern. The semiconductor power module according to claim 4, wherein the semiconductor power module is electrically connected to the AC wiring pattern through the third connection conductor. 前記第２の絶縁基板は、前記第１の絶縁基板とその上面で並行するように配置されており、
前記第２の接続導体が前記第２の絶縁基板の表面に接合され、前記第２の接続導体を媒介として、前記交流配線パターンに実装された前記第２のスイッチング素子が前記第２の直流配線パターンと電気的に接続されていることを特徴とする請求項３記載の半導体パワーモジュール。 The second insulating substrate is disposed so as to be parallel to the first insulating substrate and the upper surface thereof,
The second connecting conductor is bonded to the surface of the second insulating substrate, and the second switching element mounted on the AC wiring pattern is connected to the second DC wiring through the second connecting conductor. 4. The semiconductor power module according to claim 3, wherein the semiconductor power module is electrically connected to the pattern. 前記第２の絶縁基板の表面には、前記第２の接続導体とは独立して前記第４の接続導体がさらに接合され、前記交流配線パターンに実装された前記第２のダイオードが、前記第４の接続導体を媒介として前記第２の直流配線パターンと電気的に接続されていることを特徴とする請求項６記載の半導体パワーモジュール。 Wherein the surface of the second insulating substrate, wherein independently of the second connecting conductor fourth connection conductor is further joined, the AC wiring pattern implemented the second diode, the first 7. The semiconductor power module according to claim 6, wherein the semiconductor power module is electrically connected to the second DC wiring pattern through four connection conductors. 前記第１の直流配線パターンには、前記第２の絶縁基板上で前記第１および第２の接続導体に流れる電流方向と平行する形状の切込みが設けられていることを特徴とする請求項１記載の半導体パワーモジュール。
The first DC wiring pattern is provided with a cut in a shape parallel to a direction of current flowing through the first and second connection conductors on the second insulating substrate. The semiconductor power module as described.
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