JP5275623B2 - メモリコントローラ及びメモリシステム - Google Patents

Description

本発明はメモリ装置に係り、より詳しくはフラッシュメモリカードに関する。

半導体メモリ装置は、データの読み出し及び書き込みは自由にできるが、電源が遮断されると貯蔵されたデータが消えてしまうＲＡＭと、電源が遮断されても貯蔵されたデータが消えないＲＯＭを含み、フラッシュメモリ装置は、ＲＡＭとＲＯＭの機能を共に有するメモリである。フラッシュメモリ装置をカード型にパッケージ化したものをメモリカード又はフラッシュメモリカードと称し、係るカードはデジタルカメラ、携帯用ミュージックプレーヤ等のデジタル器機の記憶媒体として急速に普及している。また、フラッシュメモリ装置のパッケージにＵＳＢコネクタを取り付けたＵＳＢメモリはフロッピー（登録商標）ディスクの代わりにパソコン用のデータ交換用のメディアとして期待を集めている。最近、パソコンのマザーボード上にフラッシュメモリ装置を装着して、ＢＩＯＳ記憶用で使う例もある。

初期のフラッシュメモリカードは補助データの貯蔵装置の用途に使われたので、１０ＭＢ／ｓ以下の遅い読み出し及び書き込みの速度を有しても問題はなかった。しかし、大容量化によりフラッシュメモリカードは、大容量のデータの管理のため速いアクセス速度と、ハードディスク並の性能が要求されている。従って、フラッシュメモリカードに使われるバッファメモリに比べて数十倍以上の容量を有するＳＲＡＭ又はＤＲＡＭの様なバッファメモリが必要となる。また、これらのバッファメモリを管理するためのソフトウェアの開発も必要である。一般的に、小さい空間のバッファメモリを有するフラッシュメモリカードの場合も、ホストの命令語に対して数十μｓ乃至数百μｓの応答時間が必要である。これは、バッファメモリの容量が増えることによりホストの命令語に対する応答時間がさらに掛かることを意味する。従って、ホストの命令語に対する応答速度を早くする技術が要求される。

なお、フラッシュメモリ装置については特許文献１乃至５に記載されたものが知られている。
米国特許６，８７０，７６６号 米国特許６，９１４，０１３号 米国特許７，０９９，１９６号 米国特許７，０４２，７７０号 米国特許７，１１０，３０１号

本発明の目的は応答速度が向上できるメモリコントローラ及びメモリシステムを提供することである。
本発明の他の目的はハードウェアの方式でホストの命令語が処理できるメモリコントローラ及びメモリシステムを提供することである。

本発明の実施形態等は、フラッシュメモリ装置を制御するメモリコントローラを提供し、前記メモリコントローラは、前記フラッシュメモリ装置にデータを貯蔵するバッファメモリと、前記バッファメモリの読み出し及び書き込み動作を制御するバッファメモリのインターフェースと、ハードウェア的にデータ命令を解釈する命令語の自動処理ユニットを含み、前記データ命令が書き込み情報を含むとき、前記命令語の自動処理ユニットは、入力されたデータが前記バッファメモリに貯蔵されたデータと連続性を有するか否かを判断し、
連続性があるときは、前記入力されたデータが前記バッファメモリに貯蔵されたデータに連続して貯蔵される様に前記バッファメモリのインターフェースを制御する。

実施形態に於いて、前記命令語の自動処理ユニットは、前記バッファメモリに貯蔵されたデータに対する論理アドレス／物理アドレスのマッピング情報を貯蔵するキャッシュテーブルを含む。
実施形態に於いて、前記キャッシュテーブルは、前記バッファメモリに貯蔵されたデータに対する連続性を判断するマッピング情報をさらに貯蔵する。
実施形態に於いて、前記命令語の自動処理ユニットは、連続性を判断する前記マッピング情報により、入力されたデータが前記バッファメモリに貯蔵されたデータと連続性を有するか否かを判断する。

実施形態に於いて、前記データ命令が読み出し情報を含むとき、前記命令語の自動処理ユニットは、前記データ命令に含まれたアドレス情報と一致する論理アドレスが前記キャッシュテーブルにあるか否かを判断する。
実施形態に於いて、前記データ命令に含まれたアドレス情報と一致する論理アドレスが前記キャッシュテーブルにあるとき、前記命令語の自動処理ユニットは、前記一致する論理アドレスに対応するデータが前記バッファメモリから外部に出力される様に前記バッファメモリのインターフェースを制御する。

実施形態に於いて、前記データ命令に含まれたアドレス情報と一致する論理アドレスが前記キャッシュテーブルにないとき、前記命令語の自動処理ユニットは、インタラプトを発生させる。
実施形態に於いて、メモリコントローラは、前記インタラプトに応じて動作するプロセスユニットと、前記プロセスユニットの制御により、前記フラッシュメモリ装置の読み出し及び書き込み動作等を制御するフラッシュインターフェースとをさらに含む。

実施形態に於いて、前記インタラプトが発生するとき、前記プロセスユニットは、前記データ命令に含まれたアドレス情報に対応するデータが前記フラッシュメモリ装置から前記バッファメモリに伝送され、前記バッファメモリに貯蔵されたデータが前記ホストに伝送される様に前記フラッシュ及びバッファメモリのインターフェース等を制御する。
実施形態に於いて、前記命令語の自動処理ユニットは、前記バッファメモリの空の空間情報により、前記バッファメモリに貯蔵されたデータが前記バッファメモリに貯蔵されるデータに切り替えられて貯蔵されない様に前記バッファメモリのインターフェースを制御する。

実施形態に於いて、前記命令語の自動処理ユニットは、前記バッファメモリの論理アドレス／物理アドレスのマッピング情報を貯蔵するキャッシュテーブルと、前記バッファメモリの空の空間情報を貯蔵する空間テーブルと、ハードウェア的に前記データ命令を解釈し、該解釈の結果により読み出し又は書き込み命令を出力する命令語の解釈器と、前記命令語の解釈器から読み出し又は書き込み命令に応じて前記バッファメモリのインターフェースを制御するバッファメモリの動作制御器を含む。
実施形態に於いて、前記バッファメモリの動作制御器は、前記空間テーブルの空の空間情報により、前記バッファメモリの書き込みアドレスを決定する。

本発明は、ホストから要求された読み出し／書き込み命令をハードウェア的に自動処理することによって、ホストの要求に対する応答時間を短くすることができる。また、バッファメモリに貯蔵されるデータの連続性により、バッファメモリの書き込み動作を制御して、メモリコントローラの書き込みの性能を向上させることができる。

参照符号等が本発明の実施形態等及び図面等に表示されている。同一参照符号は同一又は似の部分を示すために使用される。
また、不揮発性メモリ装置としてフラッシュメモリ装置が、本発明の特徴及び機能を説明するために一つの例として利用される。しかし、この技術分野に詳しい者は、後で説明される実施形態等の内容により、本発明の他の長所及び性能を直ぐ理解できるであろう。本発明は変形された他の実施形態によっても実現できる。また、本発明の詳細な説明は本発明の範囲、技術的な思想、目的から外れない観点及び応用により変形できる。

図１は本発明によるメモリシステムを概略的に示すブロック図である。
図１を参照すれば、本発明によるメモリシステムは、メモリコントローラ１０００、フラッシュメモリ装置２０００を含む。メモリコントローラ１０００は、ホスト３０００の要求により、フラッシュメモリ装置２０００を制御する。メモリコントローラ１０００は、ホストインターフェース１１００、フラッシュインターフェース１２００、プロセスユニット１３００、バッファメモリのインターフェース１４００、バッファメモリ１５００及び命令語の自動処理ユニット（Ａｕｔｏｍａｔｉｃ ｃｏｍｍａｎｄ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ ＡＣＰＵ）１６００を含む。ホストインターフェース１１００は、メモリコントローラ１０００とホスト３０００との間のインターフェースを提供する。ホストインターフェース１１００は、ＡＴＡ、ＳＡＴＡ、ＵＳＢ、ＳＣＳＩ、ＥＳＤＩ、ＩＳＯ、ＰＣＩ又はＩＤＥインターフェースの様な標準インターフェース（ｓｔａｎｄａｒｄｉｚｅｄ ｉｎｔｅｒｆａｃｅ）によってホスト３０００と接続される。フラッシュインターフェース１２００は、メモリコントローラ１０００とフラッシュメモリ装置２０００との間のインターフェースを提供する。フラッシュメモリ装置２０００は、ＮＡＮＤフラッシュメモリ装置、ＮＯＲフラッシュメモリ装置、ＰＲＡＭ、ＭＲＡＭ等の様な不揮発性メモリ装置を含む。プロセスユニット１３００は、ホスト３０００から要求された読み出し及び書き込み動作等を選択的に処理する。これに対しては、後で詳しく説明する。バッファメモリのインターフェース１４００は、プロセスユニット１３００又はＡＣＰＵ１６００によって制御され、バッファメモリ１５００に対するアクセスを制御する。フラッシュメモリ装置２０００は、特許文献１乃至５に開示されている。

続いて、図１を参照すれば、本発明によるＡＣＰＵ１６００は、ホストインターフェース１１００を介してホスト３０００から受信されるデータ命令、例えば、読み出し及び書き込み情報、データアドレス、伝送されるデータの量を表すカウント値をハードウェア的に処理する様に構成される。入力されたデータ命令が書き込み命令を含むとき、ホスト３０００から伝送されるデータはＡＣＰＵ１６００の制御により、バッファメモリのインターフェース１４００を介してバッファメモリ１５００に貯蔵される。入力されたデータ命令が読み出し命令を含むとき、バッファメモリ１５００に貯蔵されたデータ又はフラッシュメモリ装置２０００から読み出されたデータはＡＣＰＵ１６００又はプロセスユニット１３００の制御により、ホスト３０００に伝送される。これに対して詳しく説明する。

本発明によるメモリコントローラ１０００のＡＣＰＵ１６００は、ホスト３０００によって要求された読み出し又は書き込み命令をハードウェア的に自動処理する。その結果、ホスト３０００の要求に対する応答速度が向上される。
図２は図１に図示された命令語の自動処理ユニットを概略的に示すブロック図であり、図３は図２に図示されたキャッシュテーブルを示す図である。

先に、図２を参照すれば、本発明による命令語の自動処理ユニット１６００は、命令語の解釈器１６２０、バッファメモリの動作制御器１６４０、キャッシュテーブル１６６０及び空間テーブル１６８０を含む。キャッシュテーブル１６６０は、図３に図示された様に、バッファメモリ１４００に貯蔵されたデータに対する論理アドレスＬＡ及び物理アドレスＰＡのマッピング情報を貯蔵する。空間テーブル１６８０は、バッファメモリ１４００の空の空間を示す情報を貯蔵する。

命令語の解釈器１６２０は、ホストインターフェース１１００を介してホスト３０００から伝送されるデータ命令を受信する。ここで、データ命令は読み出し／書き込み情報、データアドレス（論理アドレス）及び既に読み出されたデータ又は後で書き込まれるデータの量を表すカウント値を含む。命令語の解釈器１６２０は、入力されたデータ命令が読み出し情報又は書き込み情報を含むか否かを判断する。入力されたデータ命令が書き込み情報を含むとき、命令語の処理器１６２０は空間テーブル１６８０に貯蔵された情報を参照して、書き込まれるデータの量がバッファメモリ１５００の空の空間より小さいか否かを判断する様に構成される。これは、バッファメモリ１５００に貯蔵されたデータを失うことを防止する。これに対して詳しく説明する。入力されたデータ命令が読み出し命令を含むとき、命令語の処理器１６２０は入力されたデータアドレスＬＡに対応する論理アドレスＬＡがキャッシュテーブル１６６０に貯蔵されたＬＡ、ＰＡのマッピング情報にあるか否かを判断する様に構成される。命令語の解釈器１６２０から書き込み命令が受信されるとき、バッファメモリの動作制御器１６４０は入力されたデータアドレス即ち、論理アドレスＬＡに対応する物理アドレスＰＡを書き込み命令と共にバッファメモリのインターフェース１４００に出力する。命令語の解釈器１６２０から読み出し命令が受信されるとき、バッファメモリの動作制御器１６４０は入力されたデータアドレス即ち、論理アドレスＬＡに対応する物理アドレスＰＡを読み出し命令と共に、バッファメモリのインターフェース１４００に出力する。バッファメモリの動作制御器１６４０は空間テーブル１６８０の空の空間情報により、バッファメモリ１５００の書き込みアドレス（物理アドレス）を決定する様に構成される。

この実施形態に於いて、テーブル等１６６０、１６８０は一つの貯蔵ユニット又は対応する貯蔵ユニット等を利用して実現できる。
以下に、本発明による命令語の自動処理ユニットの動作を参照図面等により、詳しく説明する。先に、書き込み動作に関連した命令語の自動処理ユニットの動作を説明する。

ホスト３０００から伝送されたデータ命令、即ち、読み出し／書き込み情報、データアドレスＬＡ、カウント値はホストインターフェース１１００を介して命令語の解釈器１６２０に伝送される。命令語の解釈器１６２０は、入力されたデータ命令が読み出し情報又は書き込み情報を含むか否かを判断する。入力されたデータ命令が書き込み情報を含むとき、命令語の解釈器１６２０は、空の空間テーブル１６８０に貯蔵された空の空間情報を参照して、書き込まれるデータの量が空の空間より大きいか否かを判断する。例えば、書き込まれるデータの量が空の空間より小さいものと判断されると、命令語の解釈器１６２０は書き込み命令をバッファメモリの動作制御器１６４０に伝送する。書き込み命令が命令語の解釈器１６２０から受信されると、バッファメモリの動作制御器１６４０は入力された論理アドレスに対応する物理アドレスＰＡを書き込み命令と共にバッファメモリのインターフェース１４００に伝送する。その後、バッファメモリのインターフェース１４００は、ホスト３０００から提供されるデータをバッファメモリ１５００に貯蔵する。書き込み動作のとき、変更されたＬＡ、ＰＡのマッピング情報はキャッシテーブル１６６０に貯蔵される。例えば、書き込まれるデータの量が空の空間より大きいものと判断されると、空の空間の大きさに制限されたデータの伝送を始めた後インタラプトを発生させたり、データの伝送をしない状態でインタラプトを発生させる。インタラプトが発生すれば、プロセスユニット１３００は空の空間を追加に確保した後、残りのデータの伝送を再開する。

書き込み動作のとき、バッファメモリ１５００に貯蔵されるデータは前のデータとの関連性によって連続又は不連続で管理される。バッファメモリ１５００に貯蔵されるデータは前のデータとの関連性によって連続して貯蔵されることが好ましい。さらに詳しく説明すれば、次のようである。

入力されたデータ命令が書き込み情報を含むとき、命令語の解釈器１６２０は書き込み命令をバッファメモリの動作制御器１６４０に伝送する。バッファメモリの動作制御器１６４０は入力された書き込み命令に応じてデータアドレスＬＡのデータがバッファメモリ１５００に貯蔵されたデータに連続しているか否かを判断する。データに連続していれば、バッファメモリの動作制御器１６４０はバッファメモリ１５００に貯蔵されたデータに対して連続して貯蔵される様に入力されたデータアドレスＬＡに対応する物理アドレスを決定する。このように決定された物理アドレスは書き込み命令と共にバッファメモリのインターフェース１４００に伝送される。例えば、データアドレスＬＡのデータがバッファメモリ１５００に貯蔵されたデータに不連続的であれば、バッファメモリの動作制御器１６４０はホスト３０００から伝送されるデータがバッファメモリ１５００の独立アドレスの空間に貯蔵される様に物理アドレスを任意に決定する。このように決定された物理アドレスは書き込み命令と共にバッファメモリのインターフェース１４００に伝送される。結果的に、図４に図示された様に、バッファメモリ１５００には、連続性を有するデータは連続して貯蔵されるが、連続性がないデータは不連続でバッファメモリ１５００に貯蔵される。係る書き込みの方式によると、バッファメモリ１５００に連続して貯蔵されたデータはフラッシュメモリ装置２０００の同じ領域に同時に貯蔵される。このことは書き込みの性能が向上されたことを意味する。

次に、読み出し動作に関連する命令語の自動処理ユニットの動作を参照図面等により、詳しく説明する。
ホスト３０００から伝送されたデータ命令、即ち、読み出し／書き込み情報、データアドレスＬＡ、カウント値はホストインターフェース１１００を介して命令語の解釈器１６２０に伝送される。命令語の解釈器１６２０は入力されたデータ命令が読み出し情報又は書き込み情報を含むか否かを判断する。入力されたデータ命令が読み出し情報を含むとき、命令語の処理器１６２０は入力されたデータアドレスＬＡに対応する論理アドレスＬＡがキャッシュテーブル１６６０に貯蔵されたＬＡ及びＰＡのマッピング情報にあるか否かを判断する。例えば、入力されたデータアドレスＬＡに対応する論理アドレスＬＡがキャッシュテーブル１６６０に貯蔵されたＬＡ及びＰＡのマッピング情報にあれば、命令語の解釈器１６２０は読み出し命令をバッファメモリの動作制御器１６４０に伝送する。読み出し命令が命令語の解釈器１６２０から受信されるとき、バッファメモリの動作制御器１６４０は入力されたデータアドレスに対応する物理アドレスを読み出し命令と共にバッファメモリのインターフェース１４００に伝送する。その後、バッファメモリのインターフェース１４００は、読み出し命令及び物理アドレスに応じてデータを読み出すようにバッファメモリ１５００を制御し、読み出されたデータはホストインターフェース１１００を通じてホスト３０００に伝送される。

例えば、入力されたデータアドレスＬＡに対応する論理アドレスＬＡがキャッシュテーブル１６６０に貯蔵されたＬＡ及びＰＡのマッピング情報にないとき、命令語の自動処理ユニット１６００、即ち、命令語の解釈器又はバッファメモリの動作制御器はインタラプトを発生させる。命令語の自動処理ユニット１６００からインタラプトが発生するとき、プロセスユニット１３００は入力されたデータ命令（ホストインターフェースのレジスター（図示せず）に貯蔵される）により、フラッシュインターフェース１２００を制御し、フラッシュインターフェース１２００はプロセスユニット１３００の制御により、フラッシュメモリ装置２０００の読み出し動作を制御する。その後、フラッシュメモリ装置２０００から読み出されたデータはフラッシュインターフェース１２００及びバッファメモリのインターフェース１４００を介してバッファメモリ１５００に貯蔵される。バッファメモリ１５００に貯蔵されたデータは、インターフェース等１１００、１４００を介してホスト３０００に伝送される。

本発明によるメモリコントローラ及びフラッシュメモリ装置はフラッシュメモリカードを構成する。しかし、本発明はフラッシュメモリカードに限定されるものではない。例えば、本発明によるメモリコントローラはパソコンのメインボードに装着できる。この場合、フラッシュメモリ装置はカード又はＵＳＢの形態でパソコンと接続される。
以上、本発明の実施形態等を説明したが、実施形態等は本発明の目的から外れない範囲の内で様々な形に変形できる。

本発明によるメモリシステムを概略的に示すブロック図である。 図１に図示された命令語の自動処理ユニットを概略的に示すブロック図である。 図２に図示されたキャッシュテーブルを示す図面である。 本発明のバッファメモリの書き込み方式によるバッファメモリのデータの貯蔵状態を示す図面である。

符号の説明

１０００ メモリコントローラ
１１００ ホストインターフェース
１２００ フラッシュインターフェース
１３００ プロセスユニット
１４００ バッファメモリのインターフェース
１５００ バッファメモリ
１６００ 命令語の自動処理ユニット
２０００ フラッシュメモリ装置
３０００ ホスト

Claims (16)

1. フラッシュメモリ装置のメモリコントローラに於いて、
   前記フラッシュメモリ装置に書き込まれるデータを貯蔵するバッファメモリと、
   前記バッファメモリの読み出し及び書き込み動作を制御するバッファメモリのインターフェースと、
   ホストハードウェア装置により生成されたデータ命令を受信する命令語の自動処理ユニットを含み、
   前記データ命令は、書き込み情報を含み、
   前記命令語の自動処理ユニットは、入力されたデータが前記バッファメモリに貯蔵されたデータに連続しているか否かを判断し、前記入力されたデータが前記バッファメモリに貯蔵されたデータに連続しているとき、前記入力されたデータを前記バッファメモリに連続して貯蔵する様に前記バッファメモリのインターフェースを制御し、
   前記入力されたデータが前記バッファメモリに貯蔵されたデータに連続しないとき、前記入力されたデータを前記バッファメモリの任意の位置に貯蔵する様に前記バッファメモリのインターフェースを制御することを特徴とするメモリコントローラ。
2. 前記命令語の自動処理ユニットは、前記バッファメモリに貯蔵されたデータに対する、論理アドレス／物理アドレスのマッピング情報を貯蔵するキャッシュテーブルを含むことを特徴とする請求項１に記載のメモリコントローラ。
3. 前記キャッシュテーブルは、前記バッファメモリに貯蔵されたデータに対する連続性を判断するマッピング情報をさらに貯蔵することを特徴とする請求項２に記載のメモリコントローラ。
4. 前記命令語の自動処理ユニットは、前記マッピング情報により、入力されたデータが前記バッファメモリに貯蔵されたデータに連続しているか否かを判断することを特徴とする請求３に記載のメモリコントローラ。
5. 前記データ命令が読み出し情報を含むとき、前記命令語の自動処理ユニットは、前記データ命令に含まれたアドレス情報と一致する論理アドレスが前記キャッシュテーブルにあるか否かを判断することを特徴とする請求項２に記載のメモリコントローラ。
6. 前記データ命令アドレス情報と一致する論理アドレスが前記キャッシュテーブルにあるとき、前記命令語の自動処理ユニットは、前記論理アドレスに対応するデータが前記バッファメモリから外部に出力される様に前記メモリインターフェースを制御することを特徴とする請求項５に記載のメモリコントローラ。
7. 前記データ命令アドレス情報と一致する論理アドレスが前記キャッシュテーブルにないとき、前記命令語の自動処理ユニットは、インタラプトを発生させることを特徴とする請求項６に記載のメモリコントローラ。
8. 前記インタラプトに応じて動作するプロセスユニットと、
   前記プロセスユニットの制御により、前記フラッシュメモリ装置の読み出し及び書き込み動作を制御するフラッシュインターフェースをさらに含むことを特徴とする請求項７に記載のメモリコントローラ。
9. 前記インタラプトが発生するとき、前記プロセスユニットは、アドレス情報に対応するデータがフラッシュメモリ装置からバッファメモリに伝送され、前記バッファメモリに貯蔵されたデータがホストハードウェア装置に伝送される様に前記フラッシュ及びバッファメモリのインターフェースを制御することを特徴とする請求項８に記載のメモリコントローラ。
10. 前記命令語の自動処理ユニットは、前記バッファメモリの空の空間情報により、前記バッファメモリにあるデータが前記バッファメモリに貯蔵される新しいデータに切り替えられて貯蔵されない様に前記バッファメモリのインターフェースを制御することを特徴とする請求項１に記載のメモリコントローラ。
11. 前記命令語の自動処理ユニットは、
    前記バッファメモリの論理アドレス／物理アドレスのマッピング情報を貯蔵するキャッシュテーブルと、
    前記バッファメモリの空の空間情報を貯蔵する空間テーブルと、
    前記データ命令を解釈し、解釈された結果により読み出し又は書き込み命令を発生させる命令語の解釈器と、
    前記命令語の解釈器から発生された読み出し又は書き込み命令に対応してバッファメモリのインターフェースを制御するバッファメモリの動作制御器とを含むことを特徴とする請求項１に記載のメモリコントローラ。
12. 前記バッファメモリの動作制御器は、前記空間テーブルの空の空間情報により、前記バッファメモリの書き込みアドレスを決定することを特徴とする請求項１１に記載のメモリコントローラ。
13. フラッシュメモリ装置のメモリコントローラに於いて、
    メモリ制御器とホスト装置との間に通信インターフェースを提供するホストインターフェースと、
    前記メモリ制御器と前記フラッシュメモリ装置との間に通信インターフェースを提供するフラッシュメモリインターフェースと、
    前記ホスト装置から出力されたデータ命令により、読み出し及び／又は書き込み動作を選択的に行うプロセスユニットと、
    前記ホスト装置と前記フラッシュメモリ装置との間から伝送されるデータを貯蔵するバッファメモリと、
    前記ホストインターフェースを通じてホストから受信されたデータ命令を処理する命令語の自動処理ユニットと、
    前記プロセスユニット及び／又は前記命令語の自動処理ユニットの制御信号に応じて前記バッファメモリのアクセスを制御するバッファメモリのインターフェースを含み、
    前記命令語の自動処理ユニットは、入力されたデータが前記バッファメモリに貯蔵されたデータに連続しているか否かを判断し、前記入力されたデータが前記バッファメモリに貯蔵されたデータに連続しているとき、前記入力されたデータを前記バッファメモリに連続して貯蔵する様に前記バッファメモリのインターフェースを制御し、
    前記入力されたデータが前記バッファメモリに貯蔵されたデータに連続しないとき、前記入力されたデータを前記バッファメモリの任意の位置に貯蔵する様に前記バッファメモリのインターフェースを制御することを特徴とするメモリコントローラ。
14. 前記命令語の自動処理ユニットは、データ命令を受信し、前記データ命令が読み出し命令又は書き込み命令を含むか否かを判断する命令語の解釈器と、
    前記データ命令に書き込み命令が含まれるとき、論理アドレスと一致する物理アドレスと書き込み命令とを前記バッファメモリに出力し、前記データ命令に読み出し命令が含まれるとき、論理アドレスと一致する物理アドレスと読み出し命令とを前記バッファメモリに出力するバッファメモリの動作制御器と、
    前記バッファメモリに貯蔵されたデータの論理アドレス／物理アドレスのマッピング情報を貯蔵するキャッシュテーブルと、
    前記バッファメモリの空メモリの空間に対応する情報を貯蔵する空間テーブルを含むことを特徴とする請求項１３に記載のメモリコントローラ。
15. 前記バッファメモリの動作制御器は、前記空間テーブルによって前記バッファメモリの書き込みアドレスを決定することを特徴とする請求項１４に記載のメモリコントローラ。
16. メモリシステムに於いて、
    ホスト装置からデータを受信し、貯蔵するフラッシュメモリ装置と、
    前記ホスト装置から出力されたデータ命令を処理するメモリコントローラに於いて、
    前記メモリコントローラと前記ホスト装置との間に通信インターフェースを提供するホストインターフェースと、
    前記メモリコントローラと前記フラッシュメモリ装置との間に通信インターフェースを提供するフラッシュメモリインターフェースと、
    前記データ命令に応じて読み出し及び／又は書き込み動作を選択的に処理するプロセスユニットと、
    前記ホスト装置と前記フラッシュメモリ装置との間から伝送されるデータを貯蔵するバッファメモリと、
    前記ホストインターフェースを通じて前記ホスト装置から受信された前記データ命令を処理する命令語の自動処理ユニットと、
    前記プロセスユニット及び／又は前記命令語の自動処理ユニットの制御信号に応じて前記バッファメモリのアクセスを制御するバッファメモリのインターフェースを含み、
    前記命令語の自動処理ユニットは、入力されたデータが前記バッファメモリに貯蔵されたデータに連続しているか否かを判断し、前記入力されたデータが前記バッファメモリに貯蔵されたデータに連続しているとき、前記入力されたデータを前記バッファメモリに連続して貯蔵する様に前記バッファメモリのインターフェースを制御し、
    前記入力されたデータが前記バッファメモリに貯蔵されたデータに連続しないとき、前記入力されたデータを前記バッファメモリの任意の位置に貯蔵する様に前記バッファメモリのインターフェースを制御することを特徴とするメモリシステム。

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