JP5273651B2 - 位置拘束トリガ回路 - Google Patents

Description

本発明は、一般に、デジタル・ストレージ・オシロスコープの如き試験及び測定機器の分野に関し、特に、シリアル・ビット・ストリーム信号からかかるオシロスコープをトリガすることに関する。

オシロスコープのトリガ機能は、取込んだ信号の正しいポイントにて水平掃引を同期させて、信号の安定した表示を確実にする。最新のオシロスコープは、多くのトリガ機能を提供して、かかる安定した表示を達成するために操作者を援助する。例えば、オレゴン州ビーバートンのテクトロニクス社が製造しているＤＰＯ７０００シリーズのデジタル・ストレージ・オシロスコープは、次のトリガ・モードを提供する。すなわち、エッジ、グリッチ、幅、ラント、タイムアウト及び遷移であり、これら各々は、受けた信号の対応する特性に応答する。これらにおいて最も広く使用されているトリガ・モードは、エッジ・トリガである。しかし、エッジ・トリガ・モードは良好であるが、いくつかの信号では、その実際に特徴により、エッジ・トリガ・モードの利用では不安定化もしれない。シリーズ・ビット・ストリームは、任意の所定時間内に非常の多くの数の垂直エッジを有する。オシロスコープは、エッジ・トリガ・モードにて、受けた最初の安定したエッジにてトリガをかける。このエッジは、操作者が見ようとしている波形の特定部分かもしれないし、そうでないかもしれない。

特開２００７−２０５７５１号公報 特開２００７−１５５７１８号公報

この問題の従来の解決法は、シリアル・トリガによる解決法である。これは、入力するシリアル波形を試験して、特定パターン（即ち、ワード）を見つけ、この検出によりトリガする。残念なことに、最新のデジタル・ストレージ・オシロスコープ（ＤＳＯ）に用いられるシリアル・パターン・トリガ回路は、シリアル・データ・ストリームに生じることが知られているビット・パターンをマッチングさせる手段によりシリアル・ビット・ストリームにてトリガをするために、精密で高価で高電力の回路と共に、同様で複雑な制御ソフトウェアを必要とする。信号のビット・レートが増加すると、設計の精密さ、コスト、電力の要求と、ソフトウェアの複雑さも性急に増加する。これらの困難を克服したシリアル・トリガ回路が必要とされている。

本発明によるオシロスコープにて用いる位置拘束トリガ回路は；クロック信号を受ける入力端を有し、Ｓの値で決まるレートによる分周クロック信号を発生するＳ分周回路と；上記分周クロック信号及びＮビット時間遅延値を受け、遅延分周クロック信号を発生するプログラマブル・クロック遅延回路と；上記遅延分周クロック信号及びＮビット・カウント値を受け、受けた上記遅延分周クロック信号に応じて上記Ｎビット・カウント値から終端カウント値までカウントを行い、上記終端カウント値に達したことを示す信号を発生するカウンタ回路と；上記終端カウント値に達したことを示す上記信号に応答し、トリガを発生するトリガ発生器とを具え；上記プログラマブル・クロック遅延回路及び上記カウンタ回路が第１モードにて動作して、上記Ｎビット時間遅延値がトリガ微調整を行い、上記Ｎビット・カウント値は、トリガ粗調整を提供し、上記シリアル・ビット・シーケンスの取込みの同じビット位置にて上記オシロスコープをトリガし；ユーザ入力に応答して、上記プログラマブル・クロック遅延回路及び上記カウンタ回路が第２モードで動作して、上記プログラマブル・クロック遅延回路の出力端での発生から、上記Ｎビット時間遅延値に関する期間だけ上記分周クロック信号を遅延させて、トリガ微調整を行い、上記カウンタ回路が上記遅延分周クロック信号及びＮビットの別のロード値を受け、受けた上記遅延分周クロック信号に応じて上記Ｎビットの別のロード値から終端カウント値に一度カウントをして、トリガの粗調整を行い、上記カウンタ回路が上記終端カウント値に達したことを示す信号を上記カウンタが発生し；続くシリアル・ビット・シーケンス内の異なるビット位置でオシロスコープがトリガするような値を上記Ｎビット時間遅延値及び上記Ｎビットの別のロード値が示す。

位置拘束トリガ装置は、オシロスコープ回路と関連制御ソフトウェアとを用い、同期し回復されたクロック信号源か外部クロック信号源のいずれかを用いて、固定パターン長を有するシリアル・ビット・ストリーム内の選択されたビット位置にてオシロスコープをトリガする能力をユーザに提供する。シリアル・ストリームに生じる正確なビット・シーケンスに注意するかしないかして、固定パターン長シリアル・ビット・ストリームの全体を試験するために、同時に１つ以上のシリアル・ビット位置により、シリアル・ビット・ストリームに沿って、選択されたトリガ位置を前方及び公報に移動できる。

図１は、本発明によるオシロスコープ１００の高レベルのブロック図を示す。特に、オシロスコープ１００は、第１プローブ１０５及び第２プローブ１１０を用い、チャネル１取込み回路１１５、チャネル２取込み回路１２０、制御器１２５、処理回路１３０、表示装置１３５を具えている。プローブ１０５及びプローブ１１０は、被測定装置（ＤＵＴ）（図示せず）からのアナログ電圧又は電流信号を夫々検出するのに適する従来の電圧又は電流プローブでもよい。

例えば、プローブ１０５及び１１０は、実時間信号情報を取り込むのに使用できる任意の適切なプローブでよい。かかるプローブは、オレゴン州ビーバートンのテクトロニクス社が製造している。プローブ１０５及び１１０の出力信号は、チャネル１取込み回路１１５及びチャネル２取込み回路１２０に夫々送られる。

チャネル１取込み回路１１５及びチャネル２取込み回路１２０は、夫々、例として、アナログ・デジタル変換回路、トリガ回路、デシメータ回路、支援取込みメモリなどを含んでいる。取込み回路１１５及び１２０は、サンプル・レートＳＲで、１つ以上の被試験信号をデジタル化し、制御器１２５又は処理回路１３０が用いるのに適する１つ以上の夫々のサンプル・ストリームを発生する。取込み回路１１５及び１２０は、制御器１２５から受けた命令に応答して、トリガ条件、デシメータ関数、その他の取込み関連パラメータを変更する。取込み回路１１５、１２０は、夫々の結果のサンプル・ストリームを制御器１２５に伝える。

説明のために、シリアル・トリガ回路１２３は、チャネル１取込み回路１１５及びチャネル２取込み回路１２０から分離されて示されているが、これは取込み回路に内蔵できることが当業者には理解できよう。シリアル・トリガ回路１２３は、例えば、チャネル１プローブ１０５が取込んだ実時間サンプル・ストリーム信号を受け、また、あるアプリケーションでは、例えば、チャネル２プローブ１１０が取込んだ外部クロック信号を受ける。シリアル・トリガ回路１２３は、制御器１２５のプロセッサ１４０からのバス１２４を介して、２つのＮビット・ロード値信号を受ける。オプションのパターン・ビット・シーケンス識別器１２６を制御器１２５内に設けて、取込み回路１１５及び１２０が発生したシリアル・ビット・シーケンス・データ内のパターン・ビット・シーケンスを識別してもよい。シリアル・トリガ回路１２３及びオプションのパターン・ビット・シーケンス識別器１２６は、図２及び図３ａ、ｂ、ｃを参照して詳細に後述する。

制御器１２５は、取込み回路１１５及び１２０が提供する１つ以上の取込みサンプル・ストリームを処理して、１つ以上のサンプル・ストリームに関係する各サンプル・ストリーム・データを発生する。すなわち、所望の１目盛り当たりの時間及び１目盛り当たりのボルトの表示パラメータを与えると、制御器１２５は、取込んだサンプル・ストリームに関連した生のデータを変更して、即ち、ラスタ化して、所望の１目盛り当たりの時間及び１目盛り当たりのボルトのパラメータによる対応波形データを発生する。制御器１２５は、また、所望でない１目盛り当たりの時間、１目盛り当たりのボルト及び１目盛り当たりの電流のパラメータでの波形データを正規化する。制御器１２５は、表示装置１３５でのその後の表示のために、波形データを処理回路１３０に提供する。

処理回路１３０は、取込んだサンプル・ストリーム又は波形データをイメージ又はビデオ信号に変換するのに適するデータ処理回路を具えており、これらイメージ又はビデオ信号は、視覚像を与えるのに適応している（例えば、ビデオ・フレーム・メモリ、表示フォーマット及びドライバ回路など）。処理回路１３０は、表示装置１３５（例えば、組み込み表示装置）を含んでもよいし、又は、外部表示装置１３５が用いるのに適する出力信号を発生してもよい（例えば、ビデオ・ドライバ回路を介して）。

図１の制御器１２５は、好ましくは、プロセッサ１４０、支援回路１４５及びメモリ１５５を具えている。プロセッサ１４０は、電源、クロック回路、キャッシュ・メモリなどの如き従来の支援回路１４５と協働すると共に、メモリ１５５に蓄積されたソフトウェア・ルーチンを実行するのを支援する回路とも協働する。それとして、ここではソフトウェア処理として説明する処理ステップのいくつかは、例えば、プロセッサ１４０と協働する回路としてのハードウェア内で実行されて、種々のステップを行うように意図されている。また、制御器１２５は、入出力（Ｉ／Ｏ）回路１５０とのインタフェースも行う。例えば、入出力回路１５０は、制御器１２５へのユーザ入力及び出力を行うのに適するキーパッド、ポインティング・デバイス、タッチ・スクリーン、又は他の手段を具えてもよい。制御器１２５は、かかるユーザ入力に応答して、他の機能との間で、種々のデータ取込み、トリガ、処理、表示コミュニケーションを実行するように取込み回路１１５及び１５０の動作を適応させる。さらに、ユーザ入力を用いて、自動構成機能をトリガし、又は、表示装置１３５、ロジック分析、又は補間おデータ取込み装置の他の動作パラメータを適応させてもよい。

メモリ１５５は、他の揮発性メモリの中でもＳＲＡＭ、ＤＲＡＭの如き揮発性メモリを含んでもよい。また、メモリ１５５は、ディスク・ドライブ、テープ・メディアなどの如き非揮発性メモリ装置、又は、ＥＰＲＯＭなどの如きプログラマブル・メモリでもよい。

図１の制御器１２５は、本発明に応じて種々の制御機能を実行するようにプログラムされた汎用コンピュータとして示されるが、本発明は、例えば、特定用途向集積回路（ＡＳＩＣ）の如きハードウェアにより実現してもよい。それ自体、ここで説明したプロセッサ１２５は、ハードウェア、ソフトウェア又はこれらの組合せにより等価的に実行できると広く解釈されることを意図している。

ここで説明した種々の機能を可能にするために必要なものとして、信号緩衝回路、信号状態調整回路などの如き標準信号処理コンポーネント（図示せず）を用いることが当業者には理解できよう。例えば、取込み回路１１５及び１２０は、充分に高いレートで被試験信号をサンプリングして、制御器１２５又は処理回路１３０が適切に処理できるようにする。この点に関し、取込み回路１１５及び１２０は、内部サンプル・クロック発生器１２２が提供するサンプル・クロックに応じて、入力信号を夫々サンプリングする。

図２は、図１のシリアル・トリガ・ブロック１２３の第１実施例のより詳細な図である。図２において、トリガ粗調整及びトリガ微調整を用いて、拘束トリガ位置の制御を行う。トリガ粗調整は、パターン長「ｎ」を分割セグメントに等分割する少なくとも１つの値によりトリガを位置決めし、トリガ微調整は、パターン長「ｎ」の分割セグメント内でトリガを位置決めする。受けたシリアル・ビット・シーケンスの異なる部分を見えるようにして、トリガ粗調整及び微調整を増やすか又は減らすことにより、拘束トリガ位置は、サンプル・ストリームの受けたシリアル・ビット・シーケンスに沿って左又は右に「シフト」する。この方法において、シリアル・ビット・シーケンスに沿った任意の位置で、受信データの安定した光景が得られる。

図２及び図３を参照して、本発明の第１実施例を説明する。位置拘束トリガ回路２００は、外部クロック、クロック回復回路２１０を用いて求めたクロック信号、２つ以上のクロック信号を受ける追加入力又は要求されたビット・レートに基づく同期クロック信号を受ける少なくとも第１入力端を含んでいる。２つ以上のクロック選択が行われる場合、マルチプレクサ（ＭＵＸ）２２０が設けられて複数のクロック信号の１つを選択する。選択されたクロックは、「Ｓ」分周回路２２５に供給される。Ｓ分周回路２２５からの分周されたクロックは、プログラマブル時間遅延ユニット２３０に供給される。こう的実施例において、「Ｓ」の値は２、５又は１０であり、Ｎビット・バンプ可能（bumpable）カウンタ２５０の動作特性よりも高い周波数のクロック信号を分周する。本発明の範囲を逸脱することなく、他の分周値を用いてもよいことに留意されたい。プログラマブル時間遅延ユニット２３０は、プロセッサ１４０によりプログラムされ、入力端に供給されるクロック信号に選択的な時間遅延を与える。トリガ・パルスが特定ビットに拘束されると、プログラマブル遅延ユニット２３０からの出力クロック信号の遅延はゼロである。プログラマブル時間遅延ユニット２３０の分周された出力クロック信号は、Ｎビット・バンプ可能カウンタ２５０の入力端に供給される。Ｎビット・バンプ可能カウンタ２５０は、自己ロードのダウン・カウンタ（ホールドオフ・カウントとも呼ばれる）である。予めロードしたカウント値「Ｎ」からカウント・ダウンが開始する。なお、「Ｎ」は、パターン長「ｎ」に等しい。ゼロのカウントに達すると、そのゼロ出力ポートからカウント・ダウン事象出力を発生する。ゼロ出力ポートからのカウント・ダウン事象周波数、ロード入力端に供給され、Ｎビット・バンプ可能カウント２５０がそのロード値入力のカウント値「Ｎ」を再ロードする。ゼロ出力ポートからのカウント・ダウン事象出力は、トリガ発生器回路２４０のクロック入力端にも供給され、付勢入力端のスコープ・レディー信号及び取込み開始（ＡＣＱＩＮＩＴ）信号と協働して、トリガ発生回路２４０にトリガ出力を発生させる。シリアル・ビット・シーケンスに沿ってトリガをシフトさせるのが望ましいとき、Ｎビット・バンプ可能カウンタ２５０と関連したプログラマブル時間遅延ユニット２３０は、シリアル・ビット・シーケンスに沿ったトリガの粗位置決め及び微位置決めを夫々行う。

シリアル・ビット・シーケンスに沿ってトリガをシフトするのが望ましいとき、Ｎビット・バンプ可能カウンタ２５０に関連したプログラマブル時間遅延ユニット２３０は、シリアル・ビット・シーケンスに沿ったトリガの粗位置決め及び微位置決めを夫々行う。プロセッサ１４０からのＮビット・バンプ可能カウンタ２５０の別のロード値ポートに別のロード値「Ｖ」を供給する。ここで、「Ｖ」の最適値は、Ｎ±（Ｎ÷Ｓ）に等しい。拘束されたトリガの現在のビット位置とトリガを拘束する新たな所望ビット位置との間の差が「Ｓ」の倍数ならば、プログラマブル時間遅延ユニット２３０の時間遅延値（ＴＤ）がゼロである。拘束されたトリガ出力の現在のビット位置とトリガ出力を拘束する新たな所望ビット位置との間の差が「Ｓ」の倍数でないならば、Ｎビット・バンプ可能なカウンタ２５０の別のロード値「Ｖ」が新たな所望トリガ拘束ビット位置を５ビットの単位で増分し、プログラマブル時間遅延ユニット２３０への時間遅延値が新たな所望トリガ拘束ビット位置を１ビットの単位で増分する。プログラマブル時間遅延ユニット２３０の分周され遅延された出力クロック信号をＮビット・バンプ可能なカウンタ２５０の入力端に供給される。もし存在するならば、プログラマブル時間遅延ユニット２３０からの時間遅延の後、別のロード値「Ｖ」からのカウント・ダウンを開始し、ゼロのカウントに達すると、そのゼロ出力ポートから出力カウント・ダウン事象を発生する。そのゼロ出力ポートからのカウント・ダウン事象出力をそのロード入力端に供給して、Ｎビット・バンプ可能なカウント２５０がそのロード値入力端にカウント値「Ｎ」をロードする。そのゼロ出力ポートからのカウント・ダウン事象出力は、トリガ発生器回路２４０のクロック入力端にも供給され、付勢入力端のスコープ・レディー信号及び取込み開始（ＡＣＱＩＮＩＴ）信号と協働して、トリガ発生器回路２４０にトリガ出力を発生させる。別のロード値「Ｖ」がＮ±（Ｎ÷Ｓ）の値に限定される必要がなく、他の別のロード値を用いてもよいことが当業者には認識できよう。しかし、別の他のロード値は、位置拘束トリガ回路２００の全体的なトリガ出力周波数を減少できる。発生されたトリガ出力が取込み回路に供給されて、通常の方法でオシロスコープのトリガ動作を引き起こすことも当業者に認識できよう。以下の図面がトリガ出力をパルスとして示すが、トリガ出力は、状態を変化させる立ち上がり又は立ち下がりエッジでもよく、次のトリガ出力の前にリセット・パルスがあることが当業者には認識できよう。ここで用いる用語「バンプ可能」は、「一度に１ビット以上増加又は減少できる」ことを意味する。

トリガをシリアル・ビット・シーケンスにおける初期ビット位置からシリアル・ビット・シーケンスにおける新たな位置にシフトする第１例を以下に説明する。ビット・パターン「Ｎ」の長さは「３０」であり、「Ｓ」分周回路２２５の分周値「Ｓ」は「５」であり、その結果、Ｎビット・バンプ可能カウンタ２５０へのカウント値が３０となる。クロックを「５」で分周する有効な結果は、シリアル・ビット・シーケンスのビットを「Ｓ」の値だけ増加させる。トリガは、シリアル・ビット・シーケンスにてビット５に初め拘束され、新たな所望トリガ拘束ビット位置は「１５」である。初期トリガ拘束ビット位置及び新たな所望トリガ拘束ビット位置の差は、「５」の倍数である「１０」の値であり、新たな所望トリガ拘束ビット位置は、トリガを右にシフトさせるので、Ｎビット・バンプ可能カウンタ２５０の別のロード値ポートにおける別のロード値「Ｖ」を「３２」の値に設定し、プログラマブル時間遅延２３０への時間遅延値をゼロに設定する。次に、トリガをシリアル・ビット・シーケンスでのビット１５にて拘束する。Ｎビット・バンプ可能カウンタ２５０の初期カウントを３０から３２に増加させて、トリガを「１０」（２×５）の値だけシフトする。新たな所望トリガ拘束ビット位置は、「５」の倍数の値なので、追加の遅延を分周されたクロック信号に与える必要がない。

トリガ出力をシリアル・ビット・シーケンスの初期ビット位置からシリアル・ビット・シーケンスの新たな位置にシフトさせる第２例を以下に説明する。パターン「Ｎ」の長さ及び分周値「Ｓ」が同じであるため、「Ｎ」カウント値は３０に等しい。トリガは、初めにシリアル・ビット・シーケンスのビット５にて再び拘束され、新たな所望トリガ拘束ビット位置は、今度は「２３」である。初期拘束ビット位置及び新たな所望トリガ拘束ビット位置の間の差は、「５」の倍数ではない「１８」の値なので、Ｎビット・バンプ可能カウンタ２５０の別のロード値ポートにおける別のロード値「Ｖ」を３３の値に設定し、プログラマブル時間遅延２３０への時間遅延値を「３」に設定する。Ｎビット・バンプ可能カウンタ２５０の初期カウントを３０から３３に増やすことにより、新たな所望拘束ビット位置を「１５」（３×５）の値だけシフトして、新たな所望トリガ拘束ビット位置をシリアル・ビット・シーケンスのビット２０に位置決めする。遅延値「３」は、Ｎビット・バンプ可能カウンタ２５０への分周クロックを、分周されていないクロックの３つ分だけ遅延させるので、新たな所望トリガ拘束ビット位置がビット２３に位置決めされる。

図３を参照する。サンプル・ストリームに対応するシリアル・ビット・シーケンス３００は、クロック・パルス３１０によりサンプリングされるシリアル・ビット・シーケンス３００の５番目ビット毎に代表的に示されている。５番目ビット毎の間には、クロック・パルス３１０にてサンプリングされた５ビットがある。これにより、シリアル・データ・ビットの各々の論理状態を決めることができる。この方法にてシリアル・ビット・シーケンス３００を表して、５の分周値「Ｓ」を有する「Ｓ」分周回路２２５によるプログラマブル時間遅延ユニット２３０のクロック動作を示す。なお、シリアル・ビット・シーケンス３００の５ビットは、「Ｓ」分周回路２２５の分周クロック毎にクロックされる。シリアル・ビット・シーケンス３００は、各々が５パターン長の３取込みに対応する３つの部分に分解されたものとして示す。「Ｓ」分周回路２２５の分周クロック毎にシリアル・ビット・シーケンス３００の５ビットがクロックされるので、Ｎビット・バンプ可能カウンタ２５０のロード値入力端にロードされるカウント値「Ｎ」は、実質的に（Ｎ×Ｓ）に等しい。その結果、５パターン長が各トリガ出力の間に発生する。５の分周値を利用することは、単なる例であり、他の分周値も考えられる。

図３のｂを参照する。図２のカウンタ２５０は、５完全パターン長「ｎ」に等価なエッジの数に対するカウント・ダウン事象出力の発生を禁止するようにプログラムされる。プログラマブル時間遅延ユニット２３０は、ゼロの時間遅延値となるようにプログラムされる。カウンタ２５０及びプログラマブル時間遅延ユニット２３０の組合せにより、トリガ・システムが５パターン長毎に単一のトリガ出力を発生し、選択された位置にてパターンの効果を「拘束」させ、オシロスコープ表示に「静止」（即ち、安定）させる。

この点に関し、内部カウント・シーケンス３３０、３４０及び３５０により、カウンタ２５０が動作する。内部カウント・ダウン・シーケンス３３０は、ゼロ・カウント３３１までカウント・ダウンし、シーケンスの位置３３１にて新たなカウント値「Ｎ」をロードする。なお、Ｎは、全体のパターン長「ｎ」である。Ｎビット・バンプ可能カウンタ２５０でのカウント値のロードは、クロックの１サイクル内に生じる必要がある。トリガ３２０は、シリアル・ビット・シーケンス３００のビット１０の位置に対応するゼロ・カウント位置３３１にて生じる。よって、カウント値「Ｎ」がビット１０＋（Ｎ）にてゼロに減少したときに、次のトリガ３２２が生じ、カウント値「Ｎ」が（Ｎ×Ｓ）であることを覚えておく、内部カウント・シーケンス３４０がゼロ・カウント３４１にカウント・ダウンし、位置３４１に「Ｎ」カウント値をロードする。カウント値「Ｎ」がビット１０＋２（Ｎ）にてゼロに減少するとき、次のトリガ３２４が生じる。内部カウント・ダウン・シーケンス３５０は、ゼロ・カウント３５１にカウント・ダウンし、同じ位置３５１にて新たなカウント値「Ｎ」をロードする。上述の如く、シリアル・ビット・シーケンス３００のビット１０の位置に対応するゼロ・カウント位置３３１にて、トリガ３２０が生じる。トリガ３２２は、シリアル・ビット・シーケンス３００のビット１０＋（Ｎ）位置に対応するゼロ・カウント位置３４１にて生じる。トリガ３２４は、シリアル・ビット・シーケンス３００のビット１０＋２（Ｎ）位置に対応するゼロ・カウント位置３５１にて生じる。したがって、その後のトリガ３２４が各シーケンス・パターンの同じ位置にて生じるので、図１の表示装置１３５のスクリーン上に安定した表示が行われる。

図３のｃを参照する。ユーザが１つの拘束位置から別の位置に誘導したいとき、ひいては、受信したシリアル・ストリームのシリアル・ビット・シーケンス３００の任意の部分を観察したいとき、ユーザは、拘束トリガ位置を一度に１データ・ビット以上を「バンプ」（即ち、増分又は減分）できる。この実施例において、カウンタ２５０に供給されるクロック・パルスを遅延するようにプログラマブル時間遅延ユニット２３０が伝えることにより、及び／又は、Ｎビット・バンプ可能カウンタ２５０のカウント・ダウンが増分若しくは減分、又はこれらの組合せをすることにより、拘束トリガ位置が「バンプ」される。プロセッサ１４０に制御された時間だけプログラマブル時間遅延ユニット２３０によりクロック・パルスの流れを中断することにより時間遅延を伝え、Ｎビット・バンプ可能カウンタ２５０のカウント・ダウンの増分又は減分は、ユーザにデータ入力に応答してプロセッサ１４０が制御する。ユーザは、上述の任意のＩ／Ｏ回路１５０（即ち、タッチ・スクリーン、キーボード、マウスなど）を操作して、どのビットをトリガ・ポイントとするかの情報を入力できる。これに応答して、プロセッサ１４０は、適切な時間遅延値をプログラマブル時間遅延ユニット２３０に供給すると共に、カウント値をＮビット・バンプ可能カウンタ２５０に供給し、プログラマブル時間遅延ユニット２３０及びＮビット・バンプ可能カウンタ２５０を制御して、遅延期間及び増分又は減分のカウント値を一度に実行する。

上述の如く、プログラマブル時間遅延ユニット２３０及びＮビット・バンプ可能カウンタ２５０は、内部カウント・シーケンス３７０、３８０及び３９０に応じて動作する。内部カウント・シーケンス３７０は、ゼロ・カウンタ３７１をカウント・ダウンし、カウント・ダウン・シーケンスと同じ位置３７１にて、（Ｎ＋２）に等しい別のロード値「Ｖ」をロードする。同時に、時間遅延値（ＴＤ）をプログラマブル時間遅延ユニット２３０に供給する。トリガ３７０がゼロ・カウント位置３７１にて生じるが、これは、
シリアル・ビット・シーケンス３００でのビット１０の位置に対応する。別のロード値「Ｖ」の値が（Ｎ）から（Ｎ＋２）に増分し、時間遅延値（ＴＤ）がゼロから２に増分する結果、次のトリガ３６２がシリアル・ビット・シーケンス３００のビット２２の位置にて生じる。プログラマブル時間遅延ユニット２３０からの第１分周クロック出力は、Ｎビット・バンプ可能カウンタ２５０に供給される前に、非分周クロック２つ分だけ遅延される。別のロード値「Ｖ」カウントが２だけ増分し、これがシリアル・ビット・シーケンス３００にて１０ビット（２カウント×５ビット）だけトリガ３６２を遅延させる。プログラマブル時間遅延ユニット２３０の分周クロックを非遅延クロック２つ分だけ遅延させることと、別のロード値「Ｖ」を２だけ増分させることの組合せにより、シリアル・ビット・シーケンス３００内でトリガ・ポイントが１２ビットだけ移動する。よって、ビット２２に対応する（ビット１０＋ＴＤ＋Ｖ）にて別のロード値「Ｖ」がゼロに減分したとき、次のトリガ３６２が生じる。内部カウント・シーケンス３８０は、シリアル・ビット・シーケンス３００でのビット２２に対応するゼロ・カウント３８１にカウント・ダウンし、シーケンスの同じ位置３８１にてカウント値「Ｎ」をロードする。カウント値「Ｎ」がビット２２＋Ｎにてゼロに減分したとき、次のトリガ３６４が生じる。内部カウント・ダウン・シーケンス５９０は、ゼロ・カウント５９１にカウント・ダウンし、位置３９１にて新たなカウント値「Ｎ」をロードする。上述の如く、シリアル・ビット・シーケンス３００のビット１０の位置に対応するゼロ・カウント位置３７１にてトリガ３６０が生じる。シリアル・ビット・シーケンス３００のビット２２の位置に対応するゼロ・カウント位置３８１にてトリガ３６１が生じる。シリアル・ビット・シーケンス３００のビット２２＋Ｎに対応するゼロ・カウント位置３９１にてトリガ３６４が生じる。よって、引き続くパターンの各々における同じビット位置（即ち、ビット２２）にて、続くトリガ・パルス３６４が発生し続けて、図１の表示装置１３５のスクリーンに安定した表示が生じる。

位置拘束トリガ回路は、シリアル・ビット・シーケンス３００内のパターン・ビット・シーケンス３９４を識別するパターン・ビット・シーケンス識別器１２６を含んでもよい。パターン・ビット・シーケンス識別器１２６は、繰り返しパターンを有するシリアル・ビット・シーケンス上で動作する。ユーザは、メモリ１５５に好ましくは蓄積される［１０１１０］の如きパターン・ビット・シーケンス３９４を定義する。プロセッサ１４０は、パターン・ビット・シーケンス識別器１２６を開始させて、取込みシリアル・ビット・シーケンス３００を介してパターン・ビット・シーケンス３９４を検索する。パターン・ビット・シーケンス３９４（例えば、シリアル・ビット・シーケンス３００内のビット２２）が見つかると、図３のｃ内のビット１０である現在のビット位置トリガ３６０に関連して、パターン・ビット・シーケンス３９４の開始のビット位置に基づいて、別のカウント値「Ｖ」及び時間遅延値を計算する。内部カウント・ダウン・シーケンス３７０は、ゼロ・カウント３７１をカウント・ダウンし、プログラマブル時間遅延２３０に新たな時間遅延値（ＴＤ）をロードすると共に、Ｎビット・バンプ可能カウンタ２５０に別のカウント値「Ｖ」をロードする。シリアル・ビット・シーケンス３００内のパターン・ビット・シーケンス３９４の開始のビット２２位置に対応するゼロ・カウント位置３８１にてトリガ３５２が生じる。内部カウント・シーケンス３８０の位置３８１は、「Ｎ」のカウント値を再度ロードする。なお、「Ｎ」は、パターン長「ｎ」に等しい。カウント値「Ｎ」がゼロに減分したとき、次のトリガ３６４が生じる。内部カウント・ダウン・シーケンス３９０は、ゼロ・カウント３９１にカウント・ダウンし、位置３９１にて新たなカウント値「Ｎ」をロードする。よって、引き続くトリガ３６４は、引き続くパターンにおいて同じポイント（即ち、ビット・パターン・シーケンス３９４の開始）にて、発生し続け、図１の表示装置１３５のスクリーン上に安定表示を行う。パターン・ビット・シーケンス識別器をフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）の如きハードウェア回路にて実現してもよく、これは、パターン・ビット・シーケンス３９４を定義するユーザによりプログラムされる。取り込まれたシリアル・ビット・シーケンス３００がＦＧＰＡに供給され、このＦＧＰＡは、シリアル・ビット・シーケンス３００を介してパターン・ビット・シーケンス３９４を検索する。パターン・ビット・シーケンス３９４を検出すると、プロセッサ１４０は、内部カウント・ダウン・シーケンス３７０内のトリガ３６０用の現在のゼロ・カウント位置３７１に関連して、パターン・ビット・シーケンス３９４の開始のビット位置に基づいて別のカウント値「Ｖ」を計数する。

図４は、図１のシリアル・トリガ・ブロック１２３の第２実施例のより詳細な図である。図４を参照する。事象カウンタ４５０に供給される可変ｒロード・カウントを用いて、拘束トリガ位置の制御を実現する。ロード・カウントの可変により、クロック信号に関数として、トリガの発生を進めたり又は遅らせたりし、その結果、拘束トリガ位置がサンプル・ストリームの受信シリアル・ビット・シーケンスに沿って左又は右にシフトし、シリアル・ビット・シーケンスの異なる位置を見えるようにする。この方法において、シリアル・ビット・シーケンスに沿った任意の位置での受信データの安定した表示が得られる。

図４、図５のａ、ｂ及びｃを参照して、本発明の第２実施例を説明する。位置拘束トリガ回路４００は、外部クロック、クロック回復回路４１０を用いて導出したクロック信号、要求されたビット・レート、２つ以上のクロック信号を受信する追加の入力端及び要求されるビット・レートに基づいた同期クロック信号も受信する第１入力端を少なくとも含んでいる。２つ以上のクロック選択肢が与えられた場合、マルチプレクサ（ＭＵＸ）４２０を設けて、複数のクロック信号の１つを選択する。選択されたクロックをＳ分周回路４３０に供給する。なお、「Ｓ」は、２、５又は１０であり、自己ロード・カウント４０の動作特性よりも高い周波数のクロック信号を分周する。Ｓ分周回路４３０からの「分周クロック」は、自己ロード・カウンタ４４０の入力端に供給され、オプションとして、マルチプレクサ４３５に供給してもよい。選択されたクロックは、オプションとしてＲ分周回路４２５に供給してもよく、ここで、「Ｒ」の値は、好ましくは、１、２、５又は１０である。「Ｒ」が１に等しいＲ分周回路４２５は、電気的導体トレース又はワイヤと等価であるパス・スルー・ラインと等価であることが当業者には認識できよう。一般的には、「Ｓ」及び「Ｒ」の値は、共通整数で除算又は乗算可能な任意の組みの関連整数でもよい。Ｒ分周回路４２５の分周クロック出力をマルチプレクサ４３５に供給する。マルチプレクサ４３５は、事象カウンタ４５０のクロック入力端に供給された２つの分周クロックの一方を選択する。自己ロード・カウンタ４４０は、プロセッサ１４０がプログラムしたプリロードしたカウント値からカウント・ダウンを開始し、「Ｎ」に等しくなる。ここで、「Ｎ」は、パターン長「ｎ」に等しい。ゼロのカウントに達すると、自己ロード・カウンタ４４０は、カウント・ダウン事象出力を発生する。そのゼロ出力ポートからのカウント・ダウン事象出力は、そのロード入力端に供給されて、自己ロード・カウンタ４４０は、カウント値「Ｎ」をそのロード値入力端にロードする。そのゼロ出力ポートからのカウント・ダウン事象出力は、事象カウンタ４５０の開始入力端にも供給される。事象カウンタ４５０は、プロセッサ１４０がプログラムしたロード・カウンタをそのロード値入力端に受ける。なお、ロード・カウント値は、好ましくは（１から（Ｎ×（Ｓ））に等しく、「Ｎ」はパターン長「ｎ」であり、「Ｓ」はＳ分周回路４３０用の値での除算である。最大ロード・カウント値は、（Ｎ×（Ｓ））に限定されず、大きな数を用いてもよい。事象カウンタ４５０は、事象カウンタのクロック入力端にてマルチプレクサ４２０から又はマルチプレクサ４３５からのクロック信号を用いて、ロード・カウンタをカウント・ダウンする。ロード・カウントがゼロに減分すると、それは、付勢入力端でのスコープ・レディー信号と、取込み開始（ＡＣＱＩＮＩＴ）信号と協働して、事象カウンタ回路４５０がトリガ出力を発生する。発生したトリガ出力が取込み回路に供給されて、通常の方法でオシロスコープのトリガ動作が行われることが当業者には認識できよう。

図５のａを参照する。サンプル・ビット・ストリームに対応するシリアル・ビット・シーケンス５００は、クロック・パルス５００によりサンプリングされるシリアル・ビット・シーケンス５００の５番目のビット毎に代表的に示される。５番目のビット毎の間は、クロック・パルス５１０によりサンプリングされる５ビットである。これにより、シリアル・データ・ビットの各々の論理状態が決まる。この方法により、シリアル・ビット・シーケンス５００が示されて、「Ｓ」分周値が５である「Ｓ」分周回路６３０による自己ロード・カウンタ４４０のクロック動作を示す。なお、シリアル・ビット・シーケンス５００の５ビットは、「Ｓ」回路４３０で分周された全分周クロック用のクロック・パルス５１０によりサンプリングされる。シリアル・ビット・シーケンス５００は、各々が５パターン長の３取込みに対応する３部分に分割されて示されている。シリアル・ビット・シーケンス５００の５ビットが「Ｓ」分周回路４２５の総ての分周クロックに対してクロックされるので、自己ロード・カウンタ４４０のロード値入力にてロードされたカウント値「Ｎ」が実効的に（Ｎ×Ｓ）に等しくなる結果、各トリガ出力の間に５パターン長が生じる。単なる例として５の分周値を用いたが、他の分周値も考慮する。

図５のｂを参照する。図４の自己ロード・カウンタ４４０をプログラムして、完全なパターン長「ｎ」の５つ分に等価なエッジの数の間、カウント・ダウン事象出力の発生を禁止し、事象カウンタは、ロード・カウント値に等価な数のクロック・エッジの間、トリガ出力の発生を禁止する。これにより、トリガ・システムが５パターン長当たり１つのトリガ出力を発生して、選択された位置にて「拘束」されたパターンの効果を与え、オシロスコープ表示上で「静止」（即ち、安定）させる。

この点に関し、内部カウント・シーケンス５３０、５３４、５４０、５４４、５５０、５５４及び５７０、５７４、５８０、５８４、５９０、５９４に応じて、自己ロード・カウンタ４４０及び事象カウンタ４５０が動作する。以下の説明において、事象カウンタ４５０のロード・カウントが０のとき、初期トリガは、シリアル・ビット・シーケンス５００におけるビット０位置である。しかし、初期トリガは、シリアル・ビット・ストリームにおける任意の位置であってもよい。自己ロード・カウンタ４４０の内部カウント・ダウン・シーケンス５３０は、ゼロ・カウント５３１にカウント・ダウンし、カウント・ダウン事象出力を発生し、このシーケンスの位置５３１にて新たなカウント値「Ｎ」をロードする。なお、「Ｎ」は、パターン長「ｎ」である。自己ロード・カウンタ４４０でのカウント値のロードは、クロックの１サイクル内で生じる必要がある。カウント・ダウン事象出力は、事象カウンタ４５０内の内部カウント・ダウン・シーケンス５３４をロード・カウント値（１０）からゼロ・カウント５３５にして、シリアル・ビット・シーケンス５００のビット１０位置に対応するトリガ５２０を発生する。自己ロード・カウンタ４４０のゼロ・カウントの前に、同じロード・カウント値（１０）が事象カウンタ４５０に再ロードされる。事象カウンタ４５０のロード・カウントは、１の最小値を有してもよく、その結果、少なくとも１つのクロック事象がトリガ５２０を発生して、カウント・ダウン事象出力の後の１クロックでトリガ５２０が発生することに留意されたい。自己ロード・カウンタ４４０の内部カウント・ダウン・シーケンス５４０がゼロ・カウント５４１にカウント・ダウンし、このシーケンスの位置５４１にて新たなカウント値「Ｎ」をロードする。そして、カウント・ダウン事象出力が、事象カウンタ４５０の内部カウント・ダウン・シーケンス５４４をロード・カウント値（１０）からゼロ・カウント５４５にする。このゼロ・カウントは、シリアル・ビット・シーケンス５００のビット０＋（Ｎ）位置に対応する。再度、自己ロード・カウンタ４４０のゼロ・カウントの前に、同じロード・カウント値（１０）が事象カウンタ４５０に再ロードされる。自己ロード・カウンタ４４０の内部カウント・ダウン・シーケンス５５０は、再度、ゼロ・カウント５５１にカウント・ダウンし、このシーケンスの位置５４１にて新たなカウント値「Ｎ」をロードする。カウント・ダウン出力は、事象カウンタ４５０の内部カウント・ダウン・シーケンス５５４をロード・カウント値（１０）からゼロ・カウント５５５にして、シリアル・ビット・シーケンス５００のビット１０＋２（ｎ）位置に対応するトリガ５２４を発生する。自己ロード・カウンタ４４０のゼロ・カウンタの前に、同じロード・カウント値（１０）を事象カウンタ４５０に再ロードする。上述の如く、トリガ５２０がゼロ・カウント位置５３５にて生じるが、これは、シリアル・ビット・シーケンス５００のビット１０の位置に対応する。トリガ５２２は、シリアル・ビット・シーケンス５００のビット１０＋（ｎ）位置に対応するゼロ・カウント位置５４５にて発生する。トリガ５２４は、シリアル・ビット・シーケンス５００のビット１０＋２（ｎ）に対応するゼロ・カウント位置５５５にて生じる。自己ロード・カウンタ４４０の一定繰り返し内部カウント・ダウン・シーケンスと一定繰り返しロード・カウント値との組合せにより、次のトリガ５２４が次のパターンの同じポイントにて生じるので、図１の表示装置１３５のスクリーン上に安定した表示を行う。

図５のｃを参照する。ユーザが、ある拘束トリガ位置から別の拘束トリガ位置に進んで、受信したシリアル・ストリーム・データの任意の部分を観察したいとき、ユーザは、同時に１つ以上のデータ・ビットだけ拘束トリガ位置を「バンプ」（即ち、増分又は減分）できる。この実施例において、事象カウンタ４５０に供給されたロード・カウント値を増分又は減分して、拘束トリガ位置を「バンプ」する。ユーザは、上述の任意のＩ／Ｏ回路１５０（即ち、タッチ・スクリーン、キーボード、マウスなど）を操作して、どのビットをトリガ・ポイントとするかの情報を入力できる。これに応じて、プロセッサ１４０は、適切なロード・カウント値を事象カウンタ４５０に供給し、事象カウンタ４５０は、自己ロード・カウンタ４４０の続く各ゼロ・カウントにロード・カウント値をカウント・ダウンする。

上述の如く、事象カウンタ４５０は、プロセッサ１４０からのロード・カウント値を受けて動作し、自己ロード・カウンタ４４０が供給したカウント・ダウン事象出力に応答して、ロード・カウント値からゼロにカウント・ダウンし、トリガ出力を発生する。図５のｃは、内部カウント・シーケンス５７０、５７４、５８０、５８４、５９０及び５９４に関係する。自己ロード・カウンタ４４０の内部カウント・ダウン・シーケンス５７０は、ゼロ・カウント５７１にカウント・ダウンし、このシーケンスの位置５７１にて新たなカウント値「Ｎ」をロードする。なお、「Ｎ」はパターン長「ｎ」である。カウント・ダウン事象出力は、事象カウンタ４５０のカウント・ダウン・シーケンス５７４をロード・カウント値からゼロ・カウント５７５にして、シリアル・ビット・シーケンス５００のビット１０の位置に対応するトリガ５６０を発生する。自己ロード・カウンタ４４０のゼロ・カウンタの前に、新たなロード・カウント値（２２）が事象カウンタ４５０に再ロードされる。トリガ５６２は、自己ロード・カウンタ４４０の内部カウント・ダウン・シーケンス５８０がゼロ・カウント５８１にカウント・ダウンしたときに生じ、このシーケンスの位置５８１にて新たなカウント値「Ｎ」をロードする。カウント・ダウン事象出力は、事象カウンタ４５０の内部カウント・ダウン・シーケンス５８４をロード・カウント値（２２）から、シリアル・ビット・シーケンス５００のビット２２の位置に対応するゼロ・カウント５８５にする。自己ロード・カウンタ４４０のゼロ・カウンタの前に、同じロード・カウント値（２２）を事象カウンタ４５０に再ロードする。自己ロード・カウンタ４４０の内部カウント・ダウン・シーケンス５９０は、再びゼロ・カウント５９１にカウント・ダウンし、このシーケンスの位置５９１にて新たなカウント値「Ｎ」をロードする。カウント・ダウン事象出力は、事象カウンタ６５０の内部カウント・ダウン・シーケンス５９４をロード・カウント値（２２）からゼロ・カウント５９５にして、シリアル・ビット・シーケンス５００のビット２２＋（ｎ）の位置に対応するトリガ５２４を発生する。上述の如く、トリガ５５０は、シリアル・ビット・シーケンス５０のビット１０の位置に対応するゼロ・カウント位置５７５にて生じた。トリガ５５２は、シリアル・ビット・シーケンス５００のビット２２の位置に対応するゼロ・カウント位置５８５にて生じる。トリガ５６４は、シリアル・ビット・シーケンス５００のビット２２＋（ｎ）の位置に対応するゼロ・カウント位置５９５にて生じる。事象カウンタ４５０のロード・カウント値を増分又は減分することで、シリアル・ビット・シーケンス５００にてトリガをシフトして、シリアル・ビット・シーケンス５００内のトリガ拘束ポイントを変化させる。その結果、次のトリガ５６４が次のパターンの同じシフトされたトリガ位置で生じて、図１の表示装置１３５のスクリーン上に安定した表示が行われる。今までの実施例で説明したように、位置拘束トリガ回路４００は、パターン・ビット・シーケンス識別器を具えてもよく、パターン・ビット・シーケンスを識別すると共に、トリガをパターン・ビット・シーケンスの初めにシフトする。

回復クロックを用いたときに入手可能なビット・レートを広げるために、トリガ位置スキューを補償するように調整して、ユーザ入力周波数の端数に拘束するように回復クロックをプログラムできる。この場合、遅延されたエッジの数を端数の量によって減らし、総ての他のビットに対して、１ビットに等化な追加の取込みスキューをシフト動作に適用する。これは、シリアル・データに沿って一度に１ビット以上を進める能力を維持する。

典型的な端数の量は、ＮＲＺシリアル・データの２倍、又は８ｂ１０ｂシリアル・データの１０倍である。回復したクロックの場合、入力データ信号は、充分な数のエッジを含んで、回復クロック回路が端数信号周波数に拘束されるように維持しなければならない。端数のビット・レートを用い、トリガ位置スキューを補償することは、広いビット・レート範囲にわたってトリガ回路を効果的にして、構成を安価にするばかりでなく、ホールドオフ・カウンタを再ロードするのに必要な有限時間の結果、帯域幅ホールの無効化が生じる。

本発明を用いることにより、従来のシリアル・パターン位置回路において用いるものよりも安価な回路により、一層高いビット・レートにて信号の試験を行える。これは、テクトロニクス社製のあるオシロスコープにて使用されるように設計されたオシロスコープ用先進トリガＡＳＩＣに既に含まれているカウンタ、クロック分周器、事象シーケンス、及び関連回路と共に、独自の「事象によるホールドオフ」回路を活用している。この点に関しては、２００７年３月１３日に発行された米国特許第７１９１０７９号「先進のトリガ機能を有するオシロスコープ」及び１９９０年１２月２５日に発行された米国特許第４９８０６０５号「オシロスコープ・トリガ制御回路」を参照されたい。

シリアル・ストリーム内のビット・パターンを一致させることなく、端から端までの信号試験を行えることに留意されたい。しかし、シリアル・ストリームが特定のビット・シーケンスを含むことが知られており、その情報を用いて、パターンが生じるトリガ位置を拘束できる。この回路は、シリアルＮＲＺ、８ｂ１０ｂ、又は他のコード化シリアル信号の位置を拘束できる。

Ｎビット・バンプ可能カウンタ４５０及び事象カウンタ６５０をダウン・カウンタとして説明したが、これらは、ロード・カウンタの適切な変更によりアップ・カウンタとして、又はこれらの組合せとしても実現できることが認識できよう。クロック回復回路４１０、６１０の機能をソフトウェアで実現できることにも留意されたい。

図１は、簡単なブロック図として、本発明による位置拘束及びバンプ回路とその論理信号の軌跡を示す。 図２は、簡単なブロック図として、本発明による位置拘束及びバンプ回路の第１実施例を示す。 図３は、図２の実施例を理解するのに有用なロジック信号の軌跡である。 図４は、簡単なブロック図として、本発明による位置拘束及びバンプ回路の第２実施例を示す。 図５は、図２の実施例を理解するのに有用なロジック信号の軌跡である。

符号の説明

１００ オシロスコープ
１０５、１１０ プローブ
１１５、１２０ 取込み回路
１２２ サンプル・クロック発生器
１２３ シリアル・トリガ回路
１２５ 制御器
１２６ パターン・ビット・シーケンス識別器
１３０ 処理回路
１３５ 表示装置
１４０ プロセッサ
１４５ 支援回路
１５０ Ｉ／Ｏ回路
１５５ メモリ
１６２ 波形処理回路
２００、４００ 位置拘束トリガ回路
２１０、４１０ クロック周波数回路
２２０、４２０、４３５ マルチプレクサ
２２５、４３０ Ｓ分周回路
２３０ プログラマブル時間遅延
２４０ トリガ発生器
２５０ Ｎビット・バンプ可能カウンタ
４２５ Ｒ分周回路
４４０ 自己ロード・カウンタ
４５０ 事象カウンタ

Claims (3)

1. オシロスコープにて用いる位置拘束トリガ回路であって、
   クロック信号を受ける入力端を有し、Ｓの値で決まるレートによる分周クロック信号を発生するＳ分周回路と、
   上記分周クロック信号及びＮビット時間遅延値を受け、遅延分周クロック信号を発生するプログラマブル・クロック遅延回路と、
   上記遅延分周クロック信号及びＮビット・カウント値を受け、受けた上記遅延分周クロック信号に応じて上記Ｎビット・カウント値から終端カウント値までカウントを行い、上記終端カウント値に達したことを示す信号を発生するカウンタ回路と、
   上記終端カウント値に達したことを示す上記信号に応答し、トリガを発生するトリガ発生器とを具え、
   上記プログラマブル・クロック遅延回路及び上記カウンタ回路が第１モードにて動作して、上記Ｎビット時間遅延値がトリガ微調整を行い、上記Ｎビット・カウント値は、トリガ粗調整を提供し、上記シリアル・ビット・シーケンスの取込みの同じビット位置にて上記オシロスコープをトリガし、
   ユーザ入力に応答して、上記プログラマブル・クロック遅延回路及び上記カウンタ回路が第２モードで動作して、上記プログラマブル・クロック遅延回路の出力端での発生から、上記Ｎビット時間遅延値に関する期間だけ上記分周クロック信号を遅延させて、トリガ微調整を行い、上記カウンタ回路が上記遅延分周クロック信号及びＮビットの別のロード値を受け、受けた上記遅延分周クロック信号に応じて上記Ｎビットの別のロード値から終端カウント値まで一度カウントをして、トリガの粗調整を行い、上記カウンタ回路が上記終端カウント値に達したことを示す信号を上記カウンタが発生し、
   続くシリアル・ビット・シーケンス内の異なるビット位置でオシロスコープがトリガするような値を上記Ｎビット時間遅延値及び上記Ｎビットの別のロード値が示す位置拘束トリガ回路。
2. ユーザ入力に応答するパターン・ビット・シーケンス識別器と、
   上記シリアル・ビット・シーケンスを上記パターン・ビット・シーケンス識別器に供給して、上記シリアル・ビット・シーケンス内でパラメータ・ビット・シーケンスを探す制御器とを更に具え、
   探したパターン・ビット・シーケンスに応答して、続くシリアル・ビット・シーケンス内の上記パターン・ビット・シーケンスが定義する異なるビット位置にて上記オシロスコープがトリガする値を上記Ｎビット時間遅延値及び上記Ｎビットの別のロード値が示す請求項１の位置拘束トリガ回路。
3. 上記シリアル・ビット・シーケンス、外部クロック及び同期信号から回復されたクロックの間で選択を行うマルチプレクサを更に具えた請求項１の位置拘束トリガ回路。

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